JP3381937B2 - 中間電位発生回路 - Google Patents
中間電位発生回路Info
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路内に設
けられ、中間電位を発生する中間電位発生回路に関す
る。
けられ、中間電位を発生する中間電位発生回路に関す
る。
【０００２】
【従来の技術】半導体集積回路内では電源電圧と接地電
圧との間の中間の値を持つ電位を発生する必要がしばし
ば生じる。このような中間電位を発生する中間電位発生
回路として、従来では例えば、米国特許第 4,663,584号
明細書に記載されているものが良く知られている。
圧との間の中間の値を持つ電位を発生する必要がしばし
ば生じる。このような中間電位を発生する中間電位発生
回路として、従来では例えば、米国特許第 4,663,584号
明細書に記載されているものが良く知られている。
【０００３】この中間電位発生回路は図１０に示すよう
に、バイアス電位発生回路１０と出力電位安定化・駆動
回路２０とから構成されている。バイアス電位発生回路
１０では、高電位側の電圧源ＶＣＣと接地電位側の電圧
源ＶＳＳとの間に抵抗Ｒ１、ゲート・ドレイン間が短絡
されダイオード接続されたＮチャネルのＭＯＳトランジ
スタＱ１、ゲート・ドレイン間が短絡されダイオード接
続されたＰチャネルのＭＯＳトランジスタＱ２及び抵抗
Ｒ２がこの順に直列に挿入されており、ＭＯＳトランジ
スタＱ１とＱ２の直列接続点には抵抗Ｒ１とＲ２の抵抗
比に応じた基準電圧Ｖｓが得られるようになっている。
また、抵抗Ｒ１とＭＯＳトランジスタＱ１との直列接続
点には上記基準電圧ＶｓからＭＯＳトランジスタＱ１の
閾値電圧分だけ上昇したバイアス電圧Ｖｂ１が得られ、
抵抗Ｒ２とＭＯＳトランジスタＱ２との直列接続点には
上記基準電圧ＶｓからＭＯＳトランジスタＱ２の閾値電
圧分だけ降下したバイアス電圧Ｖｂ２が得られる。そし
て、両バイアス電圧Ｖｂ１、Ｖｂ２は出力電位安定化・
駆動回路２０に供給される。
に、バイアス電位発生回路１０と出力電位安定化・駆動
回路２０とから構成されている。バイアス電位発生回路
１０では、高電位側の電圧源ＶＣＣと接地電位側の電圧
源ＶＳＳとの間に抵抗Ｒ１、ゲート・ドレイン間が短絡
されダイオード接続されたＮチャネルのＭＯＳトランジ
スタＱ１、ゲート・ドレイン間が短絡されダイオード接
続されたＰチャネルのＭＯＳトランジスタＱ２及び抵抗
Ｒ２がこの順に直列に挿入されており、ＭＯＳトランジ
スタＱ１とＱ２の直列接続点には抵抗Ｒ１とＲ２の抵抗
比に応じた基準電圧Ｖｓが得られるようになっている。
また、抵抗Ｒ１とＭＯＳトランジスタＱ１との直列接続
点には上記基準電圧ＶｓからＭＯＳトランジスタＱ１の
閾値電圧分だけ上昇したバイアス電圧Ｖｂ１が得られ、
抵抗Ｒ２とＭＯＳトランジスタＱ２との直列接続点には
上記基準電圧ＶｓからＭＯＳトランジスタＱ２の閾値電
圧分だけ降下したバイアス電圧Ｖｂ２が得られる。そし
て、両バイアス電圧Ｖｂ１、Ｖｂ２は出力電位安定化・
駆動回路２０に供給される。
【０００４】出力電位安定化・駆動回路２０は、ドレイ
ンが電圧源ＶＣＣに接続され、ソースが出力電位Ｖｏを
得るための出力ノード３０に接続され、ソースフォロワ
接続されたＮチャネルのＭＯＳトランジスタＱ３と、ド
レインが電圧源ＶＳＳに接続され、ソースが上記出力ノ
ード３０に接続され、ソースフォロワ接続されたＰチャ
ネルのＭＯＳトランジスタＱ４とから構成されており、
上記バイアス電位発生回路１０で得られたバイアス電圧
Ｖｂ１、Ｖｂ２が両ＭＯＳトランジスタＱ３、Ｑ４の各
ゲートにそれぞれ供給される。
ンが電圧源ＶＣＣに接続され、ソースが出力電位Ｖｏを
得るための出力ノード３０に接続され、ソースフォロワ
接続されたＮチャネルのＭＯＳトランジスタＱ３と、ド
レインが電圧源ＶＳＳに接続され、ソースが上記出力ノ
ード３０に接続され、ソースフォロワ接続されたＰチャ
ネルのＭＯＳトランジスタＱ４とから構成されており、
上記バイアス電位発生回路１０で得られたバイアス電圧
Ｖｂ１、Ｖｂ２が両ＭＯＳトランジスタＱ３、Ｑ４の各
ゲートにそれぞれ供給される。
【０００５】この中間電位発生回路では良好な負荷駆動
能力と無負荷時における低消費電流性を兼ね備えている
が、出力電位安定化・駆動回路２０がソース・フォロワ
接続されたＭＯＳトランジスタＱ３、Ｑ４で構成されて
いる。このため、出力ノード３０に接続された図示しな
い負荷に流れる負荷電流の値が増加すると、設定された
基準電位Ｖｓに対し出力電位Ｖｏの変位が大きくなると
いう問題がある。
能力と無負荷時における低消費電流性を兼ね備えている
が、出力電位安定化・駆動回路２０がソース・フォロワ
接続されたＭＯＳトランジスタＱ３、Ｑ４で構成されて
いる。このため、出力ノード３０に接続された図示しな
い負荷に流れる負荷電流の値が増加すると、設定された
基準電位Ｖｓに対し出力電位Ｖｏの変位が大きくなると
いう問題がある。
【０００６】また、上記負荷電流による出力電圧の変動
を押さえるために、駆動回路２０内のＭＯＳトランジス
タＱ３、Ｑ４の負荷駆動能力を高めると、バイアス電圧
Ｖｂ１、Ｖｂ２それぞれと前記基準電位Ｖｓとの差が、
ＭＯＳトランジスタＱ３、Ｑ４それぞれの閾値電圧より
も実効的に大きくなるために、無負荷時に駆動回路２０
でＶＣＣとＶＳＳ間に貫通電流が流れてしまうという問
題がある。
を押さえるために、駆動回路２０内のＭＯＳトランジス
タＱ３、Ｑ４の負荷駆動能力を高めると、バイアス電圧
Ｖｂ１、Ｖｂ２それぞれと前記基準電位Ｖｓとの差が、
ＭＯＳトランジスタＱ３、Ｑ４それぞれの閾値電圧より
も実効的に大きくなるために、無負荷時に駆動回路２０
でＶＣＣとＶＳＳ間に貫通電流が流れてしまうという問
題がある。
【０００７】
【発明が解決しようとする課題】このように従来の中間
電位発生回路では、負荷電流が増加すると出力電位の変
位が大きくなるという問題があり、これを解消しようと
すると無負荷時の消費電流が大きくなるという問題があ
る。
電位発生回路では、負荷電流が増加すると出力電位の変
位が大きくなるという問題があり、これを解消しようと
すると無負荷時の消費電流が大きくなるという問題があ
る。
【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、負荷電流が増加しても
出力電位の設定電位からの変位を小さくすることがで
き、無負荷時の低消費電流特性も損なうことがない中間
電位発生回路を提供することにある。
されたものであり、その目的は、負荷電流が増加しても
出力電位の設定電位からの変位を小さくすることがで
き、無負荷時の低消費電流特性も損なうことがない中間
電位発生回路を提供することにある。
【０００９】
【課題を解決するための手段】この発明の中間電位発生
回路は、出力ノードと、基準電位に対して互いに値が異
なる第１及び第２のバイアス電位を発生するバイアス電
位発生回路と、第１の出力電位安定化回路と、第２の出
力電位安定化回路と、第１の電圧源と上記出力ノードと
の間に接続された第１の駆動回路と、第２の電圧源と上
記出力ノードとの間に接続された第２の駆動回路とを備
え、上記第１の電圧源の電位と上記第２の電圧源の電位
の中間電位を発生する中間電位発生回路であって、上記
第１の出力電位安定化回路は、一端が上記第１の電圧源
に接続された第１の負荷と、この第１の負荷の他端と上
記出力ノードとの間にソース・ドレイン間が挿入され、
ゲートに上記バイアス電位発生回路で発生される第１の
バイアス電位が供給される第１のＭＯＳトランジスタと
を備え、第１の出力電位安定化回路は上記第１の負荷の
他端から第１の制御電位を発生し、上記第２の出力電位
安定化回路は、一端が上記第２の電圧源に接続された第
２の負荷と、この第２の負荷の他端と上記出力ノードと
の間にソース・ドレイン間が挿入され、ゲートに上記バ
イアス電位発生回路で発生される第２のバイアス電位が
供給される第２のＭＯＳトランジスタとを備え、第２の
出力電位安定化回路は上記第２の負荷の他端から第２の
制御電位を発生し、上記第１の駆動回路は上記第１の出
力電位安定化回路で発生される上記第１の制御電圧を受
けて、第１の出力電流Ｉ１を上記出力ノードに供給し、
上記出力ノードの電位と上記基準電位との差の電位の変
動分をΔＶ１としたときに第１の出力電流Ｉ１が、Ｉ１
＝ｋ21（ｋ22＊ΔＶ１2 ＋ｋ23）2 （ただし、ｋ21、ｋ
22、ｋ23は定数）で表され、上記第２の駆動回路は上記
第２の出力電位安定化回路で発生される上記第２の制御
電圧を受けて、第２の出力電流Ｉ２を上記出力ノードに
供給し、上記出力ノードの電位と上記基準電位との差の
電位の変動分をΔＶ２としたときに第２の出力電流Ｉ２
が、Ｉ２＝ｋ11（ｋ12＊ΔＶ２2 ＋ｋ13）2 （ただし、
ｋ11、ｋ12、ｋ13は定数）で表わされることを特徴とす
る。
回路は、出力ノードと、基準電位に対して互いに値が異
なる第１及び第２のバイアス電位を発生するバイアス電
位発生回路と、第１の出力電位安定化回路と、第２の出
力電位安定化回路と、第１の電圧源と上記出力ノードと
の間に接続された第１の駆動回路と、第２の電圧源と上
記出力ノードとの間に接続された第２の駆動回路とを備
え、上記第１の電圧源の電位と上記第２の電圧源の電位
の中間電位を発生する中間電位発生回路であって、上記
第１の出力電位安定化回路は、一端が上記第１の電圧源
に接続された第１の負荷と、この第１の負荷の他端と上
記出力ノードとの間にソース・ドレイン間が挿入され、
ゲートに上記バイアス電位発生回路で発生される第１の
バイアス電位が供給される第１のＭＯＳトランジスタと
を備え、第１の出力電位安定化回路は上記第１の負荷の
他端から第１の制御電位を発生し、上記第２の出力電位
安定化回路は、一端が上記第２の電圧源に接続された第
２の負荷と、この第２の負荷の他端と上記出力ノードと
の間にソース・ドレイン間が挿入され、ゲートに上記バ
イアス電位発生回路で発生される第２のバイアス電位が
供給される第２のＭＯＳトランジスタとを備え、第２の
出力電位安定化回路は上記第２の負荷の他端から第２の
制御電位を発生し、上記第１の駆動回路は上記第１の出
力電位安定化回路で発生される上記第１の制御電圧を受
けて、第１の出力電流Ｉ１を上記出力ノードに供給し、
上記出力ノードの電位と上記基準電位との差の電位の変
動分をΔＶ１としたときに第１の出力電流Ｉ１が、Ｉ１
＝ｋ21（ｋ22＊ΔＶ１2 ＋ｋ23）2 （ただし、ｋ21、ｋ
22、ｋ23は定数）で表され、上記第２の駆動回路は上記
第２の出力電位安定化回路で発生される上記第２の制御
電圧を受けて、第２の出力電流Ｉ２を上記出力ノードに
供給し、上記出力ノードの電位と上記基準電位との差の
電位の変動分をΔＶ２としたときに第２の出力電流Ｉ２
が、Ｉ２＝ｋ11（ｋ12＊ΔＶ２2 ＋ｋ13）2 （ただし、
ｋ11、ｋ12、ｋ13は定数）で表わされることを特徴とす
る。
【００１０】この発明の中間電位発生回路では、バイア
ス電位発生回路で発生される第１のバイアス電位が第１
の出力電位安定化回路に供給されることによって第１の
出力電位安定化回路内の第１の負荷の他端から第１の制
御電位が発生され、この第１の制御電位が第１の駆動回
路に供給されることで、第１の駆動回路により第１の出
力電流が出力ノードに供給される。また、バイアス電位
発生回路で発生される第２のバイアス電位が第２の出力
電位安定化回路に供給されることによって第２の出力電
位安定化回路内の第２の負荷の他端から第２の制御電位
が発生され、この第２の制御電位が第２の駆動回路に供
給されることで、第２の駆動回路により第２の出力電流
が出力ノードに供給される。
ス電位発生回路で発生される第１のバイアス電位が第１
の出力電位安定化回路に供給されることによって第１の
出力電位安定化回路内の第１の負荷の他端から第１の制
御電位が発生され、この第１の制御電位が第１の駆動回
路に供給されることで、第１の駆動回路により第１の出
力電流が出力ノードに供給される。また、バイアス電位
発生回路で発生される第２のバイアス電位が第２の出力
電位安定化回路に供給されることによって第２の出力電
位安定化回路内の第２の負荷の他端から第２の制御電位
が発生され、この第２の制御電位が第２の駆動回路に供
給されることで、第２の駆動回路により第２の出力電流
が出力ノードに供給される。
【００１１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１２】図１はこの発明の第１の実施例に係る構成
を示す回路図である。この実施例の中間電位発生回路
は、バイアス電位発生回路１０と出力電位安定化・駆動
回路２０とから構成されている。
を示す回路図である。この実施例の中間電位発生回路
は、バイアス電位発生回路１０と出力電位安定化・駆動
回路２０とから構成されている。
【００１３】バイアス電位発生回路１０では、高電位側
の電圧源ＶＣＣと接地電位側の電圧源ＶＳＳとの間に、
抵抗Ｒ１、ゲート・ドレイン間が短絡されダイオード接
続されたＮチャネルのＭＯＳトランジスタＱ１、ゲート
・ドレイン間が短絡されダイオード接続されたＰチャネ
ルのＭＯＳトランジスタＱ２及び抵抗Ｒ２がこの順で直
列に挿入されている。そして、上記ＭＯＳトランジスタ
Ｑ１とＱ２の直列接続点には抵抗Ｒ１とＲ２の抵抗比に
応じた基準電位Ｖｓが得られるようになっている。ま
た、上記抵抗Ｒ１とＭＯＳトランジスタＱ１との直列接
続点には上記基準電位ＶｓからＭＯＳトランジスタＱ１
の閾値電圧分だけ上昇したバイアス電位Ｖｂ１が得られ
る。同様に、上記抵抗Ｒ２とＭＯＳトランジスタＱ２と
の直列接続点には上記基準電位ＶｓからＭＯＳトランジ
スタＱ２の閾値電圧分だけ降下したバイアス電位Ｖｂ２
が得られる。上記両バイアス電位Ｖｂ１、Ｖｂ２は駆動
回路２０に供給される。
の電圧源ＶＣＣと接地電位側の電圧源ＶＳＳとの間に、
抵抗Ｒ１、ゲート・ドレイン間が短絡されダイオード接
続されたＮチャネルのＭＯＳトランジスタＱ１、ゲート
・ドレイン間が短絡されダイオード接続されたＰチャネ
ルのＭＯＳトランジスタＱ２及び抵抗Ｒ２がこの順で直
列に挿入されている。そして、上記ＭＯＳトランジスタ
Ｑ１とＱ２の直列接続点には抵抗Ｒ１とＲ２の抵抗比に
応じた基準電位Ｖｓが得られるようになっている。ま
た、上記抵抗Ｒ１とＭＯＳトランジスタＱ１との直列接
続点には上記基準電位ＶｓからＭＯＳトランジスタＱ１
の閾値電圧分だけ上昇したバイアス電位Ｖｂ１が得られ
る。同様に、上記抵抗Ｒ２とＭＯＳトランジスタＱ２と
の直列接続点には上記基準電位ＶｓからＭＯＳトランジ
スタＱ２の閾値電圧分だけ降下したバイアス電位Ｖｂ２
が得られる。上記両バイアス電位Ｖｂ１、Ｖｂ２は駆動
回路２０に供給される。
【００１４】出力電位安定化・駆動回路２０は、一端が
電圧源ＶＣＣに接続された抵抗Ｒ３と、ドレインが上記
抵抗Ｒ３の他端に接続され、ソースが出力電位Ｖｏを得
るための出力ノード３０に接続され、ゲートに上記バイ
アス電位Ｖｂ１が供給されソースフォワ接続されたＮチ
ャネルのＭＯＳトランジスタＱ３とからなる第１の出力
電位安定化回路と、一端が電圧源ＶＳＳに接続された抵
抗Ｒ４と、ドレインが上記抵抗Ｒ４の他端に接続され、
ソースが上記出力ノード３０に接続され、ゲートに上記
バイアス電位Ｖｂ２が供給されソースフォワ接続された
ＰチャネルのＭＯＳトランジスタＱ４とからなる第２の
出力電位安定化回路と、ソースが電圧源ＶＣＣに接続さ
れ、ドレインが上記出力ノード３０に接続され、ゲート
が上記抵抗Ｒ３とＭＯＳトランジスタＱ３の直列接続点
に接続されたＰチャネルのＭＯＳトランジスタＱ５から
なる第１の駆動回路と、ソースが電圧源ＶＳＳに接続さ
れ、ドレインが上記出力ノード３０に接続され、ゲート
が上記抵抗Ｒ４とＭＯＳトランジスタＱ４の直列接続点
に接続されたＮチャネルのＭＯＳトランジスタＱ６から
なる第２の駆動回路とから構成されている。
電圧源ＶＣＣに接続された抵抗Ｒ３と、ドレインが上記
抵抗Ｒ３の他端に接続され、ソースが出力電位Ｖｏを得
るための出力ノード３０に接続され、ゲートに上記バイ
アス電位Ｖｂ１が供給されソースフォワ接続されたＮチ
ャネルのＭＯＳトランジスタＱ３とからなる第１の出力
電位安定化回路と、一端が電圧源ＶＳＳに接続された抵
抗Ｒ４と、ドレインが上記抵抗Ｒ４の他端に接続され、
ソースが上記出力ノード３０に接続され、ゲートに上記
バイアス電位Ｖｂ２が供給されソースフォワ接続された
ＰチャネルのＭＯＳトランジスタＱ４とからなる第２の
出力電位安定化回路と、ソースが電圧源ＶＣＣに接続さ
れ、ドレインが上記出力ノード３０に接続され、ゲート
が上記抵抗Ｒ３とＭＯＳトランジスタＱ３の直列接続点
に接続されたＰチャネルのＭＯＳトランジスタＱ５から
なる第１の駆動回路と、ソースが電圧源ＶＳＳに接続さ
れ、ドレインが上記出力ノード３０に接続され、ゲート
が上記抵抗Ｒ４とＭＯＳトランジスタＱ４の直列接続点
に接続されたＮチャネルのＭＯＳトランジスタＱ６から
なる第２の駆動回路とから構成されている。
【００１５】すなわち、上記出力電位安定化・駆動回路
２０では、ソースフォロワ接続されたＮチャネルのＭＯ
ＳトランジスタＱ３に流れる電流に応じて抵抗Ｒ３に発
生する電圧降下でＰチャネルのＭＯＳトランジスタＱ５
のゲートを制御し、ソースフォロワ接続されたＰチャネ
ルのＭＯＳトランジスタＱ４に流れる電流に応じて抵抗
Ｒ４に発生する電圧降下でＮチャネルのＭＯＳトランジ
スタＱ６のゲートを制御することにより、出力ノード３
０の電位Ｖｏを設定するようにしたものである。
２０では、ソースフォロワ接続されたＮチャネルのＭＯ
ＳトランジスタＱ３に流れる電流に応じて抵抗Ｒ３に発
生する電圧降下でＰチャネルのＭＯＳトランジスタＱ５
のゲートを制御し、ソースフォロワ接続されたＰチャネ
ルのＭＯＳトランジスタＱ４に流れる電流に応じて抵抗
Ｒ４に発生する電圧降下でＮチャネルのＭＯＳトランジ
スタＱ６のゲートを制御することにより、出力ノード３
０の電位Ｖｏを設定するようにしたものである。
【００１６】上記構成でなる回路において、いま、出力
ノード３０における出力電位Ｖｏがバイアス電位Ｖｂ２
とＰチャネルＭＯＳトランジスタＱ４の閾値電圧の絶対
値｜ＶTHQ4｜との和（Ｖｂ２＋｜ＶTHQ4｜）よりも高く
なったと仮定する。このとき、トランジスタＱ４がオン
して抵抗Ｒ４に電流が流れ、その両端間には電圧降下が
生じる。そして、この抵抗Ｒ４における電圧降下がＮチ
ャネルのＭＯＳトランジスタＱ６の閾値電圧を越える
と、このＭＯＳトランジスタＱ６がオンする。これによ
り出力ノード３０が電圧源ＶＳＳに流れ込む電流によっ
て引き込まれ、出力ノード３０における出力電位Ｖｏが
下げられる。ここで、仮に上記ＰチャネルのＭＯＳトラ
ンジスタＱ４と、バイアス電位発生回路１０内のＰチャ
ネルのＭＯＳトランジスタＱ２のゲート幅が同じにされ
ているとすると、両ＭＯＳトランジスタＱ４とＱ２の閾
値電圧は等しくなり、これを｜ＶTHP ｜とすると、上記
（Ｖｂ２＋｜ＶTHQ4｜）の値は（Ｖｓ−｜ＶTHP ｜＋｜
ＶTHP ｜）＝Ｖｓとなる。
ノード３０における出力電位Ｖｏがバイアス電位Ｖｂ２
とＰチャネルＭＯＳトランジスタＱ４の閾値電圧の絶対
値｜ＶTHQ4｜との和（Ｖｂ２＋｜ＶTHQ4｜）よりも高く
なったと仮定する。このとき、トランジスタＱ４がオン
して抵抗Ｒ４に電流が流れ、その両端間には電圧降下が
生じる。そして、この抵抗Ｒ４における電圧降下がＮチ
ャネルのＭＯＳトランジスタＱ６の閾値電圧を越える
と、このＭＯＳトランジスタＱ６がオンする。これによ
り出力ノード３０が電圧源ＶＳＳに流れ込む電流によっ
て引き込まれ、出力ノード３０における出力電位Ｖｏが
下げられる。ここで、仮に上記ＰチャネルのＭＯＳトラ
ンジスタＱ４と、バイアス電位発生回路１０内のＰチャ
ネルのＭＯＳトランジスタＱ２のゲート幅が同じにされ
ているとすると、両ＭＯＳトランジスタＱ４とＱ２の閾
値電圧は等しくなり、これを｜ＶTHP ｜とすると、上記
（Ｖｂ２＋｜ＶTHQ4｜）の値は（Ｖｓ−｜ＶTHP ｜＋｜
ＶTHP ｜）＝Ｖｓとなる。
【００１７】一方、出力ノード３０における出力電位Ｖ
ｏがバイアス電位Ｖｂ１とＮチャネルＭＯＳトランジス
タＱ３の閾値電圧ＶTHQ3の差（Ｖｂ１−ＶTHQ3）よりも
低くなったと仮定すると、今度はトランジスタＱ３がオ
ンし、抵抗Ｒ３に電流が流れ、その両端子間に電圧降下
が生じる。そして、この電圧降下がＰチャネルのＭＯＳ
トランジスタＱ５の閾値電圧の絶対値を越えると、この
ＭＯＳトランジスタＱ５がオンし、ＶＣＣから出力ノー
ド３０に十分大きな電流が流れる。これによって出力ノ
ード３０における出力電位Ｖｏが上昇する。ここで、仮
に上記ＮチャネルのＭＯＳトランジスタＱ３と、バイア
ス電位発生回路１０内のＮチャネルのＭＯＳトランジス
タＱ１のゲート幅が同じにされているとすると、両ＭＯ
ＳトランジスタＱ３とＱ１の閾値電圧は等しくなり、こ
れをＶTHN とすると、上記（Ｖｂ１−ＶTHQ3）の値は
（Ｖｓ＋ＶTHN −ＶTHN ）＝Ｖｓとなる。
ｏがバイアス電位Ｖｂ１とＮチャネルＭＯＳトランジス
タＱ３の閾値電圧ＶTHQ3の差（Ｖｂ１−ＶTHQ3）よりも
低くなったと仮定すると、今度はトランジスタＱ３がオ
ンし、抵抗Ｒ３に電流が流れ、その両端子間に電圧降下
が生じる。そして、この電圧降下がＰチャネルのＭＯＳ
トランジスタＱ５の閾値電圧の絶対値を越えると、この
ＭＯＳトランジスタＱ５がオンし、ＶＣＣから出力ノー
ド３０に十分大きな電流が流れる。これによって出力ノ
ード３０における出力電位Ｖｏが上昇する。ここで、仮
に上記ＮチャネルのＭＯＳトランジスタＱ３と、バイア
ス電位発生回路１０内のＮチャネルのＭＯＳトランジス
タＱ１のゲート幅が同じにされているとすると、両ＭＯ
ＳトランジスタＱ３とＱ１の閾値電圧は等しくなり、こ
れをＶTHN とすると、上記（Ｖｂ１−ＶTHQ3）の値は
（Ｖｓ＋ＶTHN −ＶTHN ）＝Ｖｓとなる。
【００１８】従って、上記実施例回路では、負荷電流が
増加し、出力ノード３０の電位Ｖｏがバイアス電位発生
回路１０で設定された基準電圧Ｖｓよりも上昇した場合
にはＶｏを下げる方向に出力電位安定化・駆動回路２０
が働き、他方、電位Ｖｏが基準電圧Ｖｓよりも降下した
場合にはＶｏを上げる方向に出力電位安定化・駆動回路
２０が働くことにより、出力電位Ｖｏの一定値化制御が
行われる。次に、上記実施例回路において、負荷電流が
増加したときの出力電位の変位が従来回路に対しどの程
度改善されているを説明する。
増加し、出力ノード３０の電位Ｖｏがバイアス電位発生
回路１０で設定された基準電圧Ｖｓよりも上昇した場合
にはＶｏを下げる方向に出力電位安定化・駆動回路２０
が働き、他方、電位Ｖｏが基準電圧Ｖｓよりも降下した
場合にはＶｏを上げる方向に出力電位安定化・駆動回路
２０が働くことにより、出力電位Ｖｏの一定値化制御が
行われる。次に、上記実施例回路において、負荷電流が
増加したときの出力電位の変位が従来回路に対しどの程
度改善されているを説明する。
【００１９】図２は前記図１０の従来回路において、バ
イアス電位発生回路１０と出力電位安定化・駆動回路２
０の下半分、すなわちＰチャネルのＭＯＳトランジスタ
側の構成を抽出した回路図である。図２の回路におい
て、出力電位ＶｏがＭＯＳトランジスタＱ２と抵抗Ｒ２
の直列接続点におけるバイアス電位Ｖｂ２とＰチャネル
ＭＯＳトランジスタＱ４の閾値電圧の絶対値｜ＶTHQ4｜
との和（Ｖｂ２＋｜ＶTHQ4｜）よりも高くなり、トラン
ジスタＱ４がオンしたとき、このＭＯＳトランジスタＱ
４に流れる電流Ｉは、ΔＶ＝Ｖｏ−Ｖｓ、ＭＯＳトラン
ジスタＱ４のβ値をβQ4とすると次の数１で与えられる
イアス電位発生回路１０と出力電位安定化・駆動回路２
０の下半分、すなわちＰチャネルのＭＯＳトランジスタ
側の構成を抽出した回路図である。図２の回路におい
て、出力電位ＶｏがＭＯＳトランジスタＱ２と抵抗Ｒ２
の直列接続点におけるバイアス電位Ｖｂ２とＰチャネル
ＭＯＳトランジスタＱ４の閾値電圧の絶対値｜ＶTHQ4｜
との和（Ｖｂ２＋｜ＶTHQ4｜）よりも高くなり、トラン
ジスタＱ４がオンしたとき、このＭＯＳトランジスタＱ
４に流れる電流Ｉは、ΔＶ＝Ｖｏ−Ｖｓ、ＭＯＳトラン
ジスタＱ４のβ値をβQ4とすると次の数１で与えられる
【００２０】
【数１】
すなわち、従来回路において、ΔＶは電流Ｉの１／２乗
に比例していることがわかる。
に比例していることがわかる。
【００２１】一方、図３は上記図１の実施例回路におい
て、図２の場合と同様にバイアス電位発生回路１０と出
力電位安定化・駆動回路２０の下半分の構成を抽出した
回路図である。図３の回路において、出力電位Ｖｏがバ
イアス電位Ｖｂ２とＰチャネルＭＯＳトランジスタＱ４
の閾値電圧の絶対値｜ＶTHQ4｜との和（Ｖｂ２＋｜ＶTH
Q4｜）よりも上昇してトランジスタＱ４がオンし、さら
に抵抗Ｒ４における電圧降下がＮチャネルのＭＯＳトラ
ンジスタＱ６の閾値電圧ＶTHQ6を越えたとき、ＭＯＳト
ランジスタＱ６に流れる電流Ｉは、ΔＶ＝Ｖｏ−Ｖｓ、
ＭＯＳトランジスタＱ４、Ｑ６のβ値をβQ4、βQ6とす
ると次の（２ａ）式で与えられる。
て、図２の場合と同様にバイアス電位発生回路１０と出
力電位安定化・駆動回路２０の下半分の構成を抽出した
回路図である。図３の回路において、出力電位Ｖｏがバ
イアス電位Ｖｂ２とＰチャネルＭＯＳトランジスタＱ４
の閾値電圧の絶対値｜ＶTHQ4｜との和（Ｖｂ２＋｜ＶTH
Q4｜）よりも上昇してトランジスタＱ４がオンし、さら
に抵抗Ｒ４における電圧降下がＮチャネルのＭＯＳトラ
ンジスタＱ６の閾値電圧ＶTHQ6を越えたとき、ＭＯＳト
ランジスタＱ６に流れる電流Ｉは、ΔＶ＝Ｖｏ−Ｖｓ、
ＭＯＳトランジスタＱ４、Ｑ６のβ値をβQ4、βQ6とす
ると次の（２ａ）式で与えられる。
【００２２】
【数２】
ここで、上記（２ａ）式において、（１／２）βＱ６を
ｋ11、（１／２）Ｒ４・βＱ４をｋ12、−ＶＴＨＱ６を
ｋ13とおくと、上記（２ａ）式は以下のようになる。 Ｉ＝ｋ11（ｋ12＊ΔＶ 2 ＋ｋ13） 2 … …（２ｂ） すなわち、上記実施例回路では、ΔＶは電流Ｉの１／４
乗に比例していることがわかる。このことは従来回路及
び上記実施例回路のバイアス電位発生回路１０と駆動回
路２０の上半分側の回路についても同様である。つま
り、ＭＯＳトランジスタＱ５に流れる電流Ｉは、ΔＶ＝
Ｖｏ−Ｖｓ、ＭＯＳトランジスタＱ３、Ｑ５のβ値をβ
Q3、βQ5とすると次の（２ｃ）式で与えられる。
ｋ11、（１／２）Ｒ４・βＱ４をｋ12、−ＶＴＨＱ６を
ｋ13とおくと、上記（２ａ）式は以下のようになる。 Ｉ＝ｋ11（ｋ12＊ΔＶ 2 ＋ｋ13） 2 … …（２ｂ） すなわち、上記実施例回路では、ΔＶは電流Ｉの１／４
乗に比例していることがわかる。このことは従来回路及
び上記実施例回路のバイアス電位発生回路１０と駆動回
路２０の上半分側の回路についても同様である。つま
り、ＭＯＳトランジスタＱ５に流れる電流Ｉは、ΔＶ＝
Ｖｏ−Ｖｓ、ＭＯＳトランジスタＱ３、Ｑ５のβ値をβ
Q3、βQ5とすると次の（２ｃ）式で与えられる。
【数３】
ここで、上記（２ｃ）式において、（１／２）βＱ５を
ｋ21、（１／２）Ｒ３・βＱ３をｋ22、−ＶＴＨＱ５を
ｋ23とおくと、上記（２ｃ）式は以下のようになる。 Ｉ＝ｋ21（ｋ22＊ΔＶ 2 ＋ｋ23） 2 … …（２ｄ）
ｋ21、（１／２）Ｒ３・βＱ３をｋ22、−ＶＴＨＱ５を
ｋ23とおくと、上記（２ｃ）式は以下のようになる。 Ｉ＝ｋ21（ｋ22＊ΔＶ 2 ＋ｋ23） 2 … …（２ｄ）
【００２３】上記のように、従来回路では負荷電流Ｉが
増加することによる基準電位Ｖｓからの出力電位Ｖｏの
変位（ΔＶ）が１／２乗の特性を持つのに対し、上記実
施例回路では１／４乗の特性を持ち、上記実施例回路の
方が負荷電流の増大による出力電位の変動が押さえられ
ていることを示している。
増加することによる基準電位Ｖｓからの出力電位Ｖｏの
変位（ΔＶ）が１／２乗の特性を持つのに対し、上記実
施例回路では１／４乗の特性を持ち、上記実施例回路の
方が負荷電流の増大による出力電位の変動が押さえられ
ていることを示している。
【００２４】次に実際に負荷電流の値を増加させたとき
の出力電位Ｖｏの変位を、従来回路と上記実施例回路と
で測定した結果を図４の特性図に示す。ここでは前記Ｖ
ＣＣの値を５Ｖに設定し、バイアス電位発生回路１０に
おける基準電位Ｖｓの値を２．６Ｖ近辺の値に設定した
ときのものである。図中のａとｂは上記実施例回路によ
るものであり、ｃとｄは従来回路によるものであり、ま
た、ａとｃは出力ノードに流れ込む方向で負荷電流の値
が増加する場合のものであり、ｂとｄは出力ノードから
流れ出る方向で負荷電流の値が増加する場合のものであ
る。図示のように、上記実施例回路の方が負荷電流の増
加に対して出力電位Ｖｏの変位が少ないことは明らかで
ある。
の出力電位Ｖｏの変位を、従来回路と上記実施例回路と
で測定した結果を図４の特性図に示す。ここでは前記Ｖ
ＣＣの値を５Ｖに設定し、バイアス電位発生回路１０に
おける基準電位Ｖｓの値を２．６Ｖ近辺の値に設定した
ときのものである。図中のａとｂは上記実施例回路によ
るものであり、ｃとｄは従来回路によるものであり、ま
た、ａとｃは出力ノードに流れ込む方向で負荷電流の値
が増加する場合のものであり、ｂとｄは出力ノードから
流れ出る方向で負荷電流の値が増加する場合のものであ
る。図示のように、上記実施例回路の方が負荷電流の増
加に対して出力電位Ｖｏの変位が少ないことは明らかで
ある。
【００２５】図５はこの発明の第２の実施例に係る構成
を示す回路図である。この実施例の中間電位発生回路で
は、前記図１の実施例回路と比べて、出力電位安定化・
駆動回路２０内の２個の抵抗Ｒ３、Ｒ４の代わりに定電
流源Ｉ１、Ｉ２を用いるようにした点が異なっている。
を示す回路図である。この実施例の中間電位発生回路で
は、前記図１の実施例回路と比べて、出力電位安定化・
駆動回路２０内の２個の抵抗Ｒ３、Ｒ４の代わりに定電
流源Ｉ１、Ｉ２を用いるようにした点が異なっている。
【００２６】ここで上記一方の定電流源Ｉ１は、例えば
図６に示すように、カレントミラー接続された２個のＰ
チャネルのＭＯＳトランジスタＱ７、Ｑ８と、電流値設
定用の抵抗Ｒ５とから構成されており、上記一方のＭＯ
ＳトランジスタＱ８に流れる電流が前記ＭＯＳトランジ
スタＱ３に供給される。また、上記他方の定電流源Ｉ２
は、例えば図７に示すように、カレントミラー接続され
た２個のＮチャネルのＭＯＳトランジスタＱ９、Ｑ１０
と、電流値設定用の抵抗Ｒ６とから構成されており、上
記一方のＭＯＳトランジスタＱ１０に流れる電流が前記
ＭＯＳトランジスタＱ４に供給される。
図６に示すように、カレントミラー接続された２個のＰ
チャネルのＭＯＳトランジスタＱ７、Ｑ８と、電流値設
定用の抵抗Ｒ５とから構成されており、上記一方のＭＯ
ＳトランジスタＱ８に流れる電流が前記ＭＯＳトランジ
スタＱ３に供給される。また、上記他方の定電流源Ｉ２
は、例えば図７に示すように、カレントミラー接続され
た２個のＮチャネルのＭＯＳトランジスタＱ９、Ｑ１０
と、電流値設定用の抵抗Ｒ６とから構成されており、上
記一方のＭＯＳトランジスタＱ１０に流れる電流が前記
ＭＯＳトランジスタＱ４に供給される。
【００２７】ところで、上記図１及び図５に示す実施例
回路において、出力電位安定化・駆動回路２０における
駆動能力はＰチャネルのＭＯＳトランジスタＱ５及びＮ
チャネルのＭＯＳトランジスタＱ６のβ値で決まるため
に、ＭＯＳトランジスタＱ３、Ｑ４のβを高くする必要
がない。従って、バイアス電位発生回路１０内のＭＯＳ
トランジスタＱ１、Ｑ２それぞれと出力電位安定化・駆
動回路２０内のＭＯＳトランジスタＱ３、Ｑ４それぞれ
の閾値電圧を等しくすることによって出力特性に不感帯
を生じなくすることができる。また、ＭＯＳトランジス
タＱ１、Ｑ２それぞれと出力電位安定化・駆動回路２０
内のＭＯＳトランジスタＱ３、Ｑ４それぞれの閾値電圧
を等しくすることができるので、従来のように無負荷時
の低消費電流特性を損なう恐れはない。
回路において、出力電位安定化・駆動回路２０における
駆動能力はＰチャネルのＭＯＳトランジスタＱ５及びＮ
チャネルのＭＯＳトランジスタＱ６のβ値で決まるため
に、ＭＯＳトランジスタＱ３、Ｑ４のβを高くする必要
がない。従って、バイアス電位発生回路１０内のＭＯＳ
トランジスタＱ１、Ｑ２それぞれと出力電位安定化・駆
動回路２０内のＭＯＳトランジスタＱ３、Ｑ４それぞれ
の閾値電圧を等しくすることによって出力特性に不感帯
を生じなくすることができる。また、ＭＯＳトランジス
タＱ１、Ｑ２それぞれと出力電位安定化・駆動回路２０
内のＭＯＳトランジスタＱ３、Ｑ４それぞれの閾値電圧
を等しくすることができるので、従来のように無負荷時
の低消費電流特性を損なう恐れはない。
【００２８】一方、上記両実施例回路では、ＭＯＳトラ
ンジスタＱ１とＱ３またはＭＯＳトランジスタＱ２とＱ
４の閾値電圧を、それぞれのゲート幅もしくはゲート長
を変えるて異ならせることにより、ＶｏがＶｓ近辺の値
のとき、出力電位安定化・駆動回路２０でＶＣＣとＶＳ
Ｓとの間に貫通電流が発生しないようにすることもでき
る。
ンジスタＱ１とＱ３またはＭＯＳトランジスタＱ２とＱ
４の閾値電圧を、それぞれのゲート幅もしくはゲート長
を変えるて異ならせることにより、ＶｏがＶｓ近辺の値
のとき、出力電位安定化・駆動回路２０でＶＣＣとＶＳ
Ｓとの間に貫通電流が発生しないようにすることもでき
る。
【００２９】いま、ＭＯＳトランジスタＱ１とＱ３及び
ＭＯＳトランジスタＱ２とＱ４の閾値電圧がそれぞれ等
しく設定されている場合、Ｖｏ＝Ｖｓとなるまで、ＭＯ
Ｓトランジスタ３とＱ４は同時にオンしており、かつＭ
ＯＳトランジスタ５とＱ６も同時にオンしており、ＭＯ
Ｓトランジスタ５とＱ６で電流の引っ張り合いが起こ
る。ところが、このままでは、Ｖｏ＝ＶｓになってもＭ
ＯＳトランジスタ５とＱ６が同時にオンし、ＶＣＣとＶ
ＳＳとの間に貫通電流が発生してしまう。この貫通電流
の発生を防止するためには、例えばＭＯＳトランジスタ
Ｑ４のゲート幅をＭＯＳトランジスタＱ２のゲート幅よ
りも小さくして、またはＭＯＳトランジスタＱ４のゲー
ト長をＭＯＳトランジスタＱ２のゲート長よりも大きく
して、ＭＯＳトランジスタＱ４の閾値電圧の絶対値｜Ｖ
THP4｜をＭＯＳトランジスタＱ２の閾値電圧の絶対値｜
ＶTHP2｜よりも大きくすればよい。それでは、なぜ｜Ｖ
THP4｜＞｜ＶTHP2｜にすると貫通電流が流れないかを以
下に説明する。Ｖｏ＜Ｖｓの場合は、 Ｖｏ−Ｖｂ１＝ＶTHQ3＝ＶTHQ1＝Ｖｓ−Ｖｂ１ …（３） になるまでＭＯＳトランジスタＱ３はオンするが、Ｖｏ
＞ＶｓになるとＭＯＳトランジスタＱ３はオフしてしま
う。｜ＶTHP4｜＝｜ＶTHP2｜にされているときはＭＯＳ
トランジスタＱ４がオンするため、 Ｖｏ−Ｖｂ２＝｜ＶTHP4｜＝｜ＶTHP2｜＝Ｖｓ−Ｖｂ２ …（４） になる。一方、｜ＶTHP4｜＞｜ＶTHP2｜の場合は、 Ｖｏ−Ｖｂ２＝｜ＶTHP4｜（＞｜ＶTHP2｜＝Ｖｓ−Ｖｂ２ …（５）
ＭＯＳトランジスタＱ２とＱ４の閾値電圧がそれぞれ等
しく設定されている場合、Ｖｏ＝Ｖｓとなるまで、ＭＯ
Ｓトランジスタ３とＱ４は同時にオンしており、かつＭ
ＯＳトランジスタ５とＱ６も同時にオンしており、ＭＯ
Ｓトランジスタ５とＱ６で電流の引っ張り合いが起こ
る。ところが、このままでは、Ｖｏ＝ＶｓになってもＭ
ＯＳトランジスタ５とＱ６が同時にオンし、ＶＣＣとＶ
ＳＳとの間に貫通電流が発生してしまう。この貫通電流
の発生を防止するためには、例えばＭＯＳトランジスタ
Ｑ４のゲート幅をＭＯＳトランジスタＱ２のゲート幅よ
りも小さくして、またはＭＯＳトランジスタＱ４のゲー
ト長をＭＯＳトランジスタＱ２のゲート長よりも大きく
して、ＭＯＳトランジスタＱ４の閾値電圧の絶対値｜Ｖ
THP4｜をＭＯＳトランジスタＱ２の閾値電圧の絶対値｜
ＶTHP2｜よりも大きくすればよい。それでは、なぜ｜Ｖ
THP4｜＞｜ＶTHP2｜にすると貫通電流が流れないかを以
下に説明する。Ｖｏ＜Ｖｓの場合は、 Ｖｏ−Ｖｂ１＝ＶTHQ3＝ＶTHQ1＝Ｖｓ−Ｖｂ１ …（３） になるまでＭＯＳトランジスタＱ３はオンするが、Ｖｏ
＞ＶｓになるとＭＯＳトランジスタＱ３はオフしてしま
う。｜ＶTHP4｜＝｜ＶTHP2｜にされているときはＭＯＳ
トランジスタＱ４がオンするため、 Ｖｏ−Ｖｂ２＝｜ＶTHP4｜＝｜ＶTHP2｜＝Ｖｓ−Ｖｂ２ …（４） になる。一方、｜ＶTHP4｜＞｜ＶTHP2｜の場合は、 Ｖｏ−Ｖｂ２＝｜ＶTHP4｜（＞｜ＶTHP2｜＝Ｖｓ−Ｖｂ２ …（５）
【００３０】の関係を満たすまでＶｏが高くなるまでは
ＭＯＳトランジスタＱ４はオンしない。すなわち、Ｖｏ
−Ｖｓ＝｜ＶTHP4｜−｜ＶTHP2｜の間はＭＯＳトランジ
スタＱ３、Ｑ４共にオン状態にはならないため、貫通電
流は生じない。そして、ＭＯＳトランジスタＱ３とＱ４
が共にオン状態とならない期間が存在しており、出力特
性に不感帯が生じることになる。また、ＭＯＳトランジ
スタＱ３とＱ１においても、ゲート幅もしくはゲート長
の大小関係により、ＭＯＳトランジスタＱ３の閾値電圧
をＭＯＳトランジスタＱ１の閾値電圧よりも大きくする
設定するようにしてもよい。
ＭＯＳトランジスタＱ４はオンしない。すなわち、Ｖｏ
−Ｖｓ＝｜ＶTHP4｜−｜ＶTHP2｜の間はＭＯＳトランジ
スタＱ３、Ｑ４共にオン状態にはならないため、貫通電
流は生じない。そして、ＭＯＳトランジスタＱ３とＱ４
が共にオン状態とならない期間が存在しており、出力特
性に不感帯が生じることになる。また、ＭＯＳトランジ
スタＱ３とＱ１においても、ゲート幅もしくはゲート長
の大小関係により、ＭＯＳトランジスタＱ３の閾値電圧
をＭＯＳトランジスタＱ１の閾値電圧よりも大きくする
設定するようにしてもよい。
【００３１】図８はこの発明の第３の実施例に係る構成
を示す回路図である。この実施例の中間電位発生回路で
は、前記図１の実施例回路から前記抵抗Ｒ４及びＮチャ
ネルのＭＯＳトランジスタＱ６を取り除くようにしたも
のである。すなわち、出力電位安定化・駆動回路２０に
おいて出力ノード３０を電圧源ＶＣＣで充電する側の構
成は図１の場合と同様にし、出力ノード３０を電圧源Ｖ
ＳＳに放電する側の構成は図１０に示す従来回路と同様
にしたものである。
を示す回路図である。この実施例の中間電位発生回路で
は、前記図１の実施例回路から前記抵抗Ｒ４及びＮチャ
ネルのＭＯＳトランジスタＱ６を取り除くようにしたも
のである。すなわち、出力電位安定化・駆動回路２０に
おいて出力ノード３０を電圧源ＶＣＣで充電する側の構
成は図１の場合と同様にし、出力ノード３０を電圧源Ｖ
ＳＳに放電する側の構成は図１０に示す従来回路と同様
にしたものである。
【００３２】図９はこの発明の第４の実施例に係る構成
を示す回路図である。この実施例の中間電位発生回路で
は、前記図１の実施例回路から前記抵抗Ｒ３及びＰチャ
ネルのＭＯＳトランジスタＱ５を取り除くようにしたも
のである。すなわち、この実施例回路では上記図８の実
施例回路とは逆に、出力電位安定化・駆動回路２０にお
いて出力ノード３０を電圧源ＶＣＣで充電する側の構成
は図１０に示す従来回路と同様にし、出力ノード３０を
電圧源ＶＳＳに放電する側の構成は図１に示す実施例回
路と同様にしたものである。
を示す回路図である。この実施例の中間電位発生回路で
は、前記図１の実施例回路から前記抵抗Ｒ３及びＰチャ
ネルのＭＯＳトランジスタＱ５を取り除くようにしたも
のである。すなわち、この実施例回路では上記図８の実
施例回路とは逆に、出力電位安定化・駆動回路２０にお
いて出力ノード３０を電圧源ＶＣＣで充電する側の構成
は図１０に示す従来回路と同様にし、出力ノード３０を
電圧源ＶＳＳに放電する側の構成は図１に示す実施例回
路と同様にしたものである。
【００３３】
【発明の効果】以上説明したようにこの発明によれば、
負荷電流が増加しても出力電位の設定電位からの変位を
小さくすることができ、無負荷時の低消費電流特性も損
なうことがない中間電位発生回路を提供することができ
る。
負荷電流が増加しても出力電位の設定電位からの変位を
小さくすることができ、無負荷時の低消費電流特性も損
なうことがない中間電位発生回路を提供することができ
る。
【図１】この発明の第１の実施例の回路図。
【図２】上記第１の実施例回路を説明するために使用さ
れ図１０に示す従来回路の一部を抽出して示す回路図。
れ図１０に示す従来回路の一部を抽出して示す回路図。
【図３】上記第１の実施例回路を説明するために使用さ
れ図１に示す実施例回路の一部を抽出して示す回路図。
れ図１に示す実施例回路の一部を抽出して示す回路図。
【図４】上記第１の実施例回路と図１０に示す従来回路
の特性を比較して示す図。
の特性を比較して示す図。
【図５】この発明の第２の実施例の回路図。
【図６】上記第２の実施例回路の一部を具体的に示す回
路図。
路図。
【図７】上記第２の実施例回路の一部を具体的に示す回
路図。
路図。
【図８】この発明の第３の実施例の回路図。
【図９】この発明の第４の実施例の回路図。
【図１０】従来回路の回路図。
１０…バイアス電位発生回路、２０…出力電位安定化・
駆動回路、３０…出力ノード、Ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５，Ｒ６…抵抗、Ｑ１，Ｑ３，Ｑ６，Ｑ９，Ｑ１
０…ＮチャネルのＭＯＳトランジスタ、Ｑ２，Ｑ４，Ｑ
５，Ｑ７，Ｑ８…ＰチャネルのＭＯＳトランジスタ、Ｉ
１，Ｉ２…定電流源。
駆動回路、３０…出力ノード、Ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５，Ｒ６…抵抗、Ｑ１，Ｑ３，Ｑ６，Ｑ９，Ｑ１
０…ＮチャネルのＭＯＳトランジスタ、Ｑ２，Ｑ４，Ｑ
５，Ｑ７，Ｑ８…ＰチャネルのＭＯＳトランジスタ、Ｉ
１，Ｉ２…定電流源。
Claims (21)
- 【請求項１】 出力ノードと、基準電位に対して 互いに値が異なる第１及び第２のバイ
アス電位を発生するバイアス電位発生回路と、 第１の出力電位安定化回路と、 第２の出力電位安定化回路と、第１の電圧源と上記出力ノードとの間に接続された 第１
の駆動回路と、第２の電圧源と上記出力ノードとの間に接続された 第２
の駆動回路とを備え、上記第１の電圧源の電位と上記第
２の電圧源の電位の中間電位を発生する中間電位発生回
路であって、 上記第１の出力電位安定化回路は、一端が上記第１の電
圧源に接続された第１の負荷と、この第１の負荷の他端
と上記出力ノードとの間にソース・ドレイン間が挿入さ
れ、ゲートに上記バイアス電位発生回路で発生される第
１のバイアス電位が供給される第１のＭＯＳトランジス
タとを備え、第１の出力電位安定化回路は上記第１の負
荷の他端から第１の制御電位を発生し、 上記第２の出力電位安定化回路は、一端が上記第２の電
圧源に接続された第２の負荷と、この第２の負荷の他端
と上記出力ノードとの間にソース・ドレイン間が挿入さ
れ、ゲートに上記バイアス電位発生回路で発生される第
２のバイアス電位が供給される第２のＭＯＳトランジス
タとを備え、第２の出力電位安定化回路は上記第２の負
荷の他端から第２の制御電位を発生し、 上記第１の駆動回路は上記第１の出力電位安定化回路で
発生される上記第１の制御電圧を受けて、第１の出力電
流Ｉ１を上記出力ノードに供給し、上記出力ノードの電
位と上記基準電位との差の電位の変動分をΔＶ１とした
ときに第１の出力電流Ｉ１が、 Ｉ１＝ｋ21（ｋ22＊ΔＶ１2 ＋ｋ23）2 （ただし、ｋ21、ｋ22、ｋ23は定数） で表され、 上記第２の駆動回路は上記第２の出力電位安定化回路で
発生される上記第２の制御電圧を受けて、第２の出力電
流Ｉ２を上記出力ノードに供給し、上記出力ノードの電
位と上記基準電位との差の電位の変動分をΔＶ２とした
ときに第２の出力電流Ｉ２が、 Ｉ２＝ｋ11（ｋ12＊ΔＶ２2 ＋ｋ13）2 （ただし、ｋ11、ｋ12、ｋ13は定数） で表わされることを特徴とする中間電位発生回路。 - 【請求項２】 前記第１の出力電位安定化回路内の前記
第１の負荷は第１の抵抗素子であり、前記第１のＭＯＳ
トランジスタはＮチャネルのＭＯＳトランジスタであ
り、 前記第２の出力電位安定化回路内の前記第２の負荷は第
２の抵抗素子であり、前記第２のＭＯＳトランジスタは
ＰチャネルのＭＯＳトランジスタであることを特徴とす
る請求項１記載の中間電位発生回路。 - 【請求項３】 前記バイアス電位発生回路は、第３の抵
抗素子と、Ｎチャネルの第３のＭＯＳトランジスタと、
Ｐチャネルの第４のＭＯＳトランジスタと第４の抵抗素
子とからなる直列回路を含み、前記第３のＭＯＳトラン
ジスタのゲートとドレインとが接続され、前記第４のＭ
ＯＳトランジスタのゲートととドレインとが接続されて
いることを特徴とする請求項１記載の中間電位発生回
路。 - 【請求項４】 前記第１の抵抗素子の一端は前記第１の
電圧源に接続され、前記第１の抵抗素子の他端は前記Ｎ
チャネルの第１のＭＯＳトランジスタのドレインに接続
されており、 前記Ｎチャネルの第１のＭＯＳトランジスタのソースは
前記Ｐチャネルの第２のＭＯＳトランジスタのソースに
接続されており、 前記Ｐチャネルの第２のＭＯＳトランジスタのドレイン
は前記第２の抵抗素子の他端に接続されており、 前記第２の抵抗素子の他端は前記第２の電圧源に接続さ
れていることを特徴とする請求項２記載の中間電位発生
回路。 - 【請求項５】 前記第３の抵抗素子の一端は前記第１の
電圧源に接続され、 前記第３の抵抗素子の他端は前記Ｎチャネルの第３のＭ
ＯＳトランジスタのドレインに接続され、 前記Ｎチャネルの第３のＭＯＳトランジスタのソースは
前記Ｐチャネルの第４のＭＯＳトランジスタのソースに
接続され、 前記Ｐチャネルの第４のＭＯＳトランジスタのドレイン
は前記第４の抵抗素子の他端に接続され、 前記第４の抵抗素子の他端は前記第２の電圧源に接続さ
れていることを特徴とする請求項３記載の中間電位発生
回路。 - 【請求項６】 出力ノードと、 バイアス電位を発生するバイアス電位発生回路と、 出力電位安定化回路と、 上記出力電位安定化回路に接続された駆動回路とを備
え、第１の電圧源の電位と第２の電圧源の電位の中間電
位を発生するた中間電位発生回路であって、 上記出力電位安定化回路は、一端が上記第１の電圧源に
接続された第１の負荷と、この第１の負荷の他端と上記
出力ノードとの間にソース・ドレイン間が挿入され、ゲ
ートに上記バイアス電位発生回路で発生されるバイアス
電位が供給される第１のＭＯＳトランジスタとを備え、
出力電位安定化回路は上記第１の負荷の他端から制御電
位を発生し、 上記駆動回路は上記制御電位を受けて出力電流Ｉを上記
出力ノードに供給し、上記出力ノードの電位の変動分を
ΔＶとしたときに出力電流Ｉが、 Ｉ＝ｋ１（ｋ２＊ΔＶ2 ＋ｋ３）2 （ただし、ｋ１、ｋ２、ｋ３は定数）で表 されることを特徴とする中間電位発生回路。 - 【請求項７】 前記駆動回路は、前記第１の電圧源と前
記出力ノードとの間に接続された第１の駆動回路を含む
ことを特徴とする請求項６記載の中間電位発生回路。 - 【請求項８】 前記出力電位安定化回路内の前記第１の
負荷は第１の抵抗素子であり、前記第１のＭＯＳトラン
ジスタはＮチャネルのＭＯＳトランジスタであることを
特徴とする請求項７記載の中間電位発生回路。 - 【請求項９】 前記第１の駆動回路はＰチャネルの第２
のＭＯＳトランジスタを含むことを特徴とする請求項７
記載の中間電位発生回路。 - 【請求項１０】 前記駆動回路は、前記第２の電圧源と
前記出力ノードとの間に接続された第２の駆動回路を含
むことを特徴とする請求項６記載の中間電位発生回路。 - 【請求項１１】 前記出力電位安定化回路は第２の負荷
と第３のＭＯＳトランジスタとを含み、上記第２の負荷
は第２の抵抗素子であり、上記第３のＭＯＳトランジス
タはＰチャンネルのＭＯＳトランジスタであることを特
徴とする請求項１０記載の中間電位発生回路。 - 【請求項１２】 前記第２の駆動回路はＮチャネルの第
４のＭＯＳトランジスタを含むことを特徴とする請求項
１０記載の中間電位発生回路。 - 【請求項１３】 前記バイアス電位発生回路は、第３の
抵抗素子と、Ｎチャネルの第５のＭＯＳトランジスタ
と、Ｐチャネルの第６のＭＯＳトランジスタと、第４の
抵抗素子とかなる直列回路を含み、上記第５のＭＯＳト
ランジスタのゲートとドレインとが接続され、上記第６
のＭＯＳトランジスタのゲートとドレインとが接続され
ていることを特徴とする請求項６記載の中間電位発生回
路。 - 【請求項１４】 前記第１の抵抗素子の一端は前記第１
の電圧源に接続され、 前記第１の抵抗素子の他端は前記第５のＭＯＳトランジ
スタのドレインに接続され、 前記第５のＭＯＳトランジスタの他端が前記出力ノード
に接続されていることを特徴とする請求項８記載の中間
電位発生回路。 - 【請求項１５】 前記第２の抵抗素子の一端は前記第２
の電圧源に接続され、 前記第２の抵抗素子の他端は前記第３のＭＯＳトランジ
スタのドレインに接続され、 前記第３のＭＯＳトランジスタの他端は前記出力ノード
に接続されていることを特徴とする請求項１１記載の中
間電位発生回路。 - 【請求項１６】 前記第３の抵抗素子の一端は前記第１
の電圧源に接続され、 前記第３の抵抗素子の他端は前記第５のＭＯＳトランジ
スタのドレインに接続され、 前記第５のＭＯＳトランジスタのソースは前記第６のＭ
ＯＳトランジスタのソースに接続され、 前記第６のＭＯＳトランジスタのドレインは前記第４の
抵抗素子の他端に接続され、 前記第４の抵抗素子の一端は前記第２の電圧源に接続さ
れていることを特徴とする請求項１３記載の中間電位発
生回路。 - 【請求項１７】 第１の電圧源の電位と第２の電圧源の
電位の中間電位を発生する出力ノードを有する中間電圧
発生回路において、 第１の制御電位及びこの第１の制御電位よりも低い第２
の制御電位を発生する制御電位発生手段と、 一端及び他端とゲートとを有し、ゲートに上記第１の制
御電位が供給される第１のトランジスタと、 一端及び他端とゲートとを有し、ゲートに上記第２の制
御電位が供給され、一端が上記第１のトランジスタの一
端に接続された第２のトランジスタと、 一端及び他端を有し、一端が上記第１のトランジスタの
他端に接続され、他端が第１の電圧源に接続された第１
の抵抗素子と、 一端及び他端を有し、一端が上記第２のトランジスタの
他端に接続され、他端が第２の電圧源に接続された第２
の抵抗素子と、 一端及び他端とゲートとを有し、ゲートが上記第１のト
ランジスタの他端に接続され、一端が上記出力ノードに
接続され、他端が上記第１の電圧源に接続された第３の
トランジスタと、 一端及び他端とゲートとを有し、ゲートが上記第２のト
ランジスタの他端に接続され、一端が上記出力ノードに
接続され、他端が上記第２の電圧源に接続された第４の
トランジスタとを具備したことを特徴とする中間電圧発
生回路。 - 【請求項１８】 前記制御電位発生手段は、 一端及び他端を有し、一端が上記第１の電圧源に接続さ
れた第３の抵抗素子と、 一端及び他端とゲートとを有し、ゲート及び一端が上記
第３の抵抗素子の他端に接続された第５のトランジスタ
と、 一端及び他端を有し、一端が上記第２の電圧源に接続さ
れた第４の抵抗素子と、 一端及び他端とゲートとを有し、ゲート及び一端が上記
第４の抵抗素子の他端に接続され、他端が上記第５のト
ランジスタの他端に接続された第６のトランジスタとを
含むことを特徴とする請求項１７記載の中間電圧発生回
路。 - 【請求項１９】 前記第１と第４のトランジスタが第１
のチャネルのトランジスタであり、前記第２と第３のト
ランジスタが第２のチャネルのトランジスタであること
を特徴とする請求項１７記載の中間電圧発生回路。 - 【請求項２０】 前記第１のチャネルがＮチャネルであ
り、前記第２のチャネルがＰチャネルであることを特徴
とする請求項１９記載の中間電圧発生回路。 - 【請求項２１】 前記第６のトランジスタがＰチャネル
のトランジスタであり、前記第５のトランジスタがＮチ
ャネルのトランジスタであることを特徴とする請求項１
８記載の中間電圧発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13098092A JP3381937B2 (ja) | 1992-05-22 | 1992-05-22 | 中間電位発生回路 |
| KR1019930008453A KR970006075B1 (ko) | 1992-05-22 | 1993-05-18 | 중간전위 발생회로 |
| US08/300,513 US5528130A (en) | 1992-05-22 | 1994-09-06 | Intermediate potential generating circuit having output stabilizing circuit |
| US08/607,776 US5712556A (en) | 1992-05-22 | 1996-02-27 | Intermediate potential generating circuit having output stabilizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13098092A JP3381937B2 (ja) | 1992-05-22 | 1992-05-22 | 中間電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05327455A JPH05327455A (ja) | 1993-12-10 |
| JP3381937B2 true JP3381937B2 (ja) | 2003-03-04 |
Family
ID=15047103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13098092A Expired - Fee Related JP3381937B2 (ja) | 1992-05-22 | 1992-05-22 | 中間電位発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5528130A (ja) |
| JP (1) | JP3381937B2 (ja) |
| KR (1) | KR970006075B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3381937B2 (ja) * | 1992-05-22 | 2003-03-04 | 株式会社東芝 | 中間電位発生回路 |
| JPH0793977A (ja) * | 1993-04-26 | 1995-04-07 | Samsung Electron Co Ltd | 半導体メモリ装置の中間電圧発生回路 |
| JP3207680B2 (ja) * | 1994-08-30 | 2001-09-10 | 株式会社東芝 | 半導体集積回路 |
| JPH09162713A (ja) * | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| DE19621110C1 (de) * | 1996-05-24 | 1997-06-12 | Siemens Ag | Ein-/Ausschaltbare Schaltungsanordnung zur Erzeugung eines Referenzpotentials |
| US6137347A (en) * | 1998-11-04 | 2000-10-24 | Motorola, Ltd. | Mid supply reference generator |
| KR20010071726A (ko) * | 1999-05-06 | 2001-07-31 | 요트.게.아. 롤페즈 | 회로장치와 이 회로장치를 구비한 광학 판독/기록장치 |
| FR2797118B1 (fr) * | 1999-07-30 | 2001-09-14 | St Microelectronics Sa | Dispositif de commande d'un commutateur haute tension de type translateur |
| US6771113B1 (en) * | 2002-02-06 | 2004-08-03 | Lsi Logic Corporation | Five volt tolerant and fail safe input scheme using source follower configuration |
| EP1607754A1 (en) * | 2004-06-14 | 2005-12-21 | Dialog Semiconductor GmbH | Circuit for monitoring a load current |
| JP5008367B2 (ja) * | 2005-09-29 | 2012-08-22 | エスケーハイニックス株式会社 | 電圧発生装置 |
| EP2062110A1 (en) * | 2006-06-26 | 2009-05-27 | Nxp B.V. | A constant voltage generating device |
| US8736264B2 (en) * | 2012-01-23 | 2014-05-27 | Vista Clara Inc. | NMR logging apparatus |
| US9755628B2 (en) * | 2016-01-07 | 2017-09-05 | Delta Electronics, Inc. | Driving circuit, converter and driving method |
| US10725491B2 (en) * | 2018-12-05 | 2020-07-28 | Texas Instruments Incorporated | Methods and apparatus to correct gate bias for a diode-connected transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663584B1 (en) * | 1985-06-10 | 1996-05-21 | Toshiba Kk | Intermediate potential generation circuit |
| JP2509596B2 (ja) * | 1987-01-14 | 1996-06-19 | 株式会社東芝 | 中間電位生成回路 |
| JPH0690655B2 (ja) * | 1987-12-18 | 1994-11-14 | 株式会社東芝 | 中間電位発生回路 |
| JP3381937B2 (ja) * | 1992-05-22 | 2003-03-04 | 株式会社東芝 | 中間電位発生回路 |
-
1992
- 1992-05-22 JP JP13098092A patent/JP3381937B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-18 KR KR1019930008453A patent/KR970006075B1/ko not_active IP Right Cessation
-
1994
- 1994-09-06 US US08/300,513 patent/US5528130A/en not_active Expired - Lifetime
-
1996
- 1996-02-27 US US08/607,776 patent/US5712556A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970006075B1 (ko) | 1997-04-23 |
| US5528130A (en) | 1996-06-18 |
| JPH05327455A (ja) | 1993-12-10 |
| KR930024281A (ko) | 1993-12-22 |
| US5712556A (en) | 1998-01-27 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 5 |
|
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Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |