JP3207680B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、ＤＲＡＭ等の半導体
集積回路に関し、特に、セルプレート電位発生回路やビ
ット線プリチャージ電位発生回路等として用いられる中
間電位発生回路に関する。
集積回路に関し、特に、セルプレート電位発生回路やビ
ット線プリチャージ電位発生回路等として用いられる中
間電位発生回路に関する。
【０００２】
【従来の技術】従来、この種の中間電位発生回路は、例
えば図１８に示すように構成されている。この回路は、
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトラ
ンジスタと略称する）Ｐ１、Ｐ２、Ｐ３と、Ｎチャネル
型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
略称する）Ｎ１、Ｎ２、Ｎ３とによって構成される。Ｐ
ＭＯＳトランジスタＰ２は、ゲートとドレインがノード
Ｌ３に接続され、ソースがノードＬ４に接続されてい
る。ＮＭＯＳトランジスタＮ２は、ゲートとドレインが
ノードＬ２に接続され、ソースがノードＬ４（ＰＭＯＳ
トランジスタＰ２のソース）に接続されている。また、
ＰＭＯＳトランジスタＰ３の電流通路は、電源Ｖccとノ
ードＬ２との間に挿入され、ゲートは接地点Ｖssに接続
される。ＮＭＯＳトランジスタＮ３の電流通路は、ノー
ドＬ３と接地点Ｖss間に挿入され、ゲートは電源Ｖccに
接続される。そして、これら４つのトランジスタＰ３、
Ｎ２、Ｐ２及びＮ３の電流通路の直列接続によって、ノ
ードＬ２、Ｌ３及びＬ４の電位Ｖ２、Ｖ３及びＶ４は、
それぞれ異なった中間電位として与えられ、ＤＣ的に
は、電源電位Ｖcc＞Ｖ２＞Ｖ４＞Ｖ３＞接地電位Ｖss、
という関係になる。
えば図１８に示すように構成されている。この回路は、
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトラ
ンジスタと略称する）Ｐ１、Ｐ２、Ｐ３と、Ｎチャネル
型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
略称する）Ｎ１、Ｎ２、Ｎ３とによって構成される。Ｐ
ＭＯＳトランジスタＰ２は、ゲートとドレインがノード
Ｌ３に接続され、ソースがノードＬ４に接続されてい
る。ＮＭＯＳトランジスタＮ２は、ゲートとドレインが
ノードＬ２に接続され、ソースがノードＬ４（ＰＭＯＳ
トランジスタＰ２のソース）に接続されている。また、
ＰＭＯＳトランジスタＰ３の電流通路は、電源Ｖccとノ
ードＬ２との間に挿入され、ゲートは接地点Ｖssに接続
される。ＮＭＯＳトランジスタＮ３の電流通路は、ノー
ドＬ３と接地点Ｖss間に挿入され、ゲートは電源Ｖccに
接続される。そして、これら４つのトランジスタＰ３、
Ｎ２、Ｐ２及びＮ３の電流通路の直列接続によって、ノ
ードＬ２、Ｌ３及びＬ４の電位Ｖ２、Ｖ３及びＶ４は、
それぞれ異なった中間電位として与えられ、ＤＣ的に
は、電源電位Ｖcc＞Ｖ２＞Ｖ４＞Ｖ３＞接地電位Ｖss、
という関係になる。
【０００３】また、ＮＭＯＳトランジスタＮ１は、ソー
スがノードＬ１に接続され、ドレインが電源Ｖccに接続
され、ゲートがノードＬ２に接続されることによって上
記電位Ｖ２でゲート制御される。一方、ＰＭＯＳトラン
ジスタＰ１は、ソースがノードＬ１に接続され、ドレイ
ンが接地点Ｖssに接続され、ゲートがノードＬ３に接続
されることによって上記電位Ｖ３でゲート制御される。
スがノードＬ１に接続され、ドレインが電源Ｖccに接続
され、ゲートがノードＬ２に接続されることによって上
記電位Ｖ２でゲート制御される。一方、ＰＭＯＳトラン
ジスタＰ１は、ソースがノードＬ１に接続され、ドレイ
ンが接地点Ｖssに接続され、ゲートがノードＬ３に接続
されることによって上記電位Ｖ３でゲート制御される。
【０００４】ＰＭＯＳトランジスタＰ１とＰ２、ＮＭＯ
ＳトランジスタＮ１とＮ２は、それぞれゲートが同電位
であるので、ＰＭＯＳトランジスタＰ１及びＮＭＯＳト
ランジスタＮ１のソースに接続されているノードＬ１の
電位Ｖ１は、ＤＣ的には、ＰＭＯＳトランジスタＰ２と
ＮＭＯＳトランジスタＮ２のソースに接続されているノ
ードＬ４の電位Ｖ４と同電位になる。従来は、ノードＬ
１を出力ノードとし、この電位Ｖ１を中間電位として用
いている。
ＳトランジスタＮ１とＮ２は、それぞれゲートが同電位
であるので、ＰＭＯＳトランジスタＰ１及びＮＭＯＳト
ランジスタＮ１のソースに接続されているノードＬ１の
電位Ｖ１は、ＤＣ的には、ＰＭＯＳトランジスタＰ２と
ＮＭＯＳトランジスタＮ２のソースに接続されているノ
ードＬ４の電位Ｖ４と同電位になる。従来は、ノードＬ
１を出力ノードとし、この電位Ｖ１を中間電位として用
いている。
【０００５】上記のような構成において、中間電位Ｖ１
が低下し、電位Ｖ２とＶ１との差がＮＭＯＳトランジス
タＮ１のしきい値電圧より大きくなった場合には、ＮＭ
ＯＳトランジスタＮ１が活性状態となり、電源Ｖccから
ノードＬ１へ充電が行われる。一方、中間電位Ｖ１が上
昇し、電位Ｖ１とＶ３との差がＰＭＯＳトランジスタＰ
１のしきい値電圧の絶対値より大きくなった場合には、
ＰＭＯＳトランジスタＰ１が活性状態となり、ノードＬ
１から接地点Ｖssへの放電が行われる。これによって、
中間電位Ｖ１がほぼ一定に保たれる。
が低下し、電位Ｖ２とＶ１との差がＮＭＯＳトランジス
タＮ１のしきい値電圧より大きくなった場合には、ＮＭ
ＯＳトランジスタＮ１が活性状態となり、電源Ｖccから
ノードＬ１へ充電が行われる。一方、中間電位Ｖ１が上
昇し、電位Ｖ１とＶ３との差がＰＭＯＳトランジスタＰ
１のしきい値電圧の絶対値より大きくなった場合には、
ＰＭＯＳトランジスタＰ１が活性状態となり、ノードＬ
１から接地点Ｖssへの放電が行われる。これによって、
中間電位Ｖ１がほぼ一定に保たれる。
【０００６】ところで、図１８に示した従来の中間電位
発生回路は、上述したような出力ノードＮ１の充放電に
よってＤＣ的には安定した中間電位を発生するものの、
過渡的な中間電位の変動に対しては応答性が必ずしも十
分ではなかった。その原因は、図１９に示すような出力
ノードＬ１の電圧−電流特性にある。すなわち、中間電
位Ｖ１の変動量が小さく、電位Ｖ１とＶ２、または電位
Ｖ１とＶ３との電位差が、ＰＭＯＳトランジスタＰ１、
またはＮＭＯＳトランジスタＮ１のしきい値電圧程度で
ある場合（図１９：Ｖ＝Ｖ0 −Ｖa 、Ｖ0 ＋Ｖc 付
近）、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジ
スタＮ１のトランジスタ特性のため、充放電の電流は僅
かであり、変動量が大きくなって初めて十分な電流量で
充放電が始まるからである（図１９：Ｖ＝Ｖ0 −Ｖb 、
Ｖ0 ＋Ｖd においてＩ＝±Ｉb ）。よって、電位Ｖ１の
変動量が小さい場合に、十分な充放電電流を確保するに
は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタ
Ｎ１のサイズを十分大きく取らなければならない。しか
し、トランジスタＰ１、Ｎ１のサイズを大きくすると、
電位Ｖ１が大きく変動した場合には過剰な電流が生じ、
電位Ｖ１が不安定な状態になるので、トランジスタＰ
１、Ｎ１のサイズはある程度までしか大きくできない。
発生回路は、上述したような出力ノードＮ１の充放電に
よってＤＣ的には安定した中間電位を発生するものの、
過渡的な中間電位の変動に対しては応答性が必ずしも十
分ではなかった。その原因は、図１９に示すような出力
ノードＬ１の電圧−電流特性にある。すなわち、中間電
位Ｖ１の変動量が小さく、電位Ｖ１とＶ２、または電位
Ｖ１とＶ３との電位差が、ＰＭＯＳトランジスタＰ１、
またはＮＭＯＳトランジスタＮ１のしきい値電圧程度で
ある場合（図１９：Ｖ＝Ｖ0 −Ｖa 、Ｖ0 ＋Ｖc 付
近）、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジ
スタＮ１のトランジスタ特性のため、充放電の電流は僅
かであり、変動量が大きくなって初めて十分な電流量で
充放電が始まるからである（図１９：Ｖ＝Ｖ0 −Ｖb 、
Ｖ0 ＋Ｖd においてＩ＝±Ｉb ）。よって、電位Ｖ１の
変動量が小さい場合に、十分な充放電電流を確保するに
は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタ
Ｎ１のサイズを十分大きく取らなければならない。しか
し、トランジスタＰ１、Ｎ１のサイズを大きくすると、
電位Ｖ１が大きく変動した場合には過剰な電流が生じ、
電位Ｖ１が不安定な状態になるので、トランジスタＰ
１、Ｎ１のサイズはある程度までしか大きくできない。
【０００７】上述したように、図１８に示した従来の中
間電位発生回路は、出力電位をトランジスタＰ１、Ｎ１
のトランジスタ特性を利用して中間電位に設定している
ので、電位の変動を回復する際の時定数が大きい。この
ため、電位が完全に回復しないうちに新たな変動が生ず
ると、設定電位を維持できなくなることが十分起こり得
る。この一例として、図１８の中間電位発生回路をセル
プレート電位発生回路に用いた場合の出力電位の変動に
ついて、図２０及び図２１を用いて説明する。
間電位発生回路は、出力電位をトランジスタＰ１、Ｎ１
のトランジスタ特性を利用して中間電位に設定している
ので、電位の変動を回復する際の時定数が大きい。この
ため、電位が完全に回復しないうちに新たな変動が生ず
ると、設定電位を維持できなくなることが十分起こり得
る。この一例として、図１８の中間電位発生回路をセル
プレート電位発生回路に用いた場合の出力電位の変動に
ついて、図２０及び図２１を用いて説明する。
【０００８】図２０は、ＤＲＡＭにおけるメモリセルの
一部とセルプレート電位発生回路（以下、ＶＰＬＧと称
する）を抽出して示す回路図である。このＶＰＬＧは、
セルプレート電位（ＶＰＬ）を設定するために設けられ
ている。Ｔｒ１〜Ｔｒ３はセルトランジスタ、Ｃ１〜Ｃ
３はセルキャパシタ、ＣＥＬ１〜ＣＥＬ３はセルストレ
ージノード、ＷＬ１〜ＷＬ３はワード線、ＢＬはビット
線である。また、図示しないがビット線の先には、セン
スアンプとプリチャージ電位を発生する回路が備えられ
ている。初期状態では、電源電位が４Ｖ、セルプレート
電位ＶＰＬが２Ｖ、ワード線ＷＬ１〜ＷＬ３は“Ｌ”レ
ベル、ビット線ＢＬはプリチャージ電位（ＶＢＬ）、セ
ルストレージノードＣＥＬ１〜ＣＥＬ３には“Ｌ”レベ
ルが書き込まれているものとする。
一部とセルプレート電位発生回路（以下、ＶＰＬＧと称
する）を抽出して示す回路図である。このＶＰＬＧは、
セルプレート電位（ＶＰＬ）を設定するために設けられ
ている。Ｔｒ１〜Ｔｒ３はセルトランジスタ、Ｃ１〜Ｃ
３はセルキャパシタ、ＣＥＬ１〜ＣＥＬ３はセルストレ
ージノード、ＷＬ１〜ＷＬ３はワード線、ＢＬはビット
線である。また、図示しないがビット線の先には、セン
スアンプとプリチャージ電位を発生する回路が備えられ
ている。初期状態では、電源電位が４Ｖ、セルプレート
電位ＶＰＬが２Ｖ、ワード線ＷＬ１〜ＷＬ３は“Ｌ”レ
ベル、ビット線ＢＬはプリチャージ電位（ＶＢＬ）、セ
ルストレージノードＣＥＬ１〜ＣＥＬ３には“Ｌ”レベ
ルが書き込まれているものとする。
【０００９】ここで、図２１に示すように、時刻ｔ1 か
らｔ2 にかけて、電源電圧が４Ｖから６Ｖへ急上昇した
場合、セルプレート電位ＶＰＬは電源電圧依存性によ
り、２Ｖから３Ｖへ上昇する。この時、セルストレージ
ノードＣＥＬ１〜ＣＥＬ３の電位は、キャパシタＣ１〜
Ｃ３を介したセルプレート電位ＶＰＬとのカップリング
により、やはり“Ｌ”レベルから上昇する。この状態
で、リフレッシュ動作が始まるものとする。まず、時刻
ｔ3 にワード線ＷＬ１が昇圧されてセルトランジスタＴ
ｒ１が駆動され、セルストレージノードＣＥＬ１の電位
がビット線ＢＬに流出し、このビット線ＢＬの電位はプ
リチャージ電位ＶＢＬより僅かに低下する。次に、時刻
ｔ4 に図示しないセンスアンプが駆動され、ビット線Ｂ
Ｌは徐々に“Ｌ”レベルまで引き下げられる。セルスト
レージノードＣＥＬ１もまた、ビット線ＢＬの電位に追
従して“Ｌ”レベルまで引き下げられ、リフレッシュさ
れる。この時、セルプレート電位ＶＰＬはキャパシタＣ
１を介したカップリングにより、僅かではあるが低下す
る。この後、ワード線ＷＬ１が“Ｌ”レベルに戻り、ビ
ット線ＢＬをプリチャージ電位に戻して１サイクルが終
了する。
らｔ2 にかけて、電源電圧が４Ｖから６Ｖへ急上昇した
場合、セルプレート電位ＶＰＬは電源電圧依存性によ
り、２Ｖから３Ｖへ上昇する。この時、セルストレージ
ノードＣＥＬ１〜ＣＥＬ３の電位は、キャパシタＣ１〜
Ｃ３を介したセルプレート電位ＶＰＬとのカップリング
により、やはり“Ｌ”レベルから上昇する。この状態
で、リフレッシュ動作が始まるものとする。まず、時刻
ｔ3 にワード線ＷＬ１が昇圧されてセルトランジスタＴ
ｒ１が駆動され、セルストレージノードＣＥＬ１の電位
がビット線ＢＬに流出し、このビット線ＢＬの電位はプ
リチャージ電位ＶＢＬより僅かに低下する。次に、時刻
ｔ4 に図示しないセンスアンプが駆動され、ビット線Ｂ
Ｌは徐々に“Ｌ”レベルまで引き下げられる。セルスト
レージノードＣＥＬ１もまた、ビット線ＢＬの電位に追
従して“Ｌ”レベルまで引き下げられ、リフレッシュさ
れる。この時、セルプレート電位ＶＰＬはキャパシタＣ
１を介したカップリングにより、僅かではあるが低下す
る。この後、ワード線ＷＬ１が“Ｌ”レベルに戻り、ビ
ット線ＢＬをプリチャージ電位に戻して１サイクルが終
了する。
【００１０】同様にして、時刻ｔ7 にワード線ＷＬ２が
昇圧され、セルストレージノードＣＥＬ２がリフレッシ
ュされると、今度は、キャパシタＣ２を介したカップリ
ングにより、セルプレート電位ＶＰＬは再び僅かに低下
する。更に、時刻ｔ11から始まるセルストレージノード
ＣＥＬ３のリフレッシュにより、セルプレート電位ＶＰ
Ｌは低下する。このようにして、順次セルストレージノ
ードのリフレッシュが行われるに従い、セルプレート電
位ＶＰＬは徐々に低下して行く。
昇圧され、セルストレージノードＣＥＬ２がリフレッシ
ュされると、今度は、キャパシタＣ２を介したカップリ
ングにより、セルプレート電位ＶＰＬは再び僅かに低下
する。更に、時刻ｔ11から始まるセルストレージノード
ＣＥＬ３のリフレッシュにより、セルプレート電位ＶＰ
Ｌは低下する。このようにして、順次セルストレージノ
ードのリフレッシュが行われるに従い、セルプレート電
位ＶＰＬは徐々に低下して行く。
【００１１】現在のＤＲＡＭにおいては、１チップに数
百万〜数千万個のメモリセルが存在し、全セルのリフレ
ッシュを行う場合、そのサイクルは数百〜数千回に及ぶ
ので、上記のようにして生じるセルプレート電位ＶＰＬ
の低下は、無視できないものとなる。
百万〜数千万個のメモリセルが存在し、全セルのリフレ
ッシュを行う場合、そのサイクルは数百〜数千回に及ぶ
ので、上記のようにして生じるセルプレート電位ＶＰＬ
の低下は、無視できないものとなる。
【００１２】上述したセルプレート電位ＶＰＬの低下に
対し、ＶＰＬＧからの充電は行われるが、前記のよう
に、セルプレート電位ＶＰＬの僅かな変動に対しては、
回復動作の時定数が大きいので、リフレッシュ１サイク
ル内では、ＶＰＬの回復はほとんど見られない。しか
し、セルプレート電位ＶＰＬが徐々に低下し、ＶＰＬの
変動量の総計が増すに従い、充電電流は大きくなり、リ
フレッシュ１サイクル内で、ＶＰＬの低下と回復動作に
よるＶＰＬの上昇が等しくなる電位でＶＰＬは安定して
しまう。
対し、ＶＰＬＧからの充電は行われるが、前記のよう
に、セルプレート電位ＶＰＬの僅かな変動に対しては、
回復動作の時定数が大きいので、リフレッシュ１サイク
ル内では、ＶＰＬの回復はほとんど見られない。しか
し、セルプレート電位ＶＰＬが徐々に低下し、ＶＰＬの
変動量の総計が増すに従い、充電電流は大きくなり、リ
フレッシュ１サイクル内で、ＶＰＬの低下と回復動作に
よるＶＰＬの上昇が等しくなる電位でＶＰＬは安定して
しまう。
【００１３】次に、セルプレート電位ＶＰＬが設定値か
ら変動した場合に生じる問題点について説明する。例え
ば、セルストレージノードに“Ｈ”データとして４Ｖが
印加されている場合に、上記のような経過で、セルプレ
ート電位ＶＰＬが１Ｖ低下したとすると、カップリング
によりセルストレージノードは３Ｖに低下し、読み出し
時の“Ｈ”データとしてのセンスマージンは、本来の４
Ｖの場合に対して減少することになる。また、逆に、デ
ータ書き込み後に、セルプレート電位ＶＰＬが上昇した
場合には、“Ｌ”データのセンスマージンが減少する。
ら変動した場合に生じる問題点について説明する。例え
ば、セルストレージノードに“Ｈ”データとして４Ｖが
印加されている場合に、上記のような経過で、セルプレ
ート電位ＶＰＬが１Ｖ低下したとすると、カップリング
によりセルストレージノードは３Ｖに低下し、読み出し
時の“Ｈ”データとしてのセンスマージンは、本来の４
Ｖの場合に対して減少することになる。また、逆に、デ
ータ書き込み後に、セルプレート電位ＶＰＬが上昇した
場合には、“Ｌ”データのセンスマージンが減少する。
【００１４】このように、安定したセルプレート電位Ｖ
ＰＬが供給されない場合、データ読み出し時のセンスマ
ージンが減少してしまい、最悪の場合には、書き込み時
とは異なったデータとして読み出されることも起こり得
る。
ＰＬが供給されない場合、データ読み出し時のセンスマ
ージンが減少してしまい、最悪の場合には、書き込み時
とは異なったデータとして読み出されることも起こり得
る。
【００１５】
【発明が解決しようとする課題】上記のように従来の半
導体集積回路は、ＤＣ的には安定した中間電位を発生で
きるものの、過渡的な中間電位の変動に対しては応答性
が悪いという問題があった。
導体集積回路は、ＤＣ的には安定した中間電位を発生で
きるものの、過渡的な中間電位の変動に対しては応答性
が悪いという問題があった。
【００１６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ＤＣ的にも過渡
的にも安定した中間電位を供給できる半導体集積回路を
提供することにある。
れたもので、その目的とするところは、ＤＣ的にも過渡
的にも安定した中間電位を供給できる半導体集積回路を
提供することにある。
【００１７】
【課題を解決するための手段】この発明の半導体集積回
路は、基準電位を発生する基準電位発生手段と、ゲート
が上記基準電位発生手段の出力端に接続され、ソースが
出力ノードに接続された第１導電型の第１ＭＯＳトラン
ジスタと、第１の電位供給源と上記第１ＭＯＳトランジ
スタのドレインとの間に設けられた第１の負荷手段と、
上記第１ＭＯＳトランジスタと上記第１の負荷手段との
接続点の論理状態を転送する転送手段と、ソースが上記
第１の電位供給源に接続され、ドレインが上記出力ノー
ドに接続され、ゲートに上記転送手段の出力が供給され
る第２導電型の第２ＭＯＳトランジスタとを具備し、上
記転送手段は、入力端が上記第１ＭＯＳトランジスタと
上記第１の負荷手段との接続点に接続された第１のイン
バータ回路と、入力端が上記第１インバータ回路の出力
端に接続され、出力端が上記第２ＭＯＳトランジスタの
ゲートに接続された第２のインバータ回路とを備え、上
記出力ノードから上記第１の電位供給源の電位に基づく
中間電位を出力することを特徴としている。
路は、基準電位を発生する基準電位発生手段と、ゲート
が上記基準電位発生手段の出力端に接続され、ソースが
出力ノードに接続された第１導電型の第１ＭＯＳトラン
ジスタと、第１の電位供給源と上記第１ＭＯＳトランジ
スタのドレインとの間に設けられた第１の負荷手段と、
上記第１ＭＯＳトランジスタと上記第１の負荷手段との
接続点の論理状態を転送する転送手段と、ソースが上記
第１の電位供給源に接続され、ドレインが上記出力ノー
ドに接続され、ゲートに上記転送手段の出力が供給され
る第２導電型の第２ＭＯＳトランジスタとを具備し、上
記転送手段は、入力端が上記第１ＭＯＳトランジスタと
上記第１の負荷手段との接続点に接続された第１のイン
バータ回路と、入力端が上記第１インバータ回路の出力
端に接続され、出力端が上記第２ＭＯＳトランジスタの
ゲートに接続された第２のインバータ回路とを備え、上
記出力ノードから上記第１の電位供給源の電位に基づく
中間電位を出力することを特徴としている。
【００１８】また、この発明の半導体集積回路は、第１
の基準電位を発生する第１の基準電位発生手段と、ゲー
トが上記第１の基準電位発生手段の出力端に接続され、
ソースが出力ノードに接続された第１導電型の第１ＭＯ
Ｓトランジスタと、第１の電位供給源と上記第１ＭＯＳ
トランジスタのドレインとの間に設けられた第１の負荷
手段と、上記第１ＭＯＳトランジスタと上記第１の負荷
手段との接続点の論理状態を転送する第１の転送手段
と、ソースが上記第１の電位供給源に接続され、ドレイ
ンが上記出力ノードに接続され、ゲートに上記第１の転
送手段の出力が供給される第２導電型の第２ＭＯＳトラ
ンジスタと、第２の基準電位を発生する第２の基準電位
発生手段と、ゲートが上記第２の基準電位発生手段の出
力端に接続され、ソースが上記出力ノードに接続された
第２導電型の第３ＭＯＳトランジスタと、第２の電位供
給源と上記第３ＭＯＳトランジスタのドレインとの間に
設けられた第２の負荷手段と、上記第３ＭＯＳトランジ
スタと上記第２の負荷手段との接続点の論理状態を転送
する第２の転送手段と、ソースが上記第２の電位供給源
に接続され、ドレインが上記出力ノードに接続され、ゲ
ートに上記第２の転送手段の出力が供給される第１導電
型の第４ＭＯＳトランジスタとを具備し、上記第１の転
送手段は、入力端が上記第１ＭＯＳトランジスタと上記
第１の負荷手段との接続点に接続された第１のインバー
タ回路と、入力端が上記第１インバータ回路の出力端に
接続され、出力端が前記第２ＭＯＳトランジスタのゲー
トに接続された第２のインバータ回路とを備え、上記第
２の転送手段は、入力端が上記第３ＭＯＳトランジスタ
と上記第２の負荷手段との接続点に接続された第３のイ
ンバータ回路と、入力端が上記第３インバータ回路の出
力端に接続され、出力端が上記第４ＭＯＳトランジスタ
のゲートに接続された第４のインバータ回路とを備え、
上記出力ノードから上記第１の電位供給源の電位と上記
第２の電位供給源の電位との間の中間電位を出力するこ
とを特徴としている。更に、この発明の半導体集積回路
は、第１の基準電位を発生する第１の基準電位発生手段
と、ゲートが上記第１の基準電位発生手段の出力端に接
続され、ソースが出力ノードに接続された第１導電型の
第１ＭＯＳトランジスタと、第１の電位供給源と上記第
１ＭＯＳトランジスタのドレインとの間に設けられた第
１の負 荷手段と、上記第１ＭＯＳトランジスタと上記第
１の負荷手段との接続点の論理状態を転送する第１の転
送手段と、ソースが上記第１の電位供給源に接続され、
ドレインが上記出力ノードに接続され、ゲートに上記第
１の転送手段の出力が供給される第２導電型の第２ＭＯ
Ｓトランジスタと、第２の基準電位を発生する第２の基
準電位発生手段と、ゲートが上記第２の基準電位発生手
段の出力端に接続され、ソースが上記出力ノードに接続
された第２導電型の第３ＭＯＳトランジスタと、第２の
電位供給源と上記第３ＭＯＳトランジスタのドレインと
の間に設けられた第２の負荷手段と、上記第３ＭＯＳト
ランジスタと上記第２の負荷手段との接続点の論理状態
を転送する第２の転送手段と、ソースが上記第２の電位
供給源に接続され、ドレインが上記出力ノードに接続さ
れ、ゲートに上記第２の転送手段の出力が供給される第
１導電型の第４ＭＯＳトランジスタとを具備し、上記第
１及び第２の転送手段は、入力端が上記第１ＭＯＳトラ
ンジスタと上記第１の負荷手段との接続点に接続された
第１のインバータ回路と、入力端が上記第３ＭＯＳトラ
ンジスタと上記第２の負荷手段との接続点に接続された
第２のインバータ回路と、一方の入力端が上記第１のイ
ンバータ回路の出力端に接続され、他方の入力端が上記
第２のインバータ回路の出力端に接続され、出力端が上
記第２ＭＯＳトランジスタのゲートに接続されたナンド
回路と、一方の入力端が上記第２のインバータ回路の出
力端に接続され、他方の入力端が上記第１のインバータ
回路の出力端に接続され、出力端が上記第４ＭＯＳトラ
ンジスタのゲートに接続されたノア回路とを備え、上記
出力ノードから上記第１の電位供給源の電位と上記第２
の電位供給源の電位との間の中間電位を出力することを
特徴としている。 更にまた、この発明の半導体集積回路
は、第１の基準電位を発生する第１の基準電位発生手段
と、ゲートが上記第１の基準電位発生手段の出力端に接
続され、ソースが出力ノードに接続された第１導電型の
第１ＭＯＳトランジスタと、第１の電位供給源と上記第
１ＭＯＳトランジスタのドレインとの間に設けられた第
１の負荷手段と、上記第１ＭＯＳトランジスタと上記第
１の負荷手段との接続点の論理状態を転送する第１の転
送手段と、ソースが上記第１の電位供給源に接続され、
ドレインが上記出力ノードに接続され、ゲートに上記第
１の転送手段の出力が供給される第２導電型の第２ＭＯ
Ｓトランジスタと、第２の基準電位を発生す る第２の基
準電位発生手段と、ゲートが上記第２の基準電位発生手
段の出力端に接続され、ソースが上記出力ノードに接続
された第２導電型の第３ＭＯＳトランジスタと、第２の
電位供給源と上記第３ＭＯＳトランジスタのドレインと
の間に設けられた第２の負荷手段と、上記第３ＭＯＳト
ランジスタと上記第２の負荷手段との接続点の論理状態
を転送する第２の転送手段と、ソースが上記第２の電位
供給源に接続され、ドレインが上記出力ノードに接続さ
れ、ゲートに上記第２の転送手段の出力が供給される第
１導電型の第４ＭＯＳトランジスタとを具備し、上記第
１及び第２の転送手段は、一方の入力端が上記第１ＭＯ
Ｓトランジスタと上記第１の負荷手段との接続点に接続
されたノア回路と、入力端が上記ノア回路の出力端に接
続され、出力端が上記第２ＭＯＳトランジスタのゲート
に接続された第１のインバータ回路と、一方の入力端が
上記第３ＭＯＳトランジスタと上記第２の負荷手段との
接続点に接続され、他方の入力端が上記第１のインバー
タ回路の出力端に接続されたナンド回路と、入力端が上
記ナンド回路の出力端に接続され、出力端が上記第４の
ＭＯＳトランジスタのゲート及び上記ノア回路の他方の
入力端に接続された第２のインバータ回路とを備え、上
記出力ノードから上記第１の電位供給源の電位と上記第
２の電位供給源の電位との間の中間電位を出力すること
を特徴としている。
の基準電位を発生する第１の基準電位発生手段と、ゲー
トが上記第１の基準電位発生手段の出力端に接続され、
ソースが出力ノードに接続された第１導電型の第１ＭＯ
Ｓトランジスタと、第１の電位供給源と上記第１ＭＯＳ
トランジスタのドレインとの間に設けられた第１の負荷
手段と、上記第１ＭＯＳトランジスタと上記第１の負荷
手段との接続点の論理状態を転送する第１の転送手段
と、ソースが上記第１の電位供給源に接続され、ドレイ
ンが上記出力ノードに接続され、ゲートに上記第１の転
送手段の出力が供給される第２導電型の第２ＭＯＳトラ
ンジスタと、第２の基準電位を発生する第２の基準電位
発生手段と、ゲートが上記第２の基準電位発生手段の出
力端に接続され、ソースが上記出力ノードに接続された
第２導電型の第３ＭＯＳトランジスタと、第２の電位供
給源と上記第３ＭＯＳトランジスタのドレインとの間に
設けられた第２の負荷手段と、上記第３ＭＯＳトランジ
スタと上記第２の負荷手段との接続点の論理状態を転送
する第２の転送手段と、ソースが上記第２の電位供給源
に接続され、ドレインが上記出力ノードに接続され、ゲ
ートに上記第２の転送手段の出力が供給される第１導電
型の第４ＭＯＳトランジスタとを具備し、上記第１の転
送手段は、入力端が上記第１ＭＯＳトランジスタと上記
第１の負荷手段との接続点に接続された第１のインバー
タ回路と、入力端が上記第１インバータ回路の出力端に
接続され、出力端が前記第２ＭＯＳトランジスタのゲー
トに接続された第２のインバータ回路とを備え、上記第
２の転送手段は、入力端が上記第３ＭＯＳトランジスタ
と上記第２の負荷手段との接続点に接続された第３のイ
ンバータ回路と、入力端が上記第３インバータ回路の出
力端に接続され、出力端が上記第４ＭＯＳトランジスタ
のゲートに接続された第４のインバータ回路とを備え、
上記出力ノードから上記第１の電位供給源の電位と上記
第２の電位供給源の電位との間の中間電位を出力するこ
とを特徴としている。更に、この発明の半導体集積回路
は、第１の基準電位を発生する第１の基準電位発生手段
と、ゲートが上記第１の基準電位発生手段の出力端に接
続され、ソースが出力ノードに接続された第１導電型の
第１ＭＯＳトランジスタと、第１の電位供給源と上記第
１ＭＯＳトランジスタのドレインとの間に設けられた第
１の負 荷手段と、上記第１ＭＯＳトランジスタと上記第
１の負荷手段との接続点の論理状態を転送する第１の転
送手段と、ソースが上記第１の電位供給源に接続され、
ドレインが上記出力ノードに接続され、ゲートに上記第
１の転送手段の出力が供給される第２導電型の第２ＭＯ
Ｓトランジスタと、第２の基準電位を発生する第２の基
準電位発生手段と、ゲートが上記第２の基準電位発生手
段の出力端に接続され、ソースが上記出力ノードに接続
された第２導電型の第３ＭＯＳトランジスタと、第２の
電位供給源と上記第３ＭＯＳトランジスタのドレインと
の間に設けられた第２の負荷手段と、上記第３ＭＯＳト
ランジスタと上記第２の負荷手段との接続点の論理状態
を転送する第２の転送手段と、ソースが上記第２の電位
供給源に接続され、ドレインが上記出力ノードに接続さ
れ、ゲートに上記第２の転送手段の出力が供給される第
１導電型の第４ＭＯＳトランジスタとを具備し、上記第
１及び第２の転送手段は、入力端が上記第１ＭＯＳトラ
ンジスタと上記第１の負荷手段との接続点に接続された
第１のインバータ回路と、入力端が上記第３ＭＯＳトラ
ンジスタと上記第２の負荷手段との接続点に接続された
第２のインバータ回路と、一方の入力端が上記第１のイ
ンバータ回路の出力端に接続され、他方の入力端が上記
第２のインバータ回路の出力端に接続され、出力端が上
記第２ＭＯＳトランジスタのゲートに接続されたナンド
回路と、一方の入力端が上記第２のインバータ回路の出
力端に接続され、他方の入力端が上記第１のインバータ
回路の出力端に接続され、出力端が上記第４ＭＯＳトラ
ンジスタのゲートに接続されたノア回路とを備え、上記
出力ノードから上記第１の電位供給源の電位と上記第２
の電位供給源の電位との間の中間電位を出力することを
特徴としている。 更にまた、この発明の半導体集積回路
は、第１の基準電位を発生する第１の基準電位発生手段
と、ゲートが上記第１の基準電位発生手段の出力端に接
続され、ソースが出力ノードに接続された第１導電型の
第１ＭＯＳトランジスタと、第１の電位供給源と上記第
１ＭＯＳトランジスタのドレインとの間に設けられた第
１の負荷手段と、上記第１ＭＯＳトランジスタと上記第
１の負荷手段との接続点の論理状態を転送する第１の転
送手段と、ソースが上記第１の電位供給源に接続され、
ドレインが上記出力ノードに接続され、ゲートに上記第
１の転送手段の出力が供給される第２導電型の第２ＭＯ
Ｓトランジスタと、第２の基準電位を発生す る第２の基
準電位発生手段と、ゲートが上記第２の基準電位発生手
段の出力端に接続され、ソースが上記出力ノードに接続
された第２導電型の第３ＭＯＳトランジスタと、第２の
電位供給源と上記第３ＭＯＳトランジスタのドレインと
の間に設けられた第２の負荷手段と、上記第３ＭＯＳト
ランジスタと上記第２の負荷手段との接続点の論理状態
を転送する第２の転送手段と、ソースが上記第２の電位
供給源に接続され、ドレインが上記出力ノードに接続さ
れ、ゲートに上記第２の転送手段の出力が供給される第
１導電型の第４ＭＯＳトランジスタとを具備し、上記第
１及び第２の転送手段は、一方の入力端が上記第１ＭＯ
Ｓトランジスタと上記第１の負荷手段との接続点に接続
されたノア回路と、入力端が上記ノア回路の出力端に接
続され、出力端が上記第２ＭＯＳトランジスタのゲート
に接続された第１のインバータ回路と、一方の入力端が
上記第３ＭＯＳトランジスタと上記第２の負荷手段との
接続点に接続され、他方の入力端が上記第１のインバー
タ回路の出力端に接続されたナンド回路と、入力端が上
記ナンド回路の出力端に接続され、出力端が上記第４の
ＭＯＳトランジスタのゲート及び上記ノア回路の他方の
入力端に接続された第２のインバータ回路とを備え、上
記出力ノードから上記第１の電位供給源の電位と上記第
２の電位供給源の電位との間の中間電位を出力すること
を特徴としている。
【００１９】この発明の半導体集積回路は、第１の基準
電位を発生する第１の基準電位発生手段と第２の基準電
位を発生する第２の基準電位発生手段とを有し、中間電
位を発生する中間電位発生手段と、上記中間電位発生手
段から出力される中間電位の変動を検知する検知手段
と、この検知手段で上記中間電位発生手段から出力され
る中間電位の低下が検知された時に、上記中間電位発生
手段の出力端を充電する充電手段と、上記検知手段で上
記中間電位発生手段から出力される中間電位の上昇が検
知された時に、上記中間電位発生手段の出力端を放電す
る放電手段とを具備し、上記検知手段は、ドレインが第
１の電位供給源に接続され、ゲートに上記第１の基準電
位発生手段から出力される上記第１の基準電位が供給さ
れる第１導電型の第１ＭＯＳトランジスタと、ドレイン
が上記第２の電位供給源に接続され、ソースが上記第１
ＭＯＳトランジスタのソースに接続され、ゲートに上記
第２の基準電位発生手段から出力される上記第２の基準
電位が供給される第２導電型の第２ＭＯＳトランジスタ
と、上記中間電位発生手段の出力ノードの電位と上記第
１及び第２ＭＯＳトランジスタのソース共通接続点の電
位とを比較し、比較結果を上記充電手段及び上記放電手
段に出力する比較手段とを備えることを特徴としてい
る。また、この発明の半導体集積回路は、第１の基準電
位を発生する第１の基準電位発生手段と第２の基準電位
を発生する第２の基準電位発生手段とを有し、中間電位
を発生する中間電位発生手段と、上記中間電位発生手段
から出力される中間電位の変動を検知する検知手段と、
この検知手段で上記中間電位発生手段から出力される中
間電位の低下が検知された時に、上記中間電位発生手段
の出力端を充電する充電手段と、上記検知手段で上記中
間電位発生手段から出力される中間電位の上昇が検知さ
れた時に、上記中間電位発生手段の出力端を放電する放
電手段とを具備し、上記検知手段は、ドレイン及びゲー
トが共通接続された第１導電型の第１ＭＯＳトランジス
タと、第１の電位供給源と上記第１ＭＯＳトランジスタ
のドレイン及びゲート接続点との間に設けられた第１の
負荷手段と、ドレイン及びゲートが共通接続され、ソー
スが上記第１ＭＯＳトランジスタのソースに接続された
第２導電型の第２ＭＯＳトランジスタと、第２の電位供
給源と上記第２ＭＯＳトランジスタのドレイン及びゲー
ト接続点との間に設けられた第２の負荷手段と、上記中
間電位発生手段の出力ノードの電位と上記第１及び第２
ＭＯＳトランジスタのソース共通接続点の電位とを比較
し、比較結果を上記充電手段及び上記放電手段に出力す
る比較手段とを備えることを特徴としている。更に、こ
の発明の半導体集積回路は、中間電位を発生する中間電
位発生手段と、上記中間電位発生手段から出力される中
間電位の変動を検知する検知手段と、この検知手段で上
記中間電位発生手段から出力される中間電位の低下が検
知された時に、上記中間電位発生手段の出力端を充電す
る充電手段と、上記検知手段で上記中間電位発生手段か
ら出力される中間電位の上昇が検知された時に、上記中
間電位発生手段の出力端を放電する放電手段とを具備
し、上記充電手段は、入力端に上記検知手段の出力が供
給される第１のインバータ回路と、入力端が上記第１の
インバータ回路の出力端に接続された第２のインバータ
回路と、ソースが第１の電位供給源に接続され、ドレイ
ンが上記中間電位発生手段の出力端に接続され、ゲート
に上記第２のインバータ回路の出力が供給されるＭＯＳ
トランジスタとを備えることを特徴としている。更にま
た、この発明の半導体集積回路は、中間電位を発生する
中間電位発生手段と、上記中間電位発生手段から出力さ
れる中間電位の変動を検知する検知手段と、この検知手
段で上記中間電位発生手段から出力される中間電位の低
下が検知された時に、上記中間電位発生手段の出力端を
充電する充電手段と、上記検知手段で上記中間電位発生
手段から出力される中間電位の上昇が検知された時に、
上記中間電位発生手段の出力端を放電する放電手段とを
具備し、上記放電手段は、入力端に上記検知手段の出力
が供給される第１のインバータ回路と、入力端が上記第
１のインバータ回路の出力端に接続された第２のインバ
ータ回路と、ソースが第２の電位供給源に接続され、ド
レインが上記中間電位発生手段の出力端に接続され、ゲ
ートに上記第２のインバータ回路の出力が供給されるＭ
ＯＳトランジスタとを備えることを特徴としている。こ
の発明の半導体集積回路は、中間電位を発生する中間電
位発生手段と、上記中間電位発生手段から出力される中
間電位の変動を検知する検知手段と、この検知手段で上
記中間電位発生手段から出力される中間電位の低下が検
知された時に、上記中間電位発生手段の出力端を充電す
る充電手段と、上記検知手段で上記中間電位発生手段か
ら出力される中間電位の上昇が検知された時に、上記中
間電位発生手段の出力端を放電する放電手段とを具備
し、上記充電手段及び上記放電手段は、入力端に上記検
知手段の出力が供給される第１のインバータ回路と、入
力端に上記検知手段の出力が供給される第２のインバー
タ回路と、一方の入力端に上記第１のインバータ回路の
出力端が接続され、他方の入力端に上記第２のインバー
タ回路の出力端が接続されたナンド回路と、一方の入力
端に上記第１のインバータ回路の出力端が接続され、他
方の入力端に上記第２のインバータ回路の出力端が接続
されたノア回路と、ソースが第１の電位供給源に接続さ
れ、ドレインが上記中間電位発生手段の出力端に接続さ
れ、ゲートが上記ナンド回路の出力端に接続された第２
導電型の第１ＭＯＳトランジスタと、ソースが第２の電
位供給源に接続され、ドレインが上記中間電位発生手段
の出力端に接続され、ゲートが上記ノア回路の出力端に
接続された第１導電型の第２ＭＯＳトランジスタとを備
えることを特徴としている。また、この発明の半導体集
積回路は、中間電位を発生する中間電位発生手段と、上
記中間電位発生手段から出力される中間電位の変動を検
知する検知手段と、この検知手段で上記中間電位発生手
段から出力される中間電位の低下が検知された時に、上
記中間電位発生手段の出力端を充電する充電手段と、上
記検知手段で上記中間電位発生手段から出力される中間
電位の上昇が検知された時に、上記中間電位発生手段の
出力端を放電する放電手段とを具備し、上記充電手段及
び上記放電手段は、一方の入力端に上記検知手段の出力
が供給されるノア回路と、一方の入力端に上記検知手段
の出力が供給されるナンド回路と、入力端に上記ノア回
路の出力端が接続され、出力端に上記ナンド回路の他方
の入力端が接続された第１のインバータ回路と、入力端
に上記ナンド回路の出力端が接続され、出力端に上記ノ
ア回路の他方の入力端が接続された第２のインバータ回
路と、ソースが第１の電位供給源に接続され、ドレイン
が上記中間電位発生手段の出力端に接続され、ゲートが
上記第１のインバータ回路の出力端に接続された第２導
電型の第１ＭＯＳトランジスタと、ソースが第２の電位
供給源に接続され、ドレインが上記中間電位発生回路の
出力端に接続され、ゲートが上記第２のインバータ回路
の出力端に接続された第１導電型の第２ＭＯＳトランジ
スタとを備えることを特徴としている。
電位を発生する第１の基準電位発生手段と第２の基準電
位を発生する第２の基準電位発生手段とを有し、中間電
位を発生する中間電位発生手段と、上記中間電位発生手
段から出力される中間電位の変動を検知する検知手段
と、この検知手段で上記中間電位発生手段から出力され
る中間電位の低下が検知された時に、上記中間電位発生
手段の出力端を充電する充電手段と、上記検知手段で上
記中間電位発生手段から出力される中間電位の上昇が検
知された時に、上記中間電位発生手段の出力端を放電す
る放電手段とを具備し、上記検知手段は、ドレインが第
１の電位供給源に接続され、ゲートに上記第１の基準電
位発生手段から出力される上記第１の基準電位が供給さ
れる第１導電型の第１ＭＯＳトランジスタと、ドレイン
が上記第２の電位供給源に接続され、ソースが上記第１
ＭＯＳトランジスタのソースに接続され、ゲートに上記
第２の基準電位発生手段から出力される上記第２の基準
電位が供給される第２導電型の第２ＭＯＳトランジスタ
と、上記中間電位発生手段の出力ノードの電位と上記第
１及び第２ＭＯＳトランジスタのソース共通接続点の電
位とを比較し、比較結果を上記充電手段及び上記放電手
段に出力する比較手段とを備えることを特徴としてい
る。また、この発明の半導体集積回路は、第１の基準電
位を発生する第１の基準電位発生手段と第２の基準電位
を発生する第２の基準電位発生手段とを有し、中間電位
を発生する中間電位発生手段と、上記中間電位発生手段
から出力される中間電位の変動を検知する検知手段と、
この検知手段で上記中間電位発生手段から出力される中
間電位の低下が検知された時に、上記中間電位発生手段
の出力端を充電する充電手段と、上記検知手段で上記中
間電位発生手段から出力される中間電位の上昇が検知さ
れた時に、上記中間電位発生手段の出力端を放電する放
電手段とを具備し、上記検知手段は、ドレイン及びゲー
トが共通接続された第１導電型の第１ＭＯＳトランジス
タと、第１の電位供給源と上記第１ＭＯＳトランジスタ
のドレイン及びゲート接続点との間に設けられた第１の
負荷手段と、ドレイン及びゲートが共通接続され、ソー
スが上記第１ＭＯＳトランジスタのソースに接続された
第２導電型の第２ＭＯＳトランジスタと、第２の電位供
給源と上記第２ＭＯＳトランジスタのドレイン及びゲー
ト接続点との間に設けられた第２の負荷手段と、上記中
間電位発生手段の出力ノードの電位と上記第１及び第２
ＭＯＳトランジスタのソース共通接続点の電位とを比較
し、比較結果を上記充電手段及び上記放電手段に出力す
る比較手段とを備えることを特徴としている。更に、こ
の発明の半導体集積回路は、中間電位を発生する中間電
位発生手段と、上記中間電位発生手段から出力される中
間電位の変動を検知する検知手段と、この検知手段で上
記中間電位発生手段から出力される中間電位の低下が検
知された時に、上記中間電位発生手段の出力端を充電す
る充電手段と、上記検知手段で上記中間電位発生手段か
ら出力される中間電位の上昇が検知された時に、上記中
間電位発生手段の出力端を放電する放電手段とを具備
し、上記充電手段は、入力端に上記検知手段の出力が供
給される第１のインバータ回路と、入力端が上記第１の
インバータ回路の出力端に接続された第２のインバータ
回路と、ソースが第１の電位供給源に接続され、ドレイ
ンが上記中間電位発生手段の出力端に接続され、ゲート
に上記第２のインバータ回路の出力が供給されるＭＯＳ
トランジスタとを備えることを特徴としている。更にま
た、この発明の半導体集積回路は、中間電位を発生する
中間電位発生手段と、上記中間電位発生手段から出力さ
れる中間電位の変動を検知する検知手段と、この検知手
段で上記中間電位発生手段から出力される中間電位の低
下が検知された時に、上記中間電位発生手段の出力端を
充電する充電手段と、上記検知手段で上記中間電位発生
手段から出力される中間電位の上昇が検知された時に、
上記中間電位発生手段の出力端を放電する放電手段とを
具備し、上記放電手段は、入力端に上記検知手段の出力
が供給される第１のインバータ回路と、入力端が上記第
１のインバータ回路の出力端に接続された第２のインバ
ータ回路と、ソースが第２の電位供給源に接続され、ド
レインが上記中間電位発生手段の出力端に接続され、ゲ
ートに上記第２のインバータ回路の出力が供給されるＭ
ＯＳトランジスタとを備えることを特徴としている。こ
の発明の半導体集積回路は、中間電位を発生する中間電
位発生手段と、上記中間電位発生手段から出力される中
間電位の変動を検知する検知手段と、この検知手段で上
記中間電位発生手段から出力される中間電位の低下が検
知された時に、上記中間電位発生手段の出力端を充電す
る充電手段と、上記検知手段で上記中間電位発生手段か
ら出力される中間電位の上昇が検知された時に、上記中
間電位発生手段の出力端を放電する放電手段とを具備
し、上記充電手段及び上記放電手段は、入力端に上記検
知手段の出力が供給される第１のインバータ回路と、入
力端に上記検知手段の出力が供給される第２のインバー
タ回路と、一方の入力端に上記第１のインバータ回路の
出力端が接続され、他方の入力端に上記第２のインバー
タ回路の出力端が接続されたナンド回路と、一方の入力
端に上記第１のインバータ回路の出力端が接続され、他
方の入力端に上記第２のインバータ回路の出力端が接続
されたノア回路と、ソースが第１の電位供給源に接続さ
れ、ドレインが上記中間電位発生手段の出力端に接続さ
れ、ゲートが上記ナンド回路の出力端に接続された第２
導電型の第１ＭＯＳトランジスタと、ソースが第２の電
位供給源に接続され、ドレインが上記中間電位発生手段
の出力端に接続され、ゲートが上記ノア回路の出力端に
接続された第１導電型の第２ＭＯＳトランジスタとを備
えることを特徴としている。また、この発明の半導体集
積回路は、中間電位を発生する中間電位発生手段と、上
記中間電位発生手段から出力される中間電位の変動を検
知する検知手段と、この検知手段で上記中間電位発生手
段から出力される中間電位の低下が検知された時に、上
記中間電位発生手段の出力端を充電する充電手段と、上
記検知手段で上記中間電位発生手段から出力される中間
電位の上昇が検知された時に、上記中間電位発生手段の
出力端を放電する放電手段とを具備し、上記充電手段及
び上記放電手段は、一方の入力端に上記検知手段の出力
が供給されるノア回路と、一方の入力端に上記検知手段
の出力が供給されるナンド回路と、入力端に上記ノア回
路の出力端が接続され、出力端に上記ナンド回路の他方
の入力端が接続された第１のインバータ回路と、入力端
に上記ナンド回路の出力端が接続され、出力端に上記ノ
ア回路の他方の入力端が接続された第２のインバータ回
路と、ソースが第１の電位供給源に接続され、ドレイン
が上記中間電位発生手段の出力端に接続され、ゲートが
上記第１のインバータ回路の出力端に接続された第２導
電型の第１ＭＯＳトランジスタと、ソースが第２の電位
供給源に接続され、ドレインが上記中間電位発生回路の
出力端に接続され、ゲートが上記第２のインバータ回路
の出力端に接続された第１導電型の第２ＭＯＳトランジ
スタとを備えることを特徴としている。
【００２０】
【作用】上記のような構成によれば、出力ノードの電位
が基準電位発生手段から出力される基準電位と実質的に
等しい時には第２ＭＯＳトランジスタは不活性状態、出
力ノードの電位が基準電位発生手段から出力される基準
電位より低下（または上昇）した時には、第２ＭＯＳト
ランジスタが転送手段の出力が反転するまで活性化され
て出力ノードを大きな電流で充電（または放電）するの
で、中間電位の変動が小さい過渡的な変動に対して応答
性が高く、ＤＣ的にも過渡的にも安定な中間電位が得ら
れる。
が基準電位発生手段から出力される基準電位と実質的に
等しい時には第２ＭＯＳトランジスタは不活性状態、出
力ノードの電位が基準電位発生手段から出力される基準
電位より低下（または上昇）した時には、第２ＭＯＳト
ランジスタが転送手段の出力が反転するまで活性化され
て出力ノードを大きな電流で充電（または放電）するの
で、中間電位の変動が小さい過渡的な変動に対して応答
性が高く、ＤＣ的にも過渡的にも安定な中間電位が得ら
れる。
【００２１】また、上記のような構成によれば、出力ノ
ードの電位が第１の基準電位発生手段から出力される第
１の基準電位より高い時には第２ＭＯＳトランジスタは
不活性状態、出力ノードの電位が第１の基準電位発生手
段から出力される第１の基準電位より低下した時には、
第２ＭＯＳトランジスタが第１の転送手段の出力が反転
するまで活性化されて出力ノードを大きな電流で充電
し、且つ出力ノードの電位が第２の基準電位発生手段か
ら出力される第２の基準電位より高い時には第４ＭＯＳ
トランジスタは不活性状態、出力ノードの電位が第２の
基準電位発生手段から出力される第２の基準電位より上
昇した時には、第４ＭＯＳトランジスタが第２の転送手
段の出力が反転するまで活性化されて出力ノードを大き
な電流で放電するので、中間電位の変動が小さい過渡的
な変動に対して応答性が高く、ＤＣ的にも過渡的にも安
定な中間電位が得られる。
ードの電位が第１の基準電位発生手段から出力される第
１の基準電位より高い時には第２ＭＯＳトランジスタは
不活性状態、出力ノードの電位が第１の基準電位発生手
段から出力される第１の基準電位より低下した時には、
第２ＭＯＳトランジスタが第１の転送手段の出力が反転
するまで活性化されて出力ノードを大きな電流で充電
し、且つ出力ノードの電位が第２の基準電位発生手段か
ら出力される第２の基準電位より高い時には第４ＭＯＳ
トランジスタは不活性状態、出力ノードの電位が第２の
基準電位発生手段から出力される第２の基準電位より上
昇した時には、第４ＭＯＳトランジスタが第２の転送手
段の出力が反転するまで活性化されて出力ノードを大き
な電流で放電するので、中間電位の変動が小さい過渡的
な変動に対して応答性が高く、ＤＣ的にも過渡的にも安
定な中間電位が得られる。
【００２２】更に、上記の構成では、検知手段によって
中間電位発生手段から出力された中間電位の低下が検知
された時には、充電手段によって中間電位発生手段の出
力端を充電し、上昇が検知された時には放電手段によっ
て中間電位発生手段の出力端を放電するので、中間電位
の変動が小さい過渡的な変動に対しても応答性を高くで
き、ＤＣ的にも過渡的にも安定な中間電位が得られる。
中間電位発生手段から出力された中間電位の低下が検知
された時には、充電手段によって中間電位発生手段の出
力端を充電し、上昇が検知された時には放電手段によっ
て中間電位発生手段の出力端を放電するので、中間電位
の変動が小さい過渡的な変動に対しても応答性を高くで
き、ＤＣ的にも過渡的にも安定な中間電位が得られる。
【００２３】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。 （第１実施例）図１は、この発明の第１実施例に係わる
半導体集積回路を示す回路図である。本第１実施例の半
導体集積回路は、Ｎチャネル型ＭＯＳトランジスタ（Ｎ
ＭＯＳトランジスタ）Ｎ１１、Ｐチャネル型ＭＯＳトラ
ンジスタ（ＰＭＯＳトランジスタ）Ｐ１２、Ｐ１３、イ
ンバータ回路Ｉ１１、Ｉ１２、及び基準電位発生回路Ｋ
１から構成され、基準電位発生回路Ｋ１は、ＮＭＯＳト
ランジスタＮ２とＰＭＯＳトランジスタＰ３から構成さ
れている。ここで、ＮＭＯＳトランジスタＮ２は、ゲー
トとドレインがノードＬ２に接続され、ソースがノード
Ｌ４に接続される。このノードＬ４には、所定の電位Ｖ
４が印加、あるいは他の回路に接続されて同等な電位が
与えられる。ＰＭＯＳトランジスタＰ３は、負荷素子と
して働くもので、電流通路が電源ＶccとノードＬ２間に
挿入され、ゲートが接地点Ｖssに接続されている。上記
トランジスタＰ３、Ｎ２によって、基準電位発生回路Ｋ
１の出力ノードＬ２の電位は、電源ＶccとノードＬ４の
電位との中間電位Ｖ２に設定される。また、ＮＭＯＳト
ランジスタＮ１１は、ソースが出力ノードＬ１に接続さ
れ、ドレインがノードＬ１１に接続され、ゲートが上記
ノードＬ２に接続されることにより、上記電位Ｖ２によ
ってゲート制御される。ＰＭＯＳトランジスタＰ１２
は、負荷素子として働くもので、電流通路が電源Ｖccと
ノードＬ１１間に挿入され、ゲートが接地点Ｖssに接続
されている。インバータ回路Ｉ１１は、ノードＬ１１の
電位を反転してノードＬ１２に出力し、インバータ回路
Ｉ１２は、このノードＬ１２の電位を反転してノードＬ
１３に出力する。ＰＭＯＳトランジスタＰ１３は、ソー
スが電源Ｖccに接続され、ドレインが出力ノードＬ１に
接続され、ゲートがノードＬ１３に接続されており、ノ
ードＬ１３の電位によってゲート制御される。
照して説明する。 （第１実施例）図１は、この発明の第１実施例に係わる
半導体集積回路を示す回路図である。本第１実施例の半
導体集積回路は、Ｎチャネル型ＭＯＳトランジスタ（Ｎ
ＭＯＳトランジスタ）Ｎ１１、Ｐチャネル型ＭＯＳトラ
ンジスタ（ＰＭＯＳトランジスタ）Ｐ１２、Ｐ１３、イ
ンバータ回路Ｉ１１、Ｉ１２、及び基準電位発生回路Ｋ
１から構成され、基準電位発生回路Ｋ１は、ＮＭＯＳト
ランジスタＮ２とＰＭＯＳトランジスタＰ３から構成さ
れている。ここで、ＮＭＯＳトランジスタＮ２は、ゲー
トとドレインがノードＬ２に接続され、ソースがノード
Ｌ４に接続される。このノードＬ４には、所定の電位Ｖ
４が印加、あるいは他の回路に接続されて同等な電位が
与えられる。ＰＭＯＳトランジスタＰ３は、負荷素子と
して働くもので、電流通路が電源ＶccとノードＬ２間に
挿入され、ゲートが接地点Ｖssに接続されている。上記
トランジスタＰ３、Ｎ２によって、基準電位発生回路Ｋ
１の出力ノードＬ２の電位は、電源ＶccとノードＬ４の
電位との中間電位Ｖ２に設定される。また、ＮＭＯＳト
ランジスタＮ１１は、ソースが出力ノードＬ１に接続さ
れ、ドレインがノードＬ１１に接続され、ゲートが上記
ノードＬ２に接続されることにより、上記電位Ｖ２によ
ってゲート制御される。ＰＭＯＳトランジスタＰ１２
は、負荷素子として働くもので、電流通路が電源Ｖccと
ノードＬ１１間に挿入され、ゲートが接地点Ｖssに接続
されている。インバータ回路Ｉ１１は、ノードＬ１１の
電位を反転してノードＬ１２に出力し、インバータ回路
Ｉ１２は、このノードＬ１２の電位を反転してノードＬ
１３に出力する。ＰＭＯＳトランジスタＰ１３は、ソー
スが電源Ｖccに接続され、ドレインが出力ノードＬ１に
接続され、ゲートがノードＬ１３に接続されており、ノ
ードＬ１３の電位によってゲート制御される。
【００２４】次に、本第１実施例の回路動作を説明す
る。図１において、ＰＭＯＳトランジスタＰ３とＮＭＯ
ＳトランジスタＮ２、及びＰＭＯＳトランジスタＰ１２
とＮＭＯＳトランジスタＮ１１のＷ／Ｌ比をそれぞれ等
しく設定すると、ＮＭＯＳトランジスタＮ２のゲート及
びドレインと、ＮＭＯＳトランジスタＮ１１のゲート及
びドレインは同電位となるので、ＮＭＯＳトランジスタ
Ｎ２のソースが接続されたノードＬ４の電位（Ｖ４）
と、ＮＭＯＳトランジスタＮ１１のソースが接続された
ノードＬ１の電位（Ｖ１）は、ＤＣ的には同電位に設定
される。ここで、電位Ｖ１が低下し、電位Ｖ２とＶ１の
電位差がＮＭＯＳトランジスタＮ１１のしきい値電圧よ
り大きくなった場合、ＮＭＯＳトランジスタＮ１１は活
性状態となり、ノードＬ１１の電位（Ｖ１１）は低下し
始める。そして、電位Ｖ１１がインバータ回路Ｉ１１の
反転電位まで低下すると、インバータ回路Ｉ１１はノー
ドＬ１２に“Ｈ”レベルを出力し、これを受けてインバ
ータ回路Ｉ１２は、ノードＬ１３に“Ｌ”レベルを出力
する。これによりＰＭＯＳトランジスタＰ１３は活性状
態となり、出力ノードＬ１への充電が行われる。
る。図１において、ＰＭＯＳトランジスタＰ３とＮＭＯ
ＳトランジスタＮ２、及びＰＭＯＳトランジスタＰ１２
とＮＭＯＳトランジスタＮ１１のＷ／Ｌ比をそれぞれ等
しく設定すると、ＮＭＯＳトランジスタＮ２のゲート及
びドレインと、ＮＭＯＳトランジスタＮ１１のゲート及
びドレインは同電位となるので、ＮＭＯＳトランジスタ
Ｎ２のソースが接続されたノードＬ４の電位（Ｖ４）
と、ＮＭＯＳトランジスタＮ１１のソースが接続された
ノードＬ１の電位（Ｖ１）は、ＤＣ的には同電位に設定
される。ここで、電位Ｖ１が低下し、電位Ｖ２とＶ１の
電位差がＮＭＯＳトランジスタＮ１１のしきい値電圧よ
り大きくなった場合、ＮＭＯＳトランジスタＮ１１は活
性状態となり、ノードＬ１１の電位（Ｖ１１）は低下し
始める。そして、電位Ｖ１１がインバータ回路Ｉ１１の
反転電位まで低下すると、インバータ回路Ｉ１１はノー
ドＬ１２に“Ｈ”レベルを出力し、これを受けてインバ
ータ回路Ｉ１２は、ノードＬ１３に“Ｌ”レベルを出力
する。これによりＰＭＯＳトランジスタＰ１３は活性状
態となり、出力ノードＬ１への充電が行われる。
【００２５】その後、電位Ｖ１が回復し、これにともな
って電位Ｖ１１がインバータ回路Ｉ１１の反転電位まで
回復すると、インバータ回路Ｉ１１はノードＬ１２に
“Ｌ”レベルを出力し、この“Ｌ”レベルがＰＭＯＳト
ランジスタＰ１３のゲートへ転送されトランジスタＰ１
３からの充電は停止する。
って電位Ｖ１１がインバータ回路Ｉ１１の反転電位まで
回復すると、インバータ回路Ｉ１１はノードＬ１２に
“Ｌ”レベルを出力し、この“Ｌ”レベルがＰＭＯＳト
ランジスタＰ１３のゲートへ転送されトランジスタＰ１
３からの充電は停止する。
【００２６】本第１実施例では、上記のような回路動作
により、電位Ｖ１とＶ４とをほぼ同電位に維持すること
ができる。また、ＰＭＯＳトランジスタＰ１２のインピ
ーダンスにより、このトランジスタの電流通路を流れる
電流を制御し、ノードＬ１１の電位を調整すること、及
びインバータ回路Ｉ１１の回路しきい値を調整すること
により、電位Ｖ１の変動に対する回路の応答性を調整す
ることができる。
により、電位Ｖ１とＶ４とをほぼ同電位に維持すること
ができる。また、ＰＭＯＳトランジスタＰ１２のインピ
ーダンスにより、このトランジスタの電流通路を流れる
電流を制御し、ノードＬ１１の電位を調整すること、及
びインバータ回路Ｉ１１の回路しきい値を調整すること
により、電位Ｖ１の変動に対する回路の応答性を調整す
ることができる。
【００２７】図２（ａ）、（ｂ）及び（ｃ）は、それぞ
れ上記図１に示した回路における負荷素子（ＰＭＯＳト
ランジスタＰ１２）の他の構成例について説明するため
のもので、負荷素子とＮＭＯＳトランジスタＮ１１の回
路部を抽出して示している。これらの回路は、それぞれ
図１における負荷素子、すなわちＰＭＯＳトランジスタ
Ｐ１２に代わる素子を用いて、図１に示した構成と同様
な機能を実現するものである。図２（ａ）は、ＰＭＯＳ
トランジスタＰ１２の代わりに、抵抗値が比較的大きい
抵抗Ｒ１１を用いたものである。図２（ｂ）では、ＰＭ
ＯＳトランジスタＰ１２の代わりに、ゲートとドレイン
を電源Ｖccに接続したＮＭＯＳトランジスタＮ１４を用
いている。図２（ｃ）は、ＰＭＯＳトランジスタＰ１２
の代わりに、ゲートとドレインをノードＬ１１に接続し
たＰＭＯＳトランジスタＰ１５を用いた例である。
れ上記図１に示した回路における負荷素子（ＰＭＯＳト
ランジスタＰ１２）の他の構成例について説明するため
のもので、負荷素子とＮＭＯＳトランジスタＮ１１の回
路部を抽出して示している。これらの回路は、それぞれ
図１における負荷素子、すなわちＰＭＯＳトランジスタ
Ｐ１２に代わる素子を用いて、図１に示した構成と同様
な機能を実現するものである。図２（ａ）は、ＰＭＯＳ
トランジスタＰ１２の代わりに、抵抗値が比較的大きい
抵抗Ｒ１１を用いたものである。図２（ｂ）では、ＰＭ
ＯＳトランジスタＰ１２の代わりに、ゲートとドレイン
を電源Ｖccに接続したＮＭＯＳトランジスタＮ１４を用
いている。図２（ｃ）は、ＰＭＯＳトランジスタＰ１２
の代わりに、ゲートとドレインをノードＬ１１に接続し
たＰＭＯＳトランジスタＰ１５を用いた例である。
【００２８】上記図１に示した負荷素子に代えて図２
（ａ）、（ｂ）及び（ｃ）に示した負荷素子を設けても
実質的に等しい作用効果が得られる。図３は、上記図１
に示した回路の変形例を示している。図３に示す回路
は、図１に示した回路に、ドレインを電源Ｖcc、ソース
を出力ノードＬ１、ゲートをノードＬ２に接続したＮＭ
ＯＳトランジスタＮ１を設けている。他の構成は図１に
示した回路と同様であるので、同一部分に同じ符号を付
してその詳細な説明は省略する。
（ａ）、（ｂ）及び（ｃ）に示した負荷素子を設けても
実質的に等しい作用効果が得られる。図３は、上記図１
に示した回路の変形例を示している。図３に示す回路
は、図１に示した回路に、ドレインを電源Ｖcc、ソース
を出力ノードＬ１、ゲートをノードＬ２に接続したＮＭ
ＯＳトランジスタＮ１を設けている。他の構成は図１に
示した回路と同様であるので、同一部分に同じ符号を付
してその詳細な説明は省略する。
【００２９】図３に示す構成では、前記のＰＭＯＳトラ
ンジスタＰ１３を介した充電に加え、出力ノードＬ１の
電位Ｖ１が低下し、ノードＬ２の電位Ｖ２とＶ１との差
がＮＭＯＳトランジスタＮ１のしきい値電圧より大きく
なると、このＮＭＯＳトランジスタＮ１が活性状態とな
り、電源ＶccからＮＭＯＳトランジスタＮ１を介したノ
ードＬ１への充電が行われる。このトランジスタＮ１に
よる出力ノードＬ１の充電は、図１９に示したように電
位Ｖ１の変動量が小さく、電位Ｖ１とＶ２との電位差が
ＮＭＯＳトランジスタＮ１のしきい値電圧程度である場
合（Ｖ0 −Ｖa付近）には、ＮＭＯＳトランジスタＮ１
のトランジスタ特性のため充電電流は僅かであるが、こ
の領域の充電電流はＰＭＯＳトランジスタＰ１３に受け
持たせることができる。一方、変動量が大きくなるとこ
のトランジスタＮ１によって十分な電流量で充電を行う
ことができるので（例えばＶ0 −Ｖb においてＩ＝−Ｉ
b）、図１に示した回路に比して大きな変動に対する回
復機能を高めることができる。
ンジスタＰ１３を介した充電に加え、出力ノードＬ１の
電位Ｖ１が低下し、ノードＬ２の電位Ｖ２とＶ１との差
がＮＭＯＳトランジスタＮ１のしきい値電圧より大きく
なると、このＮＭＯＳトランジスタＮ１が活性状態とな
り、電源ＶccからＮＭＯＳトランジスタＮ１を介したノ
ードＬ１への充電が行われる。このトランジスタＮ１に
よる出力ノードＬ１の充電は、図１９に示したように電
位Ｖ１の変動量が小さく、電位Ｖ１とＶ２との電位差が
ＮＭＯＳトランジスタＮ１のしきい値電圧程度である場
合（Ｖ0 −Ｖa付近）には、ＮＭＯＳトランジスタＮ１
のトランジスタ特性のため充電電流は僅かであるが、こ
の領域の充電電流はＰＭＯＳトランジスタＰ１３に受け
持たせることができる。一方、変動量が大きくなるとこ
のトランジスタＮ１によって十分な電流量で充電を行う
ことができるので（例えばＶ0 −Ｖb においてＩ＝−Ｉ
b）、図１に示した回路に比して大きな変動に対する回
復機能を高めることができる。
【００３０】（第２実施例）図４は、この発明の第２実
施例に係わる半導体集積回路を示す回路図である。本第
２実施例の半導体集積回路は、ＰＭＯＳトランジスタＰ
１１、ＮＭＯＳトランジスタＮ１２、Ｎ１３、インバー
タ回路Ｉ１３、Ｉ１４、及び基準電位発生回路Ｋ２から
構成され、上記基準電位発生回路Ｋ２は、ＰＭＯＳトラ
ンジスタＰ２とＮＭＯＳトランジスタＮ３から構成され
る。上記ＰＭＯＳトランジスタＰ２は、ゲートとドレイ
ンがノードＬ３に接続され、ソースがノードＬ４に接続
されている。このノードＬ４には、所定の電位Ｖ４が印
加、あるいは他の回路に接続されて同等な電位が与えら
れる。ＮＭＯＳトランジスタＮ３は、負荷素子として働
くもので、電流通路が接地点ＶssとノードＬ３間に挿入
され、ゲートが接地点Ｖssに接続される。これによっ
て、ノードＬ３の電位は、ノードＬ４の電位Ｖ４（例え
ば電源電位Ｖcc）と接地電位Ｖssとの中間電位Ｖ３に設
定される。また、ＰＭＯＳトランジスタＰ１１は、ソー
スが出力ノードＬ１に接続され、ドレインがノードＬ１
４に接続され、ゲートがノードＬ３に接続されることに
より、電位Ｖ３によってゲート制御される。ＮＭＯＳト
ランジスタＮ１２は、負荷素子として働くもので、電流
通路が接地点ＶssとノードＬ１４間に挿入され、ゲート
が電源Ｖccに接続されている。インバータ回路Ｉ１３
は、ノードＬ１４の電位を反転してノードＬ１５に出力
し、インバータ回路Ｉ１４は、このノードＬ１５の電位
を反転してノードＬ１６に出力する。ＮＭＯＳトランジ
スタＮ１３は、ソースが接地点Ｖssに接続され、ドレイ
ンが出力ノードＬ１に接続されており、ゲートがノード
Ｌ１６に接続されることにより、このノードＬ１６の電
位によってゲート制御される。
施例に係わる半導体集積回路を示す回路図である。本第
２実施例の半導体集積回路は、ＰＭＯＳトランジスタＰ
１１、ＮＭＯＳトランジスタＮ１２、Ｎ１３、インバー
タ回路Ｉ１３、Ｉ１４、及び基準電位発生回路Ｋ２から
構成され、上記基準電位発生回路Ｋ２は、ＰＭＯＳトラ
ンジスタＰ２とＮＭＯＳトランジスタＮ３から構成され
る。上記ＰＭＯＳトランジスタＰ２は、ゲートとドレイ
ンがノードＬ３に接続され、ソースがノードＬ４に接続
されている。このノードＬ４には、所定の電位Ｖ４が印
加、あるいは他の回路に接続されて同等な電位が与えら
れる。ＮＭＯＳトランジスタＮ３は、負荷素子として働
くもので、電流通路が接地点ＶssとノードＬ３間に挿入
され、ゲートが接地点Ｖssに接続される。これによっ
て、ノードＬ３の電位は、ノードＬ４の電位Ｖ４（例え
ば電源電位Ｖcc）と接地電位Ｖssとの中間電位Ｖ３に設
定される。また、ＰＭＯＳトランジスタＰ１１は、ソー
スが出力ノードＬ１に接続され、ドレインがノードＬ１
４に接続され、ゲートがノードＬ３に接続されることに
より、電位Ｖ３によってゲート制御される。ＮＭＯＳト
ランジスタＮ１２は、負荷素子として働くもので、電流
通路が接地点ＶssとノードＬ１４間に挿入され、ゲート
が電源Ｖccに接続されている。インバータ回路Ｉ１３
は、ノードＬ１４の電位を反転してノードＬ１５に出力
し、インバータ回路Ｉ１４は、このノードＬ１５の電位
を反転してノードＬ１６に出力する。ＮＭＯＳトランジ
スタＮ１３は、ソースが接地点Ｖssに接続され、ドレイ
ンが出力ノードＬ１に接続されており、ゲートがノード
Ｌ１６に接続されることにより、このノードＬ１６の電
位によってゲート制御される。
【００３１】次に、本第２実施例の回路動作を説明す
る。図４において、ＮＭＯＳトランジスタＮ３とＰＭＯ
ＳトランジスタＰ２、及びＮＭＯＳトランジスタＮ１２
とＰＭＯＳトランジスタＰ１１のＷ／Ｌ比をそれぞれ等
しく設定すると、ＰＭＯＳトランジスタＰ２のゲート及
びドレインと、ＰＭＯＳトランジスタＰ１１のゲート及
びドレインは同電位となるので、ＰＭＯＳトランジスタ
Ｐ２のソースが接続されるノードＬ４の電位Ｖ４と、Ｐ
ＭＯＳトランジスタＰ１１のソースが接続されるノード
Ｌ１の電位Ｖ１は、ＤＣ的には同電位に設定される。こ
こで、電位Ｖ１が上昇し、電位Ｖ１とＶ３の電位差がＰ
ＭＯＳトランジスタＰ１１のしきい値電圧の絶対値より
大きくなると、ＰＭＯＳトランジスタＰ１１が活性とな
り、ノードＬ１４の電位Ｖ１４は上昇し始める。そし
て、この電位Ｖ１４がインバータ回路Ｉ１３の反転電位
まで上昇すると、インバータ回路Ｉ１３はノードＬ１５
に“Ｌ”レベルを出力し、これを受けてインバータ回路
Ｉ１４はノードＬ１６に“Ｈ”レベルを出力する。これ
によりＮＭＯＳトランジスタＮ１３が活性となり、ノー
ドＬ１の放電が行われる。
る。図４において、ＮＭＯＳトランジスタＮ３とＰＭＯ
ＳトランジスタＰ２、及びＮＭＯＳトランジスタＮ１２
とＰＭＯＳトランジスタＰ１１のＷ／Ｌ比をそれぞれ等
しく設定すると、ＰＭＯＳトランジスタＰ２のゲート及
びドレインと、ＰＭＯＳトランジスタＰ１１のゲート及
びドレインは同電位となるので、ＰＭＯＳトランジスタ
Ｐ２のソースが接続されるノードＬ４の電位Ｖ４と、Ｐ
ＭＯＳトランジスタＰ１１のソースが接続されるノード
Ｌ１の電位Ｖ１は、ＤＣ的には同電位に設定される。こ
こで、電位Ｖ１が上昇し、電位Ｖ１とＶ３の電位差がＰ
ＭＯＳトランジスタＰ１１のしきい値電圧の絶対値より
大きくなると、ＰＭＯＳトランジスタＰ１１が活性とな
り、ノードＬ１４の電位Ｖ１４は上昇し始める。そし
て、この電位Ｖ１４がインバータ回路Ｉ１３の反転電位
まで上昇すると、インバータ回路Ｉ１３はノードＬ１５
に“Ｌ”レベルを出力し、これを受けてインバータ回路
Ｉ１４はノードＬ１６に“Ｈ”レベルを出力する。これ
によりＮＭＯＳトランジスタＮ１３が活性となり、ノー
ドＬ１の放電が行われる。
【００３２】その後、電位Ｖ１が回復し、これにともな
って電位Ｖ１４がインバータ回路Ｉ１３の反転電位まで
回復すると、インバータ回路Ｉ１３はノードＬ１５に
“Ｈ”レベルを出力し、この“Ｈ”レベルがインバータ
回路Ｉ１４で反転されてＮＭＯＳトランジスタＮ１３の
ゲートへ転送され、トランジスタＮ１３による放電は停
止する。
って電位Ｖ１４がインバータ回路Ｉ１３の反転電位まで
回復すると、インバータ回路Ｉ１３はノードＬ１５に
“Ｈ”レベルを出力し、この“Ｈ”レベルがインバータ
回路Ｉ１４で反転されてＮＭＯＳトランジスタＮ１３の
ゲートへ転送され、トランジスタＮ１３による放電は停
止する。
【００３３】本第２実施例では、上述した回路動作によ
り、出力電位Ｖ１を電位Ｖ４とほぼ同電位に維持するこ
とができる。また、ＮＭＯＳトランジスタＮ１２のイン
ピーダンスにより、このトランジスタの電流通路を流れ
る電流を制御し、ノードＬ１４の電位を調整すること、
及びインバータ回路Ｉ１３の回路しきい値を調整するこ
とにより、出力電位Ｖ１の変動に対する回路の応答性を
調整することができる。
り、出力電位Ｖ１を電位Ｖ４とほぼ同電位に維持するこ
とができる。また、ＮＭＯＳトランジスタＮ１２のイン
ピーダンスにより、このトランジスタの電流通路を流れ
る電流を制御し、ノードＬ１４の電位を調整すること、
及びインバータ回路Ｉ１３の回路しきい値を調整するこ
とにより、出力電位Ｖ１の変動に対する回路の応答性を
調整することができる。
【００３４】図５（ａ）、（ｂ）及び（ｃ）は、それぞ
れ上記図４に示した回路における負荷素子（ＮＭＯＳト
ランジスタＮ１２）の他の構成例について説明するため
のもので、負荷素子とＰＭＯＳトランジスタＰ１１の回
路部を抽出して示している。これらの回路は、それぞれ
図４における負荷素子、すなわちＮＭＯＳトランジスタ
Ｎ１２に代わる素子を用いて、図４に示した構成と同様
な機能を実現するものである。図５（ａ）は、ＮＭＯＳ
トランジスタＮ１２の代わりに、抵抗値が比較的大きい
抵抗Ｒ１２を用いたものである。図５（ｂ）は、ＮＭＯ
ＳトランジスタＮ１２の代わりに、ゲートとドレインを
接地点Ｖssに接続したＰＭＯＳトランジスタＰ１４を用
いたものである。図６（ｃ）では、ＮＭＯＳトランジス
タＮ１２の代わりに、ゲートとドレインをノードＬ１２
に接続したＮＭＯＳトランジスタＮ１５を用いている。
れ上記図４に示した回路における負荷素子（ＮＭＯＳト
ランジスタＮ１２）の他の構成例について説明するため
のもので、負荷素子とＰＭＯＳトランジスタＰ１１の回
路部を抽出して示している。これらの回路は、それぞれ
図４における負荷素子、すなわちＮＭＯＳトランジスタ
Ｎ１２に代わる素子を用いて、図４に示した構成と同様
な機能を実現するものである。図５（ａ）は、ＮＭＯＳ
トランジスタＮ１２の代わりに、抵抗値が比較的大きい
抵抗Ｒ１２を用いたものである。図５（ｂ）は、ＮＭＯ
ＳトランジスタＮ１２の代わりに、ゲートとドレインを
接地点Ｖssに接続したＰＭＯＳトランジスタＰ１４を用
いたものである。図６（ｃ）では、ＮＭＯＳトランジス
タＮ１２の代わりに、ゲートとドレインをノードＬ１２
に接続したＮＭＯＳトランジスタＮ１５を用いている。
【００３５】上記図４に示した負荷素子に代えて図５
（ａ）、（ｂ）及び（ｃ）に示した負荷素子を設けても
実質的に等しい作用効果が得られる。図６は、上記図４
に示した回路の変形例を示している。図６に示す回路
は、図４に示した回路に、ドレインを接地点Ｖss、ソー
スを出力ノードＬ１、ゲートをノードＬ３に接続したＰ
ＭＯＳトランジスタＰ１を設けている。他の構成は図４
に示した回路と同様であるので、同一部分に同じ符号を
付してその詳細な説明は省略する。
（ａ）、（ｂ）及び（ｃ）に示した負荷素子を設けても
実質的に等しい作用効果が得られる。図６は、上記図４
に示した回路の変形例を示している。図６に示す回路
は、図４に示した回路に、ドレインを接地点Ｖss、ソー
スを出力ノードＬ１、ゲートをノードＬ３に接続したＰ
ＭＯＳトランジスタＰ１を設けている。他の構成は図４
に示した回路と同様であるので、同一部分に同じ符号を
付してその詳細な説明は省略する。
【００３６】図６に示す構成では、前記のＮＭＯＳトラ
ンジスタＮ１３を介した放電に加え、出力ノードＬ１の
電位Ｖ１が上昇し、電位Ｖ１とノードＬ３の電位Ｖ３と
の差がＰＭＯＳトランジスタＰ１のしきい値電圧の絶対
値より大きくなると、このＰＭＯＳトランジスタＰ１が
活性状態となり、ノードＬ１からＰＭＯＳトランジスタ
Ｐ１を介した接地点Ｖssへの放電が行われる。このトラ
ンジスタＰ１による出力ノードＬ１の放電は、図１９に
示したように電位Ｖ１の変動量が小さく、電位Ｖ１とＶ
３との電位差がＰＭＯＳトランジスタＰ１のしきい値電
圧程度である場合（Ｖ0 ＋Ｖc 付近）には、ＰＭＯＳト
ランジスタＰ１のトランジスタ特性のため放電電流は僅
かであるが、この領域の放電電流はＮＭＯＳトランジス
タＮ１３に受け持たせることができる。一方、変動量が
大きくなるとこのトランジスタＰ１によって十分な電流
量で放電を行うことができるので（例えばＶ0 ＋Ｖd に
おいてＩ＝−Ｉd ）、図４に示した回路に比して大きな
変動に対する回復機能を高めることができる。
ンジスタＮ１３を介した放電に加え、出力ノードＬ１の
電位Ｖ１が上昇し、電位Ｖ１とノードＬ３の電位Ｖ３と
の差がＰＭＯＳトランジスタＰ１のしきい値電圧の絶対
値より大きくなると、このＰＭＯＳトランジスタＰ１が
活性状態となり、ノードＬ１からＰＭＯＳトランジスタ
Ｐ１を介した接地点Ｖssへの放電が行われる。このトラ
ンジスタＰ１による出力ノードＬ１の放電は、図１９に
示したように電位Ｖ１の変動量が小さく、電位Ｖ１とＶ
３との電位差がＰＭＯＳトランジスタＰ１のしきい値電
圧程度である場合（Ｖ0 ＋Ｖc 付近）には、ＰＭＯＳト
ランジスタＰ１のトランジスタ特性のため放電電流は僅
かであるが、この領域の放電電流はＮＭＯＳトランジス
タＮ１３に受け持たせることができる。一方、変動量が
大きくなるとこのトランジスタＰ１によって十分な電流
量で放電を行うことができるので（例えばＶ0 ＋Ｖd に
おいてＩ＝−Ｉd ）、図４に示した回路に比して大きな
変動に対する回復機能を高めることができる。
【００３７】（第３実施例）図７は、この発明の第３実
施例に係わる半導体集積回路を示す回路図である。本第
３実施例の半導体集積回路は、回路Ｓ１とＳ２とから構
成され、回路Ｓ１は図１に示した第１実施例と同じ回路
構成であり、回路Ｓ２は図４に示した第２実施例と同じ
回路構成である。よって、各素子の接続関係についての
説明は省略する。
施例に係わる半導体集積回路を示す回路図である。本第
３実施例の半導体集積回路は、回路Ｓ１とＳ２とから構
成され、回路Ｓ１は図１に示した第１実施例と同じ回路
構成であり、回路Ｓ２は図４に示した第２実施例と同じ
回路構成である。よって、各素子の接続関係についての
説明は省略する。
【００３８】次に、本第３実施例の回路動作を説明す
る。図７において、回路Ｓ１におけるＮＭＯＳトランジ
スタＮ１１のゲートは、ＮＭＯＳトランジスタＮ２のゲ
ート及びドレインと同電位であり、また、回路Ｓ２のＰ
ＭＯＳトランジスタＰ１１のゲートは、ＰＭＯＳトラン
ジスタＰ２のゲート及びドレインと同電位であるので、
出力ノードＬ１の中間電位Ｖ１は、ＤＣ的にはノードＬ
４の電位Ｖ４と同電位になる。
る。図７において、回路Ｓ１におけるＮＭＯＳトランジ
スタＮ１１のゲートは、ＮＭＯＳトランジスタＮ２のゲ
ート及びドレインと同電位であり、また、回路Ｓ２のＰ
ＭＯＳトランジスタＰ１１のゲートは、ＰＭＯＳトラン
ジスタＰ２のゲート及びドレインと同電位であるので、
出力ノードＬ１の中間電位Ｖ１は、ＤＣ的にはノードＬ
４の電位Ｖ４と同電位になる。
【００３９】ここで、電位Ｖ１が低下し、電位Ｖ２とＶ
１の電位差がＮＭＯＳトランジスタＮ１１のしきい値電
圧より大きくなると、ＮＭＯＳトランジスタＮ１１は活
性となり、ノードＬ１１の電位Ｖ１１が低下し始める。
そして、電位Ｖ１１がインバータ回路Ｉ１１の反転電位
まで低下すると、このインバータ回路Ｉ１１はノードＬ
１２に“Ｈ”レベルを出力し、これを受けてインバータ
回路Ｉ１２は、ノードＬ１３に“Ｌ”レベルを出力す
る。これによりＰＭＯＳトランジスタＰ１３は活性とな
り、ノードＬ１への充電が行われる。
１の電位差がＮＭＯＳトランジスタＮ１１のしきい値電
圧より大きくなると、ＮＭＯＳトランジスタＮ１１は活
性となり、ノードＬ１１の電位Ｖ１１が低下し始める。
そして、電位Ｖ１１がインバータ回路Ｉ１１の反転電位
まで低下すると、このインバータ回路Ｉ１１はノードＬ
１２に“Ｈ”レベルを出力し、これを受けてインバータ
回路Ｉ１２は、ノードＬ１３に“Ｌ”レベルを出力す
る。これによりＰＭＯＳトランジスタＰ１３は活性とな
り、ノードＬ１への充電が行われる。
【００４０】この時、電位Ｖ１とＶ３の電位差は、ＰＭ
ＯＳトランジスタＰ１１のしきい値電圧の絶対値より小
さいので、ＰＭＯＳトランジスタＰ１１は遮断し、ノー
ドＬ１４の電位Ｖ１４は“Ｌ”レベルとなる。この電位
Ｖ１４がインバータ回路Ｉ１３、Ｉ１４を介してＮＭＯ
ＳトランジスタＮ１３のゲートに供給され、このＮＭＯ
ＳトランジスタＮ１３は遮断する。
ＯＳトランジスタＰ１１のしきい値電圧の絶対値より小
さいので、ＰＭＯＳトランジスタＰ１１は遮断し、ノー
ドＬ１４の電位Ｖ１４は“Ｌ”レベルとなる。この電位
Ｖ１４がインバータ回路Ｉ１３、Ｉ１４を介してＮＭＯ
ＳトランジスタＮ１３のゲートに供給され、このＮＭＯ
ＳトランジスタＮ１３は遮断する。
【００４１】その後、電位Ｖ１がＶ４付近まで回復し、
電位Ｖ１１がインバータ回路Ｉ１１の反転電位まで戻る
と、インバータ回路Ｉ１１はノードＬ１２に“Ｌ”レベ
ルを出力し、インバータ回路Ｉ１２の出力が“Ｈ”レベ
ルとなるので、ＰＭＯＳトランジスタＰ１３が遮断され
て充電が停止する。
電位Ｖ１１がインバータ回路Ｉ１１の反転電位まで戻る
と、インバータ回路Ｉ１１はノードＬ１２に“Ｌ”レベ
ルを出力し、インバータ回路Ｉ１２の出力が“Ｈ”レベ
ルとなるので、ＰＭＯＳトランジスタＰ１３が遮断され
て充電が停止する。
【００４２】逆に、電位Ｖ１が上昇し、電位Ｖ１とＶ３
の電位差がＰＭＯＳトランジスタＰ１１のしきい値電圧
の絶対値より大きくなると、ＰＭＯＳトランジスタＰ１
１は活性となり、電位Ｖ１４が上昇し始める。そして、
電位Ｖ１４がインバータ回路Ｉ１３の反転電位まで上昇
すると、インバータ回路Ｉ１３はノードＬ１５に“Ｌ”
レベルを出力し、これを受けてインバータ回路Ｉ１４は
ノードＬ１６に“Ｈ”レベルを出力する。これにより、
ＮＭＯＳトランジスタＮ１３は活性となり、ノードＬ１
の放電が行われる。
の電位差がＰＭＯＳトランジスタＰ１１のしきい値電圧
の絶対値より大きくなると、ＰＭＯＳトランジスタＰ１
１は活性となり、電位Ｖ１４が上昇し始める。そして、
電位Ｖ１４がインバータ回路Ｉ１３の反転電位まで上昇
すると、インバータ回路Ｉ１３はノードＬ１５に“Ｌ”
レベルを出力し、これを受けてインバータ回路Ｉ１４は
ノードＬ１６に“Ｈ”レベルを出力する。これにより、
ＮＭＯＳトランジスタＮ１３は活性となり、ノードＬ１
の放電が行われる。
【００４３】このとき、電位Ｖ２とＶ１の電位差は、Ｎ
ＭＯＳトランジスタＮ１１のしきい値電圧より小さいの
で、ＮＭＯＳトランジスタＮ１１は遮断し、電位Ｖ１１
は“Ｈ”レベルとなる。これによって、ＰＭＯＳトラン
ジスタＰ１３は遮断する。
ＭＯＳトランジスタＮ１１のしきい値電圧より小さいの
で、ＮＭＯＳトランジスタＮ１１は遮断し、電位Ｖ１１
は“Ｈ”レベルとなる。これによって、ＰＭＯＳトラン
ジスタＰ１３は遮断する。
【００４４】その後、電位Ｖ１がＶ４付近まで回復し、
電位Ｖ１４がインバータ回路Ｉ１３の反転電位まで戻る
と、インバータ回路Ｉ１３はノードＬ１５に“Ｈ”レベ
ルを出力し、これがインバータ回路Ｉ１４で反転されて
ＮＭＯＳトランジスタＮ１３のゲートに供給され、充電
は停止する。
電位Ｖ１４がインバータ回路Ｉ１３の反転電位まで戻る
と、インバータ回路Ｉ１３はノードＬ１５に“Ｈ”レベ
ルを出力し、これがインバータ回路Ｉ１４で反転されて
ＮＭＯＳトランジスタＮ１３のゲートに供給され、充電
は停止する。
【００４５】図８は、上記第３実施例による半導体集積
回路の出力ノードＬ１の電圧−電流特性を示している。
図８におけるＶ1 ＝Ｖ0 −Ｖa は、中間電位Ｖ１の低下
により充電が始まる電位であり、第１実施例で説明した
ように、ノードＬ１１の電位を調整すること、及びイン
バータ回路Ｉ１１の回路しきい値を調整することによ
り、Ｖa の値、換言すれば回路の不感帯幅を調整するこ
とができる。この前後での充電の電流は、図８に示すよ
うに、ステップ状に一気に増加し、仮に電位Ｖ１の低下
を回復するのに必要な最小電流が＋Ｉa であるとする
と、図７のＰＭＯＳトランジスタＰ１３のサイズを最適
化することにより、Ｖ１＝Ｖ0 −Ｖa において十分な充
電を行うことができる。
回路の出力ノードＬ１の電圧−電流特性を示している。
図８におけるＶ1 ＝Ｖ0 −Ｖa は、中間電位Ｖ１の低下
により充電が始まる電位であり、第１実施例で説明した
ように、ノードＬ１１の電位を調整すること、及びイン
バータ回路Ｉ１１の回路しきい値を調整することによ
り、Ｖa の値、換言すれば回路の不感帯幅を調整するこ
とができる。この前後での充電の電流は、図８に示すよ
うに、ステップ状に一気に増加し、仮に電位Ｖ１の低下
を回復するのに必要な最小電流が＋Ｉa であるとする
と、図７のＰＭＯＳトランジスタＰ１３のサイズを最適
化することにより、Ｖ１＝Ｖ0 −Ｖa において十分な充
電を行うことができる。
【００４６】また、電位Ｖ１の上昇時の放電についても
同様に、ノードＬ１４の電位を調整すること、及びイン
バータ回路Ｉ１３の回路しきい値を調整することによ
り、Ｖc の値を調整することができ、ＮＭＯＳトランジ
スタＮ１３のサイズを最適化することにより、Ｖ１＝Ｖ
0 ＋Ｖc において十分な放電を行うことができる。
同様に、ノードＬ１４の電位を調整すること、及びイン
バータ回路Ｉ１３の回路しきい値を調整することによ
り、Ｖc の値を調整することができ、ＮＭＯＳトランジ
スタＮ１３のサイズを最適化することにより、Ｖ１＝Ｖ
0 ＋Ｖc において十分な放電を行うことができる。
【００４７】図９（ａ）及び（ｂ）は、上記図７に示し
た回路の変形例を示すもので、共に上記図７における回
路Ｓ１、Ｓ２を構成するインバータ回路Ｉ１１、Ｉ１
２、Ｉ１３、Ｉ１４に代えて、２入力論理ゲート回路を
用いたものである。すなわち、図９（ａ）では、インバ
ータ回路Ｉ１２の代わりに２入力ナンド回路ＮＡＮＤ１
１、インバータ回路Ｉ１４の代わりに２入力ノア回路Ｎ
ＯＲ１１を用いている。ナンド回路ＮＡＮＤ１１及びノ
ア回路ＮＯＲ１１は、共にノードＬ１２とＬ１５の電位
を受けて、それぞれノードＬ１３とＬ１６に論理結果を
出力するように接続されている。よって、ＰＭＯＳトラ
ンジスタＰ１３とＮＭＯＳトランジスタＮ１３のゲート
へ転送される信号が、図７に示した回路の場合と同様で
あるだけでなく、ＰＭＯＳトランジスタＰ１３とＮＭＯ
ＳトランジスタＮ１３が同時に活性とならず、貫通電流
が生じるのを避けることができる。
た回路の変形例を示すもので、共に上記図７における回
路Ｓ１、Ｓ２を構成するインバータ回路Ｉ１１、Ｉ１
２、Ｉ１３、Ｉ１４に代えて、２入力論理ゲート回路を
用いたものである。すなわち、図９（ａ）では、インバ
ータ回路Ｉ１２の代わりに２入力ナンド回路ＮＡＮＤ１
１、インバータ回路Ｉ１４の代わりに２入力ノア回路Ｎ
ＯＲ１１を用いている。ナンド回路ＮＡＮＤ１１及びノ
ア回路ＮＯＲ１１は、共にノードＬ１２とＬ１５の電位
を受けて、それぞれノードＬ１３とＬ１６に論理結果を
出力するように接続されている。よって、ＰＭＯＳトラ
ンジスタＰ１３とＮＭＯＳトランジスタＮ１３のゲート
へ転送される信号が、図７に示した回路の場合と同様で
あるだけでなく、ＰＭＯＳトランジスタＰ１３とＮＭＯ
ＳトランジスタＮ１３が同時に活性とならず、貫通電流
が生じるのを避けることができる。
【００４８】図９（ｂ）に示す回路では、インバータ回
路Ｉ１１の代わりにＮＯＲ回路ＮＯＲ１２、インバータ
回路Ｉ１３の代わりにナンド回路ＮＡＮＤ１２を用いて
いる。ノア回路ＮＯＲ１２は、ノードＬ１１とＬ１６の
電位を受けて、ノードＬ１２に論理結果を出力するよう
接続され、ナンド回路ＮＡＮＤ１２は、ノードＬ１３と
Ｌ１４の電位を受けて、ノードＬ１５に論理結果を出力
するように接続されている。従って、図９（ａ）の場合
と同様に、ＰＭＯＳトランジスタＰ１３及びＮＭＯＳト
ランジスタＮ１３のゲートへ転送される信号は、図７に
示した回路の場合と同様であり、また、貫通電流が生じ
ることも同様に避けている。更に、この図９（ｂ）の回
路の場合、ＰＭＯＳトランジスタＰ１３またはＮＭＯＳ
トランジスタＮ１３の一方が遮断した後、わずかな遅延
を持って他方が活性となるので、貫通電流の回避は、図
９（ａ）に示した回路の場合より確実である。
路Ｉ１１の代わりにＮＯＲ回路ＮＯＲ１２、インバータ
回路Ｉ１３の代わりにナンド回路ＮＡＮＤ１２を用いて
いる。ノア回路ＮＯＲ１２は、ノードＬ１１とＬ１６の
電位を受けて、ノードＬ１２に論理結果を出力するよう
接続され、ナンド回路ＮＡＮＤ１２は、ノードＬ１３と
Ｌ１４の電位を受けて、ノードＬ１５に論理結果を出力
するように接続されている。従って、図９（ａ）の場合
と同様に、ＰＭＯＳトランジスタＰ１３及びＮＭＯＳト
ランジスタＮ１３のゲートへ転送される信号は、図７に
示した回路の場合と同様であり、また、貫通電流が生じ
ることも同様に避けている。更に、この図９（ｂ）の回
路の場合、ＰＭＯＳトランジスタＰ１３またはＮＭＯＳ
トランジスタＮ１３の一方が遮断した後、わずかな遅延
を持って他方が活性となるので、貫通電流の回避は、図
９（ａ）に示した回路の場合より確実である。
【００４９】また、前記第３実施例と同様に、図９
（ａ）、（ｂ）いずれの回路の場合もノードＬ１１、Ｌ
１４の電位を受ける回路のしきい値を調整することで、
ノードＬ１の電位Ｖ１の変動に対する回路の応答性を調
整することができる。
（ａ）、（ｂ）いずれの回路の場合もノードＬ１１、Ｌ
１４の電位を受ける回路のしきい値を調整することで、
ノードＬ１の電位Ｖ１の変動に対する回路の応答性を調
整することができる。
【００５０】（第４実施例）図１０は、この発明の第４
実施例に係わる半導体集積回路の回路図である。本第４
実施例の半導体集積回路は、第３実施例に示した回路に
ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１
を付加したものである。
実施例に係わる半導体集積回路の回路図である。本第４
実施例の半導体集積回路は、第３実施例に示した回路に
ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１
を付加したものである。
【００５１】すなわち、ＮＭＯＳトランジスタＮ１は、
ソースがノードＬ１に接続され、ドレインが電源Ｖccに
接続されており、ゲートがノードＬ２に接続されること
により、このノードＬ２の電位Ｖ２によってゲート制御
される。また、ＰＭＯＳトランジスタＰ１は、ソースが
ノードＬ１に接続され、ドレインが接地点Ｖssに接続さ
れており、ゲートがノードＬ３に接続されることによ
り、このノードＬ３の電位Ｖ３によってゲート制御され
る。
ソースがノードＬ１に接続され、ドレインが電源Ｖccに
接続されており、ゲートがノードＬ２に接続されること
により、このノードＬ２の電位Ｖ２によってゲート制御
される。また、ＰＭＯＳトランジスタＰ１は、ソースが
ノードＬ１に接続され、ドレインが接地点Ｖssに接続さ
れており、ゲートがノードＬ３に接続されることによ
り、このノードＬ３の電位Ｖ３によってゲート制御され
る。
【００５２】次に、本第４実施例の回路動作について説
明する。図１０において、回路Ｓ３は図１８に示した従
来の中間電位発生回路と同様な回路構成であるので、本
第４実施例は従来例と第３実施例を合わせた回路動作と
なる。よって、同一部分に同じ符号を付して回路構成の
説明は省略する。
明する。図１０において、回路Ｓ３は図１８に示した従
来の中間電位発生回路と同様な回路構成であるので、本
第４実施例は従来例と第３実施例を合わせた回路動作と
なる。よって、同一部分に同じ符号を付して回路構成の
説明は省略する。
【００５３】図１１は、本第４実施例及び図１８に示し
た従来例におけるノードＬ１の電圧−電流特性を比較し
て示している。図１１におけるＶ1 ＝Ｖ0 −Ｖa は、中
間電位Ｖ１の低下により充電が始まる電位である。この
前後での充電の電流は、図１８に示した回路では、ＮＭ
ＯＳトランジスタＮ１のトランジスタ特性を反映し、実
線Ｍ2 のように指数的に徐々に増加して行くのに対し、
本第４実施例では、図１０のＰＭＯＳトランジスタＰ１
３からの大きな充電が加わるので、実線Ｍ1 のようにス
テップ状に一気に増加する。これにより、仮に電位Ｖ１
の低下を回復するのに必要な最小電流が＋Ｉa であると
すると、図１８に示した回路では、電位Ｖ１がＶ１＝Ｖ
0 ＋Ｖb まで低下して初めて十分な充電が行われるのに
対し、本第４実施例ではＶ１＝Ｖ0 −Ｖa において十分
な充電が行われるように改善された。また、電位Ｖ１の
低下が大きい場合には、従来例と同様に、本第４実施例
においても、ＮＭＯＳトランジスタＮ１から指数的に増
大した十分な充電が行われる。
た従来例におけるノードＬ１の電圧−電流特性を比較し
て示している。図１１におけるＶ1 ＝Ｖ0 −Ｖa は、中
間電位Ｖ１の低下により充電が始まる電位である。この
前後での充電の電流は、図１８に示した回路では、ＮＭ
ＯＳトランジスタＮ１のトランジスタ特性を反映し、実
線Ｍ2 のように指数的に徐々に増加して行くのに対し、
本第４実施例では、図１０のＰＭＯＳトランジスタＰ１
３からの大きな充電が加わるので、実線Ｍ1 のようにス
テップ状に一気に増加する。これにより、仮に電位Ｖ１
の低下を回復するのに必要な最小電流が＋Ｉa であると
すると、図１８に示した回路では、電位Ｖ１がＶ１＝Ｖ
0 ＋Ｖb まで低下して初めて十分な充電が行われるのに
対し、本第４実施例ではＶ１＝Ｖ0 −Ｖa において十分
な充電が行われるように改善された。また、電位Ｖ１の
低下が大きい場合には、従来例と同様に、本第４実施例
においても、ＮＭＯＳトランジスタＮ１から指数的に増
大した十分な充電が行われる。
【００５４】逆に、電位Ｖ１の上昇時に放電が始まる電
位についても同様に、従来例では、Ｖ１＝Ｖ0 ＋Ｖd ま
で上昇して初めて十分な放電が行われるのに対し、本第
４実施例では、Ｖ１＝Ｖ0 ＋Ｖc において十分な放電が
行われる。
位についても同様に、従来例では、Ｖ１＝Ｖ0 ＋Ｖd ま
で上昇して初めて十分な放電が行われるのに対し、本第
４実施例では、Ｖ１＝Ｖ0 ＋Ｖc において十分な放電が
行われる。
【００５５】なお、本第４実施例でも、上記第３実施例
と同様に、図９（ａ）、または図９（ｂ）に示したよう
に変形構成することにより、貫通電流の発生を確実に回
避できる。
と同様に、図９（ａ）、または図９（ｂ）に示したよう
に変形構成することにより、貫通電流の発生を確実に回
避できる。
【００５６】（第５実施例）図１２は、この発明の第５
実施例に係わる半導体集積回路の回路図である。本第５
実施例の半導体回路は、中間電位を設定する回路Ｓ３、
中間電位の変動を検知する回路Ｓ４、中間電位を保持す
る回路Ｓ５、Ｓ６からなり、回路Ｓ３は上記第４実施例
と同じ構成になっている。
実施例に係わる半導体集積回路の回路図である。本第５
実施例の半導体回路は、中間電位を設定する回路Ｓ３、
中間電位の変動を検知する回路Ｓ４、中間電位を保持す
る回路Ｓ５、Ｓ６からなり、回路Ｓ３は上記第４実施例
と同じ構成になっている。
【００５７】本第５実施例における中間電位の変動を検
知する回路Ｓ４は、３つのＰＭＯＳトランジスタＰ２
１、Ｐ２２及びＰ２３と、４つのＮＭＯＳトランジスタ
Ｎ２１、Ｎ２２、Ｎ２３及びＮ２４から構成される。Ｐ
ＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２
１は、回路Ｓ３におけるＰＭＯＳトランジスタＰ１とＮ
ＭＯＳトランジスタＮ１と同じ接続関係になっており、
ＰＭＯＳトランジスタＰ２１は前記ノードＬ３、ＮＭＯ
ＳトランジスタＮ２１は前記ノードＬ２によるゲート制
御により、ノードＬ２１に参照中間電位Ｖ２１を発生す
る。ＰＭＯＳトランジスタＰ２２、Ｐ２３は共にソース
が電源Ｖccに、ゲートがノードＬ２２に接続されてお
り、トランジスタＰ２２のドレインはノードＬ２２に、
トランジスタＰ２３のドレインはノードＬ２４にそれぞ
れ接続される。また、ＮＭＯＳトランジスタＮ２２、Ｎ
２３は共にソースがノードＬ２３に接続されており、ト
ランジスタＮ２２のドレインはノードＬ２２に、ゲート
が前記ノードＬ１にそれぞれ接続され、トランジスタＮ
２３のドレインはノードＬ２４に、ゲートはノードＬ２
１にそれぞれ接続される。ＮＭＯＳトランジスタＮ２４
は、ソースが接地点Ｖssに接続され、ドレインが前記ノ
ードＬ２３に、ゲートが前記ノードＬ２２に接続され
る。
知する回路Ｓ４は、３つのＰＭＯＳトランジスタＰ２
１、Ｐ２２及びＰ２３と、４つのＮＭＯＳトランジスタ
Ｎ２１、Ｎ２２、Ｎ２３及びＮ２４から構成される。Ｐ
ＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２
１は、回路Ｓ３におけるＰＭＯＳトランジスタＰ１とＮ
ＭＯＳトランジスタＮ１と同じ接続関係になっており、
ＰＭＯＳトランジスタＰ２１は前記ノードＬ３、ＮＭＯ
ＳトランジスタＮ２１は前記ノードＬ２によるゲート制
御により、ノードＬ２１に参照中間電位Ｖ２１を発生す
る。ＰＭＯＳトランジスタＰ２２、Ｐ２３は共にソース
が電源Ｖccに、ゲートがノードＬ２２に接続されてお
り、トランジスタＰ２２のドレインはノードＬ２２に、
トランジスタＰ２３のドレインはノードＬ２４にそれぞ
れ接続される。また、ＮＭＯＳトランジスタＮ２２、Ｎ
２３は共にソースがノードＬ２３に接続されており、ト
ランジスタＮ２２のドレインはノードＬ２２に、ゲート
が前記ノードＬ１にそれぞれ接続され、トランジスタＮ
２３のドレインはノードＬ２４に、ゲートはノードＬ２
１にそれぞれ接続される。ＮＭＯＳトランジスタＮ２４
は、ソースが接地点Ｖssに接続され、ドレインが前記ノ
ードＬ２３に、ゲートが前記ノードＬ２２に接続され
る。
【００５８】出力ノードＬ１の充電回路として働き、中
間電位を保持する回路Ｓ５は、ＰＭＯＳトランジスタＰ
２４と２つのインバータ回路Ｉ２１、Ｉ２３とから構成
される。インバータ回路Ｉ２１はノードＬ２４の電位を
受けてその反転信号をノードＬ２５に出力する。インバ
ータ回路Ｉ２３は上記インバータ回路Ｉ２１の出力を受
けてノードＬ２７に反転信号を出力する。ＰＭＯＳトラ
ンジスタＰ２４は、電流通路が電源Ｖccと出力ノードＬ
１間に接続され、ゲートがノードＬ２７に接続されるこ
とにより、ノードＬ２７の電位でゲート制御される。
間電位を保持する回路Ｓ５は、ＰＭＯＳトランジスタＰ
２４と２つのインバータ回路Ｉ２１、Ｉ２３とから構成
される。インバータ回路Ｉ２１はノードＬ２４の電位を
受けてその反転信号をノードＬ２５に出力する。インバ
ータ回路Ｉ２３は上記インバータ回路Ｉ２１の出力を受
けてノードＬ２７に反転信号を出力する。ＰＭＯＳトラ
ンジスタＰ２４は、電流通路が電源Ｖccと出力ノードＬ
１間に接続され、ゲートがノードＬ２７に接続されるこ
とにより、ノードＬ２７の電位でゲート制御される。
【００５９】出力ノードＬ１の放電回路として働き、中
間電位を保持する回路Ｓ６は、ＮＭＯＳトランジスタＮ
２５と２つのインバータ回路Ｉ２２、Ｉ２４とから構成
される。上記インバータ回路Ｉ２２は、ノードＬ２４の
電位を受けてノードＬ２６に反転信号を出力する。イン
バータ回路Ｉ２４は、上記インバータ回路Ｉ２２の出力
を受けてノードＬ２８に反転信号を出力する。ＮＭＯＳ
トランジスタＮ２５は、電流通路が出力ノードＬ１と接
地点Ｖss間に接続され、ゲートがノードＬ２８に接続さ
れることにより、ノードＬ２８の電位でゲート制御され
る。
間電位を保持する回路Ｓ６は、ＮＭＯＳトランジスタＮ
２５と２つのインバータ回路Ｉ２２、Ｉ２４とから構成
される。上記インバータ回路Ｉ２２は、ノードＬ２４の
電位を受けてノードＬ２６に反転信号を出力する。イン
バータ回路Ｉ２４は、上記インバータ回路Ｉ２２の出力
を受けてノードＬ２８に反転信号を出力する。ＮＭＯＳ
トランジスタＮ２５は、電流通路が出力ノードＬ１と接
地点Ｖss間に接続され、ゲートがノードＬ２８に接続さ
れることにより、ノードＬ２８の電位でゲート制御され
る。
【００６０】次に、本第５実施例の回路動作を説明す
る。図１２において、出力ノードＬ１の電位が低下した
場合には、ノードＬ２１に対してノードＬ１が低電位と
なるので、ＮＭＯＳトランジスタＮ２３の駆動能力より
Ｎ２２の駆動能力のほうが低下する。これを受けて、ノ
ードＬ２２の電位が上昇し、ＰＭＯＳトランジスタＰ２
２、Ｐ２３が遮断する。この結果、ノードＬ２４のレベ
ルが低下する。これを受けて、インバータ回路Ｉ２１
は、ノードＬ２５に“Ｈ”レベルを出力し、これを受け
てインバータ回路Ｉ２３はノードＬ２７に“Ｌ”レベル
を出力する。これによって、ＰＭＯＳトランジスタＰ２
４が駆動され、ノードＬ１への充電が行われる。そし
て、ノードＬ１の電位が設定値付近まで回復し、ノード
Ｌ２１との電位差がほとんどなくなると、ＮＭＯＳトラ
ンジスタＮ２２とＮ２３の駆動能力は同程度となり、ノ
ードＬ２４は元の電位に戻る。これを受けて、ＰＭＯＳ
トランジスタＰ２４からの充電は停止する。
る。図１２において、出力ノードＬ１の電位が低下した
場合には、ノードＬ２１に対してノードＬ１が低電位と
なるので、ＮＭＯＳトランジスタＮ２３の駆動能力より
Ｎ２２の駆動能力のほうが低下する。これを受けて、ノ
ードＬ２２の電位が上昇し、ＰＭＯＳトランジスタＰ２
２、Ｐ２３が遮断する。この結果、ノードＬ２４のレベ
ルが低下する。これを受けて、インバータ回路Ｉ２１
は、ノードＬ２５に“Ｈ”レベルを出力し、これを受け
てインバータ回路Ｉ２３はノードＬ２７に“Ｌ”レベル
を出力する。これによって、ＰＭＯＳトランジスタＰ２
４が駆動され、ノードＬ１への充電が行われる。そし
て、ノードＬ１の電位が設定値付近まで回復し、ノード
Ｌ２１との電位差がほとんどなくなると、ＮＭＯＳトラ
ンジスタＮ２２とＮ２３の駆動能力は同程度となり、ノ
ードＬ２４は元の電位に戻る。これを受けて、ＰＭＯＳ
トランジスタＰ２４からの充電は停止する。
【００６１】逆に、ノードＬ１の電位が上昇した場合に
は、ノードＬ２１に対して前記出力ノードＬ１が高電位
となるので、ＮＭＯＳトランジスタＮ２３の駆動能力よ
りもＮ２２の駆動能力の方が上昇する。これを受けて、
上記ノードＬ２２の電位が低下し、ＰＭＯＳトランジス
タＰ２２、Ｐ２３が駆動される。この結果、ノードＬ２
４のレベルが上昇する。これによって、インバータ回路
Ｉ２２はノードＬ２６に“Ｌ”レベルを出力し、インバ
ータ回路Ｉ２４はノードＬ２８に“Ｈ”レベルを出力す
る。この結果、ＮＭＯＳトランジスタＮ２５が駆動さ
れ、ノードＬ１の放電が行われる。そして、ノードＬ１
の電位が設定値付近まで回復し、ノードＬ２１との電位
差がほとんどなくなると、ＮＭＯＳトランジスタＮ２２
とＮ２３の駆動能力は同程度となり、ノードＬ２４は元
の電位に戻る。これを受けて、ＮＭＯＳトランジスタＮ
２５による放電が停止する。
は、ノードＬ２１に対して前記出力ノードＬ１が高電位
となるので、ＮＭＯＳトランジスタＮ２３の駆動能力よ
りもＮ２２の駆動能力の方が上昇する。これを受けて、
上記ノードＬ２２の電位が低下し、ＰＭＯＳトランジス
タＰ２２、Ｐ２３が駆動される。この結果、ノードＬ２
４のレベルが上昇する。これによって、インバータ回路
Ｉ２２はノードＬ２６に“Ｌ”レベルを出力し、インバ
ータ回路Ｉ２４はノードＬ２８に“Ｈ”レベルを出力す
る。この結果、ＮＭＯＳトランジスタＮ２５が駆動さ
れ、ノードＬ１の放電が行われる。そして、ノードＬ１
の電位が設定値付近まで回復し、ノードＬ２１との電位
差がほとんどなくなると、ＮＭＯＳトランジスタＮ２２
とＮ２３の駆動能力は同程度となり、ノードＬ２４は元
の電位に戻る。これを受けて、ＮＭＯＳトランジスタＮ
２５による放電が停止する。
【００６２】本第５実施例では、ノードＬ２１の電位に
対する出力ノードＬ１の電位の変動をＮＭＯＳトランジ
スタＮ２２とＮ２３の電流の違いとして検出し、これを
増幅した形でノードＬ２４の電位の変動として出力す
る。そして、このノードＬ２４の電位の低下または上昇
を受けて充電または放電を行っている。従って、ＰＭＯ
ＳトランジスタＰ２２、Ｐ２３及びＰ２４、ＮＭＯＳト
ランジスタＮ２２及びＮ２３のサイズのバランスに応じ
て、ＮＭＯＳトランジスタＮ２２、Ｎ２３の電流を調整
し、ノードＬ２４の電位の振幅を調整すること、及びノ
ードＬ２４の電位の変動を受けるインバータ回路Ｉ２
１、Ｉ２２の回路しきい値を調整することで、ノードＬ
１の電位の変動に対する回路の応答性を調整することが
できる。
対する出力ノードＬ１の電位の変動をＮＭＯＳトランジ
スタＮ２２とＮ２３の電流の違いとして検出し、これを
増幅した形でノードＬ２４の電位の変動として出力す
る。そして、このノードＬ２４の電位の低下または上昇
を受けて充電または放電を行っている。従って、ＰＭＯ
ＳトランジスタＰ２２、Ｐ２３及びＰ２４、ＮＭＯＳト
ランジスタＮ２２及びＮ２３のサイズのバランスに応じ
て、ＮＭＯＳトランジスタＮ２２、Ｎ２３の電流を調整
し、ノードＬ２４の電位の振幅を調整すること、及びノ
ードＬ２４の電位の変動を受けるインバータ回路Ｉ２
１、Ｉ２２の回路しきい値を調整することで、ノードＬ
１の電位の変動に対する回路の応答性を調整することが
できる。
【００６３】本第５実施例におけるノードＬ１の電圧−
電流特性は、定性的には図１１に示した実線Ｍ1 のよう
になり、第４実施例と同様である。図１３は、上記図１
２に示した回路の変形例を示している。図１２に示した
回路では、参照中間電位Ｖ２１をＮＭＯＳトランジスタ
Ｎ２１及びＰＭＯＳトランジスタＰ２１で発生したのに
対し、図１３に示す回路では、ＮＭＯＳトランジスタＮ
３１、Ｎ３２とＰＭＯＳトランジスタＰ３１、Ｐ３２で
発生している。この回路部は、中間電位発生回路Ｓ３に
おけるトランジスタＰ２、Ｐ３、Ｎ２及びＮ３の回路部
と実質的に等しい回路になっている。
電流特性は、定性的には図１１に示した実線Ｍ1 のよう
になり、第４実施例と同様である。図１３は、上記図１
２に示した回路の変形例を示している。図１２に示した
回路では、参照中間電位Ｖ２１をＮＭＯＳトランジスタ
Ｎ２１及びＰＭＯＳトランジスタＰ２１で発生したのに
対し、図１３に示す回路では、ＮＭＯＳトランジスタＮ
３１、Ｎ３２とＰＭＯＳトランジスタＰ３１、Ｐ３２で
発生している。この回路部は、中間電位発生回路Ｓ３に
おけるトランジスタＰ２、Ｐ３、Ｎ２及びＮ３の回路部
と実質的に等しい回路になっている。
【００６４】図１３に示したような構成であっても、ノ
ードＬ２１の電位を図１２に示した回路における参照中
間電位Ｖ２１に設定でき、実質的に同じ作用効果が得ら
れる。
ードＬ２１の電位を図１２に示した回路における参照中
間電位Ｖ２１に設定でき、実質的に同じ作用効果が得ら
れる。
【００６５】図１４は、上記図１２及び図１３に示した
回路の変形例であり、回路Ｓ４内の比較回路部の他の構
成例を示している。この回路は、図１２及び図１３にお
けるＮＭＯＳトランジスタＮ２２、Ｎ２３に代えて、Ｐ
ＭＯＳトランジスタＰ２５、Ｐ２６を設け、それぞれの
ゲートをノードＬ１、Ｌ２１に接続している。また、Ｐ
ＭＯＳトランジスタＰ２２、Ｐ２３に代えてＰＭＯＳト
ランジスタＰ２７を設け、このトランジスタＰ２７のゲ
ートをＰＭＯＳトランジスタＰ２５のドレインに接続し
ている。更に、ＮＭＯＳトランジスタＮ２４に代えてＮ
ＭＯＳトランジスタＮ２６、Ｎ２７を設け、これらトラ
ンジスタのゲートを共通接続すると共に、トランジスタ
Ｐ２５のドレインに接続している。
回路の変形例であり、回路Ｓ４内の比較回路部の他の構
成例を示している。この回路は、図１２及び図１３にお
けるＮＭＯＳトランジスタＮ２２、Ｎ２３に代えて、Ｐ
ＭＯＳトランジスタＰ２５、Ｐ２６を設け、それぞれの
ゲートをノードＬ１、Ｌ２１に接続している。また、Ｐ
ＭＯＳトランジスタＰ２２、Ｐ２３に代えてＰＭＯＳト
ランジスタＰ２７を設け、このトランジスタＰ２７のゲ
ートをＰＭＯＳトランジスタＰ２５のドレインに接続し
ている。更に、ＮＭＯＳトランジスタＮ２４に代えてＮ
ＭＯＳトランジスタＮ２６、Ｎ２７を設け、これらトラ
ンジスタのゲートを共通接続すると共に、トランジスタ
Ｐ２５のドレインに接続している。
【００６６】このような構成であっても、出力電位Ｖ１
と参照中間電位Ｖ２１の比較動作を上記図１２及び図１
３に示した回路と同様に行うことができ、出力ノードＬ
１の電位変動を増幅してノードＬ２４に出力できる。
と参照中間電位Ｖ２１の比較動作を上記図１２及び図１
３に示した回路と同様に行うことができ、出力ノードＬ
１の電位変動を増幅してノードＬ２４に出力できる。
【００６７】図１５（ａ）、（ｂ）は、上記図１２及び
図１３に示した回路の変形例であり、回路Ｓ５、Ｓ６の
他の構成例を示している。図１５（ａ）及び（ｂ）に示
す回路では、上記図１２及び図１３に示した回路におけ
る回路Ｓ５、Ｓ６を構成するインバータ回路の代わりに
２入力論理ゲート回路を用いている。すなわち、図１５
（ａ）では、インバータ回路Ｉ２３の代わりに２入力ナ
ンド回路ＮＡＮＤ２１、インバータ回路Ｉ２４の代わり
に２入力ノア回路ＮＯＲ２１を用いている。ナンド回路
ＮＡＮＤ２１及びノア回路ＮＯＲ２１は、共にノードＬ
２５とＬ２６の電位を受けて、それぞれノードＬ２７と
Ｌ２８、換言すればＰＭＯＳトランジスタＰ２４のゲー
トとＮＭＯＳトランジスタＮ２５のゲートにそれぞれ論
理結果を出力するように接続されている。これによっ
て、ＰＭＯＳトランジスタＰ２４とＮＭＯＳトランジス
タＮ２５が同時に活性化されるのを防止でき、貫通電流
が生じるのを避けることができる。
図１３に示した回路の変形例であり、回路Ｓ５、Ｓ６の
他の構成例を示している。図１５（ａ）及び（ｂ）に示
す回路では、上記図１２及び図１３に示した回路におけ
る回路Ｓ５、Ｓ６を構成するインバータ回路の代わりに
２入力論理ゲート回路を用いている。すなわち、図１５
（ａ）では、インバータ回路Ｉ２３の代わりに２入力ナ
ンド回路ＮＡＮＤ２１、インバータ回路Ｉ２４の代わり
に２入力ノア回路ＮＯＲ２１を用いている。ナンド回路
ＮＡＮＤ２１及びノア回路ＮＯＲ２１は、共にノードＬ
２５とＬ２６の電位を受けて、それぞれノードＬ２７と
Ｌ２８、換言すればＰＭＯＳトランジスタＰ２４のゲー
トとＮＭＯＳトランジスタＮ２５のゲートにそれぞれ論
理結果を出力するように接続されている。これによっ
て、ＰＭＯＳトランジスタＰ２４とＮＭＯＳトランジス
タＮ２５が同時に活性化されるのを防止でき、貫通電流
が生じるのを避けることができる。
【００６８】図１５（ｂ）に示す回路では、インバータ
回路Ｉ２１の代わりにＮＯＲ回路ＮＯＲ２２、インバー
タ回路Ｉ２２の代わりにナンド回路ＮＡＮＤ２２を用い
ている。ノア回路ＮＯＲ２２は、ノードＬ２４とＬ２８
の電位を受けて、ノードＬ２５に出力するよう接続さ
れ、ナンド回路ＮＡＮＤ２２は、ノードＬ２４とＬ２７
の電位を受けて、ノードＬ２６に出力するように接続さ
れている。ノードＬ２５の電位がインバータ回路Ｉ２３
で反転されてＰＭＯＳトランジスタＰ２４のゲートが駆
動され、ノードＬ２６の電位がインバータ回路Ｉ２４で
反転されてＮチャネル型ＭＯＳトランジスタＮ２５のゲ
ートが駆動される。
回路Ｉ２１の代わりにＮＯＲ回路ＮＯＲ２２、インバー
タ回路Ｉ２２の代わりにナンド回路ＮＡＮＤ２２を用い
ている。ノア回路ＮＯＲ２２は、ノードＬ２４とＬ２８
の電位を受けて、ノードＬ２５に出力するよう接続さ
れ、ナンド回路ＮＡＮＤ２２は、ノードＬ２４とＬ２７
の電位を受けて、ノードＬ２６に出力するように接続さ
れている。ノードＬ２５の電位がインバータ回路Ｉ２３
で反転されてＰＭＯＳトランジスタＰ２４のゲートが駆
動され、ノードＬ２６の電位がインバータ回路Ｉ２４で
反転されてＮチャネル型ＭＯＳトランジスタＮ２５のゲ
ートが駆動される。
【００６９】従って、図１５（ａ）の場合と同様に、貫
通電流が生じるのを避けることができる。更に、この図
１５（ｂ）の回路の場合、ＰＭＯＳトランジスタＰ２４
またはＮＭＯＳトランジスタＮ２５の一方が遮断した
後、わずかな遅延を持って他方が活性となるので、貫通
電流の回避は、図１５（ａ）に示した回路の場合より確
実である。
通電流が生じるのを避けることができる。更に、この図
１５（ｂ）の回路の場合、ＰＭＯＳトランジスタＰ２４
またはＮＭＯＳトランジスタＮ２５の一方が遮断した
後、わずかな遅延を持って他方が活性となるので、貫通
電流の回避は、図１５（ａ）に示した回路の場合より確
実である。
【００７０】なお、上述した第５実施例に関係するいず
れの回路の場合にも、ノードＬ２４の電位振幅を調整す
ること、及びノードＬ２４の電位の変動を受ける回路の
しきい値電圧を調整することで、出力ノードＬ１の電位
の変動に対する回路の応答性を調整することができる。
れの回路の場合にも、ノードＬ２４の電位振幅を調整す
ること、及びノードＬ２４の電位の変動を受ける回路の
しきい値電圧を調整することで、出力ノードＬ１の電位
の変動に対する回路の応答性を調整することができる。
【００７１】図１６及び図１７はそれぞれ、上記第１な
いし第５実施例で説明した半導体集積回路の具体的な応
用例を示している。図１６に示す回路は、ＤＲＡＭのセ
ルプレート電位発生回路として用いたものであり、図１
７に示す回路は同じくＤＲＡＭのビット線プリチャージ
電位発生回路に適用したものである。
いし第５実施例で説明した半導体集積回路の具体的な応
用例を示している。図１６に示す回路は、ＤＲＡＭのセ
ルプレート電位発生回路として用いたものであり、図１
７に示す回路は同じくＤＲＡＭのビット線プリチャージ
電位発生回路に適用したものである。
【００７２】図１６において、Ｔｒ１〜Ｔｒ３はセルト
ランジスタ、Ｃ１〜Ｃ３はセルキャパシタ、ＣＥＬ１〜
ＣＥＬ３はセルストレージノード、ＷＬ１〜ＷＬ３はワ
ード線、ＢＬはビット線である。セルプレート電位発生
回路１００としては、上記各実施例で説明したいずれの
回路も適用できる。但し、図１ないし図６に示した回路
を用いる場合には、ノードＬ４にＶcc／２を与える必要
がある。上記セルプレート電位発生回路１００は、セル
プレート電位ＶＰＬの僅かな変動に対しても十分に大き
な電流で応答できるので、セルプレート電位ＶＰＬが変
動した場合、リフレッシュ１サイクルの時間内でＶＰＬ
を設定値に回復することができる。その結果、セルプレ
ート電位ＶＰＬの変動によるデータ読み出し時のセンス
マージンの低下、誤読み出しを防止できる。
ランジスタ、Ｃ１〜Ｃ３はセルキャパシタ、ＣＥＬ１〜
ＣＥＬ３はセルストレージノード、ＷＬ１〜ＷＬ３はワ
ード線、ＢＬはビット線である。セルプレート電位発生
回路１００としては、上記各実施例で説明したいずれの
回路も適用できる。但し、図１ないし図６に示した回路
を用いる場合には、ノードＬ４にＶcc／２を与える必要
がある。上記セルプレート電位発生回路１００は、セル
プレート電位ＶＰＬの僅かな変動に対しても十分に大き
な電流で応答できるので、セルプレート電位ＶＰＬが変
動した場合、リフレッシュ１サイクルの時間内でＶＰＬ
を設定値に回復することができる。その結果、セルプレ
ート電位ＶＰＬの変動によるデータ読み出し時のセンス
マージンの低下、誤読み出しを防止できる。
【００７３】図１７において、ＢＬ、ＢＬ- （- は反
転、すなわちバーを意味する）はビット線対、ＷＬ１〜
ＷＬｎはワード線、ＭＣ、ＭＣ、…はメモリセル、ＥＱ
はイコライズ回路、ＳＡはセンスアンプである。ビット
線プリチャージ電位発生回路２００としては、上記各実
施例で説明したいずれの回路も適用できる。但し、図１
ないし図６に示した回路を用いる場合には、図１６に示
した回路と同様にノードＬ４にＶcc／２を与える必要が
ある。上記ビット線プリチャージ電位発生回路２００
は、Ｖcc／２レベルのプリチャージ電位をイコライズ回
路ＥＱに供給する。イコライズ回路ＥＱは、イコライズ
信号φEQでゲート制御される３つのＮＭＯＳトランジス
タから構成されており、データの読み出しに先立ってビ
ット線対ＢＬ、ＢＬ- の電位をＶcc／２レベルに設定す
る。上記ビット線プリチャージ電位発生回路２００は、
出力電位（Ｖcc／２）の僅かな変動に対しても十分に大
きな電流で応答でき、この電位が変動した場合、リフレ
ッシュ１サイクルの時間内で設定値に回復することがで
きる。その結果、イコライズ電位が変動することで生じ
るイコライズ不足を防止し、これによる誤読み出しを避
けることができる。
転、すなわちバーを意味する）はビット線対、ＷＬ１〜
ＷＬｎはワード線、ＭＣ、ＭＣ、…はメモリセル、ＥＱ
はイコライズ回路、ＳＡはセンスアンプである。ビット
線プリチャージ電位発生回路２００としては、上記各実
施例で説明したいずれの回路も適用できる。但し、図１
ないし図６に示した回路を用いる場合には、図１６に示
した回路と同様にノードＬ４にＶcc／２を与える必要が
ある。上記ビット線プリチャージ電位発生回路２００
は、Ｖcc／２レベルのプリチャージ電位をイコライズ回
路ＥＱに供給する。イコライズ回路ＥＱは、イコライズ
信号φEQでゲート制御される３つのＮＭＯＳトランジス
タから構成されており、データの読み出しに先立ってビ
ット線対ＢＬ、ＢＬ- の電位をＶcc／２レベルに設定す
る。上記ビット線プリチャージ電位発生回路２００は、
出力電位（Ｖcc／２）の僅かな変動に対しても十分に大
きな電流で応答でき、この電位が変動した場合、リフレ
ッシュ１サイクルの時間内で設定値に回復することがで
きる。その結果、イコライズ電位が変動することで生じ
るイコライズ不足を防止し、これによる誤読み出しを避
けることができる。
【００７４】なお、この発明は上述した各実施例に限定
されるものではなく、要旨を逸脱しない範囲で種々変形
して実施可能であるのは勿論である。また、上記第１実
施例で説明した回路は出力レベルの低下を補償し、上記
第２実施例で説明した回路は出力レベルの上昇を補償
し、上記第３ないし第５実施例の回路は出力レベルの低
下と上昇の両方を補償する。よって、予め出力レベルの
変動の方向が分かっている場合や一方の補償のみで良い
場合には回路構成が簡単な第１または第２実施例の回路
を用いれば良く、出力レベルが低下及び上昇の両方向に
変動する可能性がある場合には第３ないし第５実施例の
回路を用いれば良い。
されるものではなく、要旨を逸脱しない範囲で種々変形
して実施可能であるのは勿論である。また、上記第１実
施例で説明した回路は出力レベルの低下を補償し、上記
第２実施例で説明した回路は出力レベルの上昇を補償
し、上記第３ないし第５実施例の回路は出力レベルの低
下と上昇の両方を補償する。よって、予め出力レベルの
変動の方向が分かっている場合や一方の補償のみで良い
場合には回路構成が簡単な第１または第２実施例の回路
を用いれば良く、出力レベルが低下及び上昇の両方向に
変動する可能性がある場合には第３ないし第５実施例の
回路を用いれば良い。
【００７５】
【発明の効果】以上説明したように、この発明によれ
ば、ＤＣ的にも過渡的にも安定した中間電位を供給でき
る半導体集積回路が得られる。特に、この発明の半導体
集積回路を、ＤＲＡＭにおけるセルプレート電位発生回
路やビット線プリチャージ電位発生回路等に適用すれ
ば、セルプレート電位やビット線プリチャージ電位の変
動によって生じるＤＲＡＭの諸問題を解消することがで
きる。
ば、ＤＣ的にも過渡的にも安定した中間電位を供給でき
る半導体集積回路が得られる。特に、この発明の半導体
集積回路を、ＤＲＡＭにおけるセルプレート電位発生回
路やビット線プリチャージ電位発生回路等に適用すれ
ば、セルプレート電位やビット線プリチャージ電位の変
動によって生じるＤＲＡＭの諸問題を解消することがで
きる。
【図１】この発明の第１実施例に係る半導体集積回路を
示す回路図。
示す回路図。
【図２】図１に示した第１実施例の回路における負荷素
子の他の構成例について説明するためのもので、負荷素
子とその周辺の一部の回路を抽出して示す回路図。
子の他の構成例について説明するためのもので、負荷素
子とその周辺の一部の回路を抽出して示す回路図。
【図３】図１に示した第１実施例の回路の変形例を示す
回路図。
回路図。
【図４】この発明の第２実施例に係る半導体集積回路を
示す回路図。
示す回路図。
【図５】図４に示した第２実施例の回路における負荷素
子の他の構成例について説明するためのもので、負荷素
子とその周辺の一部の回路を抽出して示す回路図。
子の他の構成例について説明するためのもので、負荷素
子とその周辺の一部の回路を抽出して示す回路図。
【図６】図４に示した第２実施例の回路の変形例を示す
回路図。
回路図。
【図７】この発明の第３実施例に係る半導体集積回路を
示す回路図。
示す回路図。
【図８】図７に示した第３実施例の回路の出力ノードの
電圧−電流特性を示す図。
電圧−電流特性を示す図。
【図９】図７に示した第３実施例の回路における転送回
路の他の構成例を示す回路図。
路の他の構成例を示す回路図。
【図１０】この発明の第４実施例に係わる半導体集積回
路を示す回路図。
路を示す回路図。
【図１１】図１０に示した第４実施例の回路の出力ノー
ドの電圧−電流特性を従来例と比較して示す図。
ドの電圧−電流特性を従来例と比較して示す図。
【図１２】この発明の第５実施例に係わる半導体集積回
路を示す回路図。
路を示す回路図。
【図１３】図１２に示した第５実施例の回路の変形例を
示す回路図。
示す回路図。
【図１４】図１２及び図１３に示した回路の変形例につ
いて説明するためのもので、比較回路部の他の構成例を
示す回路図。
いて説明するためのもので、比較回路部の他の構成例を
示す回路図。
【図１５】図１２及び図１３に示した回路の変形例につ
いて説明するためのもので、出力電位を保持する回路部
の他の構成例を示す回路図。
いて説明するためのもので、出力電位を保持する回路部
の他の構成例を示す回路図。
【図１６】第１ないし第５実施例で説明した半導体集積
回路の具体的な応用例について説明するためのもので、
ＤＲＡＭのセルプレート電位発生回路として用いる場合
の回路図。
回路の具体的な応用例について説明するためのもので、
ＤＲＡＭのセルプレート電位発生回路として用いる場合
の回路図。
【図１７】第１ないし第５実施例で説明した半導体集積
回路の具体的な応用例について説明するためのもので、
ＤＲＡＭのビット線プリチャージ電位発生回路として用
いる場合の回路図。
回路の具体的な応用例について説明するためのもので、
ＤＲＡＭのビット線プリチャージ電位発生回路として用
いる場合の回路図。
【図１８】従来の半導体集積回路について説明するため
のもので、中間電位発生回路を示す回路図。
のもので、中間電位発生回路を示す回路図。
【図１９】図１８に示した中間電位発生回路の出力ノー
ドの電圧−電流特性を示す図。
ドの電圧−電流特性を示す図。
【図２０】図１８に示した中間電位発生回路をＤＲＡＭ
のセルプレート電位発生回路として用いる場合の回路
図。
のセルプレート電位発生回路として用いる場合の回路
図。
【図２１】図２０に示した回路の動作を説明するための
タイミングチャート。
タイミングチャート。
Ｋ１…基準電位発生回路、Ｎ１〜Ｎ３、Ｎ１１〜Ｎ１
５、Ｎ２１〜Ｎ２７、Ｎ３１、Ｎ３２…ＮＭＯＳトラン
ジスタ、Ｐ１〜Ｐ３、Ｐ１１〜Ｐ１５、Ｐ２１〜Ｐ２
７、Ｐ３１、Ｐ３２…ＰＭＯＳトランジスタ、Ｌ１…出
力ノード、Ｖcc…電源、Ｖss…接地点、Ｓ３…中間電位
を設定する回路、Ｓ４…中間電位の変動を検知する回
路、Ｓ５、Ｓ６…中間電位を保持する回路、Ｒ１１、Ｒ
１２…抵抗、Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４…インバ
ータ回路、ＮＡＮＤ１１、ＮＡＮＤ１２、ＮＡＮＤ２
１、ＮＡＮＤ２２…ナンド回路、ＮＯＲ１１、ＮＯＲ１
２、ＮＯＲ２１、ＮＯＲ２２…ノア回路。
５、Ｎ２１〜Ｎ２７、Ｎ３１、Ｎ３２…ＮＭＯＳトラン
ジスタ、Ｐ１〜Ｐ３、Ｐ１１〜Ｐ１５、Ｐ２１〜Ｐ２
７、Ｐ３１、Ｐ３２…ＰＭＯＳトランジスタ、Ｌ１…出
力ノード、Ｖcc…電源、Ｖss…接地点、Ｓ３…中間電位
を設定する回路、Ｓ４…中間電位の変動を検知する回
路、Ｓ５、Ｓ６…中間電位を保持する回路、Ｒ１１、Ｒ
１２…抵抗、Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４…インバ
ータ回路、ＮＡＮＤ１１、ＮＡＮＤ１２、ＮＡＮＤ２
１、ＮＡＮＤ２２…ナンド回路、ＮＯＲ１１、ＮＯＲ１
２、ＮＯＲ２１、ＮＯＲ２２…ノア回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鯉沼 弘之 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平５−327455（ＪＰ，Ａ) 特開 平５−114291（ＪＰ，Ａ) 特開 平６−124131（ＪＰ，Ａ) 特開 平１−161513（ＪＰ，Ａ) 特開 平６−44775（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/409
Claims (42)
- 【請求項１】 基準電位を発生する基準電位発生手段
と、ゲートが上記基準電位発生手段の出力端に接続さ
れ、ソースが出力ノードに接続された第１導電型の第１
ＭＯＳトランジスタと、第１の電位供給源と上記第１Ｍ
ＯＳトランジスタのドレインとの間に設けられた第１の
負荷手段と、上記第１ＭＯＳトランジスタと上記第１の
負荷手段との接続点の論理状態を転送する転送手段と、
ソースが上記第１の電位供給源に接続され、ドレインが
上記出力ノードに接続され、ゲートに上記転送手段の出
力が供給される第２導電型の第２ＭＯＳトランジスタと
を具備し、上記転送手段は、入力端が上記第１ＭＯＳト
ランジスタと上記第１の負荷手段との接続点に接続され
た第１のインバータ回路と、入力端が上記第１インバー
タ回路の出力端に接続され、出力端が上記第２ＭＯＳト
ランジスタのゲートに接続された第２のインバータ回路
とを備え、上記出力ノードから上記第１の電位供給源の
電位に基づく中間電位を出力することを特徴とする半導
体集積回路。 - 【請求項２】 前記基準電位発生手段は、前記第１の電
位供給源の電位と印加された所定の電位との電位差を分
圧して前記基準電位を発生することを特徴とする請求項
１に記載の半導体集積回路。 - 【請求項３】 前記基準電位発生手段は、ゲート及びド
レインが共通接続され、ソースに所定の電位が印加され
た第１導電型の第３ＭＯＳトランジスタと、上記第３Ｍ
ＯＳトランジスタのゲート及びドレイン接続点と前記第
１の電位供給源との間に設けられた第２の負荷手段とを
備え、上記第３ＭＯＳトランジスタと上記第２の負荷手
段との接続点から上記基準電位を出力することを特徴と
する請求項１または２に記載の半導体集積回路。 - 【請求項４】 前記第２の負荷手段は、ソースが前記第
１の電位供給源に接続され、ドレインが前記第３ＭＯＳ
トランジスタのドレイン及びゲートに接続され、ゲート
が第２の電位供給源に接続された第２導電型の第４ＭＯ
Ｓトランジスタからなることを特徴とする請求項３に記
載の半導体集積回路。 - 【請求項５】 前記第１の負荷手段は、ソースが前記第
１の電位供給源に接続され、ドレインが前記第１ＭＯＳ
トランジスタのドレインに接続され、ゲートが第２の電
位供給源に接続された第２導電型の第５ＭＯＳトランジ
スタからなることを特徴とする請求項１ないし４いずれ
か１つの項に記載の半導体集積回路。 - 【請求項６】 前記第１の負荷手段は、一端が前記第１
の電位供給源に接続され、他端が前記第１ＭＯＳトラン
ジスタのドレインに接続された抵抗からなることを特徴
とする請求項１ないし４いずれか１つの項に記載の半導
体集積回路。 - 【請求項７】 前記第１の負荷手段は、ドレイン及びゲ
ートが前記第１の電位供給源に接続され、ソースが前記
第１ＭＯＳトランジスタのドレインに接続された第１導
電型の第５ＭＯＳトランジスタからなることを特徴とす
る請求項１ないし４いずれか１つの項に記載の半導体集
積回路。 - 【請求項８】 前記第１の負荷手段は、ソースが前記第
１の電位供給源に接続され、ドレイン及びゲートが前記
第１ＭＯＳトランジスタのドレインに接続された第２導
電型の第５ＭＯＳトランジスタからなることを特徴とす
る請求項１ないし４いずれか１つの項に記載の半導体集
積回路。 - 【請求項９】 ドレインが前記第１の電位供給源に接続
され、ソースが前記出力ノードに接続され、ゲートが前
記基準電位発生手段の出力端に接続された第１導電型の
第６ＭＯＳトランジスタを更に具備することを特徴とす
る請求項１ないし８いずれか１つの項に記載の半導体集
積回路。 - 【請求項１０】 前記第１導電型はＮチャネル型、前記
第２導電型はＰチャネル型、前記第１の電位供給源は電
源、前記第２の電位供給源は接地点であり、前記出力ノ
ードの電位が前記印加された所定の電位と実質的に等し
い時には前記第２ＭＯＳトランジスタは不活性状態とな
り、前記出力ノードの電位が前記印加された所定の電位
より低下した時に、前記第２ＭＯＳトランジスタが前記
転送手段の出力が反転するまで活性化されて前記出力ノ
ードを充電することを特徴とする請求項１ないし９いず
れか１つの項に記載の半導体集積回路。 - 【請求項１１】 前記第１導電型はＰチャネル型、前記
第２導電型はＮチャネル型、前記第１の電位供給源は接
地点、前記第２の電位供給源は電源であり、前記出力ノ
ードの電位が前記印加された所定の電位と実質的に等し
い時には前記第２ＭＯＳトランジスタは不活性状態とな
り、前記出力ノードの電位が前記印加された所定の電位
より上昇した時に、前記第２ＭＯＳトランジスタが前記
転送手段の出力が反転するまで活性化されて前記出力ノ
ードを放電することを特徴とする請求項１ないし９いず
れか１つの項に記載の半導体集積回路。 - 【請求項１２】 第１の基準電位を発生する第１の基準
電位発生手段と、ゲートが上記第１の基準電位発生手段
の出力端に接続され、ソースが出力ノードに接続された
第１導電型の第１ＭＯＳトランジスタと、第１の電位供
給源と上記第１ＭＯＳトランジスタのドレインとの間に
設けられた第１の負荷手段と、上記第１ＭＯＳトランジ
スタと上記第１の負荷手段との接続点の論理状態を転送
する第１の転送手段と、ソースが上記第１の電位供給源
に接続され、ドレインが上記出力ノードに接続され、ゲ
ートに上記第１の転送手段の出力が供給される第２導電
型の第２ＭＯＳトランジスタと、第２の基準電位を発生
する第２の基準電位発生手段と、ゲートが上記第２の基
準電位発生手段の出力端に接続され、ソースが上記出力
ノードに接続された第２導電型の第３ＭＯＳトランジス
タと、第２の電位供給源と上記第３ＭＯＳトランジスタ
のドレインとの間に設けられた第２の負荷手段と、上記
第３ＭＯＳトランジスタと上記第２の負荷手段との接続
点の論理状態を転送する第２の転送手段と、ソースが上
記第２の電位供給源に接続され、ドレインが上記出力ノ
ードに接続され、ゲートに上記第２の転送手段の出力が
供給される第１導電型の第４ＭＯＳトランジスタとを具
備し、上記第１の転送手段は、入力端が上記第１ＭＯＳ
トランジスタと上記第１の負荷手段との接続点に接続さ
れた第１のインバータ回路と、入力端が上記第１インバ
ータ回路の出力端に接続され、出力端が前記第２ＭＯＳ
トランジスタのゲートに接続された第２のインバータ回
路とを備え、上記第２の転送手段は、入力端が上記第３
ＭＯＳトランジスタと上記第２の負荷手段との接続点に
接続された第３のインバータ回路と、入力端が上記第３
インバータ回路の出力端に接続され、出力端が上記第４
ＭＯＳトランジスタのゲートに接続された第４のインバ
ータ回路とを備え、上記出力ノードから上記第１の電位
供給源の電位と上記第２の電位供給源の電位との間の中
間電位を出力することを特徴とする半導体集積回路。 - 【請求項１３】 第１の基準電位を発生する第１の基準
電位発生手段と、ゲートが上記第１の基準電位発生手段
の出力端に接続され、ソースが出力ノードに接続された
第１導電型の第１ＭＯＳトランジスタと、第１の電位供
給源と上記第１ＭＯＳトランジスタのドレインとの間に
設けられた第１の負荷手段と、上記第１ＭＯＳトランジ
スタと上記第１の負荷手段との接続点の論理状態を転送
する第１の転送手段と、ソースが上記第１の電位供給源
に接続され、ドレインが上記出力ノードに接続され、ゲ
ートに上記第１の転送手段の出力が供給される第２導電
型の第２ＭＯＳトランジスタと、第２の基準電位を発生
する第２の基準電位発生手段と、ゲートが上記第２の基
準電位発生手段の出力端に接続され、ソースが上記出力
ノードに接続された第２導電型の第３ＭＯＳトランジス
タと、第２の電位供給源と上記第３ＭＯＳトランジスタ
のドレインとの間に設けられた第２の負荷手段と、上記
第３ＭＯＳトランジスタと上記第２の負荷手段との接続
点の論理状態を転送する第２の転送手段と、ソースが上
記第２の電位供給源に接続され、ドレインが上記出力ノ
ードに接続され、ゲートに上記第２の転送手段の出力が
供給される第１導電型の第４ＭＯＳトランジスタとを具
備し、上記第１及び第２の転送手段は、入力端が上記第
１ＭＯＳトランジスタと上記第１の負荷手段との接続点
に接続された第１のインバータ回路と、入力端が上記第
３ＭＯＳトランジスタと上記第２の負荷手段との接続点
に接続された第２のインバータ回路と、一方の入力端が
上記第１のインバータ回路の出力端に接続され、他方の
入力端が上記第２のインバータ回路の出力端に接続さ
れ、出力端が上記第２ＭＯＳトランジスタのゲートに接
続されたナンド回路と、一方の入力端が上記第２のイン
バータ回路の出力端に接続され、他方の入力端が上記第
１のインバータ回路の出力端に接続され、出力端が上記
第４ＭＯＳトランジスタのゲートに接続されたノア回路
とを備え、上記出力ノードから上記第１の電位供給源の
電位と上記第２の電位供給源の電位との間の中間電位を
出力することを特徴とする半導体集積回路。 - 【請求項１４】 第１の基準電位を発生する第１の基準
電位発生手段と、ゲートが上記第１の基準電位発生手段
の出力端に接続され、ソースが出力ノードに接続された
第１導電型の第１ＭＯＳトランジスタと、第１の電位供
給源と上記第１ＭＯＳトランジスタのドレインとの間に
設けられた第１の負荷手段と、上記第１ＭＯＳトランジ
スタと上記第１の負荷手段との接続点の論理状態を転送
する第１の転送手段と、ソースが上記第１の電位供給源
に接続され、ドレインが上記出力ノードに接続され、ゲ
ートに上記第１の転送手段の出力が供給される第２導電
型の第２ＭＯＳトランジスタと、第２の基準電位を発生
する第２の基準電位発生手段と、ゲートが上記第２の基
準電位発生手段の出力端に接続され、ソースが上記出力
ノードに接続された第２導電型の第３ＭＯＳトランジス
タと、第２の電位供給源と上記第３ＭＯＳトランジスタ
のドレインとの間に設けられた第２の負荷手段と、上記
第３ＭＯＳトランジスタと上記第２の負荷手段との接続
点の論理状態を転送する第２の転送手段と、ソースが上
記第２の電位供給源に接続され、ドレインが上記出力ノ
ードに接続され、ゲートに上記第２の転送手段の出力が
供給される第１導電型の第４ＭＯＳトランジスタとを具
備し、上記第１及び第２の転送手段は、一方の入力端が
上記第１ＭＯＳトランジスタと上記第１の負荷手段との
接続点に接続されたノア回路と、入力端が上記ノア回路
の出力端に接続され、出力端が上記第２ＭＯＳトランジ
スタのゲートに接続された第１のインバータ回路と、一
方の入力端が上記第３ＭＯＳトランジスタと上記第２の
負荷手段との接続点に接続され、他方の入力端が上記第
１のインバータ回路の出力端に接続されたナンド回路
と、入力端が上記ナンド回路の出力端に接続され、出力
端が上記第４のＭＯＳトランジスタのゲート及び上記ノ
ア回路の他方の入力端に接続された第２のインバータ回
路とを備え、上記出力ノードから上記第１の電位供給源
の電位と上記第２の電位供給源の電位との間の中間電位
を出力することを特徴とする半導体集積回路。 - 【請求項１５】 前記第１及び第２の基準電位発生手段
は、前記第１の電位供給源の電位と前記第２の電位供給
源の電位との電位差を分圧して前記第１及び第２の基準
電位を発生し、前記第１の基準電位は前記第２の基準電
位よりも高いことを特徴とする請求項１２ないし１４い
ずれか１つの項に記載の半導体集積回路。 - 【請求項１６】 前記第１及び第２の基準電位発生手段
は、ゲート及びドレインが共通接続された第１導電型の
第５ＭＯＳトランジスタと、上記第５ＭＯＳトランジス
タのゲート及びドレイン接続点と前記第１の電位供給源
との間に設けられた第３の負荷手段と、ゲート及びドレ
インが共通接続され、ソースが上記第５ＭＯＳトランジ
スタのソースに接続された第２導電型の第６ＭＯＳトラ
ンジスタと、上記第６ＭＯＳトランジスタのゲート及び
ドレイン接続点と前記第２の電位供給源との間に設けら
れた第４の負荷手段とを備え、上記第５ＭＯＳトランジ
スタと上記第３の負荷手段との接続点から前記第１の基
準電位を出力し、上記第６ＭＯＳトランジスタと上記第
４の負荷手段との接続点から前記第２の基準電位を出力
することを特徴とする請求項１２ないし１５いずれか１
つの項に記載の半導体集積回路。 - 【請求項１７】 前記第３の負荷手段は、ソースが前記
第１の電位供給源に接続され、ドレインが前記第５ＭＯ
Ｓトランジスタのドレイン及びゲートに接続され、ゲー
トが前記第２の電位供給源に接続された第２導電型の第
７ＭＯＳトランジスタからなり、前記第４の負荷手段
は、ソースが前記第２の電位供給源に接続され、ドレイ
ンが前記第６ＭＯＳトランジスタのドレイン及びゲート
に接続され、ゲートが前記第１の電位供給源に接続され
た第１導電型の第８ＭＯＳトランジスタからなることを
特徴とする請求項１６に記載の半導体集積回路。 - 【請求項１８】 前記第１の負荷手段は、ソースが前記
第１の電位供給源に接続され、ドレインが前記第１ＭＯ
Ｓトランジスタのドレインに接続され、ゲートが前記第
２の電位供給源に接続された第２導電型の第９ＭＯＳト
ランジスタからなり、前記第２の負荷手段は、ソースが
前記第２の電位供給源に接続され、ドレインが前記第３
ＭＯＳトランジスタのドレインに接続され、ゲートが前
記第１の電位供給源に接続された第１導電型の第１０Ｍ
ＯＳトランジスタからなることを特徴とする請求項１２
ないし１７いずれか１つの項に記載の半導体集積回路。 - 【請求項１９】 前記第１の負荷手段は、一端が前記第
１の電位供給源に接続され、他端が前記第１ＭＯＳトラ
ンジスタのドレインに接続された第１の抵抗からなり、
前記第２の負荷手段は、一端が前記第２の電位供給源に
接続され、他端が前記第３ＭＯＳトランジスタのドレイ
ンに接続された第２の抵抗からなることを特徴とする請
求項１２ないし１７いずれか１つの項に記載の半導体集
積回路。 - 【請求項２０】 前記第１の負荷手段は、ドレイン及び
ゲートが前記第１の電位供給源に接続され、ソースが前
記第１ＭＯＳトランジスタのドレインに接続された第１
導電型の第９ＭＯＳトランジスタからなり、前記第２の
負荷手段は、ドレイン及びゲートが前記第２の電位供給
源に接続され、ソースが前記第３ＭＯＳトランジスタの
ドレインに接続された第２導電型の第１０ＭＯＳトラン
ジスタからなることを特徴とする請求項１２ないし１７
いずれか１つの項に記載の半導体集積回路。 - 【請求項２１】 前記第１の負荷手段は、ソースが前記
第１の電位供給源に接続され、ドレイン及びゲートが前
記第１ＭＯＳトランジスタのドレインに接続された第２
導電型の第９ＭＯＳトランジスタからなり、前記第２の
負荷手段は、ソースが前記第２の電位供給源に接続さ
れ、ドレイン及びゲートが前記第３ＭＯＳトランジスタ
のドレインに接続された第１導電型の第１０ＭＯＳトラ
ンジスタからなることを特徴とする請求項１２ないし１
７いずれか１つの項に記載の半導体集積回路。 - 【請求項２２】 ドレインが前記第１の電位供給源に接
続され、ソースが前記出力ノードに接続され、ゲートが
前記第１の基準電位発生手段の出力端に接続された第１
導電型の第１１ＭＯＳトランジスタと、ドレインが前記
第２の電位供給源に接続され、ソースが前記出力ノード
に接続され、ゲートが前記第２の基準電位発生手段の出
力端に接続された第２導電型の第１２ＭＯＳトランジス
タとを更に具備することを特徴とする請求項１２ないし
２１いずれか１つの項に記載の半導体集積回路。 - 【請求項２３】 前記第１導電型はＮチャネル型、前記
第２導電型はＰチャネル型、前記第１の電位供給源は電
源、前記第２の電位供給源は接地点であり、前記出力ノ
ードの電位が前記第１の基準電位発生手段から出力され
る前記第１の基準電位より高い時には前記第２ＭＯＳト
ランジスタは不活性状態となり、前記出力ノードの電位
が前記第１の基準電位発生手段から出力される前記第１
の基準電位より低下した時に、前記第２ＭＯＳトランジ
スタが前記第１の転送手段の出力が反転するまで活性化
されて前記出力ノードを充電し、前記出力ノードの電位
が前記第２の基準電位発生手段から出力される前記第２
の基準電位より高い時には前記第４ＭＯＳトランジスタ
は不活性状態となり、前記出力ノードの電位が前記第２
の基準電位発生手段から出力される前記第２の基準電位
より上昇した時に、前記第４ＭＯＳトランジスタが前記
第２の転送手段の出力が反転するまで活性化されて出力
ノードを放電することを特徴とする請求項１２ないし２
２いずれか１つの項に記載の半導体集積回路。 - 【請求項２４】 第１の基準電位を発生する第１の基準
電位発生手段と第２の基準電位を発生する第２の基準電
位発生手段とを有し、中間電位を発生する中間電位発生
手段と、上記中間電位発生手段から出力される中間電位
の変動を検知する検知手段と、この検知手段で上記中間
電位発生手段から出力される中間電位の低下が検知され
た時に、上記中間電位発生手段の出力端を充電する充電
手段と、上記検知手段で上記中間電位発生手段から出力
される中間電位の上昇が検知された時に、上記中間電位
発生手段の出力端を放電する放電手段とを具備し、上記
検知手段は、ドレインが第１の電位供給源に接続され、
ゲートに上記第１の基準電位発生手段から出力される上
記第１の基準電位が供給される第１導電型の第１ＭＯＳ
トランジスタと、ドレインが上記第２の電位供給源に接
続され、ソースが上記第１ＭＯＳトランジスタのソース
に接続され、ゲートに上記第２の基準電位発生手段から
出力される上記第２の基準電位が供給される第２導電型
の第２ＭＯＳトランジスタと、上記中間電位発生手段の
出力ノードの電位と上記第１及び第２ＭＯＳトランジス
タのソース共通接続点の電位とを比較し、比較結果を上
記充電手段及び上記放電手段に出力する比較手段とを備
えることを特徴とする半導体集積回路。 - 【請求項２５】 第１の基準電位を発生する第１の基準
電位発生手段と第２の基準電位を発生する第２の基準電
位発生手段とを有し、中間電位を発生する中間電位発生
手段と、上記中間電位発生手段から出力される中間電位
の変動を検知する検知手段と、この検知手段で上記中間
電位発生手段から出力される中間電位の低下が検知され
た時に、上記中間電位発生手段の出力端を充電する充電
手段と、上記検知手段で上記中間電位発生手段から出力
される中間電位の上昇が検知された時に、上記中間電位
発生手段の出力端を放電する放電手段とを具備し、上記
検知手段は、ドレイン及びゲートが共通接続された第１
導電型の第１ＭＯＳトランジスタと、第１の電位供給源
と上記第１ＭＯＳトランジスタのドレイン及びゲート接
続点との間に設けられた第１の負荷手段と、ドレイン及
びゲートが共通接続され、ソースが上記第１ＭＯＳトラ
ンジスタのソースに接続された第２導電型の第２ＭＯＳ
トランジスタと、第２の電位供給源と上記第２ＭＯＳト
ランジスタのドレイン及びゲート接続点との間に設けら
れた第２の負荷手段と、上記中間電 位発生手段の出力ノ
ードの電位と上記第１及び第２ＭＯＳトランジスタのソ
ース共通接続点の電位とを比較し、比較結果を上記充電
手段及び上記放電手段に出力する比較手段とを備えるこ
とを特徴とする半導体集積回路。 - 【請求項２６】 前記中間電位発生手段は、ドレインが
前記第１の電位供給源に接続され、ソースが前記中間電
位の出力ノードに接続され、ゲートに前記第１の基準電
位発生手段から出力される第１の基準電位が供給される
第１導電型の第３ＭＯＳトランジスタと、ドレインが前
記第２の電位供給源に接続され、ソースが前記中間電位
の出力ノードに接続され、ゲートに前記第２の基準電位
発生手段から出力される第２の基準電位が供給される第
２導電型の第４ＭＯＳトランジスタとを更に具備するこ
とを特徴とする請求項２４または２５に記載の半導体集
積回路。 - 【請求項２７】 前記第１及び第２の基準電位発生手段
は、ゲート及びドレインが共通接続された第１導電型の
第５ＭＯＳトランジスタと、上記第５ＭＯＳトランジス
タのゲート及びドレイン接続点と前記第１の電位供給源
との間に設けられた第１の負荷手段と、ゲート及びドレ
インが共通接続され、ソースが前記第５ＭＯＳトランジ
スタのソースに接続された第２導電型の第６ＭＯＳトラ
ンジスタと、上記第６ＭＯＳトランジスタのゲート及び
ドレイン接続点と前記第２の電位供給源との間に設けら
れた第２の負荷手段とを備え、上記第５ＭＯＳトランジ
スタと上記第１の負荷手段との接続点から前記第１の基
準電位を出力し、上記第６ＭＯＳトランジスタと上記第
２の負荷手段との接続点から前記第２の基準電位を出力
することを特徴とする請求項２４または２５に記載の半
導体集積回路。 - 【請求項２８】 前記第１の負荷手段は、ソースが前記
第１の電位供給源に接続され、ドレインが前記第５ＭＯ
Ｓトランジスタのドレイン及びゲートに接続され、ゲー
トが前記第２の電位供給源に接続された第２導電型の第
７ＭＯＳトランジスタからなり、前記第２の負荷手段
は、ソースが前記第２の電位供給源に接続され、ドレイ
ンが前記第６ＭＯＳトランジスタのドレイン及びゲート
に接続され、ゲートが前記第１の電位供給源に接続され
た第１導電型の第８ＭＯＳトランジスタからなることを
特徴とする請求項２７に記載の半導体集積回路。 - 【請求項２９】 前記比較手段は、ゲートに前記中間電
位発生手段の出力端が接続された第１導電型の第９ＭＯ
Ｓトランジスタと、ゲートに前記第１及び第２ＭＯＳト
ランジスタのソース共通接続点が接続され、ソースが前
記第９ＭＯＳトランジスタのソースと共通接続される第
１導電型の第１０ＭＯＳトランジスタと、ソースが前記
第１の電位供給源に接続され、ドレイン及びゲートが前
記第９ＭＯＳトランジスタのドレインに接続された第２
導電型の第１１ＭＯＳトランジスタと、ソースが前記第
１の電位供給源に接続され、ドレインが前記第１０ＭＯ
Ｓトランジスタのドレイン及び前記充電手段の入力端及
び前記放電手段の入力端に接続され、ゲートが前記第１
１ＭＯＳトランジスタのゲートに接続された第２導電型
の第１２ＭＯＳトランジスタと、ソースが前記第２の電
位供給源に接続され、ドレインが前記第９及び第１０Ｍ
ＯＳトランジスタのソース共通接続点に接続され、ゲー
トが前記第１１及び第１２ＭＯＳトランジスタのゲート
共通接続点に接続された第１導電型の第１３ＭＯＳトラ
ンジスタとを備えることを特徴とする請求項２４ないし
２８いずれか１つの項に記載の半導体集積回路。 - 【請求項３０】 前記比較手段は、ゲートに前記中間電
位発生手段の出力端が接続された第２導電型の第９ＭＯ
Ｓトランジスタと、ゲートに前記第１及び第２ＭＯＳト
ランジスタのソース共通接続点が接続され、ソースが前
記第９ＭＯＳトランジスタのソースと共通接続された第
２導電型の第１０ＭＯＳトランジスタと、ソースが前記
第２の電位供給源に接続され、ドレイン及びゲートが前
記第９ＭＯＳトランジスタのドレインに接続された第１
導電型の第１１ＭＯＳトランジスタと、ソースが前記第
２の電位供給源に接続され、ドレインが前記第１０ＭＯ
Ｓトランジスタのドレイン及び前記充電手段の入力端及
び前記放電手段の入力端に接続され、ゲートが上記第１
１ＭＯＳトランジスタのゲートに接続された第１導電型
の第１２ＭＯＳトランジスタと、ソースが前記第１の電
位供給源に接続され、ドレインが前記第９及び第１０Ｍ
ＯＳトランジスタのソース共通接続点に接続され、ゲー
トが前記第１１及び第１２ＭＯＳトランジスタのゲート
共通接続点に接続された第２導電型の第１３ＭＯＳトラ
ンジスタとを備えることを特徴とする請求項２４ないし
２８いずれか１つの項に記載の半導体集積回路。 - 【請求項３１】 中間電位を発生する中間電位発生手段
と、上記中間電位発生手段から出力される中間電位の変
動を検知する検知手段と、この検知手段で上記中間電位
発生手段から出力される中間電位の低下が検知された時
に、上記中間電位発生手段の出力端を充電する充電手段
と、上記検知手段で上記中間電位発生手段から出力され
る中間電位の上昇が検知された時に、上記中間電位発生
手段の出力端を放電する放電手段とを具備し、上記充電
手段は、入力端に上記検知手段の出力が供給される第１
のインバータ回路と、入力端が上記第１のインバータ回
路の出力端に接続された第２のインバータ回路と、ソー
スが第１の電位供給源に接続され、ドレインが上記中間
電位発生手段の出力端に接続され、ゲートに上記第２の
インバータ回路の出力が供給されるＭＯＳトランジスタ
とを備えることを特徴とする半導体集積回路。 - 【請求項３２】 中間電位を発生する中間電位発生手段
と、上記中間電位発生手段から出力される中間電位の変
動を検知する検知手段と、この検知手段で上記中間電位
発生手段から出力される中間電位の低下が検知された時
に、上記中間電位発生手段の出力端を充電する充電手段
と、上記検知手段で上記中間電位発生手段から出力され
る中間電位の上昇が検知された時に、上記中間電位発生
手段の出力端を放電する放電手段とを具備し、上記放電
手段は、入力端に上記検知手段の出力が供給される第１
のインバータ回路と、入力端が上記第１のインバータ回
路の出力端に接続された第２のインバータ回路と、ソー
スが第２の電位供給源に接続され、ドレインが上記中間
電位発生手段の出力端に接続され、ゲートに上記第２の
インバータ回路の出力が供給されるＭＯＳトランジスタ
とを備えることを特徴とする半導体集積回路。 - 【請求項３３】 中間電位を発生する中間電位発生手段
と、上記中間電位発生手段から出力される中間電位の変
動を検知する検知手段と、この検知手段で上記中間電位
発生手段から出力される中間電位の低下が検知された時
に、上記中間電位発生手段の出力端を充電する充電手段
と、上記検知手段で上記中間電位発生手段から出力され
る中間電位の上昇が検知された時に、上記中間電位発生
手段の出力端を放電する放電手段とを具備し、上記充電
手段及び上記放電手段は、入力端に上記検知手段の出力
が供給される第１のインバータ回路と、入力端に上記検
知手段の出力が供給される第２のインバータ回路と、一
方の入力端に上記第１のインバータ回路の出力端が接続
され、他方の入力端に上記第２のインバータ回路の出力
端が接続されたナンド回路と、一方の入力端に上記第１
のインバータ回路の出力端が接続され、他方の入力端に
上記第２のインバータ回路の出力端が接続 されたノア回
路と、ソースが第１の電位供給源に接続され、ドレイン
が上記中間電位発生手段の出力端に接続され、ゲートが
上記ナンド回路の出力端に接続された第２導電型の第１
ＭＯＳトランジスタと、ソースが第２の電位供給源に接
続され、ドレインが上記中間電位発生手段の出力端に接
続され、ゲートが上記ノア回路の出力端に接続された第
１導電型の第２ＭＯＳトランジスタとを備えることを特
徴とする半導体集積回路。 - 【請求項３４】 中間電位を発生する中間電位発生手段
と、上記中間電位発生手段から出力される中間電位の変
動を検知する検知手段と、この検知手段で上記中間電位
発生手段から出力される中間電位の低下が検知された時
に、上記中間電位発生手段の出力端を充電する充電手段
と、上記検知手段で上記中間電位発生手段から出力され
る中間電位の上昇が検知された時に、上記中間電位発生
手段の出力端を放電する放電手段とを具備し、上記充電
手段及び上記放電手段は、一方の入力端に上記検知手段
の出力が供給されるノア回路と、一方の入力端に上記検
知手段の出力が供給されるナンド回路と、入力端に上記
ノア回路の出力端が接続され、出力端に上記ナンド回路
の他方の入力端が接続された第１のインバータ回路と、
入力端に上記ナンド回路の出力端が接続され、出力端に
上記ノア回路の他方の入力端が接続された第２のインバ
ータ回路と、ソースが第１の電位供給源に接続され、ド
レインが上記中間電位発生手段の出力端に接続され、ゲ
ートが上記第１のインバータ回路の出力端に接続された
第２導電型の第１ＭＯＳトランジスタと、ソースが第２
の電位供給源に接続され、ドレインが上記中間電位発生
回路の出力端に接続され、ゲートが上記第２のインバー
タ回路の出力端に接続された第１導電型の第２ＭＯＳト
ランジスタとを備えることを特徴とする半導体集積回
路。 - 【請求項３５】 基準電位を発生する基準電位発生回路
と、ゲートが前記基準電位発生回路の出力端に接続さ
れ、第１の端子が出力ノードに接続された第１導電型の
第１ＭＯＳトランジスタと、第１の電位供給源と前記第
１ＭＯＳトランジスタの第２の端子との間に設けられた
第１の負荷と、前記第１ＭＯＳトランジスタと前記第１
の負荷との接続点の論理状態を転送する転送回路と、第
１の端子が前記第１の電位供給源に接続され、第２の端
子が前記出力ノードに接続され、ゲートに前記転送回路
の出力が供給される第２導電型の第２ＭＯＳトランジス
タとを具備し、前記出力ノードは、前記第１の電位供給
源の電位に基づく中間電位を出力し、前記転送回路は、
入力端が前記第１ＭＯＳトランジスタと前記第１の負荷
との前記接続点に接続された第１のインバータ回路と、
入力端が前記第１のインバータ回路の出力端に接続さ
れ、出力端が前記第２ＭＯＳトランジスタのゲートに接
続された第２のインバータ回路とを備えることを特徴と
する半導体集積回路。 - 【請求項３６】 第１の基準電位を発生する第１の基準
電位発生回路と、ゲートが前記第１の基準電位発生回路
の出力端に接続され、第１の端子が出力ノードに接続さ
れた第１導電型の第１ＭＯＳトランジスタと、第１の電
位供給源と前記第１ＭＯＳトランジスタの第２の端子と
の間に設けられた第１の負荷と、前記第１ＭＯＳトラン
ジスタと前記第１の負荷との接続点の論理状態を転送す
る第１の転送回路と、第１の端子が前記第１の電位供給
源に接続され、第２の端子が前記出力ノードに接続さ
れ、ゲートに前記第１の転送回路の出力が供給される第
２導電型の第２ＭＯＳトランジスタと、第２の基準電位
を発生する第２の基準電位発生回路と、ゲートが前記第
２の基準電位発生回路の出力端に接続され、第１の端子
が前記出力ノードに接続された第２導電型の第３ＭＯＳ
トランジスタと、第２の電位供給源と前記第３ＭＯＳト
ランジスタの第２の端子との間に設けられた第２の負荷
と、前記第３ＭＯＳトランジスタと前記第２の負荷との
接続点の論理状態を転送する第２の転送回路と、第１の
端子が前記第２の電位供給源に接続され、第２の端子が
前記出力ノードに接続され、ゲートに前記第２の転送回
路の出力が供給される第１導電型の第４ＭＯＳトランジ
スタとを具備し、前記出力ノードは、前記第１の電位供
給源の電位と前記第２の電位供給源の電位との間の中間
電位を出力し、前記第１の転送回路は、入力端が前記第
１ＭＯＳトランジスタと前記第１の負荷との前記接続点
に接続された第１のインバータ回路と、入力端が前記第
１のインバータ回路の出力端に接続され、出力端が前記
第２ＭＯＳトランジスタのゲートに接続される第２のイ
ンバータ回路とを備え、前記第２の転送回路は、入力端
が前記第３ＭＯＳトランジスタと前記第２の負荷との接
続点に接続された第３のインバータ回路と、入力端が前
記第３のインバータ回路の出力端に接続され、出力端が
前記第４ＭＯＳトランジスタのゲートに接続された第４
のインバータ回路とを備えることを特徴とする半導体集
積回路。 - 【請求項３７】 第１の基準電位を発生する第１の基準
電位発生回路と、ゲートが前記第１の基準電位発生回路
の出力端に接続され、第１の端子が出力ノードに接続さ
れた第１導電型の第１ＭＯＳトランジスタと、第１の電
位供給源と前記第１ＭＯＳトランジスタの第２の端子と
の間に設けられた第１の負荷と、前記第１ＭＯＳトラン
ジスタと前記第１の負荷との接続点の論理状態を転送す
る第１の転送回路と、第１の端子が前記第１の電位供給
源に接続され、第２の端子が前記出力ノードに接続さ
れ、ゲートに前記第１の転送回路の出力が供給される第
２導電型の第２ＭＯＳトランジスタと、第２の基準電位
を発生する第２の基準電位発生回路と、ゲートが前記第
２の基準電位発生回路の出力端に接続され、第１の端子
が前記出力ノードに接続された第２導電型の第３ＭＯＳ
トランジスタと、第２の電位供給源と前記第３ＭＯＳト
ランジスタの第２の端子との間に設けられた第２の負荷
と、前記第３ＭＯＳトランジスタと前記第２の負荷との
接続点の論理状態を転送する第２の転送回路と、第１の
端子が前記第２の電位供給源に接続され、第２の端子が
前記出力ノードに接続され、ゲートに前記第２の転送回
路の出力が供給される第１導電型の第４ＭＯＳトランジ
スタとを具備し、前記出力ノードは、前記第１の電位供
給源の電位と前記第２の電位供給源の電位との間の中間
電位を出力し、前記第１の転送回路は、入力端が前記第
１ＭＯＳトランジスタと前記第１の負荷との前記接続点
に接続された第１のインバータ回路と、第１の入力端が
前記第１のインバータ回路の出力端に接続され、出力端
が前記第２ＭＯＳトランジスタのゲートに接続されたナ
ンド回路とを備え、前記第２の転送回路は、入力端が前
記第３ＭＯＳトランジスタと前記第２の負荷との接続点
に接続され、出力端が前記ナンド回路の第２の入力端に
接続された第２のインバータ回路と、第１の入力端が前
記第２のインバータ回路の出力端に接続され、第２の入
力端が前記第１のインバータ回路の出力端に接続され、
出力端が前記第４ＭＯＳトランジスタのゲートに接続さ
れたノア回路とを備えることを特徴とする半導体集積回
路。 - 【請求項３８】 第１の基準電位を発生する第１の基準
電位発生回路と、ゲートが前記第１の基準電位発生回路
の出力端に接続され、第１の端子が出力ノードに接続さ
れた第１導電型の第１ＭＯＳトランジスタと、第１の電
位供給源と前記第１ＭＯＳトランジスタの第２の端子と
の間に設けられた第１の負荷と、前記第１ＭＯＳトラン
ジスタと前記第１の負荷との接続点の論理状態を転送す
る第１の転送回路と、第１の端子が前記第１の電位供給
源に接続され、第２の端子が前記出力ノードに接続さ
れ、ゲートに前記第１の転送回路の出力が供給される第
２導電型の第２ＭＯＳトランジスタと、第２の基準電位
を発生する第２の基準電位発生回路と、ゲートが前記第
２の基準電位発生回路の出力端に接続され、第１の端子
が前記出力ノードに接続された第２導電型の第３ＭＯＳ
トランジスタと、第２の電位供給源と前記第３ＭＯＳト
ランジスタの第２の端子との間に設けられた第２の負荷
と、前記第３ＭＯＳトランジスタと前記第２の負荷との
接続点の論理状態を転送する第２の転送回路と、第１の
端子が前記第２の電位供給源に接続され、第２の端子が
前記出力ノードに接続され、ゲートに前記第２の転送回
路の出力が供給される第１導電型の第４ＭＯＳトランジ
スタとを具備し、前記出力ノードは、前記第１の電位供
給源の電位と前記第２の電位供給源の電位との間の中間
電位を出力し、前記第１の転送回路は、第１の入力端が
前記第１ＭＯＳトランジスタと前記第１の負荷との接続
点に接続されたノア回路と、入力端が前記ノア回路の出
力端に接続され、出力端が前記第２ＭＯＳトランジスタ
のゲートに接続された第１のインバータ回路とを備え、
前記第２の転送回路は、第１の入力端が前記第３ＭＯＳ
トランジスタと前記第２の負荷との前記接続点に接続さ
れ、第２の入力端が前記第１のインバータ回路の出力端
に接続されたナンド回路と、入力端が前記ナンド回路の
出力端に接続され、出力端が前記第４のＭＯＳトランジ
スタのゲート及び前記ノア回路の第２の入力端に接続さ
れた第２のインバータ回路とを備えることを特徴とする
半導体集積回路。 - 【請求項３９】 ダイナミック型メモリと、前記ダイナ
ミック型メモリのセルプレートに与える電位を発生する
セルプレート電位発生回路とを具備し、前記ダイナミッ
ク型メモリは、第１の端子がビット線に接続され、ゲー
トがワード線に接続されたセルトランジスタと、第１の
電極が前記セルトランジスタの第２の端子に接続された
キャパシタとを備え、前記セルプレート電位発生回路
は、基準電位を発生する基準電位発生回路と、ゲートが
前記基準電位発生回路の出力端に接続され、第１の端子
が出力ノードに接続された第１導電型の第１ＭＯＳトラ
ンジスタと、第１の電位供給源と前記第１ＭＯＳトラン
ジスタの第２の端子との間に設けられた第１の負荷と、
前記第１ＭＯＳトランジスタと前記第１の負荷との接続
点の論理状態を転送する転送回路と、第１の端子が前記
第１の電位供給源に接続され、第２の端子が前記出力ノ
ードに接続され、ゲートに前記転送回路の出力が供給さ
れる第２導電型の第２ＭＯＳトランジスタとを備え、前
記セルプレート電位発生回路の出力ノードは、前記キャ
パシタの第２の電極に接続されて前記第１の電位供給源
の電位に基づく中間電位を与え、前記転送回路は、入力
端が前記第１ＭＯＳトランジスタと前記第１の負荷との
接続点に接続された第１のインバータ回路と、入力端が
前記第１のインバータ回路の出力端に接続され、出力端
が前記第２ＭＯＳトランジスタのゲートに接続された第
２のインバータ回路とを備えることを特徴とする半導体
集積回路。 - 【請求項４０】 ダイナミック型メモリと、前記ダイナ
ミック型メモリのセルプレートに与える電位を発生する
セルプレート電位発生回路とを具備し、前記ダイナミッ
ク型メモリは、第１の端子がビット線に接続され、ゲー
トがワード線に接続されたセルトランジスタと、第１の
電極が前記セルトランジスタの第２の端子に接続された
キャパシタとを備え、前記セルプレート電位発生回路
は、第１の基準電位を発生する第１の基準電位発生回路
と、ゲートが前記第１の基準電位発生回路の出力端に接
続され、第１の端子が出力ノードに接続された第１導電
型の第１ＭＯＳトランジスタと、第１の電位供給源と前
記第１ＭＯＳトランジスタの第２の端子との間に設けら
れた第１の負荷と、前記第１ＭＯＳトランジスタと前記
第１の負荷手段との接続点の論理状態を転送する第１の
転送回路と、第１の端子が前記第１の電位供給源に接続
され、第２の端子が前記出力ノードに接続され、ゲート
に前記第１の転送回路の出力が供給される第２導電型の
第２ＭＯＳトランジスタと、第２の基準電位を発生する
第２の基準電位発生回路と、ゲートが前記第２の基準電
位発生回路の出力端に接続され、第１の端子が前記出力
ノードに接続された第２導電型の第３ＭＯＳトランジス
タと、第２の電位供給源と前記第３ＭＯＳトランジスタ
の第２の端子との間に設けられた第２の負荷と、前記第
３ＭＯＳトランジスタと前記第２の負荷との接続点の論
理状態を転送する第２の転送回路と、第１の端子が前記
第２の電位供給源に接続され、第２の端子が前記出力ノ
ードに接続され、ゲートに前記第２の転送回路の出力が
供給される第１導電型の第４ＭＯＳトランジスタとを備
え、前記セルプレート電位発生回路の出力ノードは、前
記キャパシタの第２の電極に接続されて前記第１の電位
供給源の電位と前記第２の電位供給源の電位との間の中
間電位を与え、前記第１の転送回路は、入力端が前記第
１ＭＯＳトランジスタと前記第１の負荷との接続点に接
続された第１のインバータ回路と、入力端が前記第１の
インバータ回路の出力端に接続され、出力端が前記第２
ＭＯＳトランジスタのゲートに接続された第２のインバ
ータ回路とを備え、前記第２の転送回路は、入力端が前
記第３ＭＯＳトランジスタと前記第２の負荷との前記接
続点に接続された第３のインバータ回路と、入力端が前
記第３のインバータ回路の出力端に接続され、出力端が
前記第４ＭＯＳトランジスタのゲートに接続された第４
のインバータ回路とを備えることを特徴とする半導体集
積回路。 - 【請求項４１】 ダイナミック型メモリと、前記ダイナ
ミック型メモリに与えるビット線プリチャージ電位を発
生するビット線プリチャージ電位発生回路とを具備し、
前記ダイナミック型メモリは、ビット線対と、ワード線
と、前記ビット線対とワード線とが結合されるダイナミ
ック型のメモリセルと、前記ビット線対の電位差を増幅
するセンスアンプと、前記ビット線対をイコライズする
イコライズ回路とを備え、前記ビット線プリチャージ電
位発生回路は、基準電位を発生する基準電位発生回路
と、ゲートが前記基準電位発生回路の出力端に接続さ
れ、第１の端子が出力ノードに接続された第１導電型の
第１ＭＯＳトランジスタと、第１の電位供給源と前記第
１ＭＯＳトランジスタの第２の端子との間に設けられた
第１の負荷と、前記第１ＭＯＳトランジスタと前記第１
の負荷との接続点の論理状態を転送する転送回路と、第
１の端子が前記第１の電位供給源に接続され、第２の端
子が前記出力ノードに接続され、ゲートに前記転送回路
の出力が供給される第２導電型の第２ＭＯＳトランジス
タとを備え、前記ビット線プリチャージ電位発生回路の
出力ノードは、前記イコライズ回路に接続されて、前記
第１の電位供給源の電位に基づく中間電位を前記イコラ
イズ回路に与え、前記転送回路は、入力端が前記第１Ｍ
ＯＳトランジスタと前記第１の負荷との接続点に接続さ
れた第１のインバータ回路と、入力端が前記第１のイン
バータ回路の出力端に接続され、出力端が前記第２ＭＯ
Ｓトランジスタのゲートに接続された第２のインバータ
回路とを備えることを特徴とする半導体集積回路。 - 【請求項４２】 ダイナミック型メモリと、前記ダイナ
ミック型メモリに与えるビット線プリチャージ電位を発
生するビット線プリチャージ電位発生回路とを具備し、
前記ダイナミック型メモリは、ビット線対と、ワード線
と、前記ビット線対とワード線とが結合されるダイナミ
ック型のメモリセルと、前記ビット線対の電位差を増幅
するセンスアンプと、前記ビット線対をイコライズする
イコライズ回路とを備え、前記ビット線プリチャージ電
位発生回路は、第１の基準電位を発生する第１の基準電
位発生回路と、ゲートが前記第１の基準電位発生回路の
出力端に接続され、第１の端子が出力ノードに接続され
た第１導電型の第１ＭＯＳトランジスタと、第１の電位
供給源と前記第１ＭＯＳトランジスタの第２の端子との
間に設けられた第１の負荷と、前記第１ＭＯＳトランジ
スタと前記第１の負荷との接続点の論理状態を転送する
第１の転送回路と、第１の端子が前記第１の電位供給源
に接続され、第２の端子が前記出力ノードに接続され、
ゲートに前記第１の転送回路の出力が供給される第２導
電型の第２ＭＯＳトランジスタと、第２の基準電位を発
生する第２の基準電位発生回路と、ゲートが前記第２の
基準電位発生回路の出力端に接続され、第１の端子が前
記出力ノードに接続された第２導電型の第３ＭＯＳトラ
ンジスタと、第２の電位供給源と前記第３ＭＯＳトラン
ジスタの第２の端子との間に設けられた第２の負荷と、
前記第３ＭＯＳトランジスタと前記第２の負荷との接続
点の論理状態を転送する第２の転送回路と、第１の端子
が前記第２の電位供給源に接続され、第２の端子が前記
出力ノードに接続され、ゲートに前記第２の転送回路の
出力が供給される第１導電型の第４ＭＯＳトランジスタ
とを備え、前記ビット線プリチャージ電位発生回路の出
力ノードは、前記イコライズ回路に接続されて前記第１
の電位供給源の電位と前記第２の電位供給源の電位との
間の中間電位を前記イコライズ回路に与え、前記第１の
転送回路は、入力端が前記第１ＭＯＳトランジスタと前
記第１の負荷との前記接続点に接続された第１のインバ
ータ回路と、入力端が前記第１のインバータ回路の出力
端に接続され、出力端が前記第２ＭＯＳトランジスタの
ゲートに接続された第２のインバータ回路とを備え、前
記第２の転送回路は、入力端が前記第３ＭＯＳトランジ
スタと前記第２の負荷との前記接続点に接続された第３
のインバータ回路と、入力端が前記第３のインバータ回
路の出力端に接続され、出力端が前記第４ＭＯＳトラン
ジスタのゲートに接続された第４のインバータ回路とを
備えることを特徴とする半導体集積回路。
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