KR100504555B1 - Ｓｒａｍ의 셀 레이소에 따라 전압레벨을 제어하는부트스트랩 회로 - Google Patents

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Abstract

본 발명은 어느 특정한 조건, 전원전압 및 온도에서도 SRAM 셀의 데이터가 정확히 리드/라이트 될 수 있는 SRAM의 셀 레이소에 따라 전압레벨을 제어하는 부트스트랩 회로를 제공하기 위한 것으로서, SRAM 셀의 엑세스 트랜지스터의 전류에 대한 드라이브 트랜지스터의 전류 비율로 정의되는 셀레이소를 검출하는 셀레이소 검출부와, 상기 셀 레이소 검출부의 출력에 따라 워드라인의 전압 레벨을 조절하는 부트스트랩 레벨 조절부를 구비하는 SRAM의 셀 레이소에 따라 전압 레벨을 제어하는 부트스트랩 회로를 특징으로 한다.

Description

ＳＲＡＭ의 셀 레이소에 따라 전압레벨을 제어하는 부트스트랩 회로{Bootstrap circuit for controlling voltage level thereof acording to cell ratio of SRAM}
본 발명은 메모리 반도체 디바이스에서 셀 레이소 변화에 따라 상응하는 출력을 조절하여 발생하는 SRAM의 셀 레이소에 따른 전압레벨을 제어하는 부트스트랩(Boot Strap) 회로에 관한 것이다.
전력소모 감소 및 노이즈의 경감등의 이유로 저전력 SRAM은 사용상에 있어서 매우 큰 잇점이 있다.
그러나 공정상에 있어서 환경 및 공정변수에 따라 SRAM 셀의 안정도가 낮아지는 경우가 발생하게 된다.
이러한 경우 저전압에서의 셀 안정도를 개선하기 위해 부트스트랩 회로가 도입되어 낮은 전원전압에서 탁월한 동작 성능을 보여주고 있다.
그러나 SRAM 셀의 엑세스 트랜지스터의 동작전류를 높이게 되어 드라이브 트랜지스터 전류/엑세스 트랜지스터 전류로 정의되는 셀 레이소(Cell Ratio)를 나쁘게하여 실험에 의하여 셀 레이소가 3이하일 때 고장이 발생된다.
셀 레이소가 충분한 마진을 확보한 경우에는 부트스트랩 회로의 사용으로 셀 레이소의 저하가 되어도 읽기/쓰기의 동작을 반복함에 있어서는 큰 문제점이 없다.
그러나 셀 레이소가 3이하인 경우를 살펴보면 드라이브 트랜지스터의 전류가 엑세스 트랜지스터의 전류의 3배를 넘지 못하게 되고, 이러한 경우에 부트스트랩 회로를 사용하게 되면 더욱더 엑세스 트랜지스터의 전류를 더욱 많게 흐르게 되어 셀 레이소가 더욱 나빠진다.
종래의 예를 들면, 도 1에 도시된 바와같이 하이로드 레지스터(High Load Resistor : HLR) 타입의 SRAM 셀(TFT 타입포함)에서, Node 1에 하이, Node 2에 로우레벨이 래치되어 있는 경우, 워드라인(WL)에 신호가 인에이블 되면, 비트라인(BIT)과 비트바라인(BITB)에 PMOS(P1,P2)에 의해 프리차지되었던 Vcc레벨이 Node2를 통하여 셀로 흐르게 된다.
이때 엑세스 트랜지스터(N2)의 전류가 너무크면 드라이브 트랜지스터(N4)가 충분히 GND로 빼주지 못하므로 Node2의 로우레벨이 손상되고 이로인해 Node1에 연결된 드라이브 트랜지스터(N3)를 충분히 턴오프시키지 못하게 되어 Node1의 하이레벨을 유지시키지 못하게 된다.
이는 또 다시 Node 2의 드라이브 트랜지스터(N4)에 영향을 주며 계속적인 반복동작으로 결국에는 SRAM셀의 데이터가 역전되어 전혀 다른 데이터 값을 가지게 된다.
이러한 취약한 셀의 경우는 일반적인 동작에서 나타나는 것이 아니라 특정한 조건, 특정한 Vcc, 특정한 온도상에서만 국부적으로 나타나게 되므로 불량자체를 선별하는데는 많은 시간과 노력이 소모된다는 문제점이 있었다.
따라서 본 발명은 이와같은 종래 기술의 문제점을 감안하여 발명한 것으로, 어느 특정한 조건, 전원전압 및 온도에서도 SRAM 셀의 데이터가 정확히 리드/라이트 될 수 있는 SRAM의 셀 레이소에 따라 전압레벨을 제어하는 부트스트랩 회로를 제공하기 위한 것이다.
이와같은 목적을 달성하기 위한 본 발명의 SRAM 셀의 셀레이소에 따라 전압레벨을 제어하는 부트스트랩 회로는 SRAM셀의 엑세스 트랜지스터의 전류에 대한 드라이브 트랜지스터의 전류 비율로 정의되는 셀레이소를 검출하는 셀레이소 검출부와, 상기 셀 레이소 검출부의 출력에 따라 워드라인의 전압레벨을 조절하는 부트스트랩 레벨 조절부를 구비하여 구성하는데 그 특징이 있다.
이하 첨부도면에 근거하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 한 구성부인 셀 레이소 검출부를 나타낸 회로도이고, 도 3은 상기 셀 레이소 검출부의 출력에 의해 전압레벨이 조절되는 부트스트랩 레벨 조절부를 나타낸 회로도이다.
본 발명의 셀 레이소 검출부(A)는 SRAM셀의 드라이브 트랜지스터와 동일구조 및 크기를 가지는 하나의 NMOS 트랜지스터(N7)로 형성된 일측 구동부와 SRAM 셀의 엑세스 트랜지스터와 동일 구조 및 크기를 가지는 병렬 접속의 3개의 NMOS 트랜지스터(N8,N9,N10)로 형성된 타측 구동부를 구비하며, 2개의 PMOS 트랜지스터(P6,P7)로 액티브 로드를 형성하고 2개의 NMOS 트랜지스터(N11,N12)로 정전류 회로를 형성하는 PMOS 타입 커렌트 미러 차동 전류 증폭부(10)와, 상기 PMOS 타입 커렌트 미러 차동증폭부(10)의 안정된 동작점을 조절하여 매칭시키기 위한 바이어스 전압 발생부(11)와, 상기 PMOS타입 커렌트 미러 차동 증폭부(10)의 출력을 소정시간 지연시켜 안정된 상태에서 출력하도록 출력(VCR)을 발생하는 출력부(12)로 구성되어 있다.
그리고 상기 바이어스 전압 발생부(11)는 게이트가 접지에 연결되고 한 드레인이 전원(Vcc)에 연결되는 직렬접속의 PMOS 트랜지스터(P3,P4)와, 상기 PMOS 트랜지스터(P4)의 소오스에 일단이 접속되고 게이트는 제어신호가 인가되고 NMOS 트랜지스터(N5)와 이 NMOS 트랜지스터(N5)의 소오스에 드레인이 연결되고 게이트는 전원에 소오스는 접지 전위에 접속되는 NMOS 트랜지스터(N6)로 구성되어 있으며, 상기 PMOS 트랜지스터(P3,P4) 및 NMOS 트랜지스터(N5,N6)의 크기를 조절하고 게이트에 연결되는 전압에 따라 상기 PMOS 타입 커렌트 미러 차등 증폭부(10)의 바이어스 전압이 매칭되도록 조절하도록 구성되어 있다.
상기 출력부(12)는 상기 PMOS 타입 커렌트 미러 차동 증폭부(10)의 출력을 지연시키도록 3개의 직렬 접속되는 인버터(INV1~INV3)와 상기 바이어스 전압 발생부(11) 및 상기 차동증폭부(10)의 정전류원에 인가되는 제어신호와 상기 인버터(INV1~INV3)출력을 논리적하여 출력하는 NAND 게이트(NAND1)로 구성되어 있다.
한편, 본 발명의 부트스트랩 레벨 조절부(B)는, 워드라인 구동 펄스(PWL)를 한 입력으로 하는 입력부(13)와, 상기 입력부(13)의 출력을 지연시키는 지연부(14)와, 상기 워드라인 구동펄스(PWL)와 상기 셀레이소 검출부(A)의 출력(VCR)에 따라 전하를 충전하여 소정전압을 발생하는 차지 펌핑부(15)와, 상기 차지 펌핑부(15)로의 Vcc전원 공급을 제어하는 Vcc 전원공급 제어부(16)로 구성되어 있다.
그리고 상기 입력부(13)는 워드라인 구동펄스(PWL)를 한 입력으로 하여 논리적하는 NAND 게이트(NAND2)와 상기 NAND 게이트(NAND2)의 출력을 반전시키는 인버터(INV4)로 구성되어 있고, 상기 펄스 지연부(14)는 상기 인버터(INV4)의 출력을 소정시간 지연시키도록 2개의 인버터(INV5,INV6)로 구성되어 있으며, 상기 차지 펌핑부(15)는 상기 펄스 지연부(14)의 출력을 순차적으로 반전시키는 인버터(INV7,INV8)와 상기 인버터(INV8)와 상기 인버터(INV4)의 출력을 각각 한 입력으로 하여 논리적하는 NAND 게이트(NAND3)와 상기 NAND 게이트(NAND3)의 출력을 순차 반전시키는 인버터(INV9~INV11)와 상기 워드라인 구동펄스(PWL)의 제어로만 전하를 충전하여 소정전압을 발생하는 커패시터(CAP1)와, 상기 NAND 게이트(NAND3)의 출력과 상기 셀 레이소 검출부의 출력(VCR)을 각각 한 입력으로 하는 NAND 게이트(NAND4)와 이 NAND 게이트(NAND4)의 출력을 순차 반전시키는 인버터(INV12,INV13)와 상기 셀 레이소 검출부의 출력(VCR)이 소정 레벨 이상일때(하이레벨)만 전하를 충전하여 소정전압을 발생하는 커패시터(CAP2)로 구성되어 있다.
또한 Vcc 전원공급 제어부(16)는 상기 인버터(INV7)의 출력에 의해 제어되는 NMOS 트랜지스터(N13)와 PMOS 트랜지스터(P8) 그리고 이들 트랜지스터(N13,P8)에 제어되어 Vcc 전원을 상기 차지펌핑부(15)에 제공하는 PMOS 트랜지스터(P9)로 구성되어 있다.
이와같이 구성된 본 발명에 의한 장치의 동작에 대하여 설명한다.
먼저, 셀 레이소 검출부(A)는 도 2에 도시된 바와같이 스탠바이 상태에서 전류를 제하기 위한 칩 선택 신호인 제어신호(CS)가 하이레벨로 인가되면 바이어스 전압 발생부(11)의 PMOS트랜지스터는 모두 턴온되어 일반적으로 Vcc/2의 전압이 출력되어 PMOS 타입 커렌트 미러 차동증폭부(10)의 NMOS 트랜지스터 (N7~N10)에 인가되어 이들을 턴온시킨다.
그리고 정전류원의 NMOS 트랜지스터(N12)는 제어신호(CS)에 의해 턴온되어 있으므로 상기 구동용의 NMOS 트랜지스터(N7~N10)의 턴온에 의해 액티브 로드용의 PMOS 트랜지스터(P6,P7) 역시 턴온된다.
따라서 셀 레이소가 3이상으로 되어 상기 NMOS 트랜지스터(N7)에 흐르는 전류가 3개의 NMOS 트랜지스터(N8~N10)에 흐르는 전류합보다 크면 노드(NODE 1)의 하이레벨로 되어 NAND 게이트(NAND1)로부터 출력되는 신호(VCR)는 하이레벨로 되며, 후술하는 바와같이 도 3에 도시된 부트스트랩 레벨 조절부(13)의 차지 펌핑부(15)의 NAND 게이트(NAND2)를 인에이블시켜 차지 펌핑부(15)의 커패시터(CAP2)를 충전시킴과 동시에 커패시터(CAP1)도 충전되어 출력이 Vcc + Higher ΔV로 되게한다.
그러나 상기 셀 레이소가 3이하인 경우에는 NMOS 트랜지스터(N7)의 전류가 3개의 NMOS 트랜지스터(N8~N10)의 전류합보다 작게 되므로 노드(NODE1)는 로우레벨로 되고, 결국 NAND 게이트(NAND1)의 출력(VCR)이 로우레벨이 되어, 상기 차지 펌핑부(15)의 NAND 게이터(NAND2)를 디스에이블시켜 상기 차지펌핑부(15)의 커패시터(CAP2)가 충전되지 않고 커패시터(CAP1)에만 충전되어 부트스트랩 레벨 조절부(B)의 출력이 Vcc + Lower ΔV로 되어 워드라인의 구동전압이 낮아지므로 엑세스 트랜지스터(N2)의 전류를 감소시키고, 이에 반면에 셀 레이소가 3.0이상인 경우에는 상기 워드라인의 구동전압이 Vcc + Higher ΔV로되어 증가되므로 엑세스 트랜지스터(N2)의 전류를 증가시켜 어떤 환경하에서도 오류없이 데이터를 읽기/쓰기를 행할 수 있다.
한편 상기 부트스트랩 레벨 제어부(B)는 상술한 바와같이 셀 레이소가 3이하일때에는 VCR의 레벨이 로우가 되어 커패시터(CAP2)는 동작을 하지 않으므로 커패시터(CAP1)에 의해 Vcc + Lower ΔV가 출력된다.
즉, 워드라인 구동펄스(PWL)의 입력신호는 High 펄스이며, 정상(NORMAL)상태에서는 로우레벨이다.
따라서 워드라인 구동펄스(PWL)가 로우레벨이 되면 NAND 게이트(NAND2)의 출력이 하이레벨로 되고 인버터(INV4)가 로우레벨이 되므로 결국 차지 펌핑부(15)의 인버터(INV7)의 출력은 하이레벨이 된다.
이것에 의해 Vcc전원공급 제어부(11)의 NMOS 트랜지스터(N13)가 턴온되고 PMOS 트랜지스터(P9)가 턴온되므로 커패시터(CAP1)의 플러스노드(Plus Node)에 Vcc 레벨이 가해지고 커패시터(CAP1)의 마이너스 노드(Minus Node)에는 로우레벨이 가해져서 커패시터(CAP1)는 전하를 충전하게되고 부트스트랩 레벨 제어부의 출력은 Vcc 레벨이 된다.
또한 워드라인 구동펄스(PWL)가 하이레벨의 펄스로되면, 펄스지연부(14)를 거쳐 지연된 신호와 지연되지 않는 신호가 NAND 게이트(NAND3)에서 논리적되어 출력은 워드라인 구동 펄스와 끝나는 시간은 동일하지만 시작되는 시간이 펄스지연부(14)의 지연시간만큼 지연된다.
이 지연된 펄스는 3개의 인버터(INV9~INV11)를 거쳐 워드라인 구동펄스(PWL)와 동일한 위상을 갖는 신호가 커패시터(CAP1)의 마이너스 노드(Minus Node)에 가해지고 인버터(INV7)의 출력은 하이펄스의 워드라인 구동펄스(PWL)와 반대 위상을 갖는 로우 펄스가 되고 이 로우 펄스가 Vcc 전원 공급 제어부(16)의 NMOS 트랜지스터(N13)와 PMOS 트랜지스터(P9)의 게이트에 인가되어 이 로우펄스 구간동안 NMOS 트랜지스터(N13)는 턴 오프되고 PMOS 트랜지스터(P8)는 턴온된다. 이것에 의해 PMOS 트랜지스터(P9)가 턴오프되어 상기 커패시터(CAP1)의 플러스 노드로의 Vcc 전원 공급이 차단된다.
이것에 의해 커패시터(CAP1)에는 전하가 충전되어 있고, 커패시터(CAP1)의 마이너스 노드에 공급된 상기 지연 펄스에 의해 커패시터(CAP1)의 플러스 노드에는 차지 펌프가 되어 Vcc 레벨보다 기충전된 전하가 커패시터(CAP1)와 워드라인에 분포된 성분과 전하가 분담되어 ΔV만큼 상승하게 된다.
그러나 VCR의 출력이 하이레벨(셀 레이소가 3이상)에서는 커패시터(CAP1,CAP2) 모두가 동작하므로 워드라인 구동펄스(PWL)에 의해 동작이 될 때, 워드라인 커패시턴스(CWL)와의 비가 워드라인의 커패시턴스(CWL) + 커패시터(CAP)의 커패시턴스에서 워드라인 커패시턴스(CWL) + 커패시터(CAP1)의 커패시턴스 + 커패시터(CAP2)의 커패시턴스로 증가하게 되어 펌핑되는 전압이 그만큼 더 증가하게 되므로 VCR 출력이 하이레벨일 경우에는 최종 워드라인에 공급되는 전압레벨은 Vcc + Higher ΔV로 되고 VCR 출력이 로우레벨인 경우에는 최종 워드라인에 공급되는 전압 레벨이 Vcc + Lower ΔV로 된다.
이상과 같이 본 발명은 SRAM셀의 레이소를 검출하고 이 검출된 신호로 부트스트랩 레벨 조절부의 차지펌핑의 구동을 제어하여 셀 레이소가 3.0이하인 경우에는 워드라인에 공급되는 부트스트랩 레벨 조절부의 출력을 낮추어서 SRAM 셀의 엑세스 트랜지스터의 전류를 감소시키고 셀 레이소가 3.0이상인 경우에는 워드라인에 공급되는 부트스트랩 레벨 조절부의 출력을 증가시켜서 SRAM 셀의 엑세스 트랜지스터의 전류를 증가시키게 되므로 특정한 환경이나 조건하에서도 셀에 저장된 데이터를 정확하게 판독할 수 있다는 효과가 있다.
도 1은 종래의 SRAM셀의 구조를 나타낸 도면
도 2는 본 발명에 의한 셀 레이소 검출부를 나타낸 회로도
도 3은 본 발명에 의한 부트스트랩 레벨 조절부를 나타낸 회로도이다.
주요 도면 부호의 부호 설명
10 : 커렌트 미러 차동전류증폭부 11 : 바이어스전압 발생부
12 : 출력부 13 : 입력부
14 : 펄스지연부 15 : 차지펌핑부
16 : Vcc 전원공급제어부 NAND1~NAND6 : NAND 게이트
INV1~INV13 : 인버터 P1~P9 : PMOS
N1~N13 : NMOS

Claims (8)

  1. SRAM 셀의 드라이브 트랜지스터와 동일구조 및 크기를 가지는 트랜지스터로 형성되는 일측 구동부와 상기 SRAM 셀의 엑세스 트랜지스터와 동일구조 및 크기를 가지는 병렬 접속의 복수개 트랜지스터로 형성되는 타측 구동부를 가지는 커런트 미러 차동 증폭부와 커런트 미러 차동증폭부에 안정된 동작점을 조절하여 매칭시키기 위한 바이어스 전압 발생수단과 상기 커런트 미러 차동 증폭부의 출력을 소정시간 지연시켜 안정된 상태에서 출력하는 출력부를 포함하여 구성되어 SRAM 셀의 엑세스 트랜지스터의 전류에 대한 드라이브 트랜지스터의 전류 비율로 정의되는 셀 레이서를 검출하는 셀 레이소 검출부와,
    워드라인인 구동펄스를 한 입력으로 하는 입력부와, 상기 입력부의 출력을 지연하는 지연부와, 상기 워드라인 구동펄스 및 상기 셀 레이소 검출부의 출력에 따라 전하를 충전하여 소정 전압을 발생하는 차지 펌핑부와, 상기 차지 펌핑부로의 전원 공급을 제어하는 전원 공급 제어부로 구성되어 상기 셀 레이소 검출부의 출력에 따라 워드라인의 전압 레벨을 조절하는 부트스트랩 레벨 조절부를 구비함을 특징으로 하는 SRAM의 셀 레이소에 따라 전압 레벨을 제어하는 부트스트랩 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 커렌트 미러 차동증폭부는 PMOS형 또는 NMOS형의 어느 하나의 방식으로 구성됨을 특징으로 하는 SRAM의 셀 레이소에 따라 전압 레벨을 제어하는 부트스트랩 회로.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 차지 펌핑부는 상기 워드라인 구동펄스에 의해 작동되는 충전부와, 상기 셀 레이소 검출부의 출력에 의해 작동되는 충전부로 구성됨을 특징으로 하는 SRAM의 셀 레이소에 따라 전압 레벨을 제어하는 부트스트랩 회로.
  8. 제 1 항에 있어서,
    상기 병렬접속이 복수개의 트랜지스터는 3개임을 특징으로 하는 SRAM의 셀 레이소에 따라 전압레벨을 제어하는 부트스트랩 회로.
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