JP2000260186A - 半導体スタティックメモリ - Google Patents
半導体スタティックメモリInfo
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Abstract
(57)【要約】
【課題】 製造ばらつきに基づくセルレシオの誤差を補
償し、データ保持動作が安定で書込み動作及びリカバリ
ー動作が早いＳＲＡＭを提供する。 【解決手段】 ＳＲＡＭは、メモリセルのトランスファ
トランジスタ及びドライバトランジスタと夫々同型式、
同サイズの第１トランジスタ及び第２トランジスタの直
列ノードからワード線ドライバの電源を供給する。ワー
ド線電位によってセルレシオを適正値に維持することで
トランスファトランジスタのオフ電流によるドライバト
ランジスタへの保持動作が安定になる。書込み動作及び
リカバリー動作は、ライトアンプ２５がデジット線Ｄと
ＤＢ間の電位差をＶＣＣより高いＶＢＢにすることで、
動作速度を早くする。
償し、データ保持動作が安定で書込み動作及びリカバリ
ー動作が早いＳＲＡＭを提供する。 【解決手段】 ＳＲＡＭは、メモリセルのトランスファ
トランジスタ及びドライバトランジスタと夫々同型式、
同サイズの第１トランジスタ及び第２トランジスタの直
列ノードからワード線ドライバの電源を供給する。ワー
ド線電位によってセルレシオを適正値に維持することで
トランスファトランジスタのオフ電流によるドライバト
ランジスタへの保持動作が安定になる。書込み動作及び
リカバリー動作は、ライトアンプ２５がデジット線Ｄと
ＤＢ間の電位差をＶＣＣより高いＶＢＢにすることで、
動作速度を早くする。
Description
【０００１】
【発明の属する技術分野】本発明は、４素子のメモリセ
ルを用いたスタティックＲＡＭ（ＳＲＡＭ）に係り、よ
り詳細には、ＳＲＡＭにおいて高速動作や安定動作を得
るための構造に関するものである。
ルを用いたスタティックＲＡＭ（ＳＲＡＭ）に係り、よ
り詳細には、ＳＲＡＭにおいて高速動作や安定動作を得
るための構造に関するものである。
【０００２】
【従来の技術】半導体メモリでは、特に高速化が要求さ
れる領域には、従来からＳＲＡＭが使用されて来た。近
年の半導体装置の高集積化や低消費電力化に対応するた
め、４素子によるＣＭＯＳ構造のメモリセルを用いたＳ
ＲＡＭが使用されている。
れる領域には、従来からＳＲＡＭが使用されて来た。近
年の半導体装置の高集積化や低消費電力化に対応するた
め、４素子によるＣＭＯＳ構造のメモリセルを用いたＳ
ＲＡＭが使用されている。
【０００３】特開平６−１０４４０５号公報には、４素
子のＣＭＯＳ構造を有するメモリセルに関する技術が記
載されている。図８は、該公報に記載の４素子によるＣ
ＭＯＳ構造のメモリセルの回路図である。メモリセル
は、１対のトランスファ用Ｐ型ＭＯＳＦＥＴ（以下、ト
ランジスタと呼ぶ）Ｍｔ１、Ｍｔ２と、１対のドライバ
用Ｎ型トランジスタＭｄ１、Ｍｄ２とで構成される。
子のＣＭＯＳ構造を有するメモリセルに関する技術が記
載されている。図８は、該公報に記載の４素子によるＣ
ＭＯＳ構造のメモリセルの回路図である。メモリセル
は、１対のトランスファ用Ｐ型ＭＯＳＦＥＴ（以下、ト
ランジスタと呼ぶ）Ｍｔ１、Ｍｔ２と、１対のドライバ
用Ｎ型トランジスタＭｄ１、Ｍｄ２とで構成される。
【０００４】記憶ノードＰ１は、トランスファトランジ
スタＭｔ１を介してデジット線Ｄに、ドライバトランジ
スタＭｄ１を介して接地ＧＮＤに、また、直接にドライ
バトランジスタＭｄ２のゲートに夫々接続する。記憶ノ
ードＰ２は、トランスファトランジスタＭｔ２を介して
デジット線ＤＢに、ドライバトランジスタＭｄ２を介し
てＧＮＤに、また、直接にドライバトランジスタＭｄ１
のゲートに夫々接続する。ワード線ＷＬは、トランスフ
ァトランジスタＭｔ１、Ｍｔ２のゲートに接続する。
スタＭｔ１を介してデジット線Ｄに、ドライバトランジ
スタＭｄ１を介して接地ＧＮＤに、また、直接にドライ
バトランジスタＭｄ２のゲートに夫々接続する。記憶ノ
ードＰ２は、トランスファトランジスタＭｔ２を介して
デジット線ＤＢに、ドライバトランジスタＭｄ２を介し
てＧＮＤに、また、直接にドライバトランジスタＭｄ１
のゲートに夫々接続する。ワード線ＷＬは、トランスフ
ァトランジスタＭｔ１、Ｍｔ２のゲートに接続する。
【０００５】書込みの場合には、ワード線ＷＬをＬレベ
ルにして、トランスファトランジスタＭｔ１、Ｍｔ２を
オンにし、書込みデータに対応した、デジット線ＤとＤ
Ｂとの間の電位差で、ドライバトランジスタＭｄ１及び
Ｍｄ２の一方をオンに、他方をオフにする。
ルにして、トランスファトランジスタＭｔ１、Ｍｔ２を
オンにし、書込みデータに対応した、デジット線ＤとＤ
Ｂとの間の電位差で、ドライバトランジスタＭｄ１及び
Ｍｄ２の一方をオンに、他方をオフにする。
【０００６】読出しの場合には、ワード線ＷＬをＬレベ
ルにして、トランスファトランジスタＭｔ１、Ｍｔ２を
オンにし、ドライバトランジスタＭｄ１、Ｍｄ２が保持
するデータに対応してデジット線ＤとＤＢとこの間に出
力される電位差を検出する。
ルにして、トランスファトランジスタＭｔ１、Ｍｔ２を
オンにし、ドライバトランジスタＭｄ１、Ｍｄ２が保持
するデータに対応してデジット線ＤとＤＢとこの間に出
力される電位差を検出する。
【０００７】データ保持の場合、トランスファトランジ
スタＭｔ１、Ｍｔ２をオフにし、デジット線Ｄ及びＤＢ
を通常電源ＶＣＣに接続して、トランジスタＭｔ１、Ｍ
ｔ２のサブスレッショルドリークによる負荷抵抗でドラ
イバトランジスタＭｄ１、Ｍｄ２をプリチャージする。
スタＭｔ１、Ｍｔ２をオフにし、デジット線Ｄ及びＤＢ
を通常電源ＶＣＣに接続して、トランジスタＭｔ１、Ｍ
ｔ２のサブスレッショルドリークによる負荷抵抗でドラ
イバトランジスタＭｄ１、Ｍｄ２をプリチャージする。
【０００８】上記公報のＳＲＡＭでは、トランスファト
ランジスタＭｔ１、Ｍｔ２にＰ型ＭＯＳＦＥＴを用いる
ことで、書込み後のドライバ用Ｎ型ＭＯＳＦＥＴのＨレ
ベル側のノードはＶＣＣに達するため、低電圧動作が可
能となる。また、負荷抵抗を兼用するトランスファトラ
ンジスタをドライバトランジスタの上に形成すること
で、回路パターンの面積を減少させている。
ランジスタＭｔ１、Ｍｔ２にＰ型ＭＯＳＦＥＴを用いる
ことで、書込み後のドライバ用Ｎ型ＭＯＳＦＥＴのＨレ
ベル側のノードはＶＣＣに達するため、低電圧動作が可
能となる。また、負荷抵抗を兼用するトランスファトラ
ンジスタをドライバトランジスタの上に形成すること
で、回路パターンの面積を減少させている。
【０００９】
【発明が解決しようとする課題】上記公報に記載の技術
は、メモリセルの回路パターン面積を小さくすることに
は有効であるが、以下のような問題があった。
は、メモリセルの回路パターン面積を小さくすることに
は有効であるが、以下のような問題があった。
【００１０】まず、トランスファトランジスタＭｔ１、
Ｍｔ２は、データ保持の場合には、ドライバトランジス
タＭｄ１、Ｍｄ２が記憶を保持するためのオフリーク電
流を供給し、読出しの場合には、一方がオンとなるドラ
イバトランジスタのソース・ドレイン間電圧を０．３ｖ
以下に保つオン電流を供給する必要がある。従って、４
素子メモリセルのトランスファトランジスタとドライバ
トランジスタのオフ抵抗とオン抵抗の比（以下、セルレ
シオと呼ぶ）を最適値にすることが重要である。しか
し、トランスファ用とドライバ用の各トランジスタは、
製造に基づく抵抗特性の誤差が独立にばらつくため、製
造上の対策のみではセルレシオを最適にすることは困難
である。
Ｍｔ２は、データ保持の場合には、ドライバトランジス
タＭｄ１、Ｍｄ２が記憶を保持するためのオフリーク電
流を供給し、読出しの場合には、一方がオンとなるドラ
イバトランジスタのソース・ドレイン間電圧を０．３ｖ
以下に保つオン電流を供給する必要がある。従って、４
素子メモリセルのトランスファトランジスタとドライバ
トランジスタのオフ抵抗とオン抵抗の比（以下、セルレ
シオと呼ぶ）を最適値にすることが重要である。しか
し、トランスファ用とドライバ用の各トランジスタは、
製造に基づく抵抗特性の誤差が独立にばらつくため、製
造上の対策のみではセルレシオを最適にすることは困難
である。
【００１１】また、記憶ノードＰ１又はＰ２の何れか一
方がトランスファトランジスタＭｔ１、Ｍｔ２を介し
て、ＶＣＣレベルからＧＮＤレベルに反転する書込み動
作時に、ゲート電圧のしきい値付近である約１ｖでトラ
ンスファトランジスタのオン抵抗が増え、動作速度が遅
くなる問題がある。
方がトランスファトランジスタＭｔ１、Ｍｔ２を介し
て、ＶＣＣレベルからＧＮＤレベルに反転する書込み動
作時に、ゲート電圧のしきい値付近である約１ｖでトラ
ンスファトランジスタのオン抵抗が増え、動作速度が遅
くなる問題がある。
【００１２】更に、書込み動作直後にデジット線Ｄ及び
ＤＢをＶＣＣに接続して、次の読出しサイクルに備える
リカバリー動作が長いという問題がある。この場合、Ｐ
型ＭＯＳＦＥＴはＮ型ＭＯＳＦＥＴより電流能力が低い
ので、リカバリー動作を短縮するには、トランジスタ・
サイズを大きくする必要がある。このため、メモリセル
面積の縮小に伴ってデジット線間も近づくので、デジッ
ト線間容量が増加する。
ＤＢをＶＣＣに接続して、次の読出しサイクルに備える
リカバリー動作が長いという問題がある。この場合、Ｐ
型ＭＯＳＦＥＴはＮ型ＭＯＳＦＥＴより電流能力が低い
ので、リカバリー動作を短縮するには、トランジスタ・
サイズを大きくする必要がある。このため、メモリセル
面積の縮小に伴ってデジット線間も近づくので、デジッ
ト線間容量が増加する。
【００１３】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、製造
ばらつきによるセルレシオの誤差を補償し、高速動作が
可能な半導体スタティックメモリを提供することを目的
とする。
する問題点を解決するためになされたものであり、製造
ばらつきによるセルレシオの誤差を補償し、高速動作が
可能な半導体スタティックメモリを提供することを目的
とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体スタティックメモリは、夫々が一対
のＰチャネル型トランスファトランジスタ及び一対のＮ
チャネル型ドライバトランジスタを有し、前記一対のト
ランスファトランジスタを介して列方向に延びる一対の
デジット線に接続される複数のメモリセルと、行方向に
配列されるメモリセルの前記一対のトランスファトラン
ジスタを駆動するワード線に信号電圧を供給するワード
線ドライバとを備え、前記デジット線から流れる前記一
対のトランスファトランジスタのオフ電流によって前記
メモリセルの一対の記憶ノードの電位を保持する型式の
半導体メモリ装置において、前記トランスファトランジ
スタ及び前記ドライバトランジスタと夫々、同じ導電型
で同じトランジスタ特性を有する第１トランジスタ及び
第２トランジスタが電源ライン間に相互に直列に接続さ
れた直列回路を有する基準電圧発生回路を備え、該基準
電圧発生回路は、前記直列回路の直列接続ノードによっ
て、前記トランスファトランジスタと前記ドライバトラ
ンジスタとの間のセルレシオを定めることを特徴とす
る。
め、本発明の半導体スタティックメモリは、夫々が一対
のＰチャネル型トランスファトランジスタ及び一対のＮ
チャネル型ドライバトランジスタを有し、前記一対のト
ランスファトランジスタを介して列方向に延びる一対の
デジット線に接続される複数のメモリセルと、行方向に
配列されるメモリセルの前記一対のトランスファトラン
ジスタを駆動するワード線に信号電圧を供給するワード
線ドライバとを備え、前記デジット線から流れる前記一
対のトランスファトランジスタのオフ電流によって前記
メモリセルの一対の記憶ノードの電位を保持する型式の
半導体メモリ装置において、前記トランスファトランジ
スタ及び前記ドライバトランジスタと夫々、同じ導電型
で同じトランジスタ特性を有する第１トランジスタ及び
第２トランジスタが電源ライン間に相互に直列に接続さ
れた直列回路を有する基準電圧発生回路を備え、該基準
電圧発生回路は、前記直列回路の直列接続ノードによっ
て、前記トランスファトランジスタと前記ドライバトラ
ンジスタとの間のセルレシオを定めることを特徴とす
る。
【００１５】本発明の半導体スタティックメモリでは、
基準電圧発生回路がワード線の電位を所定に保つこと
で、製造ばらつきによるセルレシオの誤差を抑えること
ができる。
基準電圧発生回路がワード線の電位を所定に保つこと
で、製造ばらつきによるセルレシオの誤差を抑えること
ができる。
【００１６】本発明の半導体スタティックメモリでは、
書込み時に一対のデジット線の一方を接地電位に他方を
電源電位にするライトアンプにおいて、前記ライトアン
プが書込み時に他方を電源電位より高い高電位にするこ
とが好ましい。
書込み時に一対のデジット線の一方を接地電位に他方を
電源電位にするライトアンプにおいて、前記ライトアン
プが書込み時に他方を電源電位より高い高電位にするこ
とが好ましい。
【００１７】この場合、状態反転時の書込み、及び、リ
カバリーの動作速度が早くなる。
カバリーの動作速度が早くなる。
【００１８】また、基準電圧発生回路がオペレーション
アンプとワード線ドライバを介してワード線に電位を出
力することも本発明の好ましい態様である。この場合、
的確に所定の電位に保つことができる。
アンプとワード線ドライバを介してワード線に電位を出
力することも本発明の好ましい態様である。この場合、
的確に所定の電位に保つことができる。
【００１９】更に、基準電圧発生回路がトランスファト
ランジスタのウェルを所定の電位に保つことも本発明の
好ましい態様である。この場合、電源配線のレイアウト
が容易になる。
ランジスタのウェルを所定の電位に保つことも本発明の
好ましい態様である。この場合、電源配線のレイアウト
が容易になる。
【００２０】そして、基準電圧発生回路がワード線の最
低電位を所定の電位に保つことも本発明の好ましい態様
である。この場合、データ保持状態のセルレシオ設計で
メモリセルを製造できる。
低電位を所定の電位に保つことも本発明の好ましい態様
である。この場合、データ保持状態のセルレシオ設計で
メモリセルを製造できる。
【００２１】
【発明の実施の形態】以下、本発明の実施形態例の半導
体スタティックメモリについて図面を参照して説明す
る。図１は、本発明の第１実施形態例の半導体スタティ
ックメモリの回路図である。
体スタティックメモリについて図面を参照して説明す
る。図１は、本発明の第１実施形態例の半導体スタティ
ックメモリの回路図である。
【００２２】本実施形態例の半導体スタティックメモリ
は、ワード線ドライバ２１、メモリセル２２、ＶＲ電圧
発生回路２３、デジット線ドライバ２４、ライトアンプ
２５、及び、センスアンプ２６で構成されている。本半
導体スタティックメモリには、メモリセル２２が複数あ
るが、特定のメモリセル２２と、それに接続された各構
成要素のみを図示している。
は、ワード線ドライバ２１、メモリセル２２、ＶＲ電圧
発生回路２３、デジット線ドライバ２４、ライトアンプ
２５、及び、センスアンプ２６で構成されている。本半
導体スタティックメモリには、メモリセル２２が複数あ
るが、特定のメモリセル２２と、それに接続された各構
成要素のみを図示している。
【００２３】ワード線ドライバ２１は、Ｐ型トランジス
タＭｐ６及びＮ型トランジスタＭｎ３から成るＣＭＯＳ
構造として構成される。トランジスタＭｐ６及びＭｎ３
は、入力を構成する双方のゲートをワード線制御信号Ｘ
に接続し、双方のドレインをワード線ＷＬに接続する。
トランジスタＭｐ６のソースは、可変電位線ＶＲ１に接
続し、トランジスタＭｎ３のソースは、ＧＮＤに接続す
る。
タＭｐ６及びＮ型トランジスタＭｎ３から成るＣＭＯＳ
構造として構成される。トランジスタＭｐ６及びＭｎ３
は、入力を構成する双方のゲートをワード線制御信号Ｘ
に接続し、双方のドレインをワード線ＷＬに接続する。
トランジスタＭｐ６のソースは、可変電位線ＶＲ１に接
続し、トランジスタＭｎ３のソースは、ＧＮＤに接続す
る。
【００２４】ワード線ドライバ２１は、ＨレベルをＶＲ
１レベルとするインバータ機能を有し、ワード線制御信
号ＸのＨレベル又はＬレベルに応答して、ワード線ＷＬ
をＬレベル又はＨレベルに設定する。
１レベルとするインバータ機能を有し、ワード線制御信
号ＸのＨレベル又はＬレベルに応答して、ワード線ＷＬ
をＬレベル又はＨレベルに設定する。
【００２５】メモリセル２２は、１対のトランスファ用
Ｐ型トランジスタＭｔ１、Ｍｔ２、及び、１対のドライ
バ用Ｎ型トランジスタＭｄ１、Ｍｄ２の４素子で構成さ
れる。
Ｐ型トランジスタＭｔ１、Ｍｔ２、及び、１対のドライ
バ用Ｎ型トランジスタＭｄ１、Ｍｄ２の４素子で構成さ
れる。
【００２６】記憶ノードＰ１は、トランスファトランジ
スタＭｔ１を介してデジット線Ｄに、ドライバトランジ
スタＭｄ１を介して接地ＧＮＤに、また、直接にドライ
バトランジスタＭｄ２のゲートに夫々接続する。記憶ノ
ードＰ２は、トランスファトランジスタＭｔ２を介して
デジット線ＤＢに、ドライバトランジスタＭｄ２を介し
てＧＮＤに、また、直接にドライバトランジスタＭｄ１
のゲートに接続する。ワード線ＷＬは、トランスファト
ランジスタＭｔ１、Ｍｔ２の双方のゲートに接続する。
スタＭｔ１を介してデジット線Ｄに、ドライバトランジ
スタＭｄ１を介して接地ＧＮＤに、また、直接にドライ
バトランジスタＭｄ２のゲートに夫々接続する。記憶ノ
ードＰ２は、トランスファトランジスタＭｔ２を介して
デジット線ＤＢに、ドライバトランジスタＭｄ２を介し
てＧＮＤに、また、直接にドライバトランジスタＭｄ１
のゲートに接続する。ワード線ＷＬは、トランスファト
ランジスタＭｔ１、Ｍｔ２の双方のゲートに接続する。
【００２７】メモリセル２２は、対応するワード線ＷＬ
がＬレベル（ＧＮＤレベル）で選択され、ワード線ＷＬ
がＨレベル（ＶＲ１レベル）で非選択となる。選択時に
は、トランスファトランジスタＭｔ１、Ｍｔ２がオン
し、記憶ノードＰ１とデジット線Ｄとが導通し、記憶ノ
ードＰ２とデジット線ＤＢとが導通して、ドライバトラ
ンジスタＭｄ１及びＭｄ２の一方がオンし他方がオフす
る、書込みデータに対応する状態になる。非選択時に
は、トランスファトランジスタＭｔ１及びＭｔ２はオフ
に移行し、ＶＲ１レベルのゲートに対応したオフリーク
電流で、ドライバトランジスタＭｄ１、Ｍｄ２の状態を
保持する。
がＬレベル（ＧＮＤレベル）で選択され、ワード線ＷＬ
がＨレベル（ＶＲ１レベル）で非選択となる。選択時に
は、トランスファトランジスタＭｔ１、Ｍｔ２がオン
し、記憶ノードＰ１とデジット線Ｄとが導通し、記憶ノ
ードＰ２とデジット線ＤＢとが導通して、ドライバトラ
ンジスタＭｄ１及びＭｄ２の一方がオンし他方がオフす
る、書込みデータに対応する状態になる。非選択時に
は、トランスファトランジスタＭｔ１及びＭｔ２はオフ
に移行し、ＶＲ１レベルのゲートに対応したオフリーク
電流で、ドライバトランジスタＭｄ１、Ｍｄ２の状態を
保持する。
【００２８】デジット線ドライバ２４は、Ｐ型トランジ
スタＭｐ１〜Ｍｐ５及びＮ型トランジスタＭｎ１、Ｍｎ
２で構成される。トランジスタＭｐ１〜Ｍｐ３及びＭｎ
１、Ｍｎ２のゲートには、全てデジット制御信号Ｙを入
力し、トランジスタＭｐ４及びＭｐ５の双方のゲートに
は、デジット制御信号ＹＢを入力する。データ線ＷＤＴ
は、トランジスタＭｐ４及びＭｎ１を介してデジット線
Ｄに接続し、データ線ＷＤＢは、トランジスタＭｐ５及
びＭｎ２を介してデジット線ＤＢに接続する。デジット
線ＤはトランジスタＭｐ１を介して、デジット線ＤＢは
トランジスタＭｐ２を介して、夫々ＶＣＣに接続する。
デジット線ＤとＤＢとの間は、イコライズトランジスタ
Ｍｐ３を介して接続する。ここで、デジット制御信号Ｙ
Ｂは、デジット制御信号Ｙの反転信号である。
スタＭｐ１〜Ｍｐ５及びＮ型トランジスタＭｎ１、Ｍｎ
２で構成される。トランジスタＭｐ１〜Ｍｐ３及びＭｎ
１、Ｍｎ２のゲートには、全てデジット制御信号Ｙを入
力し、トランジスタＭｐ４及びＭｐ５の双方のゲートに
は、デジット制御信号ＹＢを入力する。データ線ＷＤＴ
は、トランジスタＭｐ４及びＭｎ１を介してデジット線
Ｄに接続し、データ線ＷＤＢは、トランジスタＭｐ５及
びＭｎ２を介してデジット線ＤＢに接続する。デジット
線ＤはトランジスタＭｐ１を介して、デジット線ＤＢは
トランジスタＭｐ２を介して、夫々ＶＣＣに接続する。
デジット線ＤとＤＢとの間は、イコライズトランジスタ
Ｍｐ３を介して接続する。ここで、デジット制御信号Ｙ
Ｂは、デジット制御信号Ｙの反転信号である。
【００２９】デジット線ドライバ２４は、デジット制御
信号ＹがＨレベルで、書込み又は読出し動作になり、Ｌ
レベルでプリチャージ（データ保持）動作になる。書込
み及び読出し動作は、トランジスタＭｐ１〜Ｍｐ３がオ
フし、トランジスタＭｎ１、Ｍｎ２及びＭｐ４、Ｍｐ５
がオンすることで、デジット線Ｄとデータ線ＷＤＴとを
接続し、デジット線ＤＢとデータ線ＷＤＢとを接続する
ことによって行われる。プリチャージ動作は、トランジ
スタＭｐ１〜Ｍｐ３がオンし、トランジスタＭｎ１、Ｍ
ｎ２及びＭｐ４、Ｍｐ５がオフすることで、デジット線
Ｄ及びＤＢをＶＣＣに接続することによって行われる。
信号ＹがＨレベルで、書込み又は読出し動作になり、Ｌ
レベルでプリチャージ（データ保持）動作になる。書込
み及び読出し動作は、トランジスタＭｐ１〜Ｍｐ３がオ
フし、トランジスタＭｎ１、Ｍｎ２及びＭｐ４、Ｍｐ５
がオンすることで、デジット線Ｄとデータ線ＷＤＴとを
接続し、デジット線ＤＢとデータ線ＷＤＢとを接続する
ことによって行われる。プリチャージ動作は、トランジ
スタＭｐ１〜Ｍｐ３がオンし、トランジスタＭｎ１、Ｍ
ｎ２及びＭｐ４、Ｍｐ５がオフすることで、デジット線
Ｄ及びＤＢをＶＣＣに接続することによって行われる。
【００３０】データ線ＷＤＴ及びＷＤＢは、ライトアン
プ２５及びセンスアンプ２６の一対の入力に夫々接続さ
れる。
プ２５及びセンスアンプ２６の一対の入力に夫々接続さ
れる。
【００３１】ＶＲ電圧発生回路２３は、オペアンプＯＰ
及び基準電圧発生回路２７で構成される。オペアンプＯ
Ｐは、反転入力と出力とを接続し、基準電圧発生回路２
７からの基準電圧Ｖｒｅｆを非反転入力に接続する。
及び基準電圧発生回路２７で構成される。オペアンプＯ
Ｐは、反転入力と出力とを接続し、基準電圧発生回路２
７からの基準電圧Ｖｒｅｆを非反転入力に接続する。
【００３２】図３は、図１の基準電圧発生回路２７の回
路図である。基準電圧発生回路２７は、トランスファト
ランジスタと同じトランジスタ特性を有するＰ型トラン
ジスタＭｐ１０、及び、ドライバトランジスタと同じト
ランジスタ特性を有するＮ型トランジスタＭｎ７の直列
回路で構成される。トランジスタＭｐ１０は、ソースを
直接ＶＣＣに接続し、ゲートを基準電圧Ｖｒｅｆ１を出
力する直列接続ノードであるトランジスタＭｐ１０とＭ
ｎ７のドレインに接続する。トランジスタＭｎ７は、ゲ
ート及びソースを直接ＧＮＤに接続する。
路図である。基準電圧発生回路２７は、トランスファト
ランジスタと同じトランジスタ特性を有するＰ型トラン
ジスタＭｐ１０、及び、ドライバトランジスタと同じト
ランジスタ特性を有するＮ型トランジスタＭｎ７の直列
回路で構成される。トランジスタＭｐ１０は、ソースを
直接ＶＣＣに接続し、ゲートを基準電圧Ｖｒｅｆ１を出
力する直列接続ノードであるトランジスタＭｐ１０とＭ
ｎ７のドレインに接続する。トランジスタＭｎ７は、ゲ
ート及びソースを直接ＧＮＤに接続する。
【００３３】図１に戻り、ＶＲ電圧発生回路２３はオペ
アンプＯＰから成るボルテージホロワとして構成され、
基準電圧発生回路２７からの基準電圧Ｖｒｅｆ１を、ワ
ード線ＷＬのための可変電位ＶＲ１として出力する。
アンプＯＰから成るボルテージホロワとして構成され、
基準電圧発生回路２７からの基準電圧Ｖｒｅｆ１を、ワ
ード線ＷＬのための可変電位ＶＲ１として出力する。
【００３４】図２は、図１のライトアンプ２５の詳細を
示す回路図である。ライトアンプ２５は、１対のレベル
シフト・インバータ２８、１対のデータ線駆動回路２
９、１対の２入力ＡＮＤａ１〜ａ２、及び、インバータ
ｉ１で構成される。
示す回路図である。ライトアンプ２５は、１対のレベル
シフト・インバータ２８、１対のデータ線駆動回路２
９、１対の２入力ＡＮＤａ１〜ａ２、及び、インバータ
ｉ１で構成される。
【００３５】本実施形態例の半導体スタティックメモリ
では、書込み電圧として通常電源ＶＣＣよりも高い電圧
の正電源ＶＢＢを供給している。レベルシフト・インバ
ータ２８は、Ｐ型トランジスタＭｐ７、Ｍｐ８、Ｎ型ト
ランジスタＭｎ４、Ｍｎ５、インバータｉ２で構成され
る。トランジスタＭｐ７は、ソースをＶＢＢに直接接続
し、ゲートをＭｐ８のドレインとＭｎ５のドレインとに
接続し、ドレインをレベルシフト・インバータ２８の出
力を成すＭｎ４のドレインとＭｐ８のゲートとに接続す
る。トランジスタＭｎ４は、ソースをＧＮＤに直接接続
し、レベルシフト・インバータ２８の入力を成すゲート
をインバータｉ２を介してＭｎ５のゲートに接続され
る。トランジスタＭｐ８は、ソースをＶＢＢに直接接続
し、トランジスタＭｎ５は、ソースをＧＮＤに直接接続
する。レベルシフト・インバータ２８は、ＨレベルがＶ
ＢＢレベルを成すインバータ機能を有する。
では、書込み電圧として通常電源ＶＣＣよりも高い電圧
の正電源ＶＢＢを供給している。レベルシフト・インバ
ータ２８は、Ｐ型トランジスタＭｐ７、Ｍｐ８、Ｎ型ト
ランジスタＭｎ４、Ｍｎ５、インバータｉ２で構成され
る。トランジスタＭｐ７は、ソースをＶＢＢに直接接続
し、ゲートをＭｐ８のドレインとＭｎ５のドレインとに
接続し、ドレインをレベルシフト・インバータ２８の出
力を成すＭｎ４のドレインとＭｐ８のゲートとに接続す
る。トランジスタＭｎ４は、ソースをＧＮＤに直接接続
し、レベルシフト・インバータ２８の入力を成すゲート
をインバータｉ２を介してＭｎ５のゲートに接続され
る。トランジスタＭｐ８は、ソースをＶＢＢに直接接続
し、トランジスタＭｎ５は、ソースをＧＮＤに直接接続
する。レベルシフト・インバータ２８は、ＨレベルがＶ
ＢＢレベルを成すインバータ機能を有する。
【００３６】データ線駆動回路２９は、Ｐ型トランジス
タＭｐ９及びＮ型トランジスタＭｎ６で構成される。ト
ランジスタＭｐ９は、ソースをＶＢＢに直接接続し、ゲ
ートをデータ線駆動回路２９の第１入力とし、ドレイン
をデータ線駆動回路２９の出力を成すＭｎ６のドレイン
に接続する。トランジスタＭｎ６は、ソースをＧＮＤに
直接接続し、ゲートをデータ線駆動回路２９の第２入力
とする。
タＭｐ９及びＮ型トランジスタＭｎ６で構成される。ト
ランジスタＭｐ９は、ソースをＶＢＢに直接接続し、ゲ
ートをデータ線駆動回路２９の第１入力とし、ドレイン
をデータ線駆動回路２９の出力を成すＭｎ６のドレイン
に接続する。トランジスタＭｎ６は、ソースをＧＮＤに
直接接続し、ゲートをデータ線駆動回路２９の第２入力
とする。
【００３７】データ線駆動回路２９は、ＶＢＢ電位であ
るＨレベル、ＧＮＤ電位であるＬレベル、及び、フロー
ティングレベルの３つの出力レベルを有し、第１入力及
び第２入力が、夫々Ｈレベル及びＬレベル、Ｈレベル及
びＨレベル、又は、Ｌレベル及びＬレベルの夫々の場合
に、その出力がフローティングレベル、Ｌレベル、又
は、Ｈレベルになる。
るＨレベル、ＧＮＤ電位であるＬレベル、及び、フロー
ティングレベルの３つの出力レベルを有し、第１入力及
び第２入力が、夫々Ｈレベル及びＬレベル、Ｈレベル及
びＨレベル、又は、Ｌレベル及びＬレベルの夫々の場合
に、その出力がフローティングレベル、Ｌレベル、又
は、Ｈレベルになる。
【００３８】ライトアンプ２５は、書込みデータ信号Ｄ
ｉｎ及びライトイネーブル信号ＷＥの２つの入力と、デ
ータ線ＷＤＴ及びデータ線ＷＤＢの２つの出力を有す
る。ライトイネーブル信号ＷＥは、ＡＮＤａ１及びａ２
の第１入力に夫々入力される。書込みデータ信号Ｄｉｎ
は、ＡＮＤａ１の第２入力に、インバータｉ１を介して
ＡＮＤａ２の第２入力に接続する。ＡＮＤａ１の出力
は、ノードＷＤ１に接続し、ＡＮＤａ２の出力は、ノー
ドＷＤ２に接続する。ノードＷＤ１は、第１のレベルシ
フト・インバータ２８を介して、第１のデータ線駆動回
路２９の第１入力に接続すると共に、第２のデータ線駆
動回路２９の第２入力に接続する。ノードＷＤ２は、第
１のデータ線駆動回路２９の第２入力に接続し、第２の
レベルシフト・インバータ２８を介して、第２のデータ
線駆動回路２９の第１入力に接続する。
ｉｎ及びライトイネーブル信号ＷＥの２つの入力と、デ
ータ線ＷＤＴ及びデータ線ＷＤＢの２つの出力を有す
る。ライトイネーブル信号ＷＥは、ＡＮＤａ１及びａ２
の第１入力に夫々入力される。書込みデータ信号Ｄｉｎ
は、ＡＮＤａ１の第２入力に、インバータｉ１を介して
ＡＮＤａ２の第２入力に接続する。ＡＮＤａ１の出力
は、ノードＷＤ１に接続し、ＡＮＤａ２の出力は、ノー
ドＷＤ２に接続する。ノードＷＤ１は、第１のレベルシ
フト・インバータ２８を介して、第１のデータ線駆動回
路２９の第１入力に接続すると共に、第２のデータ線駆
動回路２９の第２入力に接続する。ノードＷＤ２は、第
１のデータ線駆動回路２９の第２入力に接続し、第２の
レベルシフト・インバータ２８を介して、第２のデータ
線駆動回路２９の第１入力に接続する。
【００３９】ライトアンプ２５は、ライトイネーブル信
号ＷＥがＬレベルの時にデータ線ＷＤＴ及びＷＤＢをフ
ローティングレベルにし、ライトイネーブル信号ＷＥが
Ｈレベルの時に書込み動作を行う。書込み動作は、書込
みデータ信号ＤｉｎのＨレベルをＶＢＢ電位に、Ｌレベ
ルをＧＮＤ電位に夫々変換してデータ線ＷＤＴに出力す
ることで行われる。データ線ＷＤＢは、データ線ＷＤＴ
の反転信号である。
号ＷＥがＬレベルの時にデータ線ＷＤＴ及びＷＤＢをフ
ローティングレベルにし、ライトイネーブル信号ＷＥが
Ｈレベルの時に書込み動作を行う。書込み動作は、書込
みデータ信号ＤｉｎのＨレベルをＶＢＢ電位に、Ｌレベ
ルをＧＮＤ電位に夫々変換してデータ線ＷＤＴに出力す
ることで行われる。データ線ＷＤＢは、データ線ＷＤＴ
の反転信号である。
【００４０】ライトアンプ２５は、ＶＣＣレベルより高
いＶＢＢレベルをＨレベルとしてメモリセル２２の書込
み動作に用いるので、デジット線ＤとＤＢ間、及び、記
憶ノードＰ１とＰ２間の電位差は、大きくなる。
いＶＢＢレベルをＨレベルとしてメモリセル２２の書込
み動作に用いるので、デジット線ＤとＤＢ間、及び、記
憶ノードＰ１とＰ２間の電位差は、大きくなる。
【００４１】図４は、図１の半導体スタティックメモリ
の各ノードの電位変化を示すタイムチャートである。同
図を参照して本実施形態例の半導体スタティックメモリ
が行う書込み（時刻ｔ０〜ｔ１）、データ保持（時刻ｔ
１〜ｔ３）、及び、読出し（時刻ｔ３〜ｔ４）の３つの
動作について説明する。メモリセル２２は、記憶ノード
Ｐ１がＨレベルで且つ記憶ノードＰ２がＬレベルである
初期状態から、書込み動作によって状態が反転する。
の各ノードの電位変化を示すタイムチャートである。同
図を参照して本実施形態例の半導体スタティックメモリ
が行う書込み（時刻ｔ０〜ｔ１）、データ保持（時刻ｔ
１〜ｔ３）、及び、読出し（時刻ｔ３〜ｔ４）の３つの
動作について説明する。メモリセル２２は、記憶ノード
Ｐ１がＨレベルで且つ記憶ノードＰ２がＬレベルである
初期状態から、書込み動作によって状態が反転する。
【００４２】書込み動作では、ワード線制御信号Ｘ、デ
ジット線制御信号Ｙ、及び、ライトイネーブル信号ＷＥ
をＨレベルにし、リードイネーブル信号ＲＥをＬレベル
にする。メモリセル２２は、記憶ノードＰ１がＨレベル
で記憶ノードＰ２がＬレベルの初期状態から、時刻ｔ０
〜ｔ１の書込み動作で状態が反転する。ライトアンプ２
５は、デジット線ＤとＤＢとの電位差をＶＣＣより高い
ＶＢＢレベルとしているので、記憶ノードＰ１の立下
り、及び、記憶ノードＰ２の立上りが早くなる。
ジット線制御信号Ｙ、及び、ライトイネーブル信号ＷＥ
をＨレベルにし、リードイネーブル信号ＲＥをＬレベル
にする。メモリセル２２は、記憶ノードＰ１がＨレベル
で記憶ノードＰ２がＬレベルの初期状態から、時刻ｔ０
〜ｔ１の書込み動作で状態が反転する。ライトアンプ２
５は、デジット線ＤとＤＢとの電位差をＶＣＣより高い
ＶＢＢレベルとしているので、記憶ノードＰ１の立下
り、及び、記憶ノードＰ２の立上りが早くなる。
【００４３】データ保持動作の場合、ワード線制御信号
Ｘ、ライトイネーブル信号ＷＥ、及び、リードイネーブ
ル信号ＲＥをＬレベルにし、デジット線制御信号ＹをＨ
レベルにする。デジット線ドライバ２４は、デジット線
Ｄ及びＤＢをＶＣＣに接続し、ワード線ドライバ２１
は、ワード線ＷＬをＶＲ１レベルにする。
Ｘ、ライトイネーブル信号ＷＥ、及び、リードイネーブ
ル信号ＲＥをＬレベルにし、デジット線制御信号ＹをＨ
レベルにする。デジット線ドライバ２４は、デジット線
Ｄ及びＤＢをＶＣＣに接続し、ワード線ドライバ２１
は、ワード線ＷＬをＶＲ１レベルにする。
【００４４】ここで、Ｈレベルである記憶ノードＰ２を
安定に保つためには、トランスファトランジスタのオフ
抵抗を少し小さくしてＭｔ２側のオフリーク電流をドラ
イバトランジスタＭｄ１、Ｍｄ２より１〜２桁大きくす
れば良い。しかし、この場合には、Ｌレベルである記憶
ノードＰ１に流れるＭｔ１側のリーク電流も大きくなり
消費電力が増加することになる。
安定に保つためには、トランスファトランジスタのオフ
抵抗を少し小さくしてＭｔ２側のオフリーク電流をドラ
イバトランジスタＭｄ１、Ｍｄ２より１〜２桁大きくす
れば良い。しかし、この場合には、Ｌレベルである記憶
ノードＰ１に流れるＭｔ１側のリーク電流も大きくなり
消費電力が増加することになる。
【００４５】従って、データ保持動作を安定にするため
に、セルレシオを最適にすることが重要である。基準電
圧発生回路２７は、トランジスタＭｎ７がオフし、トラ
ンジスタＭｐ１０がオンしているので、ワード線ＷＬが
ＶＲ１レベルでデータ保持状態にあるメモリセル２２の
記憶ノードＰ２と同じ電位を維持するオフリーク電流が
流れ、この電位を基準電圧Ｖｒｅｆ１として出力してい
る。データ保持動作のワード線ドライバ２１は、可変電
位ＶＲ１をワード線ＷＬに出力するので、基準電圧発生
回路２７の基準電圧Ｖｒｅｆ１は、メモリセル２２のト
ランスファトランジスタＭｔ１及びＭｔ２のゲートに出
力される。基準電圧発生回路２７のトランジスタＭｐ１
０とメモリセル２２のトランスファトランジスタＭｔ１
及びＭｔ２とがカレントミラー構成となるので、基準電
圧発生回路２７のトランジスタＭｎ７のオフリーク電流
を基準として、メモリセル２２のドライバトランジスタ
Ｍｄ１及びＭｄ２には、一定比率の定電流が流れる。Ｖ
Ｒ電圧発生回路２３は、製造ばらつきに基づくセルレシ
オの誤差が基準電圧発生回路２７及びメモリセル２２の
双方で同様に発生することで、その誤差を抑えてトラン
スファトランジスタのオフ抵抗が最適となるように可変
電位ＶＲ１を調整する。
に、セルレシオを最適にすることが重要である。基準電
圧発生回路２７は、トランジスタＭｎ７がオフし、トラ
ンジスタＭｐ１０がオンしているので、ワード線ＷＬが
ＶＲ１レベルでデータ保持状態にあるメモリセル２２の
記憶ノードＰ２と同じ電位を維持するオフリーク電流が
流れ、この電位を基準電圧Ｖｒｅｆ１として出力してい
る。データ保持動作のワード線ドライバ２１は、可変電
位ＶＲ１をワード線ＷＬに出力するので、基準電圧発生
回路２７の基準電圧Ｖｒｅｆ１は、メモリセル２２のト
ランスファトランジスタＭｔ１及びＭｔ２のゲートに出
力される。基準電圧発生回路２７のトランジスタＭｐ１
０とメモリセル２２のトランスファトランジスタＭｔ１
及びＭｔ２とがカレントミラー構成となるので、基準電
圧発生回路２７のトランジスタＭｎ７のオフリーク電流
を基準として、メモリセル２２のドライバトランジスタ
Ｍｄ１及びＭｄ２には、一定比率の定電流が流れる。Ｖ
Ｒ電圧発生回路２３は、製造ばらつきに基づくセルレシ
オの誤差が基準電圧発生回路２７及びメモリセル２２の
双方で同様に発生することで、その誤差を抑えてトラン
スファトランジスタのオフ抵抗が最適となるように可変
電位ＶＲ１を調整する。
【００４６】ここで、書込み動作直後の時刻ｔ１〜ｔ２
のイコライズ動作に伴って発生する問題点について説明
する。デジット線ドライバ２４は、メモリセル２２をプ
リチャージするため、時刻ｔ１にデジット線Ｄ及びＤＢ
の双方をＶＣＣに接続する。ＶＣＣレベルにあるデジッ
ト線ＤＢは、ＧＮＤレベルにあるデジット線Ｄが負荷と
して作用し、電源インピーダンス等の影響も加わること
で、このイコライズ動作は、デジット線ＤＢの電位を下
げながらデジット線Ｄの電位を上げるように働く。従っ
て、書込み時にデジット線ＤＢの電位がＶＣＣレベルで
あると、デジット線ＤＢの電位が一時的にＶＣＣレベル
より低くなる。
のイコライズ動作に伴って発生する問題点について説明
する。デジット線ドライバ２４は、メモリセル２２をプ
リチャージするため、時刻ｔ１にデジット線Ｄ及びＤＢ
の双方をＶＣＣに接続する。ＶＣＣレベルにあるデジッ
ト線ＤＢは、ＧＮＤレベルにあるデジット線Ｄが負荷と
して作用し、電源インピーダンス等の影響も加わること
で、このイコライズ動作は、デジット線ＤＢの電位を下
げながらデジット線Ｄの電位を上げるように働く。従っ
て、書込み時にデジット線ＤＢの電位がＶＣＣレベルで
あると、デジット線ＤＢの電位が一時的にＶＣＣレベル
より低くなる。
【００４７】本実施形態例では、デジット線ＤＢの電位
をＶＣＣレベルより高電位のＶＢＢレベルにしたこと、
及び、デジット線ドライバ２４のトランジスタＭｐ１〜
Ｍｐ３がオンし電源インピーダンスを低くすることで、
デジット線ＤＢの電位がＶＣＣレベルに移行し安定する
時刻ｔ２が、従来の時刻ｔ２Ｒより早くなった。
をＶＣＣレベルより高電位のＶＢＢレベルにしたこと、
及び、デジット線ドライバ２４のトランジスタＭｐ１〜
Ｍｐ３がオンし電源インピーダンスを低くすることで、
デジット線ＤＢの電位がＶＣＣレベルに移行し安定する
時刻ｔ２が、従来の時刻ｔ２Ｒより早くなった。
【００４８】読出し動作の場合には、ワード線制御信号
Ｘ、デジット線制御信号Ｙ、及び、リードイネーブル信
号ＲＥを夫々Ｈレベルにし、ライトイネーブル信号ＷＥ
をＬレベルにする。センスアンプ２６は、デジット線Ｄ
及びＤＢの電位差を検出することで、メモリセル２２の
書き込まれた値を読み出す。
Ｘ、デジット線制御信号Ｙ、及び、リードイネーブル信
号ＲＥを夫々Ｈレベルにし、ライトイネーブル信号ＷＥ
をＬレベルにする。センスアンプ２６は、デジット線Ｄ
及びＤＢの電位差を検出することで、メモリセル２２の
書き込まれた値を読み出す。
【００４９】Ｌレベルである記憶ノードＰ１は、プリチ
ャージによってＶＣＣレベルにあるデジット線Ｄの影響
で電位が上がり、データ破壊を起こすことも考えられ
る。トランスファトランジスタＭｔ１のオン抵抗を小さ
くすれば、この影響は抑えられるが、読出し時のデジッ
ト線ＤとＤＢとの電位差の立上り時間が遅くなる。この
ため、最適なセルレシオに製造することが望まれる。
ャージによってＶＣＣレベルにあるデジット線Ｄの影響
で電位が上がり、データ破壊を起こすことも考えられ
る。トランスファトランジスタＭｔ１のオン抵抗を小さ
くすれば、この影響は抑えられるが、読出し時のデジッ
ト線ＤとＤＢとの電位差の立上り時間が遅くなる。この
ため、最適なセルレシオに製造することが望まれる。
【００５０】上記実施形態例によれば、書込み動作及び
リカバリー動作を早くし、データ保持動作を安定にする
ことができる。
リカバリー動作を早くし、データ保持動作を安定にする
ことができる。
【００５１】図５は、本発明の第２実施形態例の半導体
スタティックメモリを示す回路図である。本実施形態例
の半導体スタティックメモリは、セルレシオを調整する
際に、トランスファ用Ｐ型トランジスタのゲート電位の
可変範囲を拡大した点において、先の実施形態例とは異
なる。
スタティックメモリを示す回路図である。本実施形態例
の半導体スタティックメモリは、セルレシオを調整する
際に、トランスファ用Ｐ型トランジスタのゲート電位の
可変範囲を拡大した点において、先の実施形態例とは異
なる。
【００５２】ワード線ドライバ２１Ａは、Ｐ型トランジ
スタＭｐ６ａ及びＮ型トランジスタＭｎ３で構成され
る。トランジスタＭｐ６ａ及びＭｎ３の両方のゲートは
入力としてワード線制御信号Ｘに接続し、両方のドレイ
ンは出力としてワード線ＷＬに接続する。トランジスタ
Ｍｐ６ａのソース及びＮウェルは、ワード線ＷＬの可変
電位ＶＲ２に接続し、トランジスタＭｎ３のソースは、
ＧＮＤに接続する。
スタＭｐ６ａ及びＮ型トランジスタＭｎ３で構成され
る。トランジスタＭｐ６ａ及びＭｎ３の両方のゲートは
入力としてワード線制御信号Ｘに接続し、両方のドレイ
ンは出力としてワード線ＷＬに接続する。トランジスタ
Ｍｐ６ａのソース及びＮウェルは、ワード線ＷＬの可変
電位ＶＲ２に接続し、トランジスタＭｎ３のソースは、
ＧＮＤに接続する。
【００５３】本実施形態例では、ソースとＮウェルとを
同電位にして、ソース・Ｎウェル間のＰＮ接合をオフ状
態のまま維持するのて、可変電位ＶＲ２の最高電位をＶ
ＣＣレベルからＶＢＢレベルに高めることができる。
同電位にして、ソース・Ｎウェル間のＰＮ接合をオフ状
態のまま維持するのて、可変電位ＶＲ２の最高電位をＶ
ＣＣレベルからＶＢＢレベルに高めることができる。
【００５４】ＶＲ電圧発生回路２３Ａは、オペアンプＯ
Ｐ及び基準電圧発生回路２７Ａで構成される。オペアン
プＯＰの非反転入力は、抵抗Ｒ１を介してＶＣＣに接続
し、抵抗Ｒ２を介してＧＮＤに接続する。ＯＰの出力を
基準電圧発生回路２７Ａの入力に接続し、ＯＰの反転入
力を基準電圧発生回路２７Ａからの基準電圧Ｖｒｅｆ２
に接続し、ＯＰの電源をＶＢＢに接続する。
Ｐ及び基準電圧発生回路２７Ａで構成される。オペアン
プＯＰの非反転入力は、抵抗Ｒ１を介してＶＣＣに接続
し、抵抗Ｒ２を介してＧＮＤに接続する。ＯＰの出力を
基準電圧発生回路２７Ａの入力に接続し、ＯＰの反転入
力を基準電圧発生回路２７Ａからの基準電圧Ｖｒｅｆ２
に接続し、ＯＰの電源をＶＢＢに接続する。
【００５５】基準電圧発生回路２７Ａは、トランスファ
トランジスタと同じトランジスタ特性を有するＰ型トラ
ンジスタＭｐ１０、及び、ドライバトランジスタと同じ
トランジスタ特性を有するＮ型トランジスタＭｎ７の直
列回路で構成される。トランジスタＭｐ１０は、ソース
をＶＣＣに接続し、基準電圧Ｖｒｅｆ２の出力ノードを
成すドレインをＭｎ７のドレインに接続し、ゲートを入
力とする。トランジスタＭｎ７は、ゲート及びソースを
ＧＮＤに接続する。
トランジスタと同じトランジスタ特性を有するＰ型トラ
ンジスタＭｐ１０、及び、ドライバトランジスタと同じ
トランジスタ特性を有するＮ型トランジスタＭｎ７の直
列回路で構成される。トランジスタＭｐ１０は、ソース
をＶＣＣに接続し、基準電圧Ｖｒｅｆ２の出力ノードを
成すドレインをＭｎ７のドレインに接続し、ゲートを入
力とする。トランジスタＭｎ７は、ゲート及びソースを
ＧＮＤに接続する。
【００５６】基準電圧発生回路２７Ａは、ワード線ＷＬ
がＶＲ２レベルであるデータ保持動作のメモリセル２２
において、Ｈレベルにある記憶ノードＰ２を保持するセ
ルレシオと同じ状態と成る。基準電圧Ｖｒｅｆ２は、こ
の状態のノードＰ２の電位として出力される。ＶＲ電圧
発生回路２３Ａは、Ｖｒｅｆ２の電位、及び、抵抗Ｒ１
とＲ２との分圧比から得られる電位から可変電位ＶＲ２
を発生する。
がＶＲ２レベルであるデータ保持動作のメモリセル２２
において、Ｈレベルにある記憶ノードＰ２を保持するセ
ルレシオと同じ状態と成る。基準電圧Ｖｒｅｆ２は、こ
の状態のノードＰ２の電位として出力される。ＶＲ電圧
発生回路２３Ａは、Ｖｒｅｆ２の電位、及び、抵抗Ｒ１
とＲ２との分圧比から得られる電位から可変電位ＶＲ２
を発生する。
【００５７】上記実施例によれば、ワード線ＷＬに出力
される可変電位ＶＲ２の調整電圧範囲が広がるので、製
造ばらつきに基づくセルレシオの誤差を更によく補償す
ることができる。
される可変電位ＶＲ２の調整電圧範囲が広がるので、製
造ばらつきに基づくセルレシオの誤差を更によく補償す
ることができる。
【００５８】図６は、本発明の第３実施形態例の半導体
スタティックメモリを示す回路図である。本実施形態例
の半導体スタティックメモリは、セルレシオを調整する
ために、トランスファ用Ｐ型トランジスタのゲート電位
に代えて、Ｎウェル電位を変化させる点において、先の
実施形態例と異なる。
スタティックメモリを示す回路図である。本実施形態例
の半導体スタティックメモリは、セルレシオを調整する
ために、トランスファ用Ｐ型トランジスタのゲート電位
に代えて、Ｎウェル電位を変化させる点において、先の
実施形態例と異なる。
【００５９】メモリセル２２Ａは、１対のトランスファ
用Ｐ型トランジスタＭｔ１ａ、Ｍｔ２ａ、及び、１対の
ドライバ用Ｎ型トランジスタＭｄ１、Ｍｄ２の４素子で
構成される。
用Ｐ型トランジスタＭｔ１ａ、Ｍｔ２ａ、及び、１対の
ドライバ用Ｎ型トランジスタＭｄ１、Ｍｄ２の４素子で
構成される。
【００６０】記憶ノードＰ１は、トランスファトランジ
スタＭｔ１ａを介してデジット線Ｄに接続し、ドライバ
トランジスタＭｄ１を介してＧＮＤに、また、ドライバ
トランジスタＭｄ２のゲートに接続する。記憶ノードＰ
２は、トランスファトランジスタＭｔ２ａを介してデジ
ット線ＤＢに接続し、ドライバトランジスタＭｄ２を介
してＧＮＤに、また、ドライバトランジスタＭｄ１のゲ
ートに接続する。ワード線ＷＬは、トランジスタＭｔ１
ａ、Ｍｔ２ａの双方のゲートに接続する。可変電位ＶＲ
３は、トランジスタＭｔ１ａ、Ｍｔ２ａのＮウェルに接
続する。
スタＭｔ１ａを介してデジット線Ｄに接続し、ドライバ
トランジスタＭｄ１を介してＧＮＤに、また、ドライバ
トランジスタＭｄ２のゲートに接続する。記憶ノードＰ
２は、トランスファトランジスタＭｔ２ａを介してデジ
ット線ＤＢに接続し、ドライバトランジスタＭｄ２を介
してＧＮＤに、また、ドライバトランジスタＭｄ１のゲ
ートに接続する。ワード線ＷＬは、トランジスタＭｔ１
ａ、Ｍｔ２ａの双方のゲートに接続する。可変電位ＶＲ
３は、トランジスタＭｔ１ａ、Ｍｔ２ａのＮウェルに接
続する。
【００６１】ＶＲ電圧発生回路２３Ｂは、オペアンプＯ
Ｐ及び基準電圧発生回路２７Ｂで構成される。オペアン
プＯＰの非反転入力は、抵抗Ｒ１を介してＶＣＣに接続
し、抵抗Ｒ２を介してＧＮＤに接続する。オペアンプＯ
Ｐは、出力を基準電圧発生回路２７Ｂの入力に接続し、
反転入力を基準電圧発生回路２７Ａからの基準電圧Ｖｒ
ｅｆ３に接続し、電源をＶＢＢに接続する。
Ｐ及び基準電圧発生回路２７Ｂで構成される。オペアン
プＯＰの非反転入力は、抵抗Ｒ１を介してＶＣＣに接続
し、抵抗Ｒ２を介してＧＮＤに接続する。オペアンプＯ
Ｐは、出力を基準電圧発生回路２７Ｂの入力に接続し、
反転入力を基準電圧発生回路２７Ａからの基準電圧Ｖｒ
ｅｆ３に接続し、電源をＶＢＢに接続する。
【００６２】基準電圧発生回路２７Ｂは、トランスファ
トランジスタと同じ特性のＰ型トランジスタＭｐ１０
ａ、及び、ドライバトランジスタと同じ特性のＮ型トラ
ンジスタＭｎ７の直列回路で構成される。トランジスタ
Ｍｐ１０ａは、ソース及びゲートをＶＣＣに接続し、基
準電圧ＶｒｅｆでもあるドレインをＭｎ７のドレインに
接続し、Ｎウェルを基準電圧発生回路２７Ｂの入力にす
る。トランジスタＭｎ７は、ゲート及びソースをＧＮＤ
に接続する。
トランジスタと同じ特性のＰ型トランジスタＭｐ１０
ａ、及び、ドライバトランジスタと同じ特性のＮ型トラ
ンジスタＭｎ７の直列回路で構成される。トランジスタ
Ｍｐ１０ａは、ソース及びゲートをＶＣＣに接続し、基
準電圧ＶｒｅｆでもあるドレインをＭｎ７のドレインに
接続し、Ｎウェルを基準電圧発生回路２７Ｂの入力にす
る。トランジスタＭｎ７は、ゲート及びソースをＧＮＤ
に接続する。
【００６３】基準電圧発生回路２７Ｂは、ワード線ＷＬ
がＶＣＣレベルであるデータ保持動作のメモリセル２２
において、Ｈレベルにある記憶ノードＰ２を保持するセ
ルレシオと同じ状態となる。基準電圧Ｖｒｅｆ３は、こ
の状態のノードＰ２の電位として出力される。ＶＲ電圧
発生回路２３Ｂは、Ｖｒｅｆ３の電位、及び、抵抗Ｒ１
とＲ２との分圧比から得られる電位から可変電位ＶＲ３
を発生する。
がＶＣＣレベルであるデータ保持動作のメモリセル２２
において、Ｈレベルにある記憶ノードＰ２を保持するセ
ルレシオと同じ状態となる。基準電圧Ｖｒｅｆ３は、こ
の状態のノードＰ２の電位として出力される。ＶＲ電圧
発生回路２３Ｂは、Ｖｒｅｆ３の電位、及び、抵抗Ｒ１
とＲ２との分圧比から得られる電位から可変電位ＶＲ３
を発生する。
【００６４】Ｐ型トランジスタのＮウェル電位を高める
ことは、そのオン抵抗をも高める方向に作用し、ゲート
電位を高める場合と同様の効果を有する。ＶＲ電圧発生
回路２３Ｂは、トランスファトランジスタのＮウェル電
位であるＶＲ３を調整して、第２実施形態例と同様に最
適なセルレシオにする。
ことは、そのオン抵抗をも高める方向に作用し、ゲート
電位を高める場合と同様の効果を有する。ＶＲ電圧発生
回路２３Ｂは、トランスファトランジスタのＮウェル電
位であるＶＲ３を調整して、第２実施形態例と同様に最
適なセルレシオにする。
【００６５】上記実施例によれば、ワード線ドライバに
供給する電源を通常のＶＣＣとすることができるため、
レイアウト上の面積増加やワード線ＷＬ上のタイミング
変動が生じない。
供給する電源を通常のＶＣＣとすることができるため、
レイアウト上の面積増加やワード線ＷＬ上のタイミング
変動が生じない。
【００６６】図７は、本発明の第４実施形態例の半導体
スタティックメモリを示す回路図である。本実施形態例
の半導体スタティックメモリは、ワード線ＷＬ上での電
位を変化させるレベルをＬレベル側とする構成、つま
り、ワード線ドライバのＬレベル側電源を可変電圧とす
る点において、先の実施形態例とは異なる。
スタティックメモリを示す回路図である。本実施形態例
の半導体スタティックメモリは、ワード線ＷＬ上での電
位を変化させるレベルをＬレベル側とする構成、つま
り、ワード線ドライバのＬレベル側電源を可変電圧とす
る点において、先の実施形態例とは異なる。
【００６７】ワード線ドライバ２１Ｂは、Ｐ型トランジ
スタＭｐ６及びＮ型トランジスタＭｎ３ａで構成され
る。トランジスタＭｐ６及びＭｎ３ａの両方のゲートは
入力としワード線制御信号Ｘを入力し、両方のドレイン
は出力としてワード線ＷＬに接続する。トランジスタＭ
ｐ６のソースは、ＶＣＣに接続し、トランジスタＭｎ３
ａのソース及びＰウェルは、ＶＲ電圧発生回路２３Ｃか
らの可変電位ＶＲ４に接続する。
スタＭｐ６及びＮ型トランジスタＭｎ３ａで構成され
る。トランジスタＭｐ６及びＭｎ３ａの両方のゲートは
入力としワード線制御信号Ｘを入力し、両方のドレイン
は出力としてワード線ＷＬに接続する。トランジスタＭ
ｐ６のソースは、ＶＣＣに接続し、トランジスタＭｎ３
ａのソース及びＰウェルは、ＶＲ電圧発生回路２３Ｃか
らの可変電位ＶＲ４に接続する。
【００６８】本実施形態例では、ソースとＰウェルを同
電位にして、ソース・Ｐウェル間のＰＮ接合をオフ状態
のまま維持するのて、可変電位ＶＲ４の最低電位をＧＮ
ＤレベルからＶＧＧレベルに下げることができる。
電位にして、ソース・Ｐウェル間のＰＮ接合をオフ状態
のまま維持するのて、可変電位ＶＲ４の最低電位をＧＮ
ＤレベルからＶＧＧレベルに下げることができる。
【００６９】ＶＲ電圧発生回路２３Ｃは、オペアンプＯ
Ｐ及び基準電圧発生回路２７Ｂで構成される。オペアン
プＯＰの反転入力は、抵抗Ｒ１を介してＶＣＣに接続
し、抵抗Ｒ２を介してＧＮＤに接続する。オペアンプＯ
Ｐの出力を基準電圧発生回路２７Ｃの入力に接続し、オ
ペアンプＯＰの非反転入力を基準電圧発生回路２７Ｃか
らの基準電圧Ｖｒｅｆ４に接続する。
Ｐ及び基準電圧発生回路２７Ｂで構成される。オペアン
プＯＰの反転入力は、抵抗Ｒ１を介してＶＣＣに接続
し、抵抗Ｒ２を介してＧＮＤに接続する。オペアンプＯ
Ｐの出力を基準電圧発生回路２７Ｃの入力に接続し、オ
ペアンプＯＰの非反転入力を基準電圧発生回路２７Ｃか
らの基準電圧Ｖｒｅｆ４に接続する。
【００７０】基準電圧発生回路２７Ｃは、トランスファ
トランジスタと同じトランジスタ特性のＰ型トランジス
タＭｐ１０、及び、ドライバトランジスタと同じトラン
ジスタ特性のＮ型トランジスタＭｎ７の直列回路で構成
される。トランジスタＭｐ１０は、ソースをＶＣＣに接
続し、基準電圧Ｖｒｅｆ４でもあるドレインをＭｎ７の
ドレインに接続し、ゲートを基準電圧発生回路２７Ｃの
入力にする。トランジスタＭｎ７は、ゲートをＶＣＣに
接続し、ソースをＧＮＤに接続する。
トランジスタと同じトランジスタ特性のＰ型トランジス
タＭｐ１０、及び、ドライバトランジスタと同じトラン
ジスタ特性のＮ型トランジスタＭｎ７の直列回路で構成
される。トランジスタＭｐ１０は、ソースをＶＣＣに接
続し、基準電圧Ｖｒｅｆ４でもあるドレインをＭｎ７の
ドレインに接続し、ゲートを基準電圧発生回路２７Ｃの
入力にする。トランジスタＭｎ７は、ゲートをＶＣＣに
接続し、ソースをＧＮＤに接続する。
【００７１】基準電圧発生回路２７Ｃは、ワード線ＷＬ
がＶＲ４レベルである読出し動作のメモリセル２２にお
いて、Ｈレベルにある記憶ノードＰ２を保持するセルレ
シオと同じ状態と成り、基準電圧Ｖｒｅｆ４は、この状
態のノードＰ２の電位として出力される。ＶＲ電圧発生
回路２３Ｃは、Ｖｒｅｆ４の電位、及び、抵抗Ｒ１とＲ
２との分圧比から得られる電位から可変電位ＶＲ４を発
生する。
がＶＲ４レベルである読出し動作のメモリセル２２にお
いて、Ｈレベルにある記憶ノードＰ２を保持するセルレ
シオと同じ状態と成り、基準電圧Ｖｒｅｆ４は、この状
態のノードＰ２の電位として出力される。ＶＲ電圧発生
回路２３Ｃは、Ｖｒｅｆ４の電位、及び、抵抗Ｒ１とＲ
２との分圧比から得られる電位から可変電位ＶＲ４を発
生する。
【００７２】ＶＲ電圧発生回路２３Ｃは、ワード線ドラ
イバ２１Ｂに供給する電源の接地電位であるＶＲ４を調
整して、読出し動作におけるメモリセル２２のセルレシ
オを最適にする。
イバ２１Ｂに供給する電源の接地電位であるＶＲ４を調
整して、読出し動作におけるメモリセル２２のセルレシ
オを最適にする。
【００７３】上記実施例によれば、ＶＲ電圧発生回路２
３Ｃが読出し動作のセルレシオを最適にするので、デバ
イス製造上のセルレシオは、データ保持動作の場合だけ
を考慮する。
３Ｃが読出し動作のセルレシオを最適にするので、デバ
イス製造上のセルレシオは、データ保持動作の場合だけ
を考慮する。
【００７４】また、上記の第１〜第４の実施形態例の半
導体スタティックメモリは、書込み動作からデータ保持
動作に移行する場合、デジット線をデータ線から切り離
す以前に、メモリセルを非選択にする制御を行ってい
る。この制御は、イコライズ動作によってメモリセルが
受ける影響を更に軽減することができる。
導体スタティックメモリは、書込み動作からデータ保持
動作に移行する場合、デジット線をデータ線から切り離
す以前に、メモリセルを非選択にする制御を行ってい
る。この制御は、イコライズ動作によってメモリセルが
受ける影響を更に軽減することができる。
【００７５】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体スタティックメモリ
は、上記実施形態例の構成にのみ限定されるものでな
く、上記実施形態例の構成から種々の修正及び変更を施
した半導体スタティックメモリも、本発明の範囲に含ま
れる。
づいて説明したが、本発明の半導体スタティックメモリ
は、上記実施形態例の構成にのみ限定されるものでな
く、上記実施形態例の構成から種々の修正及び変更を施
した半導体スタティックメモリも、本発明の範囲に含ま
れる。
【００７６】
【発明の効果】以上説明したように、本発明の半導体ス
タティックメモリによると、製造上のばらつきに基づく
セルレシオの誤差を補償しデータ保持動作を安定にし、
書込み及びリカバリー動作を早くすることができる。
タティックメモリによると、製造上のばらつきに基づく
セルレシオの誤差を補償しデータ保持動作を安定にし、
書込み及びリカバリー動作を早くすることができる。
【図１】発明の第１実施形態例の半導体スタティックメ
モリを示す回路図である。
モリを示す回路図である。
【図２】図１のライトアンプ２５の回路図である。
【図３】図１の基準電圧発生回路２７の回路図である。
【図４】図１の半導体スタティックメモリの各ノードの
電位変化を示すタイムチャートである。
電位変化を示すタイムチャートである。
【図５】本発明の第２実施形態例の半導体スタティック
メモリを示す回路図である。
メモリを示す回路図である。
【図６】本発明の第３実施形態例の半導体スタティック
メモリを示す回路図である。
メモリを示す回路図である。
【図７】本発明の第４実施形態例の半導体スタティック
メモリを示す回路図である。
メモリを示す回路図である。
【図８】特開平６−１０４４０５号公報に記載のメモリ
セルの回路図である。
セルの回路図である。
２１ ワード線ドライバ ２２ メモリセル ２３ ＶＲ電圧発生回路 ２４ デジット線ドライバ ２５ ライトアンプ ２６ センスアンプ ２７ 基準電圧発生回路 ２８ レベルシフト・インバータ ２９ データ線駆動回路 Ｍｔ１、Ｍｔ２，Ｍｐ１〜Ｍｐ１０ Ｐ型トランジスタ Ｍｄ１〜Ｍｔｄ，Ｍｎ１〜Ｍｎ７ Ｎ型トランジスタ ＯＰ オペアンプ ａ１〜ａ２ ２入力ＡＮＤ ｉ１〜ｉ２ インバータ Ｄ，ＤＢ デジット線 ＷＬ ワード線 ＷＤＴ，ＷＤＢ データ線 Ｘ ワード線制御信号 Ｙ，ＹＢ デジット線制御信号 ＷＥ ライトイネーブル信号 ＲＥ リードイネーブル信号 Ｄｉｎ 書込みデータ信号 ＶＣＣ 通常電源 ＶＢＢ 正電源 ＶＧＧ 負電源 ＶＲ１〜ＶＲ４ 可変電位 Ｖｒｅｆ１〜Ｖｒｅｆ４ 基準電圧
Claims (7)
- 【請求項１】 夫々が一対のＰチャネル型トランスファ
トランジスタ及び一対のＮチャネル型ドライバトランジ
スタを有し、前記一対のトランスファトランジスタを介
して列方向に延びる一対のデジット線に接続される複数
のメモリセルと、行方向に配列されるメモリセルの前記
一対のトランスファトランジスタを駆動するワード線に
信号電圧を供給するワード線ドライバとを備え、前記デ
ジット線から流れる前記一対のトランスファトランジス
タのオフ電流によって前記メモリセルの一対の記憶ノー
ドの電位を保持する型式の半導体メモリ装置において、
前記トランスファトランジスタ及び前記ドライバトラン
ジスタと夫々、同じ導電型で同じトランジスタ特性を有
する第１トランジスタ及び第２トランジスタが電源ライ
ン間に相互に直列に接続された直列回路を有する基準電
圧発生回路を備え、該基準電圧発生回路は、前記直列回
路の直列接続ノードによって、前記トランスファトラン
ジスタと前記ドライバトランジスタとの間のセルレシオ
を定めることを特徴とする半導体メモリ装置。 - 【請求項２】 前記デジット線を経由して供給されるハ
イレベル側の書込み電圧が、記憶ノードに保持される電
圧よりも高いことを特徴とする、請求項１に記載の半導
体メモリ装置。 - 【請求項３】 前記基準電圧発生回路が、前記直列接続
ノードが非反転端子に、出力が反転端子に接続される出
力側のオペレーションアンプを更に備える、請求項１又
は２に記載の半導体メモリ装置。 - 【請求項４】 前記基準電圧発生回路が、前記直列接続
ノードが反転端子に、所定の電圧が非反転端子に、出力
が前記第１トランジスタのゲートに接続される出力側の
オペレーションアンプを更に備え、前記第２トランジス
タのゲートが所定電位に設定される、請求項１又は２に
記載の半導体メモリ装置。 - 【請求項５】 前記オペレーションアンプの出力が、前
記ワードドライバを介して前記ワード線に前記信号電圧
として供給される、請求項３又は４に記載の半導体メモ
リ装置。 - 【請求項６】 前記基準電圧発生回路が、前記直列接続
ノードが反転端子に、所定の電圧が非反転端子に、出力
が前記第１トランジスタのウエルに接続される出力側の
オペレーションアンプを更に備え、該出力側のオペレー
ションアンプの出力が、前記トランスファトランジスタ
のウエルに接続される、請求項１又は２に記載の半導体
メモリ装置。 - 【請求項７】 前記直列接続ノードの電位がワード線の
最低電位を定める、請求項１〜４の何れかに記載の半導
体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06292499A JP3291728B2 (ja) | 1999-03-10 | 1999-03-10 | 半導体スタティックメモリ |
| US09/521,965 US6222780B1 (en) | 1999-03-10 | 2000-03-09 | High-speed SRAM having a stable cell ratio |
| KR1020000011934A KR100366012B1 (ko) | 1999-03-10 | 2000-03-10 | 안정된 셀 비를 갖는 고속 ｓｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06292499A JP3291728B2 (ja) | 1999-03-10 | 1999-03-10 | 半導体スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000260186A true JP2000260186A (ja) | 2000-09-22 |
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Family
ID=13214320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06292499A Expired - Fee Related JP3291728B2 (ja) | 1999-03-10 | 1999-03-10 | 半導体スタティックメモリ |
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| Country | Link |
|---|---|
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| JP (1) | JP3291728B2 (ja) |
| KR (1) | KR100366012B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504555B1 (ko) * | 2000-12-29 | 2005-08-03 | 주식회사 하이닉스반도체 | Ｓｒａｍ의 셀 레이소에 따라 전압레벨을 제어하는부트스트랩 회로 |
| US7046468B2 (en) | 2004-03-17 | 2006-05-16 | Hitachi, Ltd. | Semiconductor integrated circuit and magnetic storage device using the same |
| US7693004B2 (en) | 2007-02-26 | 2010-04-06 | Renesas Technology Corp. | Semiconductor memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198670B1 (en) * | 1999-06-22 | 2001-03-06 | Micron Technology, Inc. | Bias generator for a four transistor load less memory cell |
| US6583459B1 (en) * | 2000-06-30 | 2003-06-24 | Stmicroelectronics, Inc. | Random access memory cell and method for fabricating same |
| JP2002109875A (ja) * | 2000-09-29 | 2002-04-12 | Nec Corp | 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法 |
| JP2002344251A (ja) * | 2001-05-22 | 2002-11-29 | Oki Electric Ind Co Ltd | オフリーク電流キャンセル回路 |
| US6621726B2 (en) * | 2001-11-13 | 2003-09-16 | Intel Corporation | Biasing technique for a high density SRAM |
| US6909623B2 (en) * | 2002-04-22 | 2005-06-21 | Broadcom Corporation | Dense content addressable memory cell |
| US6751112B2 (en) * | 2002-04-22 | 2004-06-15 | Broadcom Corporation | Dense content addressable memory cell |
| JP4562515B2 (ja) * | 2004-12-22 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | 論理回路及びワードドライバ回路 |
| JP5100035B2 (ja) * | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2007293933A (ja) * | 2006-04-21 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| TW201426745A (zh) * | 2006-04-28 | 2014-07-01 | Mosaid Technologies Inc | 降低ｓｒａｍ漏電流之電路 |
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| CN111429957B (zh) * | 2019-06-19 | 2022-03-22 | 合肥晶合集成电路股份有限公司 | 一种静态随机存取存储器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-03-10 JP JP06292499A patent/JP3291728B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-09 US US09/521,965 patent/US6222780B1/en not_active Expired - Lifetime
- 2000-03-10 KR KR1020000011934A patent/KR100366012B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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