TW201426745A - 降低ｓｒａｍ漏電流之電路 - Google Patents

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Abstract

本發明係提供一種用以將一SRAM記憶體陣列的一虛接地節點維持於一足以維持資料保持的最低位準之方法與系統。一電路可將該虛接地節點維持於一VDD-(1.5*Vth)的虛接地參考電壓，或於跨越該記憶格上維持1.5*Vth的電壓，其中Vth為一SRAM記憶格電晶體的一臨限電壓，而VDD為一正供應電壓。藉由追蹤於該SRAM陣列內的該些記憶格電晶體的該Vth，該電路降低漏電流並同時維持資料完整性。一臨限電壓參考電路可包括一或更多個(並聯)記憶格電晶體，或一特別接線的記憶格以追蹤該記憶格電晶體臨限電壓。該虛接地參考電壓的數值可根據一乘法器電路內的回授鏈元件之一比率。

Description

降低SRAM漏電流之電路
本發明一般係與隨機存取記憶體，像是靜態隨機存取記憶體(static random access memory)有關，更特別地，本發明係與降低SRAM內的漏電流有關。
在設計像是記憶體電路的積體電路時，功率消耗是非常受到重視的課題。在一記憶體電路中，一記憶體陣列(memory array)通常包括複數個記憶格(cell)。由於積體電路元件的實體尺寸在次微米技術下縮減，加上為了降低操作功率，記憶格會採用較低臨限電壓的電晶體。因此，漏電流已經變成影響靜態功率消耗的一個關鍵。
在注重功率的應用中，有時候需要降低隨機存取記憶體，像是SRAM的待機漏電流(standby leakage current)，這可藉由關閉提供給SRAM的功率來達成。不過這麼做會讓SRAM損失儲存於其中的資料。SRAM是一種半導體記憶體，只要不斷提供功率，就可以保持它的內容，因此，在低功率操作模式，像是待機之下，必須同時 保持SRAM資料同時讓漏電流的功率消耗降至最低。
有些已知的解決方案致力於降低漏電流，電晶體堆疊，也被稱為自反向偏壓(self-reverse bias)，採用一種可以大幅降低漏電流的技術，但是會造成記憶格的面積大幅增加。簡單的閘極接地(gated-ground)，或虛接地(virtual ground)技術無法有效控制虛接地節點的電壓。動態臨限電壓技術，也稱為基體偏壓(body biasing)，需要用到一種稱為三重井(triple well)製程的複雜製造流程。
先前的技術對虛接地電壓的控制力差，所以資料保持(data retention)的可靠度無法量化。大多數的解決方案沒有任何機制，可根據影響記憶格的可靠度之電路參數來限制虛接地電壓。
因此，有必要提供一種方法可降低漏電流，同時維持資料整合度，但又不會對製造複雜度或成本造成明顯負擔。
在一第一示範實施例中，係提供一種用以將一靜態隨機存取記憶體(SRAM)陣列的一虛接地節點(virtual ground node)維持於一資料保持位準的系統，該系統包含一臨限電壓產生電路，用以產生一臨限電壓，該臨限電壓係根據在該SRAM陣列內的一記憶格電晶體的一臨限電壓；一耦接至該臨限電壓產生電路的乘法器電路，用以接 收該臨限電壓並輸出一虛接地參考電壓，該虛接地參考電壓等於該正供應電壓與一乘法因數與該記憶格電晶體的該臨限電壓的乘積間之差；一耦接至該乘法器電路的虛接地漏電流降低電路，用以接收該虛接地參考電壓並將一耦接至該SRAM陣列的虛接地節點維持於該虛接地參考電壓。
臨限電壓產生電路包含一分壓器，該分壓器可包括：一臨限參考電壓節點；一耦接至該臨限參考電壓節點的臨限電壓追蹤裝置，用以追蹤在該SRAM陣列內的該記憶格電晶體的該臨限電壓；以及一耦接至該臨限參考電壓節點的電流放電裝置。
臨限電壓追蹤裝置係被耦接於該正供應電壓與該臨限參考電壓節點之間，而該電流放電裝置係被耦接於該臨限參考電壓節點與一負供應電壓之間。臨限電壓追蹤裝置可包括一具有與在該SRAM陣列內的該記憶格電晶體實質上相同的特性之參考電晶體。該參考電晶體可包括一n通道電晶體，其閘極與汲極耦接至該正供應電壓，而其源極耦接至該電流放電裝置。
臨限電壓追蹤裝置可包含複數個並聯連接的參考電晶體，該複數個參考電晶體的每一個具有與在該SRAM陣列內的該記憶格電晶體實質上相同的特性。
臨限電壓追蹤裝置可包含一修改的SRAM記憶格，該修改的SRAM記憶格可包含六顆電晶體交叉耦合之CMOS細胞，該CMOS細胞包括一第一與一第二記憶格電晶體，該第一記憶格電晶體具有其閘極與汲極耦接至該正供應電 壓，該第二記憶格電晶體具有其汲極耦接至該正供應電壓，該第一與該第二記憶格電晶體的源極端係耦接至該臨限參考電壓節點。
電流放電裝置可包括一電阻器，或一電流源。
電流放電裝置係被耦接於該正供應電壓與該臨限參考電壓節點之間，而該臨限電壓追蹤裝置係被耦接於該臨限參考電壓節點與一負供應電壓之間。在此情況下，該臨限電壓追蹤裝置可包括一具有與在該SRAM陣列內的該記憶格電晶體實質上相同的特性之參考電晶體。該參考電晶體包含一n通道電晶體，該n通道電晶體具有其閘極與汲極耦接至該電流放電裝置，而其源極耦接至該負供應電壓。而電流放電裝置可包括一電阻器，或一電流源。
在一實施例中，該虛接地參考電壓等於該正供應電壓與一乘法因數與該記憶格電晶體的該臨限電壓的乘積間之差。該乘法器電路可包括一回授路徑電路，該回授路徑電路包括一第一回授鏈元件與一第二回授鏈元件，該乘法因數係根據該第一回授鏈元件與該第二回授鏈元件之一比率。舉例來說，該乘法因數可為約1.5，而該比率約2.1。
乘法器電路可包括一運算放大器，該運算放大器具有其反相輸入耦接至該臨限電壓電路的該輸出，而其非反相輸入耦接至該第一回授鏈元件與該第二回授鏈元件；該乘法器電路也可包括一乘法器電路電晶體，該乘法器電路電晶體具有其源極耦接至一負供應電壓與其閘極耦接至該運算放大器之該輸出，以及其汲極耦接至該第二回授鏈元 件，使得該第二回授鏈元件係被耦接於該乘法器電路的該汲極與該運算放大器的該非反相輸入之間；該第一回授鏈元件係被耦接於該運算放大器的該非反相輸入與該正供應電壓之間。在一實施例中，該第一回授鏈元件與該第二回授鏈元件各為第一與第二電阻器。
漏電流降低電路可包括：一漏電流降低電晶體，該漏電流降低電晶體具有其源極耦接至一負供應電壓；以及一運算放大器，該運算放大器具有其非反相輸入耦接至該漏電流降低電晶體的該汲極，而其輸出耦接至該漏電流降低電晶體的該閘極，該運算放大器的該反相輸入可耦接至該虛接地參考電壓。
主動模式電路包含一主動模式電晶體，因應一主動訊號，將該虛接地節點連接至一負供應電壓。
在另一實施例中，係提供一種用以將一SRAM陣列的一虛接地節點維持於一資料保持位準的系統，包含：一臨限參考電壓產生電路，用以產生一臨限參考電壓，該臨限參考電壓係根據在該SRAM陣列內的一記憶格電晶體的一臨限電壓；以及一耦接至該臨限參考電壓產生電路的乘法器電路，用以接收該臨限參考電壓並輸出一虛接地參考電壓，該虛接地參考電壓等於該正供應電壓與一乘法因數與該記憶格電晶體的該臨限電壓的乘積間之差，該乘法器電路並用以將一耦接至該SRAM陣列的虛接地節點維持於該虛接地參考電壓。該乘法器電路可包括一乘法器運算放大器，該乘法器運算放大器具有一輸出驅動器，其足以將耦 接至該SRAM陣列的該虛接地節點維持於該虛接地參考電壓。
在進一步的實施例中，係提供一種用以將一靜態隨機存取記憶體陣列的一虛接地節點維持於一資料保持位準的方法，該方法包括以下的步驟：追蹤在該SRAM陣列內的一記憶格電晶體之一臨限電壓；輸出一虛接地參考電壓，該虛接地參考電壓等於一正供應電壓與一乘法因數與該記憶格電晶體的該臨限電壓的乘積間之差；以及將該SRAM陣列的該虛接地節點維持於該虛接地參考電壓。
輸出一虛接地參考電壓的步驟可包括產生一臨限電壓，該臨限電壓為在該SRAM陣列內的該記憶格電晶體的該臨限電壓之函數。該虛接地參考電壓等於該正供應電壓與約該記憶格電晶體的該臨限電壓之一倍半間之差。
在又進一步的實施例中，係提供一種用於一SRAM陣列之臨限電壓產生電路，包括一耦接於一正供應電壓與一負供應電壓之間的分壓器，用以產生一臨限電壓，該臨限電壓實質上等於該正供應電壓與在該SRAM陣列內的該記憶格電晶體的該臨限電壓間之差。
該分壓器可包括：一臨限參考電壓節點；一耦接至該臨限參考電壓節點的臨限電壓追蹤裝置，用以追蹤在該SRAM陣列內的該記憶格電晶體的該臨限電壓；以及一耦接至該臨限參考電壓節點的電流放電裝置。該臨限電壓追蹤裝置可包括一具有與在該SRAM陣列內的該記憶格電晶體實質上相同的特性之n通道參考電晶體。該臨限電壓追 蹤裝置包含複數個並聯連接的n通道電晶體，該複數個電晶體的每一個具有與在該SRAM陣列內的該記憶格電晶體實質上相同的特性。該臨限電壓追蹤裝置可包括六顆電晶體交叉耦合之CMOS SRAM記憶格，該CMOS SRAM記憶格包括一第一與一第二記憶格電晶體，該第一記憶格電晶體具有其閘極與汲極耦接至該正供應電壓，該第二記憶格電晶體具有其汲極耦接至該正供應電壓，該第一與該第二記憶格電晶體的源極端係耦接至該臨限參考電壓節點。
熟悉此技藝者在配合所附圖表檢視過本發明的特定實施例後，將可清楚了解本發明的其他型態與特點。
101‧‧‧臨限參考電壓節點
102‧‧‧臨限電壓追蹤裝置
103‧‧‧電流放電裝置
104‧‧‧運算放大器
105‧‧‧第一回授鏈元件
106‧‧‧第二回授鏈元件
107‧‧‧乘法器電晶體
108‧‧‧運算放大器
109‧‧‧漏電流降低電晶體
110‧‧‧主動模式電晶體
117‧‧‧乘法運算放大器
200‧‧‧臨限電壓參考電路
300‧‧‧乘法器電路
400‧‧‧虛接地漏電流降低電路
402‧‧‧電晶體
403‧‧‧電流源
500‧‧‧虛接地主動模式電路
502‧‧‧N通道電晶體
503‧‧‧電阻器
600‧‧‧記憶體陣列
602‧‧‧交叉耦合n通道電晶體
604‧‧‧交叉耦合n通道電晶體
702‧‧‧交叉耦合電晶體
704‧‧‧交叉耦合電晶體
本發明的實施例係以範例解說，而非用來限制本發明，並參考附屬圖表，其中：第1圖所示為代表本發明的一實施例之方塊圖；第2圖所示為第1圖的某些區塊的電路圖；第3圖所示為根據本發明的一實施例所建構之具有數個串列I/O代理的回溯相容系統的被挑選型態之方塊圖；第4圖所示為根據本發明的另一實施例之一臨限電壓參考電路之電路概要圖；第5圖所示為根據本發明的又一實施例之一臨限電壓參考電路之電路概要圖；第6圖所示為根據本發明的一實施例之一修改的SRAM記憶格；以及 第7圖所示為根據本發明的一實施例，用於一陣列的一SRAM記憶格之電路概要圖。
一般來說，本發明的實施例提供一種方法與系統，用以將SRAM記憶體陣列的虛接地節點維持在足以維持資料保持(data retention)的最低位準。一電路可維持虛接地節點於VDD-(1.5*Vth)的虛接地參考電壓，或在所有記憶格之上維持1.5*Vth，其中Vth為SRAM記憶格電晶體的臨限電壓，而VDD為正供應電壓。藉由追蹤SRAM陣列內的記憶格電晶體的臨限電壓Vth，此電路可在降低漏電流的同時維持資料完整性。臨限電壓參考電路可包括一或更多個(並聯的)記憶格電晶體或特殊接線的記憶格，以追蹤記憶格電晶體臨限電壓。虛接地參考電壓的數值可根據在一乘法器電路內的回授鏈元件之一比率來決定。
「電晶體臨限電壓(transistor threshold voltage)」與「臨限電壓(threshold voltage)」，Vth，在此是用來代表將電晶體由「截止(off)」變遷至「導通(on)」所需的閘極電壓或截止電壓，反之亦然。
「記憶格(memory cell)」在此是用來代表在記憶體陣列中的一格或一核心(corecell)，舉例來說，在SRAM陣列中，記憶格為SRAM格。
「資料保持位準(data retention level)」在此是用來代表一足以在SRAM中維持資料保持之最低電壓位準。一 乘法因數可用來確保提供給SRAM的電壓位準符合所需的資料保持位準，舉例來說，一個不超過1.5的乘法因數可用來產生一虛接地參考電壓，不僅可維持記憶體內的狀態/資料，同時可降低漏電流。小於約1.5的乘法因數可以達到較高的虛接地參考電壓，也可以將資料保持在超過維持資料保持所需之位準之上。
CMOS電路中的漏電流可定義為：當閘-源極電壓差低於臨限電壓時的汲極電流。漏電流一般包括2個主要來源：反向偏壓二極體電流，由汲極與主動電晶體的主體(bulk)間所儲存的電荷所產生；還有次臨限電流，由截止電晶體的源極與汲極間的載子擴散所產生。
理論上，如果對記憶格施加一大於或等於電晶體臨限電壓Vth的1.5倍的電壓，可讓SRAM記憶格維持它的狀態。1.5的數值代表先前所討論的乘法因數的數值。本發明的實施例包括一電路，用以產生一參考電壓，用來調節記憶格的源極電壓，在所有記憶體陣列之上維持1.5*Vth的電壓。此電路係與虛接地記憶體配合使用，並使用一參考電路以追蹤記憶格電晶體的Vth。
有些已知的方法是以數位的方式來降低漏電流。此種方法指定虛接地電壓為正供應電壓VDD與p通道電晶體的臨限電壓之間的差，然而，這是以一數位訊號來關閉或導通部分的電路。根據本發明的實施例，電路元件組合起來產生一虛接地電壓，其為SRAM陣列內的記憶格電晶體之臨限電壓之函數。在一實施例中，虛接地電壓等於正供 應電壓與SRAM陣列內的記憶格電晶體的臨限電壓的1.5倍之差。
第1圖所示為代表本發明的一實施例之方塊圖，第1圖所示的電路區塊利用降低記憶格上的電壓，同時仍維持儲存的資料的方式，合作降低記憶體漏電流。此電路系統根據記憶體電晶體臨限電壓控制虛接地節點VG以安全地在所有的處理條件下維持記憶格資料。值得一提的是，在此VG代表的是節點，而非電壓。電路系統使用記憶格電晶體的臨限電壓Vth來產生參考電壓，此參考電壓係用來將記憶體陣列上的虛接地參考電壓VG_REF，舉例來說，維持在1.5倍的Vth。這可藉由調節記憶格的虛接地節點VG之虛接地參考電壓(也就是源極)來達成。
第1圖的電路包括虛接地電路系統，虛接地電路系統是任何被設定用以產生虛接地電壓並控制電路系統的虛接地節點之電路系統。如第1圖所示，虛接地電路系統的一個實施例範例包括：臨限電壓參考電路200；乘法器電路300；虛接地漏電流降低電路(virtual ground leakage reduction circuit)400；以及虛接地主動模式電路(virtual ground active mode circuit)500。在以下將配合第3圖解說的一實施例中，乘法器電路300包括合適的電路系統以省除虛接地漏電流降低電路400。400與虛接地主動模式電路500可視為電壓隨耦電路。在第1圖中還有記憶體陣列600。
臨限電壓參考電路200產生一參考臨限電壓VT_REF， 其為記憶體陣列內的記憶格電晶體的臨限電壓之一函數，在一實施例中，參考臨限電壓等於VDD-Vth，VDD為正供應電壓，而Vth為記憶體陣列內的記憶格電晶體的臨限電壓。參考臨限電壓VT_REF會被輸入至乘法器電路300，乘法器電路300將VT_REF乘上一乘法因數，並輸出一電壓VG_REF。虛接地漏電流降低電路接收VG_REF，以維持記憶體陣列600的虛接地節點(VG)於與VG_REF(VDD-(1.5*Vth))相同的電壓。要注意的是，節點VG是由記憶體陣列600的記憶格內的漏電流所提昇。上述的電路可於低功率消耗模式，像是待機模式下操作，以降低因為漏電流所消耗的功率。在主動操作模式下，虛接地主動模式電路500因應主動(ACTIVE)訊號而導通，將節點VG連接至VSS，其中VSS為負供應電壓。
第2圖所示為第1圖的區塊200、300、400、以及500的電路圖，在第2圖的範例中，記憶體為CMOSSRAM，在第2圖的實施例中，臨限電壓參考電路200包括耦接於正供應電壓VDD與負供應電壓VSS之間的分壓器(voltage divider)，該分壓器產生臨限參考電壓VT_REF，其係根據，或為記憶體陣列內的記憶格電晶體的臨限電壓(Vth)之一函數。分壓器可包括，或定義，一臨限參考電壓節點101。在此實施例中，臨限電壓追蹤裝置102係被耦接至臨限參考電壓節點101，以追蹤SRAM陣列內的記憶格電晶體的臨限電壓。此一實施例也包括耦接至臨限參考電壓節點101之電流放電裝置103。電流放 電裝置103讓最少量的電流可以流向臨限參考電壓節點101，以便啟動臨限電壓追蹤裝置102。
在第2圖的實施例中，臨限電壓追蹤裝置102係耦接於正供應電壓與臨限參考電壓節點101之間，而電流放電裝置103係耦接於臨限參考電壓節點101與負供應電壓之間。臨限電壓追蹤裝置102可包含一具有與在SRAM陣列內的記憶格電晶體實質上相同的特性之電晶體。此電晶體可為n通道電晶體。如第2圖所示，電流放電裝置103可包含一電阻器。在一實施例中，電阻器的電阻值足夠高，足以剛好讓最低限度的電流量通過，以便讓電晶體導通。
在一示範實施例中，臨限電壓追蹤裝置102為一電晶體，而電流放電裝置103為一電阻器，此電晶體可被稱為參考電晶體，而此電阻器可被稱為負載電阻器(load resistor)。在本實施例中，參考電晶體102具有其汲極和閘極連接至VDD，而源極連接至負載電阻器103。流經電阻器103的小電流足夠讓參考電晶體102導通，這樣會產生接近電晶體的Vth的VDS(汲極-源極電壓)。在此實施例中，參考電晶體102為一n通道電晶體，其具有與在SRAM 600內的記憶格之n通道電晶體實質上相同的特性。當參考電壓VT_REF(VDD-Vth)上升時，電晶體102的Vth會因為基體效應(body effect)而上升，此一實施例在虛接地節點的電壓上升至VDD-(1.5*Vth)時，追蹤記憶格電晶體的Vth變化。
在另一實施例中，臨限電壓追蹤裝置102可包括複數 個並聯連接的參考電晶體，該複數個參考電晶體的每一個具有與在SRAM陣列內的記憶格電晶體實質上相同的特性。使用複數個並聯連接的電晶體可減少參考電壓的變異，如果只用一個電晶體，可能會因為製程的變異而受影響。
回到第2圖，乘法器電路300可包括任何組合的電路元件，以提供所需的乘法因數。一般來說，如果輸入電壓VIN=VDD-Vth，那麼乘法器電路300的輸出電壓為VOUT=VDD-(M*Vth)，其中M為所需的乘法因數。在第2圖的實施例中的乘法器電路300包括運算放大器104與一提供所需的乘法因數之回授路徑電路，回授路徑電路可包括複數個回授鏈元件，所需的乘法因數可根據一第一回授鏈元件105與一第二回授鏈元件106之間的比率來決定，在示範的實施例中，第一回授鏈元件105與第二回授鏈元件106之間的比率為2：1時，會產生1.5的乘法因數。
在一實施例中，回授路徑電路包括乘法器電晶體107，而第一回授鏈元件105與第二回授鏈元件106各包含第一與第二電阻器。第一電阻器105與第二電阻器106可形成一電阻分壓器(resistor divider)。在此實施例中，第一電阻器105係耦接於供應電壓與運算放大器104的非反相輸入端之間，第二電阻器106係耦接於運算放大器104的非反相輸入端與乘法器電晶體107的汲極之間。運算放大器104的反相輸入係耦接至臨限參考電壓電路的 輸出。乘法器電晶體的閘極係耦接至運算放大器的輸出，乘法器電晶體的源極係耦接至負供應電壓。
在此示範實施例中，1.5的乘法因數是根據第一電阻器105與第二電阻器106之間的比率，如果第一電阻器105的電阻值為R1，第二電阻器106的電阻值以R2代表，R1/R2的比率在約2：1的時候會產生約1.5的乘法因數。若使用此一電阻器分壓器，如果輸入電壓VT_REF為VDD-Vth，那麼輸出電壓VG_REF為VDD-(1.5*Vth)，在此實施例中，記憶體陣列的「虛接地」可增加至VDD-(1.5*Vth)，所以在記憶格上永遠至少有1.5*Vth的壓降。
第2圖的虛接地漏電流降低電路400包括運算放大器108與漏電流降低電晶體109，漏電流降低電晶體109的汲極耦接至VG，其閘極耦接至運算放大器108的輸出，而其源極耦接至VSS。此一電路透過運算放大器108的輸出，經由電晶體109的閘極，迫使虛接地節點VG為VG_REF，換句話說，此電壓隨耦器(voltage follower)讓記憶體陣列的虛接地節點具有和乘法器電路的輸出經過電晶體109後相同的電壓(VDD-(1.5*Vth))，如此達到在所有記憶體陣列上有(1.5*Vth)的結果。虛接地漏電流降低電路400可作為一電壓調節器(voltage regulator)。
虛接地主動模式電路500包括一主動模式電晶體110，用以因應主動訊號(ACTIVE)而將節點VG拉至VSS。主動模式電晶體110在待機模式(standby mode)下 會被關閉，當RAM在一般主動模式下，電晶體109會被關閉，而電晶體110會被導通以控制記憶體陣列的虛接地節點。
第3圖所示為根據本發明的另一實施例之方塊圖與電路圖，在第3圖中，區塊200、500以及600和第2圖的相同。第3圖中顯示乘法器電路300的替代實施例，其包括乘法運算放大器117，乘法運算放大器117的輸入端對照第2圖是相反的，第2圖的運算放大器104與乘法器電晶體107可視為第三途中一個叫大的運算放大器117，因此，本發明的實施例可包括一個實際較大的運算放大器117，或此一較大的運算放大器可以是基礎電路元件的一種簡化表示方式。較大的運算放大器117，或基本的運算放大器104，可具有足夠強大的驅動器，以省除使用區塊400的必要。第一回授鏈元件105係耦接於供應電壓與運算放大器117的反相輸入之間，第二回授鏈元件106係耦接於運算放大器117的反相輸入與輸出之間。運算放大器117的非反相輸入係耦接至臨限參考電壓電路的輸出，運算放大器117輸出虛接地參考電壓，並將此電壓施加於節點VG。
第4圖所示為根據本發明的另一實施例之一臨限電壓參考電路之電路概要圖，在此實施例中，臨限電壓追蹤裝置為一類似第2圖的電晶體之電晶體402。第4圖的電流放電裝置為一電流源403，儘管第4圖中所述的電流源403為理想的電流源，但應該了解的是此一元件可包含任 何電流源類型電路。電晶體402與電流源403在第4圖的電路中所耦接的方式與第2圖的臨限電壓追蹤裝置與電流放電裝置之耦接方式相同。
第5圖所示為根據本發明的又一實施例之一臨限電壓參考電路之電路概要圖，在此實施例中，電流放電裝置係耦接於正供應電壓與臨限參考電壓節點之間，而臨限電壓追蹤裝置係耦接於臨限參考電壓節點與負供應電壓之間。在第5圖的示範實施例中，電流放電裝置為耦接至VDD的電阻器503，而臨限電壓追蹤裝置為一n通道電晶體502，其具有閘極與汲極耦接至電阻器503，而其源極耦接至VSS，第5圖的臨限電壓參考電路提供一等於Vth的輸出電壓VT_REF。
第6圖所示為根據本發明的一實施例之一修改的SRAM記憶格，此一修改的SRAM記憶格可當作第2圖所示之臨限電壓追蹤裝置102，達到較高的Vth追蹤準確度。與第4圖所示的標準記憶格相較，第6圖的修改的SRAM記憶格已重新接線，使得一第一交叉耦合n通道電晶體602的閘極連接至VDD，而其汲極連接至VDD，此時第二交叉耦合n通道電晶體604的汲極連接至VDD。交叉耦合電晶體602與604的源極端都連接至節點VT_REF，而節點VT_REF連接至第2圖中的電流放電裝置103。使用第6圖的記憶格作為參考裝置的有利之處，是SRAM記憶格的拓樸會影響到臨限電壓。
第7圖所示為根據本發明的一實施例，用於記憶體陣 列600的SRAM記憶格之電路概要圖，SRAM記憶格是採用標準的6顆電晶體交叉耦合的CMOS格。要注意的是，第2圖的參考電晶體102與第7圖的交叉耦合電晶體702與704實質上相同，均為n通道電晶體。虛接地節點VG係連接至電晶體702與704之源極端。
總結來說，本發明的實施例可藉由追蹤記憶格電晶體的Vth，提供較先前解決方案更好的穩定性，並且讓記憶體陣列處於一記憶體陣列內所有「導通(ON)」的電晶體係由1.5*Vth所驅動的狀態。根據本發明的實施例，在節約功率模式下讓節點VG維持在能夠保持資料穩定的最低所需位準，可降低漏電流。
在以上的說明中，為了解說之故，已針對實施例提出許多細節，俾使讀者對本發明的示範實施例有完整的了解，然而，熟悉此技藝者應可了解，在實施本發明的實施例時，並不一定會用到這些特定的細節。在其他例子中，已知的電氣結構和電路係以方塊圖的方式表示，以不混淆本發明的實施例，舉例來說，對於本發明的實施例是否可以用軟體常式、硬體電路、韌體、或其組合加以實施，在此並沒有提供特定的細節。
以上有關本發明的實施例僅用來舉例，而熟悉此技藝者在不悖離本發明的範疇的情況下，應可針對特定實施例進行各種替換、修改或變化，而本發明的範疇應以所附的申請專利範圍來定義。
200‧‧‧臨限電壓參考電路
300‧‧‧乘法器電路
400‧‧‧虛接地漏電流降低電路
500‧‧‧虛接地主動模式電路
600‧‧‧記憶體陣列

Claims (13)

  1. 一種用以將靜態隨機存取記憶體(SRAM)陣列的虛接地節點維持於資料保持位準的系統，包含：乘法器電路，安排以接收產生臨限參考電壓並輸出虛接地參考電壓，該虛接地參考電壓等於正供應電壓與乘法因數與該SRAM陣列的記憶格電晶體的臨限電壓的乘積間之差；以及耦接至該乘法器電路的虛接地洩漏降低電路，用以接收該虛接地參考電壓並將耦接至該SRAM陣列的虛接地節點維持於該虛接地參考電壓。
  2. 如申請專利範圍第1項之系統，其中該乘法器電路包含回授路徑電路，該回授路徑電路包括第一回授鏈元件與第二回授鏈元件，該乘法因數係根據該第一回授鏈元件與該第二回授鏈元件之比率。
  3. 如申請專利範圍第2項之系統，其中該乘法器電路包含：運算放大器，該運算放大器具有其反相輸入耦接至臨限參考電壓電路的輸出，而其非反相輸入耦接至該第一回授鏈元件與該第二回授鏈元件；以及乘法器電路電晶體，該乘法器電路電晶體具有其源極耦接至負供應電壓與其閘極耦接至該運算放大器之輸出，以及其汲極耦接至該第二回授鏈元件，使得該第二回授鏈元件係被耦接於該乘法器電路的該汲極與該運算放大器的該非反相輸入之間； 該第一回授鏈元件係被耦接於該運算放大器的該非反相輸入與該正供應電壓之間。
  4. 如申請專利範圍第2項之系統，其中該第一回授鏈元件與該第二回授鏈元件各包含電阻器。
  5. 如申請專利範圍第1項之系統，其中該虛接地參考電壓等於該正供應電壓與於約該記憶格電晶體的該臨限電壓之一倍半間之差。
  6. 如申請專利範圍第5項之系統，其中該第一回授鏈元件與該第二回授鏈元件之該比率係約2：1。
  7. 如申請專利範圍第1項之系統，其中該虛接地洩漏降低電路包含：洩漏降低電晶體，該洩漏降低電晶體具有其源極耦接至負供應電壓；以及運算放大器，該運算放大器具有其非反相輸入耦接至該洩漏降低電晶體的汲極，而其輸出耦接至該洩漏降低電晶體的閘極，該運算放大器的反相輸入係耦接至該虛接地參考電壓。
  8. 如申請專利範圍第1項之系統，更包含主動模式電路，該主動模式電路包含主動模式電晶體，因應一主動訊號，將該虛接地節點連接至負供應電壓。
  9. 一種用以將靜態隨機存取記憶體(SRAM)陣列的虛接地節點維持於資料保持位準的系統，包含：乘法器電路，被安排以：接收對應於在該SRAM陣列中之記憶格之臨限電 壓的所產生臨限參考電壓，輸出虛接地參考電壓，該虛接地參考電壓等於正供應電壓與乘法因數與該記憶格電晶體的該臨限電壓的乘積間之差，及將耦接至該SRAM陣列的虛接地節點維持於該虛接地參考電壓。
  10. 如申請專利範圍第9項之系統，其中該乘法器電路包含乘法器運算放大器，該乘法器運算放大器具有輸出驅動器，其足以將耦接至該SRAM陣列的該虛接地節點維持於該虛接地參考電壓。
  11. 一種用以將靜態隨機存取記憶體(SRAM)陣列的虛接地節點維持於資料保持位準的方法，包含以下的步驟：接收對應於在該SRAM陣列內的記憶格之臨限電壓的所產生的臨限參考電壓；輸出虛接地參考電壓，該虛接地參考電壓等於正供應電壓與乘法因數與該記憶格電晶體的該臨限電壓的乘積間之差；以及將耦接至該SRAM陣列的虛接地節點維持於該虛接地參考電壓。
  12. 如申請專利範圍第11項之方法，其中該所產生的臨限參考電壓為在該SRAM陣列內的該記憶格電晶體的該臨限電壓之函數。
  13. 如申請專利範圍第11項之方法，其中該虛接地參考電壓等於該正供應電壓與約該記憶格電晶體的該臨限電壓之一倍半間之差。
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