TWI498892B - 靜態隨機存取記憶體之自適應性資料保持電壓調節系統 - Google Patents

Description

靜態隨機存取記憶體之自適應性資料保持電壓調節系統

本發明係有關於一種靜態隨機存取記憶體之自適應性資料保持電壓調節系統，尤其是指一種藉由電源閘控（ｐｏｗｅｒ　ｇａｔｉｎｇ）技巧來達到降低虛擬供應電壓的目的，並根據ＰＶＴ變異動態調整資料保持電壓至對應的大小，積極地降低靜態隨機存取記憶體在等待模式的漏電流功耗，其藉由閉迴路的動態調整機制使得虛擬供應電壓能夠維持在資料保持電壓，達到不造成資料損失的情況下，具有更大的漏電流功耗降低者 。

按，靜態隨機存取記憶體應用於現今之多種資料儲存之用途，一般係由三個功能單元所組合而成：即記憶晶胞單元陣列（ＳＲＡＭ　Ｃｅｌｌ　Ａｒｒａｙ）、周邊電路（例如有位址解碼電路／Ｙｐａｓｓ電路、放大器電路、寫入電路等）以及Ｉ∕Ｏ介面電路；其中記憶晶胞單元陣列（ＳＲＡＭ　Ｃｅｌｌ　Ａｒｒａｙ）的最基本單位為一記憶晶胞，可為兩個負載ＰＭＯＳ電晶體（ｌｏａｄ　ｔｒａｎｓｉｓｔｏｒ）、兩個驅動ＮＭＯＳ電晶體（ｄｒｉｖｉｎｇ　ｔｒａｎｓｉｓｔｏｒ），以及兩個存取ＮＭＯＳ電晶體（ａｃｃｅｓｓ　ｔｒａｎｓｉｓｔｏｒ）所構成，這些記憶晶胞係以陣列形式排列成記憶晶胞單元陣列；再者，由於能源意識的抬頭，低功耗設計已是電子產品（例如為可攜式行動裝置、無線感測器網路或生醫電子系統等）不可或缺的設計重點，而內部的靜待隨機存取記憶體往往佔據系統晶片最大的面積，且其漏電流功耗亦為系統靜態功率消耗的最大來源。

因此，為了減少待機模式（ｓｔａｎｄｂｙ　ｍｏｄｅ）時的漏電流功耗，降低供應電壓（ｓｕｐｐｌｙ　ｖｏｌｔａｇｅ）至資料保持電壓（Ｄａｔａ　Ｒｅｔｅｎｔｉｏｎ　Ｖｏｌｔａｇｅ，ＤＲＶ）為一有效且常見的方法；上述資料保持電壓係為能保持靜待隨機存取記憶體內的資料的最小正常操作電壓，而在此電壓下的靜待隨機存取記憶體晶胞（ＳＲＡＭ　Ｃｅｌｌ），其靜態雜訊邊限（Ｓｔａｔｉｃ　Ｎｏｉｓｅ　Ｍａｒｇｉｎ，ＳＮＭ）等於零；然，在先進製程的設計，資料保持電壓會隨著嚴重的製程變異而變大，使得調降電壓的機制以及漏電流功耗降低的可能性受到挑戰；再者，資料保持電壓的變異也較舊製程來得大，為了迎合最差情況，整體靜待隨機存取記憶體晶胞需處於較高的資料保持電壓，造成漏電流功率消耗降不下來；舉例而言，由於受到製程變異、電壓變動及溫度變化（ＰＶＴ　ｖａｒｉａｔｉｏｎ）的影響，每個靜待隨機存取記憶體晶胞的資料保持電壓都不盡相同，為了能讓靜待隨機存取記憶體所有的資料在調降正常操作電壓（ＶＤＤ　ｓｃａｌｉｎｇ）下都保持住，其正常操作電壓必須高於整個靜待隨機存取記憶體晶胞最大的資料保持電壓，然而，在設計階段時，並無法知道晶片當下的狀態，所以在設計時必須考量最差情況（ｗｏｒｓｔ　ｃａｓｅ）來決定等待模式（ｓｔａｎｄｂｙ）的正常操作電壓，導致整體靜待隨機存取記憶體晶胞需處於較高的資料保持電壓，不僅造成漏電流功率消耗降不下來，且記憶體運作時其最差情況出現的機率非常小，意即在大部分的情況下，等待模式的正常操作電壓是可以再調降的。

請參閱中華民國公開第２０１０３７７２０號『積體電路架構』之發明專利，提供一種積體電路架構，包括：一主動電源供應線；一資料保持電源供應線；以及一第一記憶體巨集與一第二記憶體巨集，連接至主動電源供應線與資料保持電源供應線，其中第一記憶體巨集與第二記憶體巨集各包括：一記憶體晶格陣列；一開關，用以切換記憶體晶格陣列，而使其連接至主動電源供應線，或使其連接至資料保持電源供應線；以及一低漏電流模式控制腳位，耦接至開關，其中開關用以依據低漏電流模式控制腳位上之一訊號將主動電源供應線與資料保持電源供應線連接至記憶體晶格陣列；藉此，資料保持電源供應電壓可由電壓產生器產生，且電壓產生器係在記憶體巨集之外部，使得電壓產生器可設計成複雜電路，而使其本身大體不受製程、電壓、或溫度（ｐｒｏｃｅｓｓ－ｖｏｌｔａｇｅ－ｔｅｍｐｅｒａｔｕｒｅ，ＰＶＴ）變動之影響，記憶體可在不犧牲其資料保持力的同時降低漏電流；然上述用以降低漏電流功率消耗的技術實際實施運作時，其電壓產生器需以直流轉直流電源轉換器（ｄｃ－ｄｃ　ｃｏｎｖｅｒｔｅｒ）或線性調節器（ｌｉｎｅａｒ　ｒｅｇｕｌａｔｏｒ）等電壓轉換器（ｖｏｌｔａｇｅ　ｃｏｎｖｅｒｔｅｒ）來產生等待模式的正常操作電壓，而該電壓產生器的轉換效益（ｅｆｆｉｃｉｅｎｃｙ）並非理想，需考量其對整體系統額外產生的功率消耗以及轉換的時間，而正常操作電壓的降低係會導致電壓產生器的轉換效益也跟著降低，進而造成功率的損失，且轉換電壓所需的時間也較長，以整體系統的角度來看，並無法達到較佳漏電流功耗降低的目的；此外，上述之習用技術係藉由提供對ＰＶＴ變動不敏感的外部的資料保持電源供應電壓，使得記憶體可在不犧牲其資料保持力的同時降低漏電流，其於等待模式所決定的正常操作電壓為固定值，當有隨著時間變化的變異（例如電壓變動或溫度變化等），造成資料保持電壓的改變時，並無法對其變動做動態的調整適應；因此，需要其他可克服上述習知技術缺點的系統。

今，發明人即是鑑於上述現有靜態隨機存取記憶體因漏電流功耗造成系統靜態功率的大量消耗缺失，於是乃一本孜孜不倦之精神，並藉由其豐富之專業知識及多年之實務經驗所輔佐，而加以改善，並據此研創出本發明。

本發明主要目的為提供一種無須使用電壓轉換器，係藉由電源閘控技巧來達到降低靜態隨機存取記憶體虛擬供應電壓的目的，並根據ＰＶＴ變異動態調整資料保持電壓至對應的大小，積極地降低靜態隨機存取記憶體在等待模式的漏電流功耗，而其藉由閉迴路的動態調整機制使得虛擬供應電壓能夠維持在資料保持電壓，達到不造成資料損失的情況下，具有更大的漏電流功耗降低者。

為了達到上述實施目的，本發明人提出一種靜態隨機存取記憶體之自適應性資料保持電壓調節系統，其包括有一電源供應單元、一資料保持電壓監控單元、一資料損失偵測單元，以及一動態調整控制單元；其中電源供應單元包括有相互連接之主電源電晶體與次電源電晶體，用以提供靜態隨機存取記憶體之電壓，其中次電源電晶體之尺寸大小係不大於主電源電晶體，且次電源電晶體係於操作模式時關閉，而在等待模式且有動態調整需求時打開；而資料保持電壓監控單元係用以監控靜態隨機存取記憶之靜態雜訊邊際，其包括有一掛載靜態隨機存取記憶體之複數個記憶晶胞的資料保持電壓監控電路、一用以將資料保持電壓監控電路重置之重置訊號產生電路，以及一根據漏電流產生相對應之雜訊偏壓，並用以調整資料保持電壓監控電路反應速度之適應性變異控制電路，其中漏電流係因ＰＶＴ變異所造成，且上述之每一記憶晶胞其第一節點與第二節點係分別連接起來，以便平均隨機變異的影響；資料損失偵測單元則分別與第一節點與第二節點連接，當其電壓反轉時，用以產生一資料損失訊號；動態調整控制單元係用以接收上述之資料損失訊號，並分別產生一重整訊號至 重置訊號產生電路，以及一開啟訊號至次電源電晶體；藉此，可藉由電源閘控技巧來達到降低虛擬供應電壓的目的，並根據ＰＶＴ變異動態調整資料保持電壓至對應的大小，以積極地降低靜態隨機存取記憶體在等待模式的漏電流功耗。

在本發明的一實施例中，適應性變異控制電路進一步包括有一掛載靜態隨機存取記憶體之複數個記憶晶胞的動態偏壓產生電路，以及一接收雜訊偏壓之變異漂移注入電路，動態偏壓產生電路係用以監控ＰＶＴ變異並產生相對應的雜訊偏壓至變異漂移注入電路；藉此，可動態調整資料保持電壓監控電路之反應速度，達到不造成資料損失的情況下，完成閉迴路的動態調整機制。

在本發明的一實施例中，資料保持電壓監控單元相較於靜態隨機存取記憶體多了至少１００ｍＶ的雜訊邊限，意即其資料保持電壓會高於靜態隨機存取記憶體至少１００ｍＶ，以保證靜態隨機存取記憶體資料的安全性。

在本發明的一實施例中，資料損失偵測單元可例如為習知之威爾森電流鏡位準轉換器，且資料損失偵測單元於偵測到第一節點與第二節點電壓發生反轉時，係產生資料損失訊號並經由動態調整控制單元發出開啟訊號造成次電源電晶體的開啟，使得第三節點電壓提升，並使重置訊號產生電路重置資料保持電壓監控單元以讓其重新監控靜態隨機存取記憶之靜態雜訊邊際。

在本發明的一實施例中，重置訊號產生電路可為將第一節點拉至與第三節點等電位，而將第二節點拉至地電位。

在本發明的一實施例中，資料保持電壓監控電路掛載靜態隨機存取記憶體之記憶晶胞的數目係等同於該記憶晶胞的列（ｒｏｗ）數目。

１‧‧‧靜態隨機存取記憶體

１１‧‧‧記憶晶胞

２‧‧‧自適應性資料保持電壓調節系統

２１‧‧‧電源供應單元

２１１‧‧‧主電源電晶體

２１２‧‧‧次電源電晶體

２２‧‧‧資料保持電壓監控單元

２２１‧‧‧資料保持電壓監控電路

２２２‧‧‧重置訊號產生電路

２２３‧‧‧適應性變異控制電路

２２３１‧‧‧動態偏壓產生電路

２２３２‧‧‧變異漂移注入電路

２２３３‧‧‧漏電流感應器

２３‧‧‧資料損失偵測單元

２４‧‧‧動態調整控制單元

３１、３２、３３‧‧‧ＰＭＯＳ電晶體

４１、４２‧‧‧ＮＭＯＳ電晶體

５１、５２、５３、５４‧‧‧反向器

Ｑ‧‧‧第一節點
ＱＢ‧‧‧第二節點

Ｖａｒｒａｙ‧‧‧第三節點
Ｌｏｓｓ‧‧‧資料損失訊號

Ｒｅｆｒｅｓｈ‧‧‧重整訊號

Ｄｂｉａｓ‧‧‧雜訊偏壓

Ｐｓｗｉｔｃｈ‧‧‧開啟訊號

第一圖：本發明自適應性資料保持電壓調節系統應用於靜態隨機存取記憶體之電性關係配置方塊圖

第二圖：本發明較佳實施例之資料保持電壓監控單元電路圖

第三圖：本發明較佳實施例之資料損失偵測單元電路圖

第四圖：本發明較佳實施例之動態調整控制單元電路圖

第五圖：本發明較佳實施例之各訊號波形示意圖

本發明之目的及其電路設計功能上的優點，將依據以下圖面所示之電路圖，配合具體實施例予以說明，俾使審查委員能對本發明有更深入且具體之瞭解。

首先，請參閱第一圖所示，為本發明之自適應性資料保持電壓調節系統應用於靜態隨機存取記憶體之電性關係配置方塊圖，其包括有：

一電源供應單元２１，係包括有相互連接之主電源電晶體２１１與次電源電晶體２１２，用以提供靜態隨機存取記憶體１之電壓；其中，次電源電晶體２１２之尺寸大小係不大於主電源電晶體２１１，於一實施例中主電源電晶體２１１與次電源電晶體２１２可例如為ＰＭＯＳ電晶體，且次電源電晶體２１２係於操作模式時（ａｃｔｉｖｅ　ｍｏｄｅ）關閉，而在等待模式（ｓｔａｎｄｂｙ　ｍｏｄｅ）且有動態調整需求時打開；

一資料保持電壓監控單元２２（ＤＲＶ　Ｍｏｎｉｔｏｒ　Ｃｅｌｌ），係用以監控靜態隨機存取記憶之靜態雜訊邊際（Ｓｔａｔｉｃ　Ｎｏｉｓｅ　Ｍａｒｇｉｎ，ＳＮＭ），其包括有一掛載靜態隨機存取記憶體１之複數個記憶晶胞１１（ｍｅｍｏｒｙ　ｃｅｌｌ）的資料保持電壓監控電路２２１、一用以將資料保持電壓監控電路２２１重置之重置訊號產生電路２２２，以及一根據漏電流產生相對應之雜訊偏壓Ｄｂｉａｓ，並用以調整資料保持電壓監控電路２２１反應速度之適應性變異控制電路２２３；請一併參閱第二圖所示，於本實施例中，資料保持電壓監控電路２２１係掛載１２８個靜態隨機存取記憶體１之記憶晶胞１１，然掛載記憶晶胞１１之數量係根據靜態隨機存取記憶體１之結構而不同，可為２５６或５１２或１０２４個，在此並不限定，其原則為資料保持電壓監控電路２２１掛載 靜態隨機存取記憶體１之記憶晶胞１１的數目係等同於記憶晶胞１１的列數目；且上述每一記憶晶胞１１之第一節點Ｑ與第二節點ＱＢ係分別連接起來，以便平均隨機變異（ｒａｎｄｏｍ　ｖａｒｉａｔｉｏｎ）的影響；其中，上述之漏電流係因製程、電壓、溫度（Ｐｒｏｃｅｓｓ　Ｖｏｌｔａｇｅ　Ｔｅｍｐｅｒａｔｕｒｅ，ＰＶＴ）變異所造成；再者，重置訊號產生電路２２２用以將第一節點Ｑ拉至與第三節點Ｖａｒｒａｙ（虛擬供應電壓）等電位，而將第二節點ＱＢ拉至地電位；在此值得注意的，為了要保證靜態隨機存取記憶體１資料的安全性，資料保持電壓監控單元２２相較於靜態隨機存取記憶體１多了至少１００ｍＶ的雜訊邊限（Ｎｏｉｓｅ　Ｍａｒｇｉｎ）；然在此值得注意的，１００ｍＶ的雜訊邊限僅為一較佳之具體實施例，熟此技藝者當知道上述之雜訊邊限並非一定要大於１００ｍＶ，小於亦有可能，並不會影響本發明的實施；其原則係資料保持電壓監控單元２２ 的資料保持電壓高於靜態隨機存取記憶體１的資料保持電壓即可；

一資料損失偵測單元２３（Ｄａｔａ　Ｌｏｓｓ　Ｄｅｔｅｃｔｏｒ），係分別與第一節點Ｑ與第二節點ＱＢ連接，當其電壓反轉時，產生一資料損失訊號Ｌｏｓｓ；請一併參閱第三圖所示，資料損失偵測單元２３可例如為習知之威爾森電流鏡位準轉換器（Ｗｉｌｓｏｎ　Ｃｕｒｒｅｎｔ　Ｍｉｒｒｏｒ　ｌｅｖｅｌ　ｓｈｉｆｔｅｒ），係因資料保持電壓監控單元２２會反映當第三節點Ｖａｒｒａｙ 靠近資料保持電壓時的情況，因此資料保持電壓監控單元２中的第一節點Ｑ與第二節點ＱＢ會是靠近資料保持電壓的值，此值遠低於正常操作供應電壓值，然而資料損失偵測單元２３的輸出係接給動態調整控制單元２４，而動態調節控制單元２４則操作在高於資料保持電壓的值，因此資料損失偵測單元２３就需要具有位準轉換的功能；於本實施例中資料損失偵測單元２３係具有兩個以閘極相互連接的ＰＭＯＳ電晶體３１、３２、兩個以源極相互連接並接地之ＮＭＯＳ電晶體４１、４２、一分別以源極和汲極與ＰＭＯＳ電晶體３１以及ＮＭＯＳ電晶體４１連接的ＰＭＯＳ電晶體３３，以及與ＰＭＯＳ電晶體３２、３３和ＮＭＯＳ電晶體４２連接之兩反向器５１、５２所構成；其中ＮＭＯＳ電晶體４１、４２之閘極係分別連接第一節點Ｑ與第二節點ＱＢ；在此值得注意的，上述所述之資料損失偵測單元２３僅為一較佳之具體實施例，其亦可以Ｓ﹒　Ｎ﹒　Ｗｏｏｔｅｒｓ等人於２０１０年在ＩＥＥＥ　Ｔｒａｎｓ﹒　ｏｎ　Ｃｉｒｃｕｉｔｓ　ａｎｄ　Ｓｙｓｔｅｍｓ　ＩＩ：Ｅｘｐｒｅｓｓ　Ｂｒｉｅｆｓ，第５７期，第２９０～２９４頁中所揭露之型一（Ｔｙｐｅ　Ｉ）和型二（Ｔｙｐｅ　ＩＩ）兩種習知之位準轉換器（ｌｅｖｅｌ　ｃｏｎｖｅｒｔｅｒ）或文獻中所提出之位準轉換器等效置換，該文獻在此全部以引用的方式併入本文中，且因 所產生之功效與技術上之優點皆與其相同，應視為資料損失偵測單元２３之等效變化或修飾；此外，資料損失偵測單元２３於偵測到第一節點Ｑ與第二節點ＱＢ電壓發生反轉時，產生資料損失訊號Ｌｏｓｓ並經由動態調整控制單元２４發出開啟訊號Ｐｓｗｉｔｃｈ造成次電源電晶體２１２的開啟，使得第三節點 Ｖａｒｒａｙ電壓提升，並使重置訊號產生電路２２２重置資料保持電壓監控單元２２以讓其重新監控靜態隨機存取記憶體１之靜態雜訊邊際；以及

一動態調整控制單元２４（Ｒｅｇｕｌａｔｉｎｇ　Ｃｏｎｔｒｏｌｌｅｒ），係接收資料損失訊號Ｌｏｓｓ，並分別產生一重整訊號Ｒｅｆｒｅｓｈ至重置訊號產生電路２２２，以及一開啟訊號Ｐｓｗｉｔｃｈ至次電源電晶體２１２；其中，請參閱第四圖所示，動態調整控制單元２４可以簡單之邏輯電路圖具體實施，且亦可作多種變化或修飾該實施例，熟悉此項技藝人士可作之明顯替換與修飾，仍將併入於本發明所主張的專利範圍之內。

此外，請再參閱第二圖所示，上述之適應性變異控制電路２２３進一步包括有一掛載靜態隨機存取記憶體１之複數個記憶晶胞１１的動態偏壓產生電路２２３１，以及一接收雜訊偏壓Ｄｂｉａｓ之變異漂移注入電路２２３２，動態偏壓產生電路２２３１係用以監控因ＰＶＴ變異所造成的漏電流，並進而產生相對應的雜訊偏壓Ｄｂｉａｓ至變異漂移注入電路２２３２，其方式係透過漏電流感應器２２３３來監控ＰＶＴ變異對漏電流的影響，將此結果轉換成一雜訊偏壓Ｄｂｉａｓ並傳送至變異漂移注入電路２２３２，當漏電流愈大時，產生的雜訊偏壓Ｄｂｉａｓ愈大，使得資料保持電壓監控電路２２１加快反應速度，反之漏電流愈小則雜訊偏壓Ｄｂｉａｓ越小，藉此達到不造成資料損失的情況下，完成閉迴路的動態調整機制；再者，上述之動態偏壓產生電路２２３１係以高電位電源Ｖ ＤＤＨ（例如１﹒２Ｖ）驅動，而重置訊號產生電路２２２、適應性變異控制電路２２３、資料損失偵測單元２３，以及動態調整控制單元２４係皆以低電位電源Ｖ ＤＤＬ（例如０﹒６Ｖ）驅動。

根據上述之靜態隨機存取記憶體１之自適應性資料保持電壓調節系統２於實施使用時，當晶片致能訊號ＣＥＮ為Ｈｉｇｈ時，主電源電晶體２１１打開，靜態隨機存取記憶體１處於操作模式，此時自適應性資料保持電壓調節系統２不動作；而當晶片致能訊號ＣＥＮ為Ｌｏｗ時，主電源電晶體２１１關閉，靜態隨機存取記憶體１轉換至等待模式，此時靜態隨機存取記憶體１的漏電流會將第三節點Ｖａｒｒａｙ的電壓往下拉，進而達到降低虛擬供應電壓（亦即Ｖａｒｒａｙ）的功效，當電壓下降至資料保持電壓時，第一節點Ｑ及第二節點ＱＢ反轉，導致資料損失訊號Ｌｏｓｓ被產生，此時開啟訊號Ｐｓｗｉｔｃｈ 切換為Ｌｏｗ，以將次電源電晶體２１２打開，進而對第三節點 Ｖａｒｒａｙ充電；當第三節點 Ｖ ａｒｒａｙ之電壓上升至轉態點（安全電壓）時，開啟訊號Ｐｓｗｉｔｃｈ切換為Ｈｉｇｈ，將次電源電晶體２１２關閉，並產生重整訊號Ｒｅｆｒｅｓｈ為Ｈｉｇｈ，以對資料保持電壓監控電路２２１做重置動作；在此值得注意的，動態調整控制單元２４之反向器５３、５４是設計成偏移（ｓｋｅｗ）反向器，而反向器５３、５４之轉態點電壓值可例如為大於低電位電源Ｖ ＤＤＬ一半之數值，用來作為第三節點Ｖａｒｒａｙ被次電源電晶體２１２充電時的安全電壓範圍；當資料保持電壓監控電路２２１重置完成後，資料損失訊號Ｌｏｓｓ降下為Ｌｏｗ，並轉換重整訊號Ｒｅｆｒｅｓｈ為Ｌｏｗ，關閉重置動作，而第三節點Ｖａｒｒａｙ電壓又因為靜態隨機存取記憶體１的漏電流而被往下拉，如此周而復始形成了一個週期動作，請參閱第五圖所示，為本發明較佳實施例之各訊號波形示意圖；值得注意的，上述之動作原理於次電源電晶體２１２關閉後至資料損失訊號Ｌｏｓｓ切換為Ｌｏｗ之間，若資料損失訊號Ｌｏｓｓ尚未切換至Ｌｏｗ，而第三節點Ｖａｒｒａｙ又已經下降至資料保持電壓時，此時是將開啟訊號Ｐｓｗｉｔｃｈ切換為Ｌｏｗ，並將次電源電晶體２１２再度打開，對第三節點Ｖａｒｒａｙ充電，這個動作可以確保第三節點Ｖａｒｒａｙ在資料損失訊號Ｌｏｓｓ切換的時間差內不會低於資料保持電壓，以防資料產生讀寫錯誤。

由上述之靜態隨機存取記憶體之自適應性資料保持電壓調節系統之實施說明可知，本發明具有以下優點：

1.本發明之自適應性資料保持電壓調節系統藉由電源閘控技巧來達到降低虛擬供應電壓的目的，並根據ＰＶＴ變異動態調整資料保持電壓至對應的大小，積極地降低靜態隨機存取記憶體在等待模式的漏電流功耗。

2.本發明之適應性變異控制電路利用『動態偏壓』機制，藉由與靜態隨機存取記憶體之記憶晶胞相同的漏電流感應器來監控ＰＶＴ變異對漏電流的影響，將此結果轉換成一雜訊偏壓，當漏電流愈大時，產生的雜訊偏壓愈大，以動態調整資料保持電壓監控電路之反應速度，達到不造成資料損失的情況下，完成閉迴路的動態調整機制。

3.本發明適用於靜態隨機存取記憶體之自適應性資料保持電壓調節系統係無須使用電壓轉換器，故以系統上的考量而言，能夠大幅降低操作所需的成本付出。

綜上所述，本發明之靜態隨機存取記憶體之自適應性資料保持電壓調節系統，的確能藉由上述所揭露之實施例，達到所預期之使用功效，且本發明亦未曾公開於申請前，誠已完全符合專利法之規定與要求。爰依法提出發明專利之申請，懇請惠予審查，並賜准專利，則實感德便。

惟，上述所揭之圖示及說明，僅為本發明之較佳實施例，非為限定本發明之保護範圍；大凡熟悉該項技藝之人士，其所依本發明之特徵範疇，所作之其它等效變化或修飾，皆應視為不脫離本發明之設計範疇。

1‧‧‧靜態隨機存取記憶體

2‧‧‧自適應性資料保持電壓調節系統

21‧‧‧電源供應單元

211‧‧‧主電源電晶體

212‧‧‧次電源電晶體

22‧‧‧資料保持電壓監控單元

221‧‧‧資料保持電壓監控電路

222‧‧‧重置訊號產生電路

223‧‧‧適應性變異控制電路

23‧‧‧資料損失偵測單元

24‧‧‧動態調整控制單元

Q‧‧‧第一節點

QB‧‧‧第二節點

Varray‧‧‧第三節點

Loss‧‧‧資料損失訊號

Refresh‧‧‧重整訊號

Pswitch‧‧‧開啟訊號

Claims (9)

1. 一種靜態隨機存取記憶體之自適應性資料保持電壓調節系統，包括有 ：
   一電源供應單元，係包括有相互連接之主電源電晶體與次電源電晶體，且該次電源電晶體之尺寸大小係不大於該主電源電晶體，該電源供應單元用以提供靜態隨機存取記憶體之電壓；
   一資料保持電壓監控單元，係用以監控靜態隨機存取記憶之靜態雜訊邊際，其包括有一掛載該靜態隨機存取記憶體之複數個記憶晶胞的資料保持電壓監控電路，且每一該記憶晶胞之第一節點與第二節點係分別連接起來、一用以將該資料保持電壓監控電路重置之重置訊號產生電路，以及一根據漏電流產生相對應之雜訊偏壓，並用以調整資料保持電壓監控電路反應速度之適應性變異控制電路；
   一資料損失偵測單元，係分別與該第一節點與該第二節點連接，當其電壓反轉時，產生一資料損失訊號；以及
   一動態調整控制單元，係接收該資料損失訊號，並分別產生一重整訊號至該重置訊號產生電路，以及一開啟訊號至該次電源電晶體。
2. 依據申請專利範圍第1項所述之靜態隨機存取記憶體之自適應性資料保持電壓調節系統，其中該漏電流係因製程、電壓、溫度變異所造成 。
3. 依據申請專利範圍第2項所述之靜態隨機存取記憶體之自適應性資料保持電壓調節系統，其中該適應性變異控制電路包括有一掛載該靜態隨機存取記憶體之複數個記憶晶胞的動態偏壓產生電路，以及一接收該雜訊偏壓之變異漂移注入電路，動態偏壓產生電路監控ＰＶＴ變異並產生相對應的雜訊偏壓至該變異漂移注入電路。
4. 依據申請專利範圍第1項所述之靜態隨機存取記憶體之自適應性資料保持電壓調節系統，其中該次電源電晶體於操作模式時關閉，而在等待模式且有動態調整需求時打開 。
5. 依據申請專利範圍第1項所述之靜態隨機存取記憶體之自適應性資料保持電壓調節系統，其中該資料保持電壓監控單元相較於靜態隨機存取記憶體增加至少１００ｍＶ的雜訊邊限。
6. 依據申請專利範圍第1項所述之靜態隨機存取記憶體之自適應性資料保持電壓調節系統，其中該資料損失偵測單元偵測到該第一節點與該第二節點 電壓發生反轉時，該資料損失訊號產生並經由該動態調整控制單元發出該開啟訊號造成該次電源電晶體開啟，使得第三節點電壓提升，並使該重置訊號產生電路 重置該資料保持電壓監控單元讓其重新監控該靜態隨機存取記憶之靜態雜訊邊際。
7. 依據申請專利範圍第1項所述之靜態隨機存取記憶體之自適應性資料保持電壓調節系統，其中該資料損失偵測單元係為習知之威爾森電流鏡位準轉換器。
8. 依據申請專利範圍第1項所述之靜態隨機存取記憶體之自適應性資料保持電壓調節系統，其中該重置訊號產生電路係將第一節點拉至與第三節點等電位，而將第二節點拉至地電位。
9. 依據申請專利範圍第1項所述之靜態隨機存取記憶體之自適應性資料保持電壓調節系統，其中該資料保持電壓監控電路掛載該靜態隨機存取記憶體之記憶晶胞的數目係等同於該記憶晶胞的列數目。