JP2010153559A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】リーク電力を削減する電源制御技術、基板制御技術では、チップの仕上り、温度等により、リーク電流を最小化にする電圧値とデータ保持を保障できる電圧値が変化する。
【解決手段】データ保持状態を必要とする回路本体(1)と、回路本体(1)のデータ保持状態を測定するデータ保持特性評価回路(3)と、回路本体(1)のリーク電流を測定するリーク電流評価回路(2)と、回路本体(1)の電圧供給回路(6)の制御を行う電圧制御信号発生回路(5)と、リーク電流評価回路(2)とデータ保持特性評価回路(3)の測定結果を格納する記憶回路(4)を備え、記憶回路(4)の格納データに基づき、電圧制御信号発生回路(5)が電圧供給回路(6)に対し、回路本体(1)のリーク電流が最小となる電圧に設定する。
【選択図】図1
【解決手段】データ保持状態を必要とする回路本体(1)と、回路本体(1)のデータ保持状態を測定するデータ保持特性評価回路(3)と、回路本体(1)のリーク電流を測定するリーク電流評価回路(2)と、回路本体(1)の電圧供給回路(6)の制御を行う電圧制御信号発生回路(5)と、リーク電流評価回路(2)とデータ保持特性評価回路(3)の測定結果を格納する記憶回路(4)を備え、記憶回路(4)の格納データに基づき、電圧制御信号発生回路(5)が電圧供給回路(6)に対し、回路本体(1)のリーク電流が最小となる電圧に設定する。
【選択図】図1
Description
本発明は、半導体チップの電源制御、基板制御時のデータ保持を保障し、且つ、リーク電流を削減する技術に関する。
近年、半導体集積回路の微細化が進むにつれて半導体チップのリーク電流が電力に大きな影響を与える課題が顕在化してきた。このリーク電流を削減する手段として、電源制御技術、基板制御技術があげられる。この技術は、特に回路動作が必要ない状態、いわゆるスタンバイ状態においてフリップフロップやメモリのデータを保持させつつ電源電圧や基板電圧を制御し、トランジスタに定常的に流れるリーク電流を削減する技術である。なお、データを保持する必要がない場合は、電源をカットする電源遮断技術が有効である。
この電源制御、基板制御技術では、チップの仕上りごとに最適な電圧値が変わる問題がある。例えば、プロセスが高い閾値(以下、Vt)に仕上がった場合に基板への逆バイアスを大きくすると、サブスレッショルドリークは削減されるが、逆にジャンクションリークが増加し、トータルのリーク電流としては増加してしまう。また、温度状態によっても、同様に最適な電圧が変わる問題がある。このように全てのチップ、温度状態に対して同じ基板電圧値を印加すると、リーク電流削減効果が少ない、もしくはチップの仕上りによってはリーク電流が増加し、逆効果になってしまう問題がある。
この対策として、チップのVt仕上りをモニタし、個々のチップの仕上り状態と温度状態に対して、基板バイアスを可変に印加する技術(特許文献1)がある。この技術では、まず、チップのVt仕上りを検査時に測定し、その結果をチップ内の不揮発のデータ保持回路に格納する。そして、そのVt仕上りと温度の情報からリーク電流を最小にする基板電圧値に制御し、リーク電流を削減する。
また、通常動作状態やスタンバイ状態において誤動作がないかを実回路上で常にモニタすることで、チップの仕上りや温度状態に対して最適な電圧値を設定できる技術(特許文献2)がある。
国際公開第WO2003/094235号パンフレット
特開2007-311763号公報
しかし、特許文献1の技術では、チップの仕上りをモニタ回路で間接的に確認しており、実際の被制御対象の回路特性ではないため、リーク電流が最小になる最適な電圧設定をすることは困難である。また、基板電圧を印加する際に、データ保持の保証ができるかどうかの判断がされておらず、保持が必要なデータが破壊される可能性がある。
特許文献2の技術では、被制御対象回路の誤動作の有無をモニタしているため、データ保持ができる電圧に設定されていると言える。しかし、誤動作が発生した場合、再度同じ処理を実施する必要があり、スループットを下げることになる。また、この電圧設定でリーク電流特性として最適な電圧設定ができているとは限らない。
本発明は、このような事情に鑑みて創作したものであり、個々の半導体チップに対して、データ保持を保証し、且つリーク電流が最小になる最適な電源電圧、基板電圧の設定を可能にすることを目的としている。
上記課題を解決するために本発明が講じた手段は、データ保持状態を必要とする回路本体と、前記回路本体のデータ保持状態を測定するデータ保持特性評価回路と、前記回路本体のリーク電流を測定するリーク電流評価回路と、前記回路本体の電圧供給回路の制御を行う電圧制御信号発生回路と、前記リーク電流特性評価回路と前記データ保持特性評価回路の測定結果を格納する記憶回路を備え、前記記憶回路の格納データに基づき、前記電圧制御信号発生回路が前記電圧供給回路に対し、前記回路本体のリーク電流が最小となる電圧に設定することである。
これによると、データ保持特性評価回路が回路本体の複数の電圧値でのデータ保持が可能か不可能かの判定をし、リーク電流特性評価回路がその複数の電圧値でのリーク電流を測定することで、データ保持が保証され、且つ、その保証された電圧値でリーク電流が最小になる電圧値を設定できることになる。また、この設定された電圧値を記憶回路に格納し、その格納された電圧値をもとに電圧制御信号発生回路が電圧供給回路の制御を行うことで、回路本体にリーク電流が最小になる電圧値を印加することができる。従来では、リーク電流の最小化とデータ保持を保証する電圧値を設定する手段を持たなかったことを本発明では実現している。また、上記構成では、データ保持をする回路本体のデータ保持特性とリーク電流特性を直接取得して電圧値を設定することから、従来のモニタ回路の測定結果から電圧値を間接取得する手段よりも無駄がなく、理想的な電圧設定手段といえる。
また、本発明の電圧制御信号発生回路が電圧供給回路に設定し、回路本体に印加する電圧値はソース・ドレイン間(以下、電源)電圧を含む。
また、本発明の電圧制御信号発生回路が電圧供給回路に設定し、回路本体に印加する電圧値はソース・基板間(以下、基板)電圧を含む。好ましくはリーク電流をより削減するには電源電圧と基板電圧の両方の供給回路を備えるものとする。
また、本発明の半導体集積回路装置は、データ保持特性評価回路が前記半導体集積回路装置と異なる領域に備えられ、前記異なる領域からデータ保持特性を前記記憶回路に記憶させることを含む。
これにより、データ保持特性評価回路の分、半導体集積回路装置の面積を削減することができる。
また、本発明の半導体集積回路装置は、リーク電流特性評価回路が前記半導体集積回路装置と異なる領域に備えられ、前記異なる領域からリーク電流特性を前記記憶回路に記憶させることを含む。
これにより、リーク電流特性評価回路の分、半導体集積回路装置の面積を削減することができる。
また、本発明の半導体集積回路装置は、データ保持特性評価回路とリーク電流特性評価回路が前記半導体集積回路装置とは異なる領域に備えられ、前記異なる領域からデータ保持特性とリーク電流特性を前記記憶回路に記憶させることを含む。
これにより、データ保持特性評価回路とリーク電流特性評価回路の分、半導体集積回路装置の面積を削減することができる。
また、本発明の半導体集積回路装置は、電圧供給回路が前記半導体集積回路装置と異なる領域に備えられていることを含む。
これにより、電圧供給回路の分、半導体集積回路装置の面積を削減することができる。
また、本発明の半導体集積回路装置は、複数の電圧供給回路を備え、前記電圧供給回路が前記半導体集積回路装置と同じ領域、もしくは異なる領域、もしくは同じ領域と異なる領域に備えられていることを含む。
これにより、複数の電圧供給回路が同じ領域に備えられている場合は、異なる領域に備えられている場合と比較して、低インピーダンスで電圧値を供給でき、電圧変動を抑えることができる。複数の電圧供給回路が異なる領域に備えられている場合は、同じ領域に備えられている場合と比較して、複数の電圧供給回路の分、半導体集積回路装置の面積を削減することができる。同じ領域と異なる領域に備えられている場合は、前記のトレードオフを勘案することができる。
また、本発明の半導体集積回路装置と、温度状況を測定する温度測定回路を備え、前記温度測定回路の測定結果と前記半導体集積回路装置のデータ保持特性とリーク電流の評価結果に基づき、前記電圧制御信号発生回路が前記電圧供給回路に対し、前記回路本体のリーク電流が最小となる電圧に設定することを含む。
これにより、温度状態の変化に応じて、設定電圧を変更することが可能となり、リーク削減効果が増すことになる。
また、本発明の半導体集積回路装置は、前記回路本体の所定のデータ保持動作時の直前にテータ保持特性とリーク電流特性を取得し、電圧設定をすることを含む。
これにより、テータ保持特性とリーク電流特性を取得する回数を減らすことができ、回路本体の処理時間性能への影響を少なくすることができる。
また、本発明の半導体集積回路装置は、定期的にテータ保持特性とリーク電流特性を取得し、電圧設定をすることを含む
これにより、トランジスタ特性の経時劣化によるデータ保持特性の劣化を含んだ電圧値を設定することができ、経時劣化が起きた場合においてもデータ保持の保証を可能にする。
これにより、トランジスタ特性の経時劣化によるデータ保持特性の劣化を含んだ電圧値を設定することができ、経時劣化が起きた場合においてもデータ保持の保証を可能にする。
また、本発明の半導体集積回路装置は、設定された温度変化量を超えたときにテータ保持特性とリーク電流特性を取得し、電圧設定をすることを含む。
これにより、温度の変化によりデータ保持特性の変化を含んだ電圧値を設定することができ、温度変化が起きた場合にいてもデータ保持の保証を可能にする。
以上、本発明によると、半導体チップの電源制御時、もしくは基板制御時、もしくはその両方の制御時のデータ保持を保障し、且つ、リーク電流を削減することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(第1の実施形態)
図1は、本発明に係る半導体集積回路装置の構成を示す。回路本体1はデータ保持動作をする回路領域を示している。データ保持動作とは、例えば回路本体1の電源電圧を下げてリーク電流を削減する際にデータを保持しておく必要がある動作を指す。データを保持している回路はフリップフロップ、SRAM、cacheなどの揮発性メモリになる。リーク電流評価回路2は回路本体1のリーク電流を測定する回路であり、モニタ回路を使わずに直接的にリーク電流を評価していることになる。データ保持特性評価回路3は回路本体1内部の前記データ保持をしている回路のデータ保持特性を評価する回路である。リーク電流評価回路2とデータ保持特性評価回路3は指定された同じ電圧条件でリーク電流特性とデータ保持特性を取得する。このデータを取得する際の評価電圧は電圧制御信号発生回路5や半導体チップ外から電圧供給回路6に指定される。
図1は、本発明に係る半導体集積回路装置の構成を示す。回路本体1はデータ保持動作をする回路領域を示している。データ保持動作とは、例えば回路本体1の電源電圧を下げてリーク電流を削減する際にデータを保持しておく必要がある動作を指す。データを保持している回路はフリップフロップ、SRAM、cacheなどの揮発性メモリになる。リーク電流評価回路2は回路本体1のリーク電流を測定する回路であり、モニタ回路を使わずに直接的にリーク電流を評価していることになる。データ保持特性評価回路3は回路本体1内部の前記データ保持をしている回路のデータ保持特性を評価する回路である。リーク電流評価回路2とデータ保持特性評価回路3は指定された同じ電圧条件でリーク電流特性とデータ保持特性を取得する。このデータを取得する際の評価電圧は電圧制御信号発生回路5や半導体チップ外から電圧供給回路6に指定される。
図2はその評価結果例を示している。グラフの縦軸は電源電圧で横軸は基板電圧を示している。例では、電圧測定ポイント(図では白丸「○」で示す)は9つになる。表は各電圧測定ポイントでのリーク電流特性と、データ保持ができるかどうかの判定結果(OK…データ保持可能、NG…データ保持不可能)を示している。この表から、リーク電流が最小になり、且つデータ保持ができる電圧を読み取ることができる。例では電源電圧が0.6V、基板電圧が0.5Vになる。なお、基板電圧はVtを上げる方向に働く逆バイアス値を示している。
リーク電流特性に関して補足すると、基板電圧を大きくすると逆にリーク電流が大きくなるのは、サブスレッショルドリークの削減率よりジャンクションリークの増加率が増しているためである。このサブスレッショルドリーク、ジャンクションリークはプロセスの仕上り、回路本体のVt設定、温度、電源電圧、基板電圧により変化する特性を持つ。この変化要因を想定してリーク電流を最小化する電圧設定は非常に難しく、初期状態で固定して電圧を設定する場合にはマージンを持たせる必要が生まれる。本発明では回路本体1の特性を評価することでリーク電流を最小化する最適な電圧設定を実現している。もちろん、この電圧測定ポイントが多いほど、よりリーク電流を削減できる電圧設定をできることになる。
記憶回路4はリーク電流とデータ保持特性の測定結果を保持しておく回路である。電圧制御信号発生回路5は、記憶回路4に記憶された評価結果データを読み出し、その読み出したデータをもとに、電圧供給回路6に対して、電圧の制御信号を生成する。そして、電圧供給回路6は回路本体1に対して、電圧を印加する。
このような回路構成により、リーク電流が最小になり、且つデータ保持ができる電圧を回路本体1に印加することが可能となる。
(第2の実施形態)
図3は電圧供給回路6の構成の詳細を示している。回路本体1のリーク電流を削減する手法として電源電圧を下げること、基板電圧を印加することが挙げられる。電圧供給回路6は、回路本体1に電源電圧を供給する電源電圧供給回路と、回路本体1に基板電圧を供給する基板電圧供給回路とを備えており、電源電圧のみ、もしくは基板電圧のみ、もしくはその両方の電圧設定が可能である。また、基板電圧はNch基板電圧のみ、もしくはPch基板電圧のみ、もしくはその両方の制御も可能である。電源電圧供給方法として、ソース電圧を上げ、ソース・ドレイン間電圧差を小さくするソースクランプ技術などにも適用可能である。なお、制御の詳細は第1の実施形態で詳述済みであり割愛する。
図3は電圧供給回路6の構成の詳細を示している。回路本体1のリーク電流を削減する手法として電源電圧を下げること、基板電圧を印加することが挙げられる。電圧供給回路6は、回路本体1に電源電圧を供給する電源電圧供給回路と、回路本体1に基板電圧を供給する基板電圧供給回路とを備えており、電源電圧のみ、もしくは基板電圧のみ、もしくはその両方の電圧設定が可能である。また、基板電圧はNch基板電圧のみ、もしくはPch基板電圧のみ、もしくはその両方の制御も可能である。電源電圧供給方法として、ソース電圧を上げ、ソース・ドレイン間電圧差を小さくするソースクランプ技術などにも適用可能である。なお、制御の詳細は第1の実施形態で詳述済みであり割愛する。
(第3の実施形態)
図4は、データ保持特性評価回路3が半導体チップ7とは異なる領域に備えられている構成を示す。半導体チップ7は回路本体1,リーク電流評価回路2,記憶回路4,電圧制御信号発生回路5,電圧供給回路6を搭載している。このように半導体チップ7とは異なる領域に設けられたデータ保持特性評価回路3の具体例としては、セット商品に搭載される評価用の半導体チップやテスターなどが考えられる。セット商品にも搭載される評価用の半導体チップであれば、評価は適宜実施することができることになる。テスターによる評価であれば、記憶回路4は不揮発性の必要があり、出荷前に記憶回路4に評価結果を書き込むことになる。
図4は、データ保持特性評価回路3が半導体チップ7とは異なる領域に備えられている構成を示す。半導体チップ7は回路本体1,リーク電流評価回路2,記憶回路4,電圧制御信号発生回路5,電圧供給回路6を搭載している。このように半導体チップ7とは異なる領域に設けられたデータ保持特性評価回路3の具体例としては、セット商品に搭載される評価用の半導体チップやテスターなどが考えられる。セット商品にも搭載される評価用の半導体チップであれば、評価は適宜実施することができることになる。テスターによる評価であれば、記憶回路4は不揮発性の必要があり、出荷前に記憶回路4に評価結果を書き込むことになる。
図5はリーク電流評価回路2が半導体チップ8とは異なる領域に備えられている構成を示す。半導体チップ8は回路本体1,データ保持特性評価回路3,記憶回路4,電圧制御信号発生回路5,電圧供給回路6を搭載している。このように半導体チップ8とは異なる領域に設けられたリーク電流評価回路2の具体例としては上記図4について説明したのと同様の実施形態が考えられ、面積、工数等のコストの観点から、本構成も選択できる。
図6はデータ保持特性評価回路3とリーク電流評価回路2が半導体チップ9とは異なる領域に備えられている構成を示す。半導体チップ9は回路本体1,記憶回路4,電圧制御信号発生回路5,電圧供給回路6を搭載している。このように半導体チップ9とは異なる領域に設けられたデータ保持特性評価回路3とリーク電流評価回路2の具体例としては上記図4について説明したのと同様の実施形態が考えられ、面積、工数等のコストの観点から、本構成も選択できる。
図7は電圧供給回路6が半導体チップ10とは異なる領域に備えられている構成を示す。半導体チップ10は回路本体1,リーク電流評価回路2,データ保持特性評価回路3,記憶回路4,電圧制御信号発生回路5を搭載している。このように半導体チップ10とは異なる領域に設けられた電圧供給回路6の具体例としては上記図4について説明したのと同様の実施形態が考えられ、面積、工数等のコストの観点から、本構成も選択できる。
図8は電圧制御信号発生回路5と電圧供給回路6が半導体チップ11とは異なる領域に備えられている構成を示す。半導体チップ11は回路本体1,リーク電流評価回路2,データ保持特性評価回路3,記憶回路4を搭載している。このように半導体チップ10とは異なる領域に設けられた電圧制御信号発生回路5と電圧供給回路6の具体例としては上記図4について説明したのと同様の実施形態が考えられ、面積、工数等のコストの観点から、本構成も選択できる。また、電圧制御信号発生回路5は、パワーマネジメントをするための専用半導体チップの中に搭載されることも考えられる。
なお、回路本体1,リーク電流評価回路2,データ保持特性評価回路3,記憶回路4,電圧制御信号発生回路5,電圧供給回路6は必要に応じて、それぞれの回路が複数持つことや、その複数持つ回路が半導体チップの内外に備わることも考えられ、記載の構成に限定されるものではない。
(第4の実施形態)
図9は、図1の半導体集積回路装置に温度測定回路12を加えた回路構成を示す。なお、温度測定回路12は半導体チップの内外のどちらでもよい。温度状況によりデータ保持特性とリーク電流は変化するため、複数の温度条件でデータ保持特性とリーク電流を測定しておく。これはテスターでの実施でも、半導体チップがセット商品に実装されてからの実施でもよい。この温度とデータ保持特性とリーク電流の関係から、温度測定回路12からの温度情報をもとに電圧設定を変更することで、温度に応じた最適な電圧設定をすることが可能になる。
図9は、図1の半導体集積回路装置に温度測定回路12を加えた回路構成を示す。なお、温度測定回路12は半導体チップの内外のどちらでもよい。温度状況によりデータ保持特性とリーク電流は変化するため、複数の温度条件でデータ保持特性とリーク電流を測定しておく。これはテスターでの実施でも、半導体チップがセット商品に実装されてからの実施でもよい。この温度とデータ保持特性とリーク電流の関係から、温度測定回路12からの温度情報をもとに電圧設定を変更することで、温度に応じた最適な電圧設定をすることが可能になる。
(第5の実施形態)
図10はデータ保持特性とリーク電流を評価するタイミングを示している。リーク電流を減らすためのデータ保持動作に移行する直前にリーク電流とデータ保持特性を評価する。好ましくは温度変化やトランジスタの劣化が発生しない程度の数セカンド以下が良い。データ保持時間が長い場合は、その間に温度変化やトランジスタの劣化により、データ保持特性やリーク電流が変化することが考えられるため、データ保持動作期間中も評価することが望ましい。また、評価開始パルス信号は、データ保持動作へ移行するための制御信号をもとに作ればよい。
図10はデータ保持特性とリーク電流を評価するタイミングを示している。リーク電流を減らすためのデータ保持動作に移行する直前にリーク電流とデータ保持特性を評価する。好ましくは温度変化やトランジスタの劣化が発生しない程度の数セカンド以下が良い。データ保持時間が長い場合は、その間に温度変化やトランジスタの劣化により、データ保持特性やリーク電流が変化することが考えられるため、データ保持動作期間中も評価することが望ましい。また、評価開始パルス信号は、データ保持動作へ移行するための制御信号をもとに作ればよい。
図11は定期的にデータ保持特性とリーク電流を評価することを示している。トランジスタの劣化によりリーク電流やデータ保持特性が変化する時間を事前に評価しておき、その時間で定期的に評価をすることで、トランジスタの劣化を考慮しない電圧設定をすることができる。評価開始パルス信号は半導体チップ内のクロックや、半導体チップ外の一定間隔の信号から作ればよい。
図12は半導体チップの所定の温度変化が発生したときにデータ保持特性とリーク電流を評価することを示している。温度変化によりデータ保持特性やリーク電流が変化するのは前述のとおりである。温度変化信号は半導体チップ内の温度センサや、半導体チップ外の温度を測定する装置の信号から作ればよい。
(応用製品)
本発明に係る半導体集積回路装置は、携帯情報端末、携帯音楽プレーヤなどの情報機器全般に適用可能である。
本発明に係る半導体集積回路装置は、携帯情報端末、携帯音楽プレーヤなどの情報機器全般に適用可能である。
図13は、本発明に係る半導体集積回路装置を備えた通信機器の概観を示す。携帯電話機100は、図1の構成を有するベースバンドLSI101及びアプリケーションLSI102を備えている。本発明に係る半導体集積回路装置は従来よりも電力を削減可能であるため、ベースバンドLSI101及びアプリケーションLSI102並びにこれらを備えた携帯電話100についてもまた電力削減が可能となる。なお、本発明に係る半導体集積回路装置は、通信システムにおける送信機、受信機及びモデム装置などの通信機器全般に適用可能である。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信機器について、機器の低電力化ができる。
図14は、本発明に係る半導体集積回路装置を備えたAV機器の概観を示す。テレビジョン受像機110は、図1の構成を有する画像・音声処理LSI111及びディスプレイ・音源制御LSI112を備えている。本発明に係る半導体集積回路装置は従来よりも電力を削減可能であるため、画像・音声処理LSI111及びディスプレイ・音源制御LSI112並びにこれらを備えたテレビジョン受像機110もまた電力削減が可能となる。なお、本発明に係る半導体集積回路装置は、光ディスク記録装置、デジタルスチルカメラ、デジタルビデオカメラなどのAV機器全般に適用可能である。
図15は、本発明に係る半導体集積回路装置を備えた移動体の概観を示す。自動車120は、電子制御装置(ECU)121を備えている。電子制御装置121は、図1の構成を有するエンジン・トランスミッション制御LSI122を備えている。また、自動車120は、ナビゲーション装置123を備えている。ナビゲーション装置123もまた図1の構成を有するナビゲーションLSI124を備えている。本発明に係る半導体集積回路装置は従来よりも電力を削減可能であるため、エンジン・トランスミッション制御LSI122及びこれを備えた電子制御装置121もまた電力削減が可能となる。同様に、ナビゲーションLSI124及びこれを備えたナビゲーション装置123もまた電力削減が可能となる。そして、電子制御装置121が電力削減することによって、自動車120も電力が削減される。なお、本発明に係る半導体集積回路装置は、列車や飛行機など、およそ動力源であるエンジンやモータなどを備えた移動体全般に適用可能である。
本発明の半導体集積回路装置は、半導体チップごとにリーク電流の最小化とデータ保持を保証する電圧設定が可能であり、特に電力要求が厳しいモバイル製品に搭載される半導体チップに有用である。
1 回路本体
2 リーク電流評価回路
3 データ保持特性評価回路
4 記憶回路
5 電圧制御信号発生回路
6 電圧供給回路
7,8,9,10,11 半導体チップ
12 温度測定回路
100 携帯電話機(通信機器)
110 テレビジョン受信機(AV機器)
120 自動車(移動体)
2 リーク電流評価回路
3 データ保持特性評価回路
4 記憶回路
5 電圧制御信号発生回路
6 電圧供給回路
7,8,9,10,11 半導体チップ
12 温度測定回路
100 携帯電話機(通信機器)
110 テレビジョン受信機(AV機器)
120 自動車(移動体)
Claims (16)
- データ保持状態を必要とする回路本体と、
前記回路本体のデータ保持状態を測定するデータ保持特性評価回路と、
前記回路本体のリーク電流を測定するリーク電流評価回路と、
前記回路本体の電圧供給回路の制御を行う電圧制御信号発生回路と、
前記リーク電流評価回路と前記データ保持特性評価回路の測定結果を格納する記憶回路を備え、
前記記憶回路の格納データに基づき、前記電圧制御信号発生回路が前記電圧供給回路に対し、前記回路本体のリーク電流が最小となる電圧に設定する
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記電圧制御信号発生回路が前記電圧供給回路に設定する電圧値は、ソース・ドレイン間電圧である
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記電圧制御信号発生回路が前記電圧供給回路に設定する電圧値は、ソース・基板間電圧である
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記回路本体,前記リーク電流評価回路,前記記憶回路,前記電圧制御信号発生回路,前記電圧供給回路は同一の半導体チップ上に設けられ、
前記データ保持特性評価回路は前記半導体チップとは異なる領域に備えられ、前記異なる領域からデータ保持特性を前記記憶回路に記憶させる
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記回路本体,前記データ保持特性評価回路,前記記憶回路,前記電圧制御信号発生回路,前記電圧供給回路は同一の半導体チップ上に設けられ、
前記リーク電流評価回路は前記半導体チップとは異なる領域に備えられ、前記異なる領域からリーク電流特性を前記記憶回路に記憶させる
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記回路本体,前記記憶回路,前記電圧制御信号発生回路,前記電圧供給回路は同一の半導体チップ上に設けられ、
前記データ保持特性評価回路および前記リーク電流評価回路は前記半導体チップとは異なる領域に備えられ、前記異なる領域からデータ保持特性とリーク電流特性を前記記憶回路に記憶させる
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記回路本体,前記リーク電流評価回路,前記データ保持特性評価回路,前記記憶回路,前記電圧制御信号発生回路は同一の半導体チップ上に設けられ、
前記電圧供給回路は前記半導体チップとは異なる領域に備えられている
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記電圧供給回路を複数備え、
前記回路本体,前記リーク電流評価回路,前記データ保持特性評価回路,前記記憶回路,前記電圧制御信号発生回路は同一の半導体チップ上に設けられ、
前記複数の電圧供給回路は、すべてが前記半導体チップ上,もしくはすべてが前記半導体チップとは異なる領域,もしくは一部が前記半導体チップ上で残りが前記半導体チップとは異なる領域に備えられている
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記回路本体,前記リーク電流評価回路,前記データ保持特性評価回路,前記記憶回路は同一の半導体チップ上に設けられ、
前記電圧制御信号発生回路および前記電圧供給回路は前記半導体チップとは異なる領域に備えられている
ことを特徴とする半導体集積回路装置。 - 請求項1において、
温度状況を測定する温度測定回路をさらに備え、
前記温度測定回路の測定結果と前記半導体集積回路装置のデータ保持特性とリーク電流の評価結果に基づき、前記電圧制御信号発生回路が前記電圧供給回路に対し、前記回路本体のリーク電流が最小となる電圧に設定する
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記回路本体の所定のデータ保持動作時の直前にテータ保持特性とリーク電流特性を取得し、電圧設定をする
ことを特徴とする半導体集積回路装置。 - 請求項1において、
定期的にテータ保持特性とリーク電流特性を取得し、電圧設定をする
ことを特徴とする半導体集積回路装置。 - 請求項1において、
設定された温度変化量を超えたときにテータ保持特性とリーク電流特性を取得し、電圧設定をする
ことを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置を備えたことを特徴とする通信機器。
- 請求項1に記載の半導体集積回路装置を備えたことを特徴とするAV装置。
- 請求項1に記載の半導体集積回路装置を備えたことを特徴とする移動体。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008329533A JP2010153559A (ja) | 2008-12-25 | 2008-12-25 | 半導体集積回路装置 |
CN2009801361235A CN102160169A (zh) | 2008-12-25 | 2009-07-10 | 半导体集成电路装置 |
PCT/JP2009/003236 WO2010073424A1 (ja) | 2008-12-25 | 2009-07-10 | 半導体集積回路装置 |
US13/037,779 US20110149672A1 (en) | 2008-12-25 | 2011-03-01 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008329533A JP2010153559A (ja) | 2008-12-25 | 2008-12-25 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010153559A true JP2010153559A (ja) | 2010-07-08 |
Family
ID=42287089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008329533A Withdrawn JP2010153559A (ja) | 2008-12-25 | 2008-12-25 | 半導体集積回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20110149672A1 (ja) |
JP (1) | JP2010153559A (ja) |
CN (1) | CN102160169A (ja) |
WO (1) | WO2010073424A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013516757A (ja) * | 2009-12-31 | 2013-05-13 | マーベル・イスラエル・(エム・アイ・エス・エル)・リミテッド | 収率を向上させる方法および装置 |
JP2016115381A (ja) * | 2014-12-15 | 2016-06-23 | 株式会社ソシオネクスト | 半導体装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120105125A1 (en) * | 2010-11-03 | 2012-05-03 | Michael Priel | Electronic circuit and method for operating a circuit in a standby mode and in an operational mode |
KR102013607B1 (ko) * | 2012-12-10 | 2019-08-23 | 삼성전자주식회사 | 반도체 장치 및 그것의 바디 바이어스 방법 |
TWI498892B (zh) * | 2013-09-27 | 2015-09-01 | Univ Nat Cheng Kung | 靜態隨機存取記憶體之自適應性資料保持電壓調節系統 |
KR102663815B1 (ko) | 2018-06-01 | 2024-05-07 | 삼성전자주식회사 | 컴퓨팅 장치 및 이의 동작 방법 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63300523A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | 半導体集積回路 |
JP2002196846A (ja) * | 2000-12-26 | 2002-07-12 | Mitsubishi Electric Corp | Lsiのリーク電流低減方法 |
JP2004179269A (ja) * | 2002-11-25 | 2004-06-24 | Sharp Corp | 半導体集積回路およびその制御方法 |
US7307907B2 (en) * | 2003-12-11 | 2007-12-11 | Texas Instruments Incorporated | SRAM device and a method of operating the same to reduce leakage current during a sleep mode |
JP4744807B2 (ja) * | 2004-01-06 | 2011-08-10 | パナソニック株式会社 | 半導体集積回路装置 |
JP4846223B2 (ja) * | 2004-10-12 | 2011-12-28 | 株式会社アドバンテスト | 試験装置および試験方法 |
JP5173216B2 (ja) * | 2006-04-18 | 2013-04-03 | パナソニック株式会社 | 半導体集積回路システム、半導体集積回路、オペレーティングシステム及び半導体集積回路の制御方法 |
JP2008103927A (ja) * | 2006-10-18 | 2008-05-01 | Oki Electric Ind Co Ltd | 半導体集積回路 |
JP2008141013A (ja) * | 2006-12-01 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US7626852B2 (en) * | 2007-07-23 | 2009-12-01 | Texas Instruments Incorporated | Adaptive voltage control for SRAM |
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-
2008
- 2008-12-25 JP JP2008329533A patent/JP2010153559A/ja not_active Withdrawn
-
2009
- 2009-07-10 CN CN2009801361235A patent/CN102160169A/zh active Pending
- 2009-07-10 WO PCT/JP2009/003236 patent/WO2010073424A1/ja active Application Filing
-
2011
- 2011-03-01 US US13/037,779 patent/US20110149672A1/en not_active Abandoned
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JP2016115381A (ja) * | 2014-12-15 | 2016-06-23 | 株式会社ソシオネクスト | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
CN102160169A (zh) | 2011-08-17 |
US20110149672A1 (en) | 2011-06-23 |
WO2010073424A1 (ja) | 2010-07-01 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
RD02 | Notification of acceptance of power of attorney |
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|
A761 | Written withdrawal of application |
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