KR101053526B1 - 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치 - Google Patents

벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR101053526B1
KR101053526B1 KR1020090070116A KR20090070116A KR101053526B1 KR 101053526 B1 KR101053526 B1 KR 101053526B1 KR 1020090070116 A KR1020090070116 A KR 1020090070116A KR 20090070116 A KR20090070116 A KR 20090070116A KR 101053526 B1 KR101053526 B1 KR 101053526B1
Authority
KR
South Korea
Prior art keywords
voltage
bulk
power down
deep power
bias voltage
Prior art date
Application number
KR1020090070116A
Other languages
English (en)
Other versions
KR20110012404A (ko
Inventor
송호욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090070116A priority Critical patent/KR101053526B1/ko
Priority to US12/638,120 priority patent/US8111561B2/en
Publication of KR20110012404A publication Critical patent/KR20110012404A/ko
Application granted granted Critical
Publication of KR101053526B1 publication Critical patent/KR101053526B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 벌크 바이어스 전압 생성장치를 포함한다. 상기 벌크 바이어스 전압 생성장치는 딥 파워다운 모드에서 제 1 전압 레벨의 벌크 바이어스 전압을 생성하고, 노멀 모드에서 제 2 전압 레벨의 상기 벌크 바이어스 전압을 생성하도록 구성된다.
벌크 바이어스 전압, 정션 리키지

Description

벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치 {BULK BIAS VOLTAGE GENERATING DEVICE AND SEMICONDUCTOR MEMORY APPARATUS INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는, 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 상기 반도체 메모리 장치를 구성하는 모스 트랜지스터의 벌크(Bulk)에 바이어스 전압(Bias Voltage)이 인가되도록 설계된다. 모스 트랜지스터에 상기 벌크 바이어스 전압을 인가하는 이유는 래치 업(Latch-up) 현상을 방지하고, 바디 이펙트(Body Effect)에 의한 모스 트랜지스터의 문턱전압(Threshold Voltage)이 불안정하게 변동하는 것을 방지하기 위해서이다. 특히, 엔모스 트랜지스터의 경우 저전압의 바이어스 전압이 벌크에 인가되고, 피모스 트랜지스터의 경우 고전압의 바이어스 전압이 벌크에 인가되는 것이 일반적이다. 즉, 엔모스 트랜지스터는 소스 단 전압으로 저전압을 사용하므로, 저전압 레벨의 바이어스 전압이 벌크에 인가되어야 문턱전압의 변동을 안정화시킬 수 있다. 피모스 트랜지스터는 소스 단 전압으로 고전압을 사용하므로, 고전압 레벨의 벌크 바이어스 전압을 필요로 한다.
도 1은 노멀 모드에서 종래기술에 따른 반도체 메모리 장치를 보여주는 도면이다. 도 1에서, 상기 반도체 메모리 장치는 피모스 트랜지스터(Pm) 및 엔모스 트랜지스터(Nm)로 구성된다. 상기 반도체 메모리 장치는 전원전압으로 페리전압(VPERI)을 사용하는 주변 회로(Peripheral Circuit)의 예를 보여준다. 상기 페리전압(VPERI)은 반도체 메모리 장치의 주변 회로 영역(Peripheral Circuit Region)에서 사용되는 내부전압(Internal Voltage)으로서, 반도체 메모리 장치의 노멀 모드에서는 외부전압(VDD) 레벨의 전압이 될 수 있다. 상기 페리전압(VPERI)은 반도체 메모리 장치의 딥 파워다운 모드(Deep Power Down Mode) 시에는 접지전압(VSS, 0V) 레벨이 된다. 도 1에서 볼 수 있는 바와 같이, 피모스 트랜지스터(Pm)의 벌크에는 외부전압(VDD) 레벨의 바이어스 전압이 인가되고, 엔모스 트랜지스터(Nm)의 벌크에는 접지전압(VSS) 레벨의 바이어스 전압이 인가된다. 반도체 메모리 장치의 노멀 모드에서 상기 구조는 모스 트랜지스터의 문턱전압의 급격한 변동을 방지한다. 그러나, 딥 파워다운 모드에서는 문제를 발생한다. 딥 파워다운 모드는 반도체 메모리 장치의 대기 모드(Stand-by Mode) 중 하나로, 전원은 인가되지만 소비전력이 최소인 동작 모드이다.
도 2 및 3은 딥 파워다운 모드에서 종래기술에 따른 반도체 메모리 장치를 보여주는 도면이다. 상기 페리전압(VPERI)은 딥 파워다운 모드에서 접지전압(VSS) 레벨을 갖는다. 따라서, 피모스 트랜지스터(Pm)의 소스 단으로 접지전압(VSS)이 인가된다. 특별한 입력 신호(IN)가 없는 경우, 상기 피모스 트랜지스터(Pm) 및 엔모 스 트랜지스터(Nm)의 게이트 단에는 접지전압(VSS)이 인가되고, 출력신호(OUT)도 없게 된다. 이 때, 상기 피모스 트랜지스터(Pm)의 벌크에 외부전압(VDD) 레벨의 바이어스 전압이 계속적으로 인가된다. 따라서, 도 3과 같이 상기 반도체 메모리 장치는 정션 리키지(Junction Leakage)를 발생시키게 된다.
도 3에서 보는 바와 같이, 반도체 메모리 장치의 딥 파워다운 모드 시, 상기 피모스 트랜지스터(Pm)의 게이트 단(GATE), 소스 단(SOURCE) 및 드레인 단(DRAIN)에는 모두 접지전압(VSS) 레벨의 전압이 인가되는 반면에, 벌크(BULK)를 통해 N 웰(N-well)에는 외부전압(VDD)이 인가된다. 상기 외부전압(VDD) 레벨의 벌크 바이어스 전압은 상기 피모스 트랜지스터의 게이트 단(GATE), 소스 단(SOURCE) 및 드레인 단(DRAIN)으로 정션 리키지(Junction Leakage)를 발생시키게 된다.
딥 파워다운 모드에서, 반도체 메모리 장치가 소비하는 전력이 최소화될 것이 요구된다. 특히, 한정된 전원용량을 갖는 모바일 제품(Mobile Application)에 적용되는 반도체 메모리 장치의 경우, 소비전력의 최소화는 더욱 더 요구된다. 그러나, 상기 설명한대로, 현재는 딥 파워다운 모드에서 발생하는 정션 리키지를 방지하기 어려웠다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 딥 파워다운 모드에서 정션 리키지를 방지할 수 있는 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 벌크 바이어스 전압 생성장치는 딥 파워다운 모드에서 내부전압 레벨의 벌크 바이어스 전압을 생성하고, 노멀 모드에서 외부전압 레벨의 상기 벌크 바이어스 전압을 생성하도록 구성된다.
또한, 본 발명의 실시예에 따른 벌크 바이어스 전압 생성장치는 벌크 바이어스 전압이 생성되는 노드; 딥 파워다운 신호에 응답하여 제 1 전압을 상기 노드로 인가하는 제 1 전압 생성부; 및 상기 딥 파워다운 신호에 응답하여 제 2 전압을 상기 노드로 인가하는 제 2 전압 생성부; 를 포함한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 내부전압은 소스 전압으로 이용하는 피모스 트랜지스터를 포함하는 반도체 메모리 장치로서, 딥 파워다운 모드에서 상기 피모스 트랜지스터의 벌크에 상기 내부전압 레벨의 벌크 바이어스 전압을 인가하고, 노멀 모드에서 상기 피모스 트랜지스터의 벌크에 외부전압 레벨의 벌크 바이어스 전압을 인가하도록 구성된다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 딥 파워다운 모드에서 내부전압 레벨의 벌크 바이어스 전압을 생성하고, 노멀 모드에서 외부전압 레벨의 상기 벌크 바이어스 전압을 생성하도록 구성된 벌크 바이어스 전압 생성부; 및 벌크로 상기 벌크 바이어스 전압을 인가 받도록 구성된 피모스 트랜지스터를 포함한다.
본 발명에 의하면, 모스 트랜지스터의 벌크에 가변하는 벌크 바이어스 전압을 인가함으로써, 정션 리키지를 감소시킬 수 있다. 특히, 반도체 메모리 장치의 딥 파워다운 모드에서 소비전력을 최소화할 수 있다.
도 4는 본 발명의 실시예에 따른 벌크 바이어스 전압 생성장치(1)의 구성을 개략적으로 보여주는 도면이다. 도 4에서, 본 발명의 실시예에 따른 벌크 바이어스 전압 생성장치(1)는 벌크 바이어스 전압(VBB)이 생성되는 노드(A), 제 1 전압 생성부(100) 및 제 2 전압 생성부(200)를 포함한다.
상기 제 1 전압 생성부(100)는 딥 파워다운 모드(Deep Power Down Mode)에서 제 1 전압을 상기 노드(A)로 인가한다. 더 상세하게, 상기 제 1 전압 생성부(100)는 딥 파워다운 신호(DPD)에 응답하여 상기 제 1 전압을 상기 노드(A)로 인가한다. 상기 딥 파워다운 신호(DPD)는 반도체 메모리 장치의 딥 파워다운 모드를 알리는 신호로서, 예를 들어, 외부 커맨드의 입력을 통해 생성될 수 있는 신호이다. 상기 딥 파워다운 신호(DPD)가 인에이블되면 상기 반도체 메모리 장치는 최소전력을 소비하는 딥 파워다운 모드에 진입하고, 상기 딥 파워다운 신호가 디스에이블되면, 딥 파워다운 모드를 탈출하게 된다. 이하에서는, 반도체 메모리 장치의 딥 파워다 운 모드가 아닌 경우를 통틀어서 노멀 모드(Normal Mode)로 칭하기로 한다. 상기 제 1 전압 생성부(100)는 상기 딥 파워다운 신호(DPD)가 인에이블되면, 상기 제 1 전압을 상기 노드(A)로 인가하고, 상기 딥 파워다운 신호(DPD)가 디스에이블되면, 상기 제 1 전압을 상기 노드(A)로 인가하지 않는다. 상기 제 1 전압은 상기 딥 파워다운 모드에서 접지전압(VSS) 레벨을 갖고, 상기 노멀 모드에서 소정의 양의 전압 레벨을 갖는 것이 바람직하다.
상기 제 1 전압은 반도체 메모리 장치가 구비하는 내부전압 생성회로에서 생성되는 내부전압 중 하나일 수 있다. 상기 내부전압이 주변 회로부 영역에서 사용된다면, 상기 내부전압은 페리전압(VPERI)일 수 있고, 상기 내부전압이 메모리 코어 영역에서 사용된다면, 상기 내부전압은 코어전압일 수 있다. 그러나, 이에 한정하는 것은 아니고, 반도체 메모리 장치의 내부에서 사용되는 내부전압을 모두 포함하려는 의도로 이해되어야 한다. 이하에서는, 상기 내부전압은 페리전압(VPERI)인 경우를 예로 설명한다.
상기 제 2 전압 생성부(200)는 상기 노멀 모드에서 제 2 전압을 상기 노드(A)로 인가한다. 더 상세하게, 상기 제 2 전압 생성부(200)는 상기 딥 파워다운 신호(DPD)가 디스에이블 되었을 때, 상기 제 2 전압을 상기 노드(A)로 인가한다. 본 발명의 실시예에서, 상기 제 2 전압은 외부전압(VDD) 레벨의 전압인 것이 바람직하다.
따라서, 본 발명의 실시예에 따른 벌크 바이어스 전압 생성장치(1)는 딥 파워다운 모드에서 제 1 전압 레벨의 벌크 바이어스 전압(VBB)을 생성하고, 노멀 모 드에서 제 2 전압 레벨의 벌크 바이어스 전압(VBB)을 생성한다. 다시 말하면, 상기 벌크 바이어스 전압 생성장치(1)는 상기 딥 파워다운 신호(DPD)가 인에이블되면 상기 내부전압(VPERI) 레벨의 벌크 바이어스 전압(VBB)을 생성하고, 상기 딥 파워다운 신호(DPD)가 디스에이블되면 상기 외부전압(VDD) 레벨의 벌크 바이어스 전압(VBB)을 생성한다.
도 4에서, 상기 제 1 전압 생성부(100)는 제 1 패스 게이트(PG)로 구성된다. 상기 패스 게이트(PG)는 딥 파워다운 신호(DPD) 및 상기 딥 파워다운 신호의 반전신호(DPDb)에 의해 턴온/턴오프 여부가 제어된다. 상기 제 1 패스 게이트(PG)는 상기 딥 파워다운 신호(DPD)가 인에이블되었을 때 상기 제 1 전압을 상기 노드(A)로 인가하고, 상기 딥 파워다운 신호(DPD)가 디스에이블되면 상기 제 1 전압을 상기 제 1 노드(A)로 인가하지 않는다.
상기 제 2 전압 생성부(200)는 제 1 피모스 트랜지스터(P1)로 구성된다. 상기 제 1 피모스 트랜지스터(P1)는 게이트 단으로 상기 딥 파워다운 신호(DPD)를 인가 받고, 소스 단으로 외부전압(VDD)을 인가 받으며, 드레인 단이 상기 노드(A)와 연결된다. 따라서, 상기 딥 파워다운 신호(DPD)가 디스에이블되었을 때 상기 제 1 피모스 트랜지스터(P1)는 턴온되고, 상기 제 2 전압을 상기 노드(A)로 인가할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 구성을 개략적으로 보여주는 도면이다. 도 5에서, 상기 반도체 메모리 장치(2)는 제 2 피모스 트랜지스터(Pc) 및 제 2 엔모스 트랜지스터(Nc)를 포함한다. 특히, 상기 반도체 메모리 장치(2)는 소스 단 전압으로 상기 내부전압(VPERI)을 이용하는 피모스 트랜지스터(Pc)를 포함한다. 상기 제 2 피모스 트랜지스터(Pc)는 게이트로 입력 신호(IN)를 인가 받고, 소스 단으로 내부전압(VPERI)을 인가 받는다. 상기 제 2 피모스 트랜지스터(Pc)는 벌크에 상기 벌크 바이어스 전압 생성장치(1)에서 생성된 벌크 바이어스 전압(VBB)을 인가 받도록 구성된다. 즉, 상기 제 2 피모스 트랜지스터(Pc)의 벌크는 딥 파워다운 모드에서 상기 내부전압(VPERI) 레벨의 벌크 바이어스 전압(VBB)을 입력 받고, 노멀 모드에서 상기 외부전압(VDD) 레벨의 벌크 바이어스 전압(VBB)을 입력 받는다.
상기 제 2 엔모스 트랜지스터(Nc)는 게이트 단으로 상기 입력 신호(IN)를 인가 받고, 소스 단이 접지전압(VSS)과 연결되며, 드레인 단이 상기 제 2 피모스 트랜지스터(Pc)의 드레인 단과 연결된다. 상기 제 2 엔모스 트랜지스터(Nc)의 벌크는 접지전압(VSS) 레벨의 바이어스 전압을 벌크로 인가 받는다.
도 6은 딥 파워다운 모드에서 도 5의 반도체 메모리 장치(2)의 제 2 피모스 트랜지스터(Pc)에 인가되는 전압을 보여주는 도면이다. 딥 파워다운 모드에서 상기 제 2 피모스 트랜지스터(Pc)는 벌크로 상기 내부전압(VPERI) 레벨의 벌크 바이어스 전압(VBB)을 인가 받는다. 상기 내부전압(VPERI)은 딥 파워다운 모드에서 접지전압(VSS) 레벨이 된다. 또한, 딥 파워다운 모드에서 특별한 입력 신호(IN)가 인가되지 않는다면, 상기 입력 신호(IN) 및 출력 신호(OUT)의 레벨은 접지전압(VSS) 레벨이 된다. 따라서, 도 6에서 볼 수 있는 바와 같이, 상기 제 2 피모스 트랜지스터(Pc)는 게이트 단(GATE), 소스 단(SOURCE) 및 드레인 단(DRAIN)으로 접지전 압(VSS)을 인가받게 된다. 이 때, 상기 제 2 피모스 트랜지스터(Pc)의 벌크에는 내부전압(VPERI) 레벨의 벌크 바이어스 전압(VBB)이 인가되므로, 상기 제 2 피모스 트랜지스터(Pc)의 벌크에도 접지전압(VSS)이 인가된다. 상기 제 2 피모스 트랜지스터의 벌크의 전압이 접지전압(VSS) 레벨이 되므로, N 웰(N-well)에서 게이트 단(GATE), 소스 단(SOURCE) 및 드레인 단(DRAIN)으로 정션 리키지가 발생하지 않는 것을 알 수 있다.
상기 설명한대로, 본 발명은 전력소비를 최소화 하여야 하는 딥 파워다운 모드에서 모스 트랜지스터의 벌크로 가변 벌크 바이어스 전압을 인가함으로써, 모스 트랜지스터에서 발생할 수 있는 정션 리키지를 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 노멀 모드에서 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 2는 딥 파워다운 모드에서 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 3은 딥 파워다운 모드에서 정션 리키지가 발생하는 것을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 벌크 바이어스 전압 생성장치의 구성을 개략적으로 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 6은 딥 파워다운 모드에서 피모스 트랜지스터에 인가되는 전압을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1: 벌크 바이어스 전압 생성장치 2: 반도체 메모리 장치
100: 제 1 전압 생성부 200: 제 2 전압 생성부

Claims (19)

  1. 딥 파워다운 모드에서 내부전압 레벨의 벌크 바이어스 전압을 생성하고, 노멀 모드에서 외부전압 레벨의 상기 벌크 바이어스 전압을 생성하도록 구성된 벌크 바이어스 전압 생성장치.
  2. 제 1 항에 있어서,
    상기 내부전압은, 상기 딥 파워다운 모드에서 접지전압 레벨이고, 상기 노멀 모드에서 소정의 양의 전압 레벨인 것을 특징으로 하는 벌크 바이어스 전압 생성장치.
  3. 제 1 항에 있어서,
    상기 벌크 바이어스 전압은, 피모스 트랜지스터의 벌크에 인가되는 것을 특징으로 하는 벌크 바이어스 전압 생성장치.
  4. 벌크 바이어스 전압이 생성되는 노드;
    딥 파워다운 신호에 응답하여 제 1 전압을 상기 노드로 인가하는 제 1 전압 생성부; 및
    상기 딥 파워다운 신호에 응답하여 제 2 전압을 상기 노드로 인가하는 제 2 전압 생성부;
    를 포함하는 벌크 바이어스 전압 생성장치.
  5. 제 4 항에 있어서,
    상기 제 1 전압 생성부는, 상기 딥 파워다운 신호가 인에이블되었을 때, 상기 제 1 전압을 상기 노드로 인가하는 것을 특징으로 하는 벌크 바이어스 전압 생성장치.
  6. 제 4 항에 있어서,
    상기 제 1 전압은, 내부전압인 것을 특징으로 하는 벌크 바이어스 전압 생성장치.
  7. 제 6 항에 있어서,
    상기 내부전압은, 딥 파워다운 신호가 인에이블되면 접지전압 레벨이 되고, 상기 딥 파워다운 신호가 디스에이블되면 소정의 양의 전압 레벨이 되는 것을 특징으로 하는 벌크 바이어스 전압 생성장치.
  8. 제 4 항에 있어서,
    상기 제 2 전압 생성부는, 상기 딥 파워다운 신호가 디스에이블되면 상기 제 2 전압을 상기 노드로 인가하는 것을 특징으로 하는 벌크 바이어스 전압 생성장치.
  9. 제 8 항에 있어서,
    상기 제 2 전압은, 접지전압 레벨의 전압인 것을 특징으로 하는 벌크 바이어스 전압 생성장치.
  10. 제 4 항에 있어서,
    상기 벌크 바이어스 전압은, 피모스 트랜지스터의 벌크에 인가되는 것을 특징으로 하는 벌크 바이어스 전압 생성장치.
  11. 내부전압을 소스 단 전압으로 이용하는 피모스 트랜지스터를 포함하는 반도체 메모리 장치로서,
    딥 파워다운 모드에서 상기 피모스 트랜지스터의 벌크에 상기 내부전압 레벨의 벌크 바이어스 전압을 인가하고,
    노멀 모드에서 상기 피모스 트랜지스터의 벌크에 외부전압 레벨의 상기 벌크 바이어스 전압을 인가하도록 구성된 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 내부전압은, 상기 딥 파워다운 모드에서 접지전압 레벨이 되고, 상기 노멀 모드에서 소정의 양의 전압 레벨이 되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    딥 파워다운 신호에 응답하여, 상기 내부전압 및 상기 외부전압을 선택적으로 상기 벌크 바이어스 전압으로 제공하도록 구성된 벌크 바이어스 전압 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    벌크로 접지전압을 인가 받는 엔모스 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 딥 파워다운 모드에서 내부전압 레벨의 벌크 바이어스 전압을 생성하고, 노멀 모드에서 외부전압 레벨의 상기 벌크 바이어스 전압을 생성하도록 구성된 벌크 바이어스 전압 생성부; 및
    벌크로 상기 벌크 바이어스 전압을 인가 받도록 구성된 피모스 트랜지스터;
    를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 내부전압은, 상기 딥 파워다운 모드에서 접지전압 레벨이고, 상기 노멀 모드에서 소정의 양의 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 벌크 바이어스 전압 생성부는, 벌크 바이어스 전압이 생성되는 노드;
    딥 파워다운 신호에 응답하여 상기 내부전압을 상기 상기 노드로 인가하도록 구성된 제 1 전압 생성부;
    상기 딥 파워다운 신호에 응답하여 상기 외부전압을 상기 노드로 인가하도록 구성된 제 2 전압 생성부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 피모스 트랜지스터는 상기 내부전압을 소스 단 전압으로 이용하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 15 항에 있어서,
    벌크로 접지전압을 인가 받는 엔모스 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020090070116A 2009-07-30 2009-07-30 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치 KR101053526B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090070116A KR101053526B1 (ko) 2009-07-30 2009-07-30 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치
US12/638,120 US8111561B2 (en) 2009-07-30 2009-12-15 Bulk bias voltage generating device and semiconductor memory apparatus including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090070116A KR101053526B1 (ko) 2009-07-30 2009-07-30 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20110012404A KR20110012404A (ko) 2011-02-09
KR101053526B1 true KR101053526B1 (ko) 2011-08-03

Family

ID=43526857

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090070116A KR101053526B1 (ko) 2009-07-30 2009-07-30 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US8111561B2 (ko)
KR (1) KR101053526B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9025401B2 (en) 2013-02-07 2015-05-05 SK Hynix Inc. Semiconductor memory device including bulk voltage generation circuit

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101926604B1 (ko) 2012-02-27 2018-12-07 삼성전자 주식회사 스탠바이 모드 바디 바이어스 제어 방법 및 이를 이용한 반도체 장치
US10231024B2 (en) * 2013-09-12 2019-03-12 Blizzard Entertainment, Inc. Selectively incorporating feedback from a remote audience

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980075041A (ko) * 1997-03-28 1998-11-05 문정환 반도체 소자의 전원 공급 장치
KR20030002421A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 내부 전원전압 발생장치
KR20070081030A (ko) * 2006-02-09 2007-08-14 삼성전자주식회사 피모스 벌크 바이어스 콘트롤 스킴을 이용하는 반도체메모리 장치
KR20080033017A (ko) * 2006-10-12 2008-04-16 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생기

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100426443B1 (ko) 2002-06-29 2004-04-13 주식회사 하이닉스반도체 딥 파워다운 제어 회로
KR100812936B1 (ko) 2005-05-03 2008-03-11 주식회사 하이닉스반도체 스탠바이 모드에서 누설전류가 감소된 내부전원전압발생회로
KR100735677B1 (ko) 2005-12-28 2007-07-04 삼성전자주식회사 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리장치
KR100857876B1 (ko) * 2006-06-01 2008-09-10 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생기

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980075041A (ko) * 1997-03-28 1998-11-05 문정환 반도체 소자의 전원 공급 장치
KR20030002421A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 내부 전원전압 발생장치
KR20070081030A (ko) * 2006-02-09 2007-08-14 삼성전자주식회사 피모스 벌크 바이어스 콘트롤 스킴을 이용하는 반도체메모리 장치
KR20080033017A (ko) * 2006-10-12 2008-04-16 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생기

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9025401B2 (en) 2013-02-07 2015-05-05 SK Hynix Inc. Semiconductor memory device including bulk voltage generation circuit

Also Published As

Publication number Publication date
KR20110012404A (ko) 2011-02-09
US8111561B2 (en) 2012-02-07
US20110026333A1 (en) 2011-02-03

Similar Documents

Publication Publication Date Title
EP3462274B1 (en) Semiconductor devices for sensing voltages
JPH0447591A (ja) 半導体集積回路装置
KR20070055948A (ko) 반도체 집적회로 및 리크전류 저감방법
JP2008103927A (ja) 半導体集積回路
US20100182867A1 (en) Internal voltage generating circuit of semiconductor memory device
US7750729B2 (en) Internal voltage generator
US20170047100A1 (en) Integrated Circuit Device Body Boas Circuits and Methods
US8723592B2 (en) Adjustable body bias circuit
JP2001216780A (ja) 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置
KR101053526B1 (ko) 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치
KR100631953B1 (ko) 메모리 장치
KR100956786B1 (ko) 반도체 메모리 장치
KR100812936B1 (ko) 스탠바이 모드에서 누설전류가 감소된 내부전원전압발생회로
KR101020293B1 (ko) 반도체 메모리 장치
KR101035408B1 (ko) 반도체 장치
KR100548557B1 (ko) 반도체 장치의 내부 전원발생장치
KR101143396B1 (ko) 반도체 메모리 장치의 내부전압 발생기
KR20110047892A (ko) 집적회로 및 그 구동방법
US5907257A (en) Generation of signals from other signals that take time to develop on power-up
KR100784890B1 (ko) 반도체 메모리 장치의 내부 전압 제어 회로 및 방법
KR100806120B1 (ko) 내부 전원전압 발생회로 및 내부 전원전압 발생방법
KR100340051B1 (ko) 반도체소자의백바이어스전압발생회로
KR20080092085A (ko) 반도체 메모리 장치의 내부 전압 발생회로
JP2008103943A (ja) 半導体集積回路装置
KR20040006933A (ko) 반도체 메모리장치의 워드라인 프리차아지 전압 변환회로및 그 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20090730

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20110531

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20110727

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20110728

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20140623

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20150623

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20160621

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20160621

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20170620

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20170620

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20180625

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20180625

Start annual number: 8

End annual number: 8

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20200507