KR100426443B1 - 딥 파워다운 제어 회로 - Google Patents

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KR100426443B1 KR10-2002-0037720A KR20020037720A KR100426443B1 KR 100426443 B1 KR100426443 B1 KR 100426443B1 KR 20020037720 A KR20020037720 A KR 20020037720A KR 100426443 B1 KR100426443 B1 KR 100426443B1
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Abstract

본 발명에 따른 딥 파워다운 제어회로는, 딥 파워다운 신호에 따라 외부 전원전압 라인과 내부 전원전압 라인을 분리시키는 딥 파워다운 스위치 수단; 상기 딥 파워다운 신호에 따라 모든 내부 전압 라인들을 접지 전압 라인에 연결하여 접지 전압 레벨로 방전시키는 딥 파워다운 방전 수단; 및 뱅크 액티브 검출 신호 및 버스트 종료 명령에 의해 제어되어 클럭 인에이블 신호를 이용하여 상기 딥 파워다운 신호를 출력하는 딥 파워다운 신호 발생수단으로 구성됨으로써, 모든 내부 전원전압 라인들을 접지전원전압으로 연결시킴에 의해 플로우팅을 방지하여 전원전압이 역전되거나 래치업의 발생을 방지할 수 있고, 내부 전원전압 라인들간의 마이크로 브리지(micro bridge) 등에 의한 누설 전류를 방지할 수 있는 효과가 있다.

Description

딥 파워다운 제어 회로{Deep power down control circuit}
본 발명은 반도체 메모리 장치의 딥 파워다운 제어 회로에 관한 것으로, 보다 상세하게는 딥 파워다운 방전 회로를 사용하여 내부 회로 또는 배선간에 발생하는 마이크로 브리지를 차단할 수 있는 딥 파워다운 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 활성화 상태에서 주변 회로들이 동작하여 데이터를 저장하거나 저장된 데이터를 외부로 출력하고, 대기 상태에서는 불필요한 주변 회로들을 디스에이블시켜 소모되는 전력을 최소화하도록 한다.
또한, 반도체 메모리 장치가 장시간 대기 상태에 있게 되면, 대기 상태에서 소모되는 불필요한 전력소모를 줄이기 위해 주변 회로의 동작을 정지시키는 딥 파워다운 모드(Deep Power Down Mode)로 진입한다.
딥 파워다운 모드는 반도체 메모리 장치에서 외부 명령에 의해 제어된다. 즉, 프리차지 명령으로부터 프리차지 시간 tRP 후에, 반도체 메모리 장치의 외부 신호 핀을 통해 입력된 신호들 CS, RAS, CAS, WE, CKE의 상태에 따라 클럭 신호에 동기되어 딥 파워다운 모드로 진입(entry)하고 종료(exit)된다.
예를 들어, 칩 선택신호 CS가 로우 레벨, 로우 어드레스 스트로브 신호 RAS가 하이 레벨, 칼럼 어드레스 스트로브 신호 CAS가 하이 레벨, 라이트 인에이블 신호 WE가 로우 레벨 및 클럭 인에이블 신호 CKE가 로우 레벨인 경우, 클럭 신호 CLK에 동기하여 딥 파워다운 모드로 진입하고(entry), 클럭 인에이블 신호 CKE가 하이 레벨로 천이할 때, 딥 파워다운 모드를 종료한다(exit).
딥 파워다운 모드로 진입하면, 전원 회로의 일부 회로를 전원 차단하는 방법으로 제어하여 전류 소모를 줄인다.
그러나, 이러한 방법에 의해서는 제한적으로 전류 소모를 줄이게 되며, 특히 오동작을 유발하는 특정 전원회로는 제어하지 못하는 경우가 발생한다. 예를 들어, 기준전압 발생기 또는 파워 업 회로 등은 제어하기 어렵기 때문에 동작을 정지시키지 못하고, 제어가능한 일부 회로들의 전원을 차단하여 전류 소모를 줄이기 때문에 전류 소모를 줄이는 효과가 줄어들게 된다.
특히, 내부 회로 또는 배선간에 발생하는 마이크로 브리지(micro bridge)는제어하지 못하는 문제점이 있다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 외부로부터 입력되는 전원을 차단하고, 내부전원 라인을 방전시켜 불필요한 전류 소모를 줄이는 것이다.
도 1은 본 발명에 따른 딥 파워다운 제어회로의 블록도.
도 2는 도 1에 도시된 RASIDLE 신호 발생부의 상세 회로도.
도 3은 도 1에 도시된 CKE 버퍼의 상세 회로도.
도 4는 도 1에 도시된 딥 파워다운 디코더의 상세 회로도.
도 5a 및 도 5b는 딥 파워다운 스위치의 상세 회로도.
도 6은 도 5b에 도시된 레벨 시프터의 상세 회로도.
도 7은 도 1에 도시된 딥 파워다운 방전부의 상세 회로도.
상기 목적을 달성하기 위한 본 발명의 딥 파워다운 제어회로는, 딥 파워다운 신호에 따라 외부 전원전압 라인과 내부 전원전압 라인을 분리시키는 딥 파워다운 스위치 수단;
상기 딥 파워다운 신호에 따라 모든 내부 전압 라인들을 연결하여 접지 전압 레벨로 방전시키는 딥 파워다운 방전 수단; 및
뱅크 액티브 검출 신호 및 버스트 종료 명령에 의해 제어되어 클럭 인에이블 신호를 이용하여 상기 딥 파워다운 신호를 출력하는 딥 파워다운 신호 발생수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 딥 파워다운 제어회로의 블록도이다.
모든 뱅크가 아이들(idle) 상태가 되면 인에이블 되는 상태 신호 RASIDLE를 발생하는 RASIDLE 신호 발생부(10)와, 버스트 종료 명령 BST을 발생하는 명령어 디코더(20)와, 클럭 인에이블 신호 CKE를 버퍼링하는 CKE 버퍼(30)와, 상태 신호 RASIDLE, 버스트 종료 명령 BST 및 딥 파워다운 클럭 인에이블 신호 CKEZDPD를 이용하여 뱅크 액티브 상태에서는 버스트 종료 신호 BSTP를 출력하고, 모든 뱅크가 공전(idle)(프리차지) 상태에서는 딥 파워다운 모드로 진입하여 딥 파워다운 신호 DPD를 출력하는 딥 파워다운 디코더(40)와, 딥 파워다운 신호 DPD에 따라 외부 전압 패드 VDDPAD와 내부 전원 라인 VPERI을 선택적으로 차단하는 딥 파워다운 스위치(50)와, 딥 파워다운 신호 DPD에 따라 모든 내부 전원 라인을 접지 전위로 방전시키는 딥 파워다운 방전부(60)를 포함한다.
RASIDLE 신호 발생부(10)는 도 2에 도시된 바와 같이, 각 뱅크를 인에이블 시키기 위한 로우 어드레스 스트로브 신호들 RAS<0:3>을 각각 논리 조합하는 노아 게이트 NOR11 및 NOR12와, 노아 게이트 NOR11 및 NOR12의 출력 신호를 논리 조합하는 낸드 게이트 ND11와, 낸드 게이트 ND11의 출력신호를 반전시켜 상태신호 RASIDLE를 출력하는 인버터 INV11를 포함한다. 여기서, 노아 게이트 NOR11는 로우 어드레스 스트로브 신호 RAS<0:1>을 논리 조합하며, 다른 노아 게이트 NOR12는 로우 어드레스 스트로브 신호 RAS<2:3>을 논리 조합한다. 또한, 여기서는 뱅크가 4개로 구성된 경우를 예를 들어 설명하였지만, 뱅크 수에 따라 상기한 회로는 변형될 것이다.
따라서, 어느 뱅크도 액티브 되지 않은 공전(idle) 상태에서는 모든 로우 어드레스 스트로브 신호들 RAS<0:3>이 모두 로우 레벨이 되어 상태 신호 RASIDLE는 하이 레벨로 인에이블 된다.
CKE 버퍼(30)는 도 3에 도시된 바와 같이, 정상 모드 동작에서 클럭 인에이블 신호 CKE를 버퍼링하는 정상 CKE 버퍼(31)와, 딥 파워다운 모드에서 클럭 인에이블 신호 CKE를 버퍼링하는 딥 파워다운 CKE 버퍼(32)를 포함한다.
여기서, 정상 CKE 버퍼(31)는 클럭 인에이블 신호 CKE를 구동하여 정상 클럭 인에이블 신호 CKEZ를 출력하는 내부 전원전압 VPERI에 의해 구동되는 인버터 INV31로 구성된다.
또한, 딥 파워다운 CKE 버퍼(32)는 클럭 인에이블 신호 CKE를 출력 버퍼 구동 전압 VDDQ으로 구동하는 인버터 INV32와, 인버터 INV32로부터 출력신호의 레벨을 시프트하여 딥 파워다운 클럭 인에이블 신호 CKEZDPD를 출력하는 레벨 시프터(33)를 포함한다. 여기서, 레벨 시프터(33)는 출력 버퍼 구동 전압 VDDQ이 내부전원전압 VPERI보다 낮은 경우에 딥 파워다운 클럭 인에이블 신호 CKEZDPD의 레벨을 시프트한다. 또한, 인버터 INV32가 출력 버퍼 구동 전압 VDDQ으로 구동되는 경우를 예를 들어 설명하였지만, 외부 패드로 인가되는 외부 전원전압 VDD으로 구동될 수도 있다.
딥 파워다운 디코더(40)는 도 4에 도시된 바와 같이, 뱅크 활성화 상태에서 버스트 종료 신호 BSTP를 출력하는 버스트 종료 신호 발생부(41)와, 뱅크 공전(idle) 상태에서 딥 파워다운 신호 DPD를 출력하는 딥 파워다운 신호 발생부(42)를 포함한다.
여기서, 버스트 종료 신호 발생부(41)는, 상태신호 RASIDLE를 반전시키는 인버터 INV41와, 인버터 INV41의 출력신호 및 버스트 종료 명령 BST을 논리 조합하는낸드 게이트 ND41와, 낸드게이트 ND41의 출력신호를 반전시켜 버스트 종료 신호 BSTP를 출력하는 인버터 INV42를 포함한다.
또한, 딥 파워다운 신호 발생부(42)는, 인버터 INV41의 출력신호를 반전시키는 인버터 INV43와, 인버터 INV43의 출력신호 및 버스트 종료 명령 BST을 논리 조합하는 낸드 게이트 ND42와, 외부 전원전압 VDD으로 구동되어 딥 파워다운 클럭 인에이블 신호 CKEZDPD를 반전시키는 인버터 INV44와, 외부 전원전압 VDD과 접지전압 VSS 사이에 직렬 연결되고, 게이트에 낸드 게이트 ND42의 출력신호가 인가되는 피모스 트랜지스터 PM41, 게이트에 인버터 INV44의 출력신호가 인가되는 피모스 트랜지스터 PM42 및 게이트에 인버터 INV44의 출력신호가 인가되는 엔모스 트랜지스터 NM41와, 피모스 트랜지스터 PM42 및 엔모스 트랜지스터 NM41의 공통 드레인의 전위를 래치하는 래치부(43)와, 외부 전원전압 VDD으로 구동되어 래치부(43)에 의해 래치된 전위를 반전시켜 딥 파워다운 신호 DPD를 출력하는 인버터 INV45를 포함한다. 여기서, 래치부(43)는 서로의 출력이 입력단자에 인가되는 두 개의 인버터 INV46 및 INV47로 구성되는 반전 래치 형태이다.
따라서, 버스트 종료 신호 발생부(41)는 어느 하나의 뱅크가 액티브 상태일 때, 즉 상태신호 RASIDLE가 디스에이블 되어 있는 동안, 입력된 버스트 종료 명령 BST은 버스트 종료 신호 BSTP를 발생시키고, 딥 파워다운 신호 발생부(42)는, 모든 뱅크가 액티브 상태가 아닌 경우, 즉 상태신호 RASIDLE가 인에이블 되고, 클럭 인에이블 신호 CKE가 로우 레벨이면 버스트 종료 신호 BSTP는 디스에이블 되고, 외부 전원전압 VDD으로 구동되는 인버터들 INV44, INV45, INV46, INV47에 의해 딥 파워다운 신호 DPD를 하이 레벨로 인에이블 시킨다. 따라서, 반도체 메모리 장치는 딥 파워다운 모드로 진입(entry)한다.
한편, 클럭 인에이블 신호 CKE가 하이 레벨인 구간에서는 딥 파워다운 신호 DPD를 로우 레벨로 디스에이블 시킨다. 따라서, 반도체 메모리 장치는 딥 파워다운 모드를 종료(exit)한다.
여기서, 딥 파워다운 신호 DPD는 반도체 메모리 장치의 딥 파워다운 동작을 제어하는 신호이며, 칩 내부에 딥 파워다운 동작을 제어하는 목적으로 어느 회로에든지 사용될 수 있다.
딥 파워다운 스위치(50)는 도 5a에 도시된 바와 같이, 외부 전원전압 VDD과 내부 전원전압 VPERI 사이에 연결되고, 게이트에 딥 파워다운 신호 DPD가 인가되어 제어되는 피모스 트랜지스터 PM51로 구성된다.
따라서, 피모스 트랜지스터 PM51는 딥 파워다운 신호 DPD가 하이 레벨로 인에이블 되면 턴 오프 되어, 내부 전원전압 VPERI으로 외부 전원전압 VDD의 공급을 차단한다. 여기서, 내부 전원전압 VPERI는 칩 전체를 구동하는 전원일 수 있다. 즉, 승압 전압 VPP, 백 바이어스 전압 VBB, 비트 라인 프리차지 전압 VBLP, 셀 플레이트 전압 VCP, 기준 전압 VREF, 내부 구동 전압 VINT 등의 내부 전원전압을 만드는 반도체 메모리 장치의 전체 전원일 수 있다.
또한, 딥 파워다운 스위치(50)의 스위칭 속도를 조절하기 위해 딥 파워다운 신호 DPD가 입력되는 입력단자에 RC 지연기(미도시)를 연결하여 사용할 수 있다.
딥 파워다운 스위치(50)의 다른 실시예로써, 도 5b에 도시된 바와 같이, 외부 전원전압 VDD 및 내부 전원전압 VPERI 사이에 연결되고, 게이트에 딥 파워다운 신호 DPD가 레벨 시프터(51)에 의해 레벨 시프트된 신호가 인가되어 제어되는 엔모스 트랜지스터 NM51로 구성된다.
여기서, 레벨 시프터(51)는 엔모스 트랜지스터 NM51를 턴 온 시키기 위해 외부 전원전압 VDD 보다 문턱전압 이상 높은 신호인 승압 전압 VPP을 사용하기 위해 사용된다.
도 6은 레벨 시프터(51)의 실시 예로써, 승압 전압 VPP과 딥 파워다운 신호 DPD가 입력되는 입력단자 사이에 직렬 연결되고, 게이트가 출력 단자 DPDH에 연결된 피모스 트랜지스터 PM52 및 게이트에 외부 전원전압 VDD이 인가되는 엔모스 트랜지스터 NM52와, 승압 전압 VPP과 접지 전압 VSS 사이에 직렬 연결되고, 게이트에 피모스 트랜지스터 PM52 및 엔모스 트랜지스터 NM52의 공통 드레인의 전위가 인가되는 피모스 트랜지스터 PM53 및 게이트에 딥 파워다운 신호 DPD가 인가되는 엔모스 트랜지스터 NM53로 구성되어, 피모스 트랜지스터 PM53 및 엔모스 트랜지스터 NM53의 공통 드레인의 전위가 출력신호 DPDH로써 출력된다. 이와 같이 구성된 레벨 시프터(51)는 일예일 뿐, 동일 목적으로 동일 동작을 수행하는 다른 회로로 구성하는 것도 가능하다.
딥 파워다운 방전부(60)는 도 7에 도시된 바와 같이, 딥 파워다운 신호 DPD를 버퍼링하는 버퍼부(61)와, 모든 내부 전원전압 라인들 VPP, VPERI, VDDCLP, VCORE, VBLP, VCP, VBB을 접지 전압 라인 VSS에 연결하는 엔모스 트랜지스터들 NM61∼NM67과, 백 바이어스 전압 라인 VBB을 접지전압 라인 VSS에 연결하는 엔모스트랜지스터 NM67를 턴 온 시키기 위해 딥 파워다운 신호 DPD의 전압 레벨을 다운 시프트하는 레벨 시프터(62)를 포함한다.
여기서, 버퍼부(61)는 직렬 연결된 두 개의 인버터 INV61 및 INV62로 구성된다.
레벨 시프터(62)는 딥 파워다운 신호 DPD를 반전시키는 인버터 INV63와, 소오스가 공통 연결되어 접지전압 VSS에 연결되고, 게이트에 딥 파워다운 신호 DPD 및 인버터 INV63의 출력신호가 각각 인가되는 피모스 트랜지스터들 PM61 및 PM62와, 소오스가 공통 연결되어 백 바이어스 전압 VBB이 인가되고, 게이트가 크로스 커플드 연결된 엔모스 트랜지스터들 NM68 및 NM69로 구성되어, 피모스 트랜지스터 PM62 및 엔모스 트랜지스터 NM69의 공통 드레인의 전위가 엔모스 트랜지스터 NM67의 게이트에 인가된다.
또한, 엔모스 트랜지스터 NM61는 승압 전압 VPP과 주변 회로 구동 전압 VPERI 사이에 연결되고, 게이트에 버퍼부(61)의 출력신호가 인가되어, 딥 파워다운 모드로 진입하면 턴 온 되어 승압 전압 라인 VPP과 주변 회로 구동 전압 라인 VPERI을 연결한다.
이와 동일하게 다른 엔모스 트랜지스터들 NM62∼NM67은 딥 파워다운 모드로 진입하면, 턴 온 되어 양단에 연결된 전압 라인들을 연결한다.
여기서, 백 바이어스 전압 라인 VBB을 접지 전원전압 라인 VSS에 연결하기 위해서 엔모스 트랜지스터 NM67의 게이트에는 로우 레벨 시프터(62)에 의해 접지전압 VSS이 다운 시프트된 백 바이어스 전압 VBB이 인가된다.
결론적으로, 딥 파워다운 모드로 진입하면, 딥 파워다운 디코더(40)는 딥 파워다운 신호 DPD를 출력하여 딥 파워다운 스위치(50)에 의해 외부 전원전압 라인 VDD과 내부 전원전압 라인 VPERI을 분리시켜 외부로부터 전원인가를 차단함과 동시에 딥 파워다운 방전부(60)의 엔모스 트랜지스터들 NM61∼NM67에 의해 모든 내부 전원전압 라인들 VPP, VPERI, VDDCLP, VCORE, VBLP, VCP 및 VBB을 접지 전원전압 라인 VSS에 연결한다.
따라서, 본 발명은, 딥 파워다운 모드로 진입하여 딥 파워다운 스위치(50)가 턴 오프 되어 외부 전원 전압 라인 VDD과 내부 전원전압 라인 VPERI을 분리시키면, 내부 전원전압 라인들 VPP, VPERI, VDDCLP, VCORE, VBLP, VCP 및 VBB은 플로우팅 상태가 되어 딥 파워다운 모드 종료(exit) 때 또는 다른 노이즈 등에 의해 내부 전원전압들이 역전되거나 래치업이 발생하여 오동작을 일으키는 것을 방지한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 딥 파워다운 제어 회로는, 딥 파워다운 방전회로를 구비하여 모든 내부 전원전압 라인들을 접지전원전압으로 연결시킴에 의해 플로우팅을 방지하여 전원전압이 역전되거나 래치업의 발생을 방지할 수 있다.
또한, 내부 전원전압 라인들간의 마이크로 브리지(micro bridge) 등에 의한 누설 전류를 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 뱅크 액티브 검출 신호 및 버스트 종료 명령에 의해 제어되어 클럭 인에이블 신호를 이용하여 딥 파워다운 신호를 출력하는 딥 파워다운 신호 발생수단;
    상기 딥 파워다운 신호에 따라 외부 전원전압 라인과 내부 전원전압 라인을 분리시키는 딥 파워다운 스위치 수단; 및
    상기 딥 파워다운 신호에 따라 모든 내부 전압 라인들을 연결하여 접지 전압 레벨로 방전시키는 딥 파워다운 방전 수단을 포함하는 것을 특징으로 하는 딥 파워다운 제어회로.
  2. 제 1 항에 있어서,
    상기 딥 파워다운 스위치 수단은, 상기 외부 전원전압 라인과 상기 내부 전원전압 라인 사이에 연결되고, 게이트에 상기 딥 파워다운 신호가 인가되어 제어되는 모스 트랜지스터로 구성되는 것을 특징으로 하는 딥 파워다운 제어회로.
  3. 제 2 항에 있어서,
    상기 모스 트랜지스터는, 엔모스 트랜지스터로 구성되고, 상기 엔모스 트랜지스터의 게이트에는 하이 레벨 시프터에 의해 상기 딥 파워다운 신호의 전위 레벨이 승압된 신호가 인가되는 것을 특징으로 하는 딥 파워다운 제어회로.
  4. 제 1 항에 있어서,
    상기 딥 파워다운 방전 수단은, 모든 내부 전압 라인들 사이에 각각 연결되고, 게이트에 상기 딥 파워다운 신호가 인가되어 제어되는 복수의 모스 트랜지스터들로 구성되는 것을 특징으로 하는 딥 파워다운 제어회로.
  5. 제 4 항에 있어서,
    상기 복수의 모스 트랜지스터들 중에서, 상기 백 바이어스 전압 라인을 접지 전압 라인에 연결하는 모스 트랜지스터의 게이트에는 로우 레벨 시프터에 의해 상기 딥 파워다운 신호의 전위 레벨이 다운 시프트된 신호가 인가되는 것을 특징으로 하는 딥 파워다운 제어회로.
  6. 제 1 항에 있어서, 상기 딥 파워다운 신호 발생 수단은,
    복수의 뱅크 액티브 신호를 이용하여 모든 뱅크가 액티브 상태가 아닐 경우 인에이블 되는 상태 신호를 발생하는 상태 신호 발생수단;
    버스트 종료 명령을 발생하는 명령어 디코더;
    클럭 인에이블 신호를 버퍼링하여, 정상 모드에서는 내부 전원전압으로 구동되어 정상 동작 클럭 인에이블 신호를 출력하고, 딥 파워다운 모드에서는 외부 전원전압으로 구동되어 딥 파워다운 클럭 인에이블 신호를 출력하는 클럭 인에이블 신호 버퍼; 및
    뱅크 액티브 상태에서는 상기 상태 신호 및 버스트 종료 명령을 이용하여 버스트 종료 신호를 출력하고, 뱅크 공전 상태에서는 상기 상태 신호 및 버스트 종료 명령에 의해 제어되어 상기 클럭 인에이블 신호 버퍼의 딥 파워다운 클럭 인에이블 신호를 이용하여 상기 딥 파워다운 신호를 출력하는 딥 파워다운 디코더를 포함하는 것을 특징으로 하는 딥 파워다운 제어회로.
  7. 제 6 항에 있어서, 상기 상태 신호 발생수단은,
    상기 복수의 뱅크 액티브 신호를 부정 논리 합하는 복수의 노아 게이트; 및
    상기 복수의 노아 게이트의 출력신호를 논리 곱하여 상기 상태신호를 출력하는 앤드 게이트를 포함하는 것을 특징으로 하는 딥 파워다운 제어회로.
  8. 제 6 항에 있어서, 상기 클럭 인에이블 신호 버퍼는,
    상기 내부 전원전압으로 구동되어 상기 클럭 인에이블 신호를 버퍼링하는 제1 버퍼 수단; 및
    상기 외부 전원전압으로 구동되어 상기 클럭 인에이블 신호를 버퍼링하는 제2 버퍼 수단을 구비하는 것을 특징으로 하는 딥 파워다운 제어회로.
  9. 제 8 항에 있어서,
    상기 클럭 인에이블 신호 버퍼는, 상기 제2 버퍼 수단의 출력신호의 전위 레벨을 승압하는 레벨 시프터를 더 구비하는 것을 특징으로 하는 딥 파워다운 제어회로.
  10. 제 6 항에 있어서, 상기 딥 파워다운 디코더는,
    뱅크 액티브 상태에서 상기 상태 신호 및 버스트 종료 명령을 논리 조합하여 버스트 종료 신호를 출력하는 버스트 종료 신호 발생 수단; 및
    뱅크 공전 상태에서 상기 상태 신호 및 버스트 종료 명령을 논리 조합한 신호에 의해 제어되어 상기 딥 파워다운 클럭 인에이블 신호를 구동하여 딥 파워다운 신호를 출력하는 딥 파워다운 신호 발생수단을 포함하는 것을 특징으로 하는 딥 파워다운 제어회로.
  11. 제 10 항에 있어서,
    상기 버스트 종료 신호 발생 수단은 내부 전원전압으로 구동되고, 상기 딥 파워다운 신호 발생수단은 외부 전원전압으로 구동되는 것을 특징으로 하는 딥 파워다운 제어회로.
  12. 제 10 항에 있어서,
    상기 딥 파워다운 디코더는,
    상기 딥 파워다운 신호 발생수단의 출력단자에 래치 수단을 추가로 연결하는 것을 특징으로 하는 딥 파워다운 제어회로.
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