KR20070055948A - 반도체 집적회로 및 리크전류 저감방법 - Google Patents

반도체 집적회로 및 리크전류 저감방법 Download PDF

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KR20070055948A
KR20070055948A KR1020060109265A KR20060109265A KR20070055948A KR 20070055948 A KR20070055948 A KR 20070055948A KR 1020060109265 A KR1020060109265 A KR 1020060109265A KR 20060109265 A KR20060109265 A KR 20060109265A KR 20070055948 A KR20070055948 A KR 20070055948A
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마코토 히로타
히데카즈 키구치
삼페이 미야모토
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

대기시에 있어서 내부회로가 소비하는 리크 전류를 저감하는 데 유효한 회로 구성을 가지는 반도체 집적회로 및 리크전류 저감방법을 제공한다. 제1및 제2NMOS트랜지스터 mn101, mn102를 포함하는 내부회로(100)와, 상기 제1및 제2NMOS트랜지스터 mn101, mn102의 소스와 전기적으로 결합되어, 상기 내부회로(100)의 동작 상태 및 대기 상태를 나타내는 제어신호 Standby에 근거하여, 상기 내부회로(100)의 동작 상태에 있어서는 상기 제1및 제2NMOS트랜지스터 mn101, mn102에 제1소스 바이어스 전압인 접지 전압 GND를 인가하고, 상기 내부회로(100)의 대기 상태에 있어서는 상기 접지 전압 GND과 다르고, 상기 제1및 제2NMOS트랜지스터 mn101, mn102의 소스와 기판과의 사이를 역 바이어스 하는 제2소스 바이어스 전압을 상기 제1및 제2NMOS트랜지스터 mn101, mn102에 인가하는 리크전류 저감회로(200)를 적어도 포함하는 반도체 집적회로장치를 제공한다.
리크 전류, 반도체 집적회로, 내부회로, 리크전류 저감회로

Description

반도체 집적회로 및 리크전류 저감방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF REDUCING LEAKAGE CURRENT}
도 1은 본 발명의 제1실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 2는 본 발명의 제 2실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 3은 본 발명의 제 3실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 4는 본 발명의 제 4실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 5는 본 발명의 제 5실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 6은 본 발명의 제 6실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 7은 본 발명의 제 7실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 8은 본 발명의 제 8실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 9는 본 발명의 제 9실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 10은 본 발명의 제 10실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 11은 본 발명의 제 11실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 12는 본 발명의 제 12실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 13은 본 발명의 제 13실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 14는 본 발명의 제 14실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 15는 도 14에 나타내는 SRAM 메모리셀의 각 노드의 전위를 나타내는 도면,
도 16은 본 발명의 제 15실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도,
도 17은 본 발명의 제 16실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
[도면의 주요부분에 대한 부호의 설명]
100 : 래치회로 200 : 리크전류 저감회로
300 : 리크전류 저감회로 400 : 리크전류 저감회로
500 : 리크전류 저감회로 600 : 리크전류 저감회로
700 : 리크전류 저감회로 800 : 기판 바이어스 발생 회로
900 : SRAM 메모리셀 mp101: 제1PMOS트랜지스터
mp102: 제2PMOS트랜지스터 mn101: 제1NMOS트랜지스터
mn102: 제2NMOS트랜지스터 MS1: 제1NMOS스위치 트랜지스터
MN1: 제3NMOS트랜지스터 MP1: 제3PMOS트랜지스터
MS2: 제2PMOS스위치 트랜지스터 MN2: 제4NMOS트랜지스터
MP2: 제4PMOS트랜지스터 MR1: 제5NMOS트랜지스터
MR2: 제6NMOS트랜지스터 MR3 : 제5PMOS트랜지스터
MR4 : 제6PMOS트랜지스터 ML1: 제1부하PMOS트랜지스터
ML2: 제2부하PMOS트랜지스터 MD1: 제1구동NMOS트랜지스터
MD2: 제2구동NMOS트랜지스터 MT1: 제1전송NMOS트랜지스터
MT2: 제2전송NMOS트랜지스터 R1: 제1저항
R2: 제2저항 R3 : 제3저항
R4 : 제4저항 INV1: 인버터
VDD : 전원 VDD VSS : 접지 GND
VSN : 저전위측 단자 VSP : 고전위측 단자
VSM : 노드 Standby : 스탠바이 신호단자
Low : 저레벨 신호 High : 고레벨 신호
WL : 워드라인 BL : 비반전 비트 라인
/BL : 반전 비트 라인
본 발명은, 반도체 집적회로 및 리크전류 저감방법에 관하며, 특히, 회로의 대기 상태에 있어서의 리크 전류를 저감하는 데 유효한 회로 구성을 가지는 반도체 집적회로 및 리크전류 저감방법에 관한 것이다.
최근, 고기능화된 휴대 기기의 보급에 따라, 종래는 물론, 반도체 집적회로장치의 고속화, 저소비 전력화가 요구되고 있다. 일반적으로, MOS트랜지스터로 구성된 반도체 집적회로의 저소비 전력화를 위해 전원전압의 저하가 행해지고 있다. 그러나, 전원전압이 저하하면, MOS트랜지스터의 동작 속도가 늦어지므로, 대책으로서, MOS트랜지스터의 임계값 전압을 하강시키는 방법이 있지만, 임계값 전압을 하강시키면, MOS트랜지스터가 오프시의 리크 전류가 증가한다. 지금까지, 반도체 집적회로의 소비 전류는 동작시에 있어서의 충방전 전류가 주류였지만, 앞으로, 미세화에 의해 전원전압의 저하가 더욱 진행되면, 임계값 전압의 저하에 의해, 리크 전류가 급격히 증가하여, 반도체 집적회로의 소비 전류를 대폭 증가시키는 문제가 된 다.
이 문제를 해결하기 위한 종래의 방법으로서, 특허문헌 1에서는, 저임계값의 MOS트랜지스터로 구성된 논리 게이트의 전원 VDD과 GND측에 고임계값의 스위치용의 MOS트랜지스터에 의한, MT-CMOS라고 불리는 회로 구성에 의한 방법이 개시되고 있다. 이 방법에서는, 회로가 동작시는 고임계값의 스위치용의 MOS트랜지스터를 온 함으로써, 논리 게이트는 통상 동작하고, 대기시는 고임계값의 스위치용의 MOS트랜지스터를 오프로 하는 것으로, 저임계값의 논리 게이트가 큰 리크 전류를 고임계값의 스위치용의 MOS트랜지스터로 저감하는 효과를 나타낸다.
또한 특허문헌 2에서는, 주회로를 구성하는 MOS트랜지스터의 기판전위를 제어하는 기판 바이어스 회로를 설치하고, 기판전위에 의해 MOS트랜지스터의 임계값을 제어하는 방법이 개시되고 있다. 동작시는, 주회로의 MOS트랜지스터를 저임계값으로 하여 고속동작을 가능하게 하고, 대기시는 고임계값으로 하여 리크 전류를 저감할 수 있다.
또한, 특허문헌 3에서는, 저임계값의 MOS트랜지스터로 구성된 내부회로의 전원 VDD측, 접지 GND측에 고임계값의 MOS트랜지스터로 구성된 MOS스위치와, 그것에 병렬로 다이오드가 접속된 회로 구성이 개시되고 있다. 통상, 이 다이오드는 MOS다이오드로 구성되어 있다. 이 구성예에서는, MOS다이오드에 의해, 대기시에 내부회로의 소스가 일정 전위로 바이어스된다. 내부회로를 구성하는 PMOS트랜지스터, NMOS트랜지스터의 기판전위는, 각각, 전원 VDD 및 접지 GND에 접속되고 있으므로, 기판-소스간의 역 바이어스 전압이 인가됨으로써, 내부회로의 MOS트랜지스터가 고 임계값이 되고, 리크 전류가 저감된다.
[특허문헌 1] 일본국 공개특허공보 특개평 7-212218호 공보
[특허문헌 2] 일본국 공개특허공보 특개평 6-53496호 공보
[특허문헌 3] 일본국 공개특허공보 특개평 11-214962호 공보
그러나, 상기의 종래 구성에서는, 특허문헌 1에 개시한 MT-CMOS에 의한 방법의 경우, 대기시에 내부의 논리 게이트가 전원 VDD과 접지 GND로부터 차단되므로, 논리 게이트내의 각 노드의 전위가 부정이 되고, 논리 게이트를 래치회로나 메모리 회로와 같은 대기시에 이행전의 노드 상태를 유지할 필요가 있는 회로에서는 구성할 수 없다는 문제가 있다.
또한 특허문헌 2에 개시한 기판 바이어스 전압을 인가하는 방법에서는, 소스-기판간의 역 바이어스하는 것에 의해, 바이어스 인가전보다도, 드레인-기판간에 큰 바이어스 전압이 걸리므로, 미세화가 진행된 프로세스에서는, 접합 리크 전류가 증가하여, 이 접합 리크의 증가에 의해 대기시의 리크 전류를 저감할 수 없다는 문제가 있다.
또한 특허문헌 3에 개시의 내부회로의 소스를 MOS다이오드에 의해, 일정 전위에 바이어스 하는 방법에서는, 바이어스 전압이 MOS트랜지스터의 임계값 전압, 즉 게이트-소스간 전위에 의해 결정되므로, 임의의 값을 결정하는 것이 곤란한 문제가 있다. 특히, 내부회로의 회로 규모가 크고, 리크 전류가 커지는 조건의 경 우, 내부회로의 래치된 데이터를 유지할 수 있는 낮은 전위의 바이어스 전압을 만들기 위해서는, MOS다이오드의 사이즈를 상당히 크게 할 필요가 있다. 이것은, 큰 레이아웃 면적을 필요로 할 뿐만 아니라, MOS다이오드 자체의 접합 리크 전류나 게이트 리크 전류가 문제가 될 가능성이 있다. 또한 금후, 미세화가 진행하고, 더욱 저전압화가 진행했을 경우에 있어서도, 낮은 전위의 소스 바이어스를 만들 필요가 있어, 이 점에 있어서도 같은 문제가 되는 가능성이 있다.
그래서, 본 발명의 목적은, 전술한 문제가 없는 반도체 집적회로 및 리크전류 저감방법을 제공하는 것이다.
본 발명의 제1시점은, 제1전계 효과형 트랜지스터를 포함하는 제1회로와, 상기 제1전계 효과형 트랜지스터의 소스와 전기적으로 결합되고, 상기 제1회로의 동작 상태 및 대기 상태를 나타내는 제1제어신호에 근거하여, 상기 제1회로의 동작 상태에 있어서는 상기 제1전계 효과형 트랜지스터의 소스와 기판 사이를 역 바이어스 하지 않는 제1소스 바이어스 전압을 상기 제1전계 효과형 트랜지스터에 인가하고, 상기 제1회로의 대기 상태에 있어서는 상기 제1소스 바이어스 전압과 다르고, 상기 제1전계 효과형 트랜지스터의 소스와 기판 사이를 역 바이어스 하는 제2소스 바이어스 전압을 상기 제1전계 효과형 트랜지스터에 인가하는 제2회로를 적어도 포함하는 반도체 집적회로장치를 제공하는 것이다.
또한 본 발명의 제2시점은, 상기 소스 바이어스 전압을 발생하는 수단으로 서, 상기 제1전계 효과형 트랜지스터의 소스와 기판 사이에 제1스위칭 트랜지스터를 접속하고, 상기 제1스위칭 트랜지스터의 게이트를 제어하는 것으로, 상기 제1회로의 동작 상태에 있어서는, 상기 제1스위칭 트랜지스터를 전도상태로 하는 것으로, 상기 제1전계 효과형 트랜지스터의 소스와 기판 사이를 역 바이어스 하지 않는 소스 바이어스 전압을 발생하고, 상기 제1회로의 대기 상태에 있어서는, 상기 제1전계 효과형 트랜지스터의 소스를 상기 제1스위칭 트랜지스터의 게이트에 접속하는 것으로, 상기 제1전계 효과형 트랜지스터의 소스와 기판 사이를 역 바이어스 하는 소스 바이어스 전압을 발생하는 상기 제2회로를 제공하는 것이다.
(1)제1실시예
본 발명의 제1실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 1은, 본 발명의 제1실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 1에 나타나 있는 바와 같이 본 발명의 제1실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(200)를 포함한다. 내부회로(100)의 전형적인 예로서, 순서회로 또는 조합 논리회로라도 좋지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회 로(100)로 구성되는 경우를 예로 들어, 이하에 설명을 행한다.
도 1에 나타나 있는 바와 같이 본 발명의 제1실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(200)를 포함한다. 상기 래치회로(100)는, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 1에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는 전원 VDD에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 저전위측 단자 VSN에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(200)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(200)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제3PMOS트랜지스터 MP1는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 1에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1로 구성된다. 제3NMOS트랜지스터 MN1의 소스는, 저전위측 단자 VSN에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 내부회 로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1가 온 한다. 이에 따라 저전위측 단자 VSN는, 접지 GND에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위, 예를 들면 몇백mV로 유지한다. 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 기판전위는 접지 GND에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류가 저감된다. 또한 저전위측 단자 VSN로의 바이어스에 의해, 전원 VDD- 접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류도 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제1실시예에 의하면, 큰 사이즈를 가지는 제1NMOS스위칭 트랜지스터 MS1는, 내부회로(100)의 동작시에 있어서, 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 소스가 접속되는 저전위측 단자 VSN를 저임피던스로 접지 GND에 접속함과 동시에, 내부회로(100)의 대기시에 있어서, 제1및 제2NMOS트랜지스터 mn101, mn102의 소스를 바이어스한다. 따라서, 내부회로(100)에 큰 리크 전류가 흐를 경우에도, 새롭게 큰 사이즈의 MOS다이오드를 부가하지 않고, 제1및 제2NMOS트랜지스터 mn101, mn102의 소스 전위를 일정 전위로 유지할 수 있다. 이에 따라 내부회로(100)를 래치회로나 메모리 회로로 구성할 경우에도, 그 데이터 유지 기능을 확보하면서, 리크 전류를 저감 할 수 있다. 또한 제1NMOS스위칭 트랜지스터 MS1는 큰 사이즈를 가지므로, 종래의 회로 구성에 비하여, 제1및 제2NMOS트랜지스터 mn101, mn102의 낮은 소스 바이어스 전압을 만들 수 있으므로, 미세화에 의해 전원 VDD이 저전압화한 경우에도 대응할 수 있다. 또한, 상기 소스 바이어스 전위의 발생으로 인해, 추가의 MOS다이오드를 필요로 하지 않으므로, 바이어스 회로에 의한 리크 전류의 증가를 거의 무시할 수 있다.
(2) 제 2실시예
본 발명의 제 2실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 2는, 본 발명의 제 2실시예 에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 2에 나타나 있는 바와 같이 본 발명의 제 2실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(300)를 포함한다. 내부회로(100)의 전형적인 예로서, 순서회로 또는 조합 논리회로라도 되지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성될 경우를 예로 들어, 이하에 설명을 행한다.
도 2에 나타나 있는 바와 같이 본 발명의 제 2실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(300)를 포함한다. 상기 래치회로(100)는, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 2에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는, 고전위측 단자 VSP에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 접지 GND에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(300)는, 스탠바이 신호 단자 Standby에 인버터 INV1를 통해서 접속됨과 동시에, 고전위측 단자 VSP에 접속된다. 상기 리크전류 저감회로(300)는, 제2PMOS스위칭 트랜지스터 MS2와, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2로 구성된다. 제2PMOS스위칭 트랜지스터 MS2는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 고전위측 단자 VSP를 전원 VDD에 접속 또는 전원 VDD으로부터 절단하는 스위칭소자이다. 제4NMOS트랜지스터 MN2및 제4PMOS트랜지스터 MP2는, 스탠바이 신호 단자 Standby의 반전 신호를 기초로, 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 2에 나타나 있는 바와 같이 제2PMOS스위칭 트랜지스터 MS2의 소스는, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 드레인은, 고전위측 단자 VSP에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 기판은, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 게이트는, 상기 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2로 구성된다. 제4PMOS트랜지스터 MP2의 소스는, 고전위측 단자 VSP에 접속된다. 제4PMOS트랜지스터 MP2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4PMOS트랜지스터 MP2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4PMOS트랜지스터 MP2의 기판은, 전원 VDD에 접속된다. 제4NMOS트랜지스터 MN2의 소스는, 접지 GND에 접속된다. 제4NMOS트랜지스터 MN2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4NMOS트랜지스터 MN2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4NMOS트랜지스터 MN2의 기판은, 접지 GND에 접속된다.
제2PMOS스위칭 트랜지스터 MS2의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 전원 VDD과 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 고레벨 신호High가 리크전류 저감회로(300)에 입력된다. 이 결과, 제4NMOS트랜지스터 MN2가 온, 제4PMOS트랜지스터 MP2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위가 접지 GND와 동일 레벨이 되어, 제2PMOS스위칭 트랜지스터 MS2가 온 한다. 이에 따라 고전위측 단자 VSP는, 전원 VDD에 저임피던스로 접속되므로, 내부 회로(100)는 통상 동작을 행한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 저레벨 신호Low가 리크전류 저감회로(300)에 입력된다. 제4PMOS트랜지스터 MP2가 온, 제4NMOS트랜지스터 MN2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트가 고전위측 단자 VSP에 접속된다. 제2PMOS스위칭 트랜지스터 MS2는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 고전위측 단자 VSP의 전위를 전원 VDD보다 낮은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 기판전위는 전원 VDD에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류가 저감된다. 또한 고전위측 단자 VSP로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류도 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제 2실시예에 의하면, 큰 사이즈를 가지는 제2PMOS스위칭 트랜지스터 MS2는, 내부회로(100)의 동작시에 있어서, 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 소스가 접속되는 고전위측 단자 VSP를 저임피던스로 전원 VDD에 접속함과 동시에, 내부회로(100)의 대기시에 있어서, 제1및 제2PMOS트랜지스터 mp101, mp102의 소스를 바이어스한다. 따라서, 내부회로(100)에 큰 리크 전류가 흐른 경우에도, 새롭게 큰 사이즈의 MOS다이오드 를 부가하지 않고, 제1및 제2PMOS트랜지스터 mp101, mp102의 소스 전위를 일정 전위로 유지할 수 있다. 이에 따라 내부회로(100)를 래치회로나 메모리 회로로 구성한 경우에도, 그 데이터 유지 기능을 확보하면서, 리크 전류를 저감 할 수 있다. 또한 제2PMOS스위칭 트랜지스터 MS2는, 큰 사이즈를 가지므로, 종래의 회로 구성에 비하여, 제1및 제2PMOS트랜지스터 mp101, mp102가 낮은 소스 바이어스 전압을 만들 수 있으므로, 미세화에 의해 전원 VDD이 저전압화한 경우에도 대응할 수 있다. 또한, 상기 소스 바이어스 전위의 발생으로 인해, 추가의 MOS다이오드를 필요로 하지 않으므로, 바이어스 회로에 의한 리크 전류의 증가를 거의 무시할 수 있다.
(3) 제 3실시예
본 발명의 제 3실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 3은, 본 발명의 제 3실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 3에 나타나 있는 바와 같이 본 발명의 제 3실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(200)와, 상기 내부회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(300)를 포함한다. 내부회로(100)의 전형적인 예로서, 순서회로 또는 조합 논리회로라도 되지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성될 경우를 예로 들어, 이하에 설명을 행한다.
도 3에 나타나 있는 바와 같이 본 발명의 제 3실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(200)와, 상기 래치회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(300)를 포함한다. 상기 래치회로(100)는, 기존에 알려진 회로 구성을 가진다.
구체적으로는, 도 3에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스와는, 고전위측 단자 VSP에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 저전위측 단자 VSN에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상 기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(200)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(200)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제3PMOS트랜지스터 MP1는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 3에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1로 구성된다. 제3NMOS트랜지스터 MN1의 소스는, 저전위측 단자 VSN에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속 된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다.
리크전류 저감회로(300)는, 스탠바이 신호 단자 Standby에 인버터 INV1를 통해서 접속됨과 동시에, 고전위측 단자 VSP에 접속된다. 상기 리크전류 저감회로(300)는, 제2PMOS스위칭 트랜지스터 MS2와, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2로 구성된다. 제2PMOS스위칭 트랜지스터 MS2는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 고전위측 단자 VSP를 전원 VDD에 접속 또는 전원 VDD으로부터 절단하는 스위칭소자이다. 제4NMOS트랜지스터 MN2및 제4PMOS트랜지스터 MP2는, 스탠바이 신호 단자 Standby의 반전 신호를 기초로, 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 3에 나타나 있는 바와 같이 제2PMOS스위칭 트랜지스터 MS2의 소스는, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 드레인은, 고전위측 단자 VSP에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 기판은, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 게이트는, 상기 제2PMOS스위칭 트 랜지스터 MS2의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2로 구성된다. 제4PMOS트랜지스터 MP2의 소스는, 고전위측 단자 VSP에 접속된다. 제4PMOS트랜지스터 MP2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4PMOS트랜지스터 MP2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4PMOS트랜지스터 MP2의 기판은, 전원 VDD에 접속된다. 제4NMOS트랜지스터 MN2의 소스는, 접지 GND에 접속된다. 제4NMOS트랜지스터 MN2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4NMOS트랜지스터 MN2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4NMOS트랜지스터 MN2의 기판은, 접지 GND에 접속된다.
제2PMOS스위칭 트랜지스터 MS2의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 전원 VDD과 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 상기 저레벨 신호Low가 리크전류 저감회로(200)에 입력된다. 이 결과, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1가 온 한다. 이에 따라 저전위측 단자 VSN는 접지 GND에 저임피던스로 접속된다. 또한 상기 스탠바이 신호 단자 Standby의 반전 신호인 고레벨 신호High가 리크전류 저감회로(300)에 입력된다. 이 결과 제4NMOS트랜지스터 MN2가 온, 제4PMOS트랜지스터 MP2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위가 접지 GND와 동일 레벨이 되어, 제2PMOS스위칭 트랜지스터 MS2가 온 한다. 이에 따라 고전위측 단자 VSP는 전원 VDD에 저임피던스로 접속된다. 따라서, 내부회로(100)는 통상 동작을 행한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위, 예를 들면 수백mV로 유지한다. 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 기판전위는 접지 GND에 접속되어 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류가 저감된다.
또한 내부회로(100)가 대기시의 경우에는, 상기 스탠바이 신호 단자 Standby의 반전 신호인 저레벨 신호Low가 리크전류 저감회로(300)에 입력된다. 제4PMOS트랜지스터 MP2가 온, 제4NMOS트랜지스터 MN2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트가 고전위측 단자 VSP에 접속된다. 제2PMOS스위칭 트랜지스터 MS2는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 고전위측 단자 VSP의 전위를 전원 VDD보다 낮은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 기판전위는 전원 VDD에 접속되어 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류가 저감된다. 또한 내부회로(100)는, 저전압측 단자 VSN로의 바이어스와 고전압측 단자 VSP로의 바이어스의 양쪽에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 소스-기판간의 역 바이어스 효과에 더하여, 전압완화에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102, NMOS트랜지스터 mn101, mn102의 리크 전류가 더욱 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제 3실시예에 의하면, 큰 사이즈를 가지는 제1NMOS스위칭 트랜지스터 MS1는, 내부회로(100)의 동작시에 있어서, 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 소스가 접속되는 저전위측 단자 VSN를 저임피던스로 접지 GND에 접속함과 동시에, 내부회로(100)의 대기시에 있어서, 제1및 제2NMOS트랜지스터 mn101, mn102의 소스를 바이어스한다. 따라서, 내부회로(100)에 큰 리크 전류가 흐른 경우에도, 새롭게 큰 사이즈의 MOS다이오드를 부가하지 않고, 제1및 제2NMOS트랜지스터 mn101, mn102의 소스 전위를 일정 전위로 유지할 수 있다. 이에 따라 내부회로(100)를 래치회로나 메모리 회로로 구성한 경우에도, 그 데이터 유지 기능을 확보하면서, 리크 전류를 저감 할 수 있다. 또한 제1NMOS스위칭 트랜지스터 MS1는, 큰 사이즈를 가지므로, 종래의 회로 구성에 비하여, 제1및 제2NMOS트랜지스터 mn101, mn102의 낮은 소스 바이어스 전압을 만들 수 있으므로, 미세화에 의해 전원 VDD이 저전압화한 경우에도 대응할 수 있다. 또한, 상기 소스 바이어스 전위의 발생으로 인해, 추가의 MOS다이오드를 필요로 하지 않으므로, 바이어스 회로에 의한 리크 전류의 증가를 거의 무시할 수 있다.
큰 사이즈를 가지는 제2PMOS스위칭 트랜지스터 MS2는, 내부회로(100)의 동작시에 있어서, 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 소스가 접속되는 고전위측 단자 VSP를 저임피던스로 전원 VDD에 접속한다 동시에, 내부회로(100)의 대기시에 있어서, 제1및 제2PMOS트랜지스터 mp101, mp102의 소스를 바이어스한다. 따라서, 내부회로(100)에 큰 리크 전류가 흐른 경우에도, 새롭게 큰 사이즈의 MOS다이오드를 부가하지 않고, 제1및 제2PMOS트랜지스터 mp101, mp102의 소스 전위를 일정 전위로 유지할 수 있다. 이에 따라 내부회로(100)를 래치회로나 메모리 회로로 구성한 경우에도, 그 데이터 유지 기능을 확보하면서, 리크 전류를 저감 할 수 있다. 또한 제2PMOS스위칭 트랜지스터 MS2는, 큰 사이즈를 가지므로, 종래의 회로 구성에 비교하여, 제1및 제2PMOS트랜지스터 mp101, mp102의 낮은 소스 바이어스 전압을 만들 수 있으므로, 미세화에 의해 전원 VDD이 저전압화한 경우에도 대응할 수 있다. 또한, 상기 소스 바이어스 전위의 발생으로 인해, 추가의 MOS다이오드를 필요로 하지 않으므로, 바이어스 회로에 의한 리크 전류의 증가를 거의 무시할 수 있다.
(4) 제 4실시예
본 발명의 제 4실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 4는, 본 발명의 제 4실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 4에 나타나 있는 바와 같이 본 발명의 제 4실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(400)를 포함한다. 내부회로(100)의 전형적인 예로서, 순서회로 또는 조합 논리회로라도 되지만, 반드시 이것들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성되는 경우를 예로 들어, 이하 설명을 행한다.
도 4에 나타나 있는 바와 같이 본 발명의 제 4실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(400)를 포함한다. 상기 래치회로(100)는, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 4에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는, 전원 VDD에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 저전위측 단자 VSN에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유 지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(400)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(400)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제3PMOS트랜지스터 MP1 및 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 4에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트 랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 제1저항 R1과 제2저항 R2의 비로 결정되는 분압이, 제1저항 R1과 제2저항 R2 사이의 노드 VSM에 나타난다.
제3NMOS트랜지스터 MN1의 소스는, 분압 회로의 노드 VSM에 접속된다. 환언하면, 제3NMOS트랜지스터 MN1의 소스는, 제1저항 R1을 통해 저전위측 단자 VSN에 접속됨과 동시에, 제2저항 R2을 통해 접지 GND에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제1NMOS스위칭 트랜지스터 MS1의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 저전위측 단자 VSN의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 4에 나타나 있는 바와 같이 저전위측 단자 VSN와 접지 GND 사이에 삽입된 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제1저항 R1과 제2저항 R2의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1가 온 한다. 이에 따라 저전위측 단자 VSN는, 접지 GND에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가 제1저항 R1과 제2저항 R2의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 기판전위는 접지 GND에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류가 저감된다. 또한 저전위측 단자 VSN로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류도 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제 4실시예에 의하면, 저전위측 단자 VSN와 접지 GND 사이에 접속된 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제1저항 R1과 제2저항 R2의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다. 이 구성을 취하는 것으로, 제1저항 R1과 제2저항 R2과의 비를 조정하는 것으로, 저전위측 단자 VSN의 전위를 조정하는 것이 가능하게 된다.
또한 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제1저항 R1과 제2저항 R2의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는, 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은, 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이므로, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에, 바이어스 전 류가 작을 때, 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
(5) 제 5실시예
본 발명의 제 5실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 5는, 본 발명의 제 5실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 5에 나타나 있는 바와 같이 본 발명의 제 5실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)를 포함한다. 내부회로(100)의 전형적인 예로서, 순서회로 또는 조합 논리회로라도 되지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다.내부회로(100)가 래치회로(100)로 구성되는 경우를 예로 들어, 이하 설명을 행한다.
도 5에 나타나 있는 바와 같이 본 발명의 제 5실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)를 포함한다. 상기 래치회로(100)는, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 5에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제 2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는, 전원 VDD에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 저전위측 단자 VSN에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(500)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(500)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제3PMOS트랜지스터 MP1 및 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 5에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압이, 제5NMOS트랜지스터 MR1와 제6NMOS트랜지스터 MR2 사이의 노드 VSM에 나타난다. 여기에서, 제5NMOS트랜지스터 MR1를 상시 온 상태로 유지하기 위해, 제5NMOS트랜지스터 MR1의 게이트를 전원 VDD에 접속해도 좋다. 마찬가지로, 제6NMOS트랜지스터 MR2를 상시 온 상태로 유지하기 위해, 제6NMOS트랜지스터 MR2의 게이트를 전원 VDD에 접속해도 좋다.
제3NMOS트랜지스터 MN1의 소스는, 분압 회로의 노드 VSM에 접속된다. 환언하면, 제3NMOS트랜지스터 MN1의 소스는, 제5NMOS트랜지스터 MR1를 통해 저전위측 단자 VSN에 접속됨과 동시에, 제6NMOS트랜지스터 MR2를 통해 접지 GND에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제1NMOS스위칭 트랜지스터 MS1의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 저전위측 단자 VSN의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 5에 나타나 있는 바와 같이 저전위측 단자 VSN와 접지 GND 사이에 삽입된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1가 온 한다. 이에 따라 저전위측 단자 VSN는, 접지 GND에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 기판전위는 접지 GND에 접속되어 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류가 저감된다. 또한 저전위측 단자 VSN로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류도 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제 5실시예에 의하면, 저전위측 단자 VSN와 접지 GND 사이에 접속된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제1온 저항과 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다. 이 구성을 취하는 것으로, 제1온 저항과 제2온 저항과의 비를 조정하는 것으로, 저전위측 단자 VSN의 전위를 조정하는 것이 가능하게 된다.
또한 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제1온 저항과 제2온 저항의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는, 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은, 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에, 바이어스 전류가 작을 때, 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
(6) 제6실시예
본 발명의 제6 실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 6은, 본 발명의 제 6실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 6에 나타나 있는 바와 같이 본 발명의 제 6실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(600)를 포함한다.내부회로(100)의 전형적인 예로서, 순서회로 또는 조합 논리회로라도 되지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성되는 경우를 예로 들어, 이하 설명을 행한다.
도 6에 나타나 있는 바와 같이 본 발명의 제 6실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(600)를 포함한다. 상기 래치회로(100)는, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 6에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는, 고전위측 단자 VSP에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 접지 GND에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게 이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이가 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(600)는, 스탠바이 신호 단자 Standby에 인버터 INV1를 통해서 접속됨과 동시에, 고전위측 단자 VSP에 접속된다. 상기 리크전류 저감회로(600)는, 제2PMOS스위칭 트랜지스터 MS2와, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로로 구성된다. 제2PMOS스위칭 트랜지스터 MS2는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 고전위측 단자 VSP를 전원 VDD에 접속 또는 전원 VDD으로부터 절단하는 스위칭소자이다. 제4NMOS트랜지스터 MN2및 제4PMOS트랜지스터 MP2 및 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby의 반전 신호를 기초로, 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 6에 나타나 있는 바와 같이 제2PMOS스위칭 트랜지스터 MS2의 소스는, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 드레인은, 고전위측 단자 VSP에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 기판은, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 게이트는, 상기 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 제3 저항 R3 및 제4 저항 R4 의 직렬접속으로 구성되는 분압 회로로 구성된다. 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 제3 저항 R3과 제4 저항 R4의 비로 결정되는 분압이, 제3 저항 R3과 제4 저항 R4 사이의 노드 VSM2에 나타난다.
제4PMOS트랜지스터 MP2의 소스는, 분압 회로의 노드 VSM2에 접속된다. 환언하면, 제4PMOS트랜지스터 MP2의 소스는, 제3 저항 R3을 통해 고전위측 단자 VSP에 접속됨과 동시에, 제4 저항 R4을 통해 전원 VDD에 접속된다. 제4PMOS트랜지스터 MP2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4PMOS트랜지스터 MP2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4PMOS트랜지스터 MP2의 기판은, 전원 VDD에 접속된다. 제4NMOS트랜지스터 MN2의 소스는, 접지 GND에 접속된다. 제4NMOS트랜지스터 MN2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4NMOS트랜지스터 MN2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4NMOS트랜지스터 MN2의 기판은, 접지 GND에 접속된다.
제2PMOS스위칭 트랜지스터 MS2의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 전원 VDD과 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제2PMOS스위칭 트랜지스터 MS2의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 고전위측 단자 VSP의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 6에 나타나 있는 바와 같이 고전위측 단자 VSP와 전원 VDD 사이에 삽입된 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 저항 R3과 제4 저항 R4의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 고레벨 신호High가 리크전류 저감회로(600)에 입력된다. 이 결과, 제4NMOS트랜지스터 MN2가 온, 제4PMOS트랜지스터 MP2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위가 접지 GND와 동일 레벨이 되어, 제2PMOS스위칭 트랜지스터 MS2가 온 한다. 이에 따라 고전위측 단자 VSP는, 전원 VDD에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 저레벨 신호Low가 리크전류 저감회로(600)에 입력된다. 제4PMOS트랜지스터 MP2가 온, 제4NMOS트랜지스터 MN2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트가, 제3 저항 R3과 제4 저항 R4의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위에 접속된다. 제2PMOS스위칭 트랜지스터 MS2는, 대기시의 내부회로(100) 의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 고전위측 단자 VSP의 전위를 전원 VDD보다 낮은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 기판전위는 전원 VDD에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류가 저감된다. 또한 고전위측 단자 VSP로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류도 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제6 실시예에 의하면, 고전위측 단자 VSP와 전원 VDD 사이에 접속된 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 저항 R3과 제4 저항 R4의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다. 이 구성을 취하는 것으로, 제3 저항 R3과 제4 저항 R4의 비를 조정하는 것으로, 고전위측 단자 VSP의 전위를 조정하는 것이 가능하게 된다.
또한 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제3 저항 R3과 제4 저항 R4의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는, 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은, 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에, 바이 어스 전류가 작을 때, 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
(7) 제7실시예
본 발명의 제7 실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 7은, 본 발명의 제 7실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 7에 나타나 있는 바와 같이 본 발명의 제 7실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(700)를 포함한다. 내부회로(100)의 전형적인 예로서, 순서회로 또는 조합 논리회로라도 되지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성되는 경우를 예로 들어, 이하 설명을 행한다.
도 7에 나타나 있는 바와 같이 본 발명의 제 7실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(700)를 포함한다. 상기 래치회로(100)는, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 7에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제 2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는, 고전위측 단자 VSP에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 접지 GND에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(700)는, 스탠바이 신호 단자 Standby에 인버터 INV1를 통해 접속됨과 동시에, 고전위측 단자 VSP에 접속된다. 상기 리크전류 저감회로(700)는, 제2PMOS스위칭 트랜지스터 MS2와, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로로 구성된다. 제2PMOS스위칭 트랜지스터 MS2는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 고전위측 단자 VSP를 전원 VDD에 접속 또는 전원 VDD으로부터 절단하는 스위칭소자이다. 제4NMOS트랜지스터 MN2및 제4PMOS트랜지스터 MP2 및 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로 는, 스탠바이 신호 단자 Standby의 반전 신호를 기초로, 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 7에 나타나 있는 바와 같이 제2PMOS스위칭 트랜지스터 MS2의 소스는, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 드레인은, 고전위측 단자 VSP에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 기판은, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 게이트는, 상기 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로로 구성된다. 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 제5PMOS트랜지스터 MR3의 제3 온 저항과 제6PMOS트랜지스터 MR4의 제4 온 저항의 비로 결정되는 분압이, 제5PMOS트랜지스터 MR3와 제6PMOS트랜지스터 MR4 사이의 노드 VSM2에 나타난다. 여기에서, 제5PMOS트랜지스터 MR3를 상시 온 상태로 유지하기 위해, 제5PMOS트랜지스터 MR3의 게이트를 접지 GND에 접속해도 좋다. 마찬가지로, 제6PMOS트랜지스터 MR4를 상시 온 상태로 유지하기 위해, 제6PMOS트랜지스터 MR4의 게이트를 접지 GND에 접속해도 좋다.
제4PMOS트랜지스터 MP2의 소스는, 분압 회로의 노드 VSM2에 접속된다. 환언하면, 제4PMOS트랜지스터 MP2의 소스는, 제6PMOS트랜지스터 MR4를 통해 고전위측 단자 VSP에 접속됨과 동시에, 제5PMOS트랜지스터 MR3를 통해 전원 VDD에 접속된다. 제4PMOS트랜지스터 MP2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4PMOS트랜지스터 MP2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4PMOS트랜지스터 MP2의 기판은, 전원 VDD에 접속된다. 제4NMOS트랜지스터 MN2의 소스는, 접지 GND에 접속된다. 제4NMOS트랜지스터 MN2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4NMOS트랜지스터 MN2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4NMOS트랜지스터 MN2의 기판은, 접지 GND에 접속된다.
제2PMOS스위칭 트랜지스터 MS2의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 전원 VDD과 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제2PMOS스위칭 트랜지스터 MS2의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 고전위측 단자 VSP의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 7에 나타나 있는 바와 같이 고전위측 단자 VSP와 전원 VDD 사이에 삽입된 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 고레벨 신호High가 리크전류 저감회로(700)에 입력된다. 이 결과, 제4NMOS트랜지스터 MN2가 온, 제4PMOS트랜지스터 MP2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위가 접지 GND와 동일 레벨이 되어, 제2PMOS스위칭 트랜지스터 MS2가 온 한다. 이에 따라 고전위측 단자 VSP는, 전원 VDD에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 저레벨 신호Low가 리크전류 저감회로(700)에 입력된다. 제4PMOS트랜지스터 MP2가 온, 제4NMOS트랜지스터 MN2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트가, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위에 접속된다. 제2PMOS스위칭 트랜지스터 MS2는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 고전위측 단자 VSP의 전위를 전원 VDD보다 낮은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 기판전위는 전원 VDD에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류가 저감된다. 또한 고전위측 단자 VSP로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류도 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제7 실시예에 의하면, 고전위측 단자 VSP와 전원 VDD 사이에 접속된 제5PMOS트랜지스터 MR3와 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다. 이 구성을 취하는 것으로, 제3 온 저항과 제4 온 저항의 비를 조정하는 것으로, 고전위측 단자 VSP의 전위를 조정하는 것이 가능하게 된다.
또한 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제3 온 저항과 제4 온 저항의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는, 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은, 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에, 바이어스 전류가 작을 때, 바이어스 전압이 작을 때는, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
(8) 제8실시예
본 발명의 제8 실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 8은, 본 발명의 제 8실시예 에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 8에 나타나 있는 바와 같이 본 발명의 제 8실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(400)와, 상기 내부회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(600)를 포함한다. 내부회로(100)의 전형적인 예로서, 순서회로 또는 조합 논리회로라도 되지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성되는 경우를 예로 들어, 이하 설명을 행한다.
도 8에 나타나 있는 바와 같이 본 발명의 제 8실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(400)와, 상기 내부회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(600)를 포함한다. 상기 래치회로(100)는 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 8에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는 고전위측 단자 VSP에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 저전위측 단자 VSN에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(400)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(400)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제3PMOS트랜지스터 MP1 및 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 8에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1 의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 제1저항 R1과 제2저항 R2의 비로 결정되는 분압이, 제1저항 R1과 제2저항 R2 사이의 노드 VSM에 나타난다.
제3NMOS트랜지스터 MN1의 소스는, 분압 회로의 노드 VSM에 접속된다. 환언하면, 제3NMOS트랜지스터 MN1의 소스는, 제1저항 R1을 통해 저전위측 단자 VSN에 접속됨과 동시에, 제2저항 R2을 통해 접지 GND에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 내부회 로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제1NMOS스위칭 트랜지스터 MS1의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 저전위측 단자 VSN의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 8에 나타나 있는 바와 같이 저전위측 단자 VSN와 접지 GND 사이에 삽입된 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제1저항 R1과 제2저항 R2의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다.
리크전류 저감회로(600)는, 스탠바이 신호 단자 Standby에 인버터 INV1를 통해 접속됨과 동시에, 고전위측 단자 VSP에 접속된다. 상기 리크전류 저감회로(600)는, 제2PMOS스위칭 트랜지스터 MS2와, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로로 구성된다. 제2PMOS스위칭 트랜지스터 MS2는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 고전위측 단자 VSP를 전원 VDD에 접속 또는 전원 VDD으로부터 절단하는 스위칭소자이다. 제4NMOS트랜지스터 MN2및 제4PMOS트랜지스터 MP2 및 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby의 반전 신호를 기초로, 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제 어하는 제어회로를 구성한다.
구체적으로는, 도 8에 나타나 있는 바와 같이 제2PMOS스위칭 트랜지스터 MS2의 소스는, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 드레인은, 고전위측 단자 VSP에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 기판은, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 게이트는, 상기 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로로 구성된다. 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 제3 저항 R3과 제4 저항 R4의 비로 결정되는 분압이, 제3 저항 R3과 제4 저항 R4 사이의 노드 VSM2에 나타난다.
제4PMOS트랜지스터 MP2의 소스는, 분압 회로의 노드 VSM2에 접속된다. 환언하면, 제4PMOS트랜지스터 MP2의 소스는, 제3 저항 R3을 통해 고전위측 단자 VSP에 접속됨과 동시에, 제4 저항 R4을 통해 전원 VDD에 접속된다. 제4PMOS트랜지스터 MP2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4PMOS트랜지스터 MP2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4PMOS트랜지스터 MP2의 기판은, 전원 VDD에 접속된다. 제4NMOS트랜지스터 MN2의 소스는, 접지 GND에 접속된다. 제4NMOS트랜지스터 MN2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4NMOS트랜지스터 MN2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4NMOS트랜 지스터 MN2의 기판은, 접지 GND에 접속된다.
제2PMOS스위칭 트랜지스터 MS2의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 전원 VDD과 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제2PMOS스위칭 트랜지스터 MS2의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 고전위측 단자 VSP의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 8에 나타나 있는 바와 같이 고전위측 단자 VSP와 전원 VDD 사이에 삽입된 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 저항 R3과 제4 저항 R4의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1가 온 한다. 이에 따라 저전위측 단자 VSN는, 접지 GND에 저임피던스로 접속된다.
또한 내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부 터 저레벨 신호Low가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 고레벨 신호High가 리크전류 저감회로(600)에 입력된다. 이 결과, 제4NMOS트랜지스터 MN2가 온, 제4PMOS트랜지스터 MP2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위가 접지 GND와 동일 레벨이 되어, 제2PMOS스위칭 트랜지스터 MS2가 온 한다. 이에 따라 고전위측 단자 VSP는, 전원 VDD에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가, 제1저항 R1과 제2저항 R2의 비로 결정되는 분압비로 주어지는 노드 VSM1에 나타나는 전위에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 기판전위는 접지 GND에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류가 저감된다.
또한 내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 저레벨 신호Low가 리크전류 저감회로(600)에 입력된다. 제4PMOS트랜지스터 MP2가 온, 제4NMOS트랜지스터 MN2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이 트가, 제3 저항 R3과 제4 저항 R4의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위에 접속된다. 제2PMOS스위칭 트랜지스터 MS2는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 고전위측 단자 VSP의 전위를 전원 VDD보다 낮은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 기판전위는 전원 VDD에 접속되어 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류가 저감된다. 또한 내부회로(100)는, 저전압측 단자 VSN로의 바이어스와 고전압측 단자 VSP로의 바이어스의 양쪽에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 소스-기판간의 역 바이어스 효과에 더하여, 전압완화 효과에 의해, 제1 및, 제2PMOS트랜지스터 mp101, mp102, NMOS트랜지스터 mn101, mn102의 리크 전류가 더욱 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제8 실시예에 의하면, 저전위측 단자 VSN와 접지 GND 사이에 접속된 제1저항 R1및 제2저항 R2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제1저항 R1과 제2저항 R2의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다. 이 구성을 취하는 것으로 제1저항 R1과 제2저항 R2과의 비를 조정하는 것으로, 저전위측 단자 VSN의 전위를 조정하는 것이 가능하게 된다.
또한 고전위측 단자 VSP와 전원 VDD 사이에 접속된 제3 저항 R3 및 제4 저항 R4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 저항 R3과 제4 저 항 R4의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다. 이 구성을 취하는 것으로 제3 저항 R3과 제4 저항 R4의 비를 조정하는 것으로, 고전위측 단자 VSP의 전위를 조정하는 것이 가능하게 된다.
또한 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제1저항 R1과 제2저항 R2의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는, 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은, 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에, 바이어스 전류가 작을 때, 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
또한 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제3 저항 R3과 제4 저항 R4의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에 바이어스 전류가 작을 때 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
(9) 제9실시예
본 발명의 제9 실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 9는, 본 발명의 제 9실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 9에 나타나 있는 바와 같이 본 발명의 제 9실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)와, 상기 내부회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(700)를 포함한다. 내부회로(100)의 전형적인 예로서 순서회로 또는 조합 논리회로라도 되지만 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성될 경우를 예로 들어, 이하 설명을 행한다.
도 9에 나타나 있는 바와 같이 본 발명의 제 9실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)와, 상기 내부회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(700)를 포함한다. 상기 래치회로(100)는, 기존에 알려진 회로 구성을 가진 다. 구체적으로는, 도 9에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는, 고전위측 단자 VSP에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 저전위측 단자 VSN에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(500)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(500)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제 3PMOS트랜지스터 MP1 및 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 9에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압이, 제5NMOS트랜지스터 MR1와 제6NMOS트랜지스터 MR2 사이의 노드 VSM에 나타난다. 여기에서, 제5NMOS트랜지스터 MR1를 상시 온 상태로 유지하기 위해, 제5NMOS트랜지스터 MR1의 게이트를 전원 VDD에 접속해도 좋다. 마찬가지로, 제6NMOS트랜지스터 MR2를 상시 온 상태로 유지하기 위해, 제6NMOS트랜지스터 MR2의 게이트를 전원 VDD에 접속해도 좋다.
제3NMOS트랜지스터 MN1의 소스는, 분압 회로의 노드 VSM에 접속된다. 환언 하면, 제3NMOS트랜지스터 MN1의 소스는, 제5NMOS트랜지스터 MR1를 통해 저전위측 단자 VSN에 접속됨과 동시에, 제6NMOS트랜지스터 MR2를 통해 접지 GND에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제1NMOS스위칭 트랜지스터 MS1의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 저전위측 단자 VSN의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 9에 나타나 있는 바와 같이 저전위측 단자 VSN와 접지 GND 사이에 삽입된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항 R2의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다.
리크전류 저감회로(700)는, 스탠바이 신호 단자 Standby에 인버터 INV1를 통해서 접속됨과 동시에, 고전위측 단자 VSP에 접속된다. 상기 리크전류 저감회로(700)는, 제2PMOS스위칭 트랜지스터 MS2와, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로로 구성된다. 제2PMOS스위칭 트랜지스터 MS2는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 고전위측 단자 VSP를 전원 VDD에 접속 또는 전원 VDD으로부터 절단하는 스위칭소자이다. 제4NMOS트랜지스터 MN2및 제4PMOS트랜지스터 MP2 및 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby의 반전 신호를 기초로, 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 9에 나타나 있는 바와 같이 제2PMOS스위칭 트랜지스터 MS2의 소스는, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 드레인은, 고전위측 단자 VSP에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 기판은, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 게이트는, 상기 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분 압 회로로 구성된다. 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 제5PMOS트랜지스터 MR3의 제3 온 저항과 제6PMOS트랜지스터 MR4의 제4 온 저항의 비로 결정되는 분압이, 제5PMOS트랜지스터 MR3와 제6PMOS트랜지스터 MR4 사이의 노드 VSM2에 나타난다. 여기에서, 제5PMOS트랜지스터 MR3를 상시 온 상태로 유지하기 위해, 제5PMOS트랜지스터 MR3의 게이트를 접지 GND에 접속해도 좋다. 마찬가지로, 제6PMOS트랜지스터 MR4를 상시 온 상태로 유지하기 위해, 제6PMOS트랜지스터 MR4의 게이트를 접지 GND에 접속해도 좋다.
제4PMOS트랜지스터 MP2의 소스는, 분압 회로의 노드 VSM2에 접속된다. 환언하면, 제4PMOS트랜지스터 MP2의 소스는, 제6PMOS트랜지스터 MR4를 통해 고전위측 단자 VSP에 접속됨과 동시에, 제5PMOS트랜지스터 MR3를 통해 전원 VDD에 접속된다. 제4PMOS트랜지스터 MP2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4PMOS트랜지스터 MP2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4PMOS트랜지스터 MP2의 기판은, 전원 VDD에 접속된다. 제4NMOS트랜지스터 MN2의 소스는, 접지 GND에 접속된다. 제4NMOS트랜지스터 MN2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4NMOS트랜지스터 MN2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4NMOS트랜지스터 MN2의 기판은, 접지 GND에 접속된다.
제2PMOS스위칭 트랜지스터 MS2의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 전원 VDD과 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제2PMOS스위칭 트랜지스터 MS2의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 고전위측 단자 VSP의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 9에 나타나 있는 바와 같이 고전위측 단자 VSP와 전원 VDD 사이에 삽입된 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1이 온 한다. 이에 따라 저전위측 단자 VSN는, 접지 GND에 저임피던스로 접속된다.
또한 내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 고레벨 신호High가 리크전류 저감회로(700)에 입력된다. 이 결과, 제4NMOS트랜지 스터 MN2가 온, 제4PMOS트랜지스터 MP2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위가 접지 GND와 동일 레벨이 되어, 제2PMOS스위칭 트랜지스터 MS2가 온 한다. 이에 따라 고전위측 단자 VSP는, 전원 VDD에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가, 제1온 저항과 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM1에 나타나는 전위에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 기판전위는 접지 GND에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류가 저감된다.
또한 내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 저레벨 신호Low가 리크전류 저감회로(700)에 입력된다. 제4PMOS트랜지스터 MP2가 온, 제4NMOS트랜지스터 MN2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트가, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위에 접속된다. 제2PMOS스위칭 트랜지스터 MS2는, 대기시의 내부회 로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 고전위측 단자 VSP의 전위를 전원 VDD보다 낮은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 기판전위는 전원 VDD에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류가 저감된다. 또한 내부회로(100)는, 저전압측 단자 VSN로의 바이어스와 고전압측 단자 VSP로의 바이어스의 양쪽에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 소스-기판간의 역 바이어스 효과에 더하여, 전압완화에 의해, 제1 및 제2PMOS트랜지스터 mp101, mp102, NMOS트랜지스터 mn101, mn102의 리크 전류가 더욱 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제9 실시예에 의하면, 저전위측 단자 VSN와 접지 GND 사이에 접속된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제1온 저항과 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다. 이 구성을 취하는 것으로 제1온 저항과 제2온 저항과의 비를 조정하는 것으로, 저전위측 단자 VSN의 전위를 조정하는 것이 가능하게 된다.
또한 고전위측 단자 VSP와 전원 VDD 사이에 접속된 제5PMOS트랜지스터 MR3와 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나 는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다. 이 구성을 취하는 것으로 제3 온 저항과 제4 온 저항과의 비를 조정하는 것으로, 고전위측 단자 VSP의 전위를 조정하는 것이 가능하게 된다.
또한 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제1온 저항과 제2온 저항의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은, 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에 바이어스 전류가 작을 때 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
또한 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제3 온 저항과 제4 온 저항의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에 바이어스 전류가 작을 때 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
(10) 제 10실시예
본 발명의 제10의 실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 10은, 본 발명의 제 10실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 10에 나타나 있는 바와 같이 본 발명의 제 10실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)와, 상기 내부회로(100)와 전기적으로 결합되어, 상기 내부회로(100)에 포함되는 PMOS트랜지스터의 기판전위를 제어하기 위한 기판 바이어스 발생 회로(800)를 포함한다. 기판 바이어스 발생 회로(800)의 출력 VPP은, 상기 내부회로(100)에 포함되는 PMOS트랜지스터의 기판과 전기적으로 접속된다. 기판 바이어스 발생 회로(800)는, 기존에 알려진 회로 구성으로 실현하는 것이 가능하다. 예를 들면 센서 회로와, 링 오실레이터와, 챠지 펌프 회로로 이루어지는 기존에 알려진 회로로 구성하는 것이 가능하다.
내부회로(100)의 전형적인 예로서 순서회로 또는 조합 논리회로라도 좋지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성될 경우를 예로 들어, 이하 설명을 행한다.
도 10에 나타나 있는 바와 같이 본 발명의 제 10실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 접지 GND 사이에 전기적으로 결합 되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)를 포함한다. 상기 래치회로(100)는 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 10에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는, 전원 VDD에 접속된다. 제1NMOS트랜지스터 mn101의 소스와 제2NMOS트랜지스터 mn102의 소스는 저전위측 단자 VSN에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판은 기판 바이어스 발생 회로(800)의 출력 VPP에 접속된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(500)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(500)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위 측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제3PMOS트랜지스터 MP1 및 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 10에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압이, 제5NMOS트랜지스터 MR1와 제6NMOS트랜지스터 MR2 사이의 노드 VSM에 나타난다. 여기에서, 제5NMOS트랜지스터 MR1를 상시 온 상태로 유지하기 위해, 제5NMOS트랜지스터 MR1의 게이트를 전원 VDD에 접속해도 좋다. 마찬가지로, 제6NMOS트랜지스터 MR2를 상시 온 상태로 유지하 기 위해, 제6NMOS트랜지스터 MR2의 게이트를 전원 VDD에 접속해도 좋다.
제3NMOS트랜지스터 MN1의 소스는, 분압 회로의 노드 VSM에 접속된다. 환언하면, 제3NMOS트랜지스터 MN1의 소스는, 제5NMOS트랜지스터 MR1를 통해 저전위측 단자 VSN에 접속됨과 동시에, 제6NMOS트랜지스터 MR2를 통해 접지 GND에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제1NMOS스위칭 트랜지스터 MS1의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 저전위측 단자 VSN의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 10에 나타나 있는 바와 같이 저전위측 단자 VSN와 접지 GND 사이에 삽입된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다.
전술한 도 5에 나타내는 회로 구성에서는, 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 소스를 저전위측 단자 VSN에 접속하고, 리크전류 저감회로(500)로 상기 소스를 바이어스한다. 이 때문에, 기판 바이어스 효과가, 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102에만 나타난다. 이 소스 바이어스에 의해, 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 양단에 인가되는 전압이 완화된다. 이 전압완화에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류는 어느 정도 저감되지만, 기판 바이어스 효과에 의한 리크 전류저감과 비교하면 훨씬 작다. 내부회로(100)가 NMOS트랜지스터와 PMOS트랜지스터의 반반으로 구성되고 있을 경우, 내부회로(100)의 전체의 리크 전류를 예를 들면 1자리 이상 저감하기 위해서는, NMOS트랜지스터의 리크 전류를 1자리 이상 삭감함과 동시에, PMOS트랜지스터의 리크 전류도 1자리 이상 저감할 필요가 있다. 예를 들면 NMOS트랜지스터만 리크 전류를 저감했을 경우, NMOS트랜지스터의 리크 전류와 PMOS트랜지스터의 리크 전류의 전체에 대한 이론상의 최대 저감율은 50%가 된다. 그래서, PMOS트랜지스터의 리크 전류를 저감하기 위해서는, 전술한 도 3에 나타내는 제 3실시예와 같이 NMOS트랜지스터 뿐만아니라 PMOS트랜지스터도 소스 바이어스 하는 방법이 있다.
그러나, 이 방법을 대신하여, 본 실시예에서는 상기 내부회로(100)에 포함되는 PMOS트랜지스터의 기판과 전기적으로 접속되는 출력 VPP을 가지는 기판 바이어스 발생 회로(800)를 설치한다. 다시 말해, 내부회로(100)에 포함되는 PMOS트랜지스터, 구체적으로는, PMOS트랜지스터 mp101, mp102의 임계값 전압을, 기판 바이어스 회로(800)에 의해, 동작시는 저임계값, 대기시는 고임계값으로 임계값 전압을 제어하는 것으로, 대기시의 PMOS트랜지스터 mp101, mp102의 리크 전류를 삭감하여, 내부회로 전체의 대기시 리크 전류를 저감하는 것이 가능하게 된다. 기판 바이어스 회로(800)는, 따라서, 스탠바이 신호 단자 Standby에 접속되고, 스탠바이 신호Standby에 근거하여 내부회로(100)가 동작 상태에 있는지 또는 대기 상태에 있는지를 인식한다. 동작 상태에 있을 경우에는, 기판 바이어스 회로(800)는, 전원전압 VDD 혹은, 전원전압 VDD보다도 낮은 전압을 출력하여, PMOS트랜지스터 mp101, mp102의 임계값 전압을 저임계값으로 유지한다. 한편, 대기 상태에 있을 경우에는, 기판 바이어스 회로(800)는, 전원전압 VDD보다 높은 기판 바이어스 전압 VPP을 출력하고, PMOS트랜지스터 mp101, mp102의 임계값 전압을 고임계값으로 유지한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1가 온 한다. 이에 따라 저전위측 단자 VSN는, 접지 GND에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다. 이 동안, 기판 바이어스 회로(800)는, 전원전압 VDD 또는 전원전압 VDD보다도 낮은 전압을 출력하여, PMOS트랜지스터 mp101, mp102의 임계값 전압을 저임계값으로 유지한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 기판전위는 접지 GND에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류가 저감된다. 또한 저전위측 단자 VSN로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류도 저감된다. 이 동안, 기판 바이어스 회로(800)는, 전원전압 VDD보다 높은 기판 바이어스 전압 VPP을 출력하여, PMOS트랜지스터 mp101, mp102의 임계값 전압을 고임계값으로 유지하므로, 더욱 리크 전류가 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제10의 실시예에 의하면, 저전위측 단자 VSN와 접지 GND 사이에 접속된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제1온 저항과 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다. 이 구성을 취하는 것으로, 제1온 저항과 제2온 저항과의 비를 조정하는 것으로, 저전위측 단자 VSN의 전위를 조정하는 것이 가능하게 된다.
또한 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제1온 저항과 제2온 저항의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는, 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은, 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에, 바이어스 전류가 작을 때, 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
또한 기판 바이어스 회로(800)를 설치하는 것으로, 대기시에, 내부회로를 구성하는 PMOS트랜지스터 및 NMOS트랜지스터의 양쪽의 리크 전류를 저감하는 것이 가능하게 되므로, 내부회로(100)의 전체의 대기시 리크 전류를 더욱 저감할 수 있다. 또한 소스 바이어스의 인가는 저전위측만으로 충분하므로, 저전원 전압의 경우에 있어서도 래치회로의 데이터 유지 기능을 확보하면서, 리크 전류를 저감할 수 있 다.
(11) 제 11실시예
본 발명의 제11의 실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 11은, 본 발명의 제 11실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 11에 나타나 있는 바와 같이 본 발명의 제 11실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(700)를, 상기 내부회로(100)와 전기적으로 결합되어, 상기 내부회로(100)에 포함되는 NMOS트랜지스터의 기판전위를 제어하기 위한 기판 바이어스 발생 회로(800)를 포함한다. 기판 바이어스 발생 회로(800)의 출력 VBB은, 상기 내부회로(100)에 포함되는 NMOS트랜지스터의 기판과 전기적으로 접속된다. 기판 바이어스 발생 회로(800)는, 기존에 알려진 회로 구성으로 실현하는 것이 가능하다. 예를 들면 센서 회로와, 링 오실레이터와, 챠지 펌프 회로로 이루어지는 기존에 알려진 회로로 구성하는 것이 가능하다. 내부회로(100)의 전형적인 예로서, 순서회로 또는 조합 논리회로라도 되지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성될 경우를 예로 들어, 이하 설명을 행한다.
도 11에 나타나 있는 바와 같이 본 발명의 제 11실시예에 따른 반도체 집적 회로는, 래치회로(100)와, 상기 래치회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(700)를 포함한다. 상기 래치회로(100)는, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 11에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는, 고전위측 단자 VSP에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 접지 GND에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판은, 기판 바이어스 발생 회로(800)의 출력 VBB에 접속된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(700)는, 스탠바이 신호 단자 Standby에 인버터 INV1를 통해서 접속됨과 동시에, 고전위측 단자 VSP에 접속된다. 상기 리크전류 저감회로(700)는, 제2PMOS스위칭 트랜지스터 MS2와, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS 트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로로 구성된다. 제2PMOS스위칭 트랜지스터 MS2는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 고전위측 단자 VSP를 전원 VDD에 접속 또는 전원 VDD으로부터 절단하는 스위칭소자이다. 제4NMOS트랜지스터 MN2및 제4PMOS트랜지스터 MP2 및 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby의 반전 신호를 기초로, 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 11에 나타나 있는 바와 같이 제2PMOS스위칭 트랜지스터 MS2의 소스는, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 드레인은, 고전위측 단자 VSP에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 기판은, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 게이트는, 상기 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로로 구성된다. 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 제5PMOS트랜지스터 MR3의 제3 온 저항과 제6PMOS트랜지스터 MR4의 제4 온 저항의 비로 결정되는 분압이, 제5PMOS트랜지스터 MR3와 제6PMOS트랜지스터 MR4 사이의 노드 VSM2에 나타난다. 여기에서, 제5PMOS트랜지스터 MR3를 상시 온 상태로 유지하기 위해, 제5PMOS트랜지스터 MR3의 게이트를 접지 GND 에 접속해도 좋다. 마찬가지로, 제6PMOS트랜지스터 MR4를 상시 온 상태로 유지하기 위해, 제6PMOS트랜지스터 MR4의 게이트를 접지 GND에 접속해도 좋다.
제4PMOS트랜지스터 MP2의 소스는, 분압 회로의 노드 VSM2에 접속된다. 환언하면, 제4PMOS트랜지스터 MP2의 소스는, 제6PMOS트랜지스터 MR4를 통해 고전위측 단자 VSP에 접속됨과 동시에, 제5PMOS트랜지스터 MR3를 통해 전원 VDD에 접속된다. 제4PMOS트랜지스터 MP2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4PMOS트랜지스터 MP2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4PMOS트랜지스터 MP2의 기판은, 전원 VDD에 접속된다. 제4NMOS트랜지스터 MN2의 소스는, 접지 GND에 접속된다. 제4NMOS트랜지스터 MN2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4NMOS트랜지스터 MN2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4NMOS트랜지스터 MN2의 기판은, 접지 GND에 접속된다.
제2PMOS스위칭 트랜지스터 MS2의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 전원 VDD과 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제2PMOS스위칭 트랜지스터 MS2의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 고전위측 단자 VSP의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 11 에 나타나 있는 바와 같이 고전위측 단자 VSP와 전원 VDD 사이에 삽입된 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다.
전술한 도 7에 나타내는 회로 구성에서는, 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 소스를 고전위측 단자 VSP에 접속하여, 리크전류 저감회로(700)로 상기 소스를 바이어스한다. 이 때문에, 기판 바이어스 효과가, 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102에만 나타난다. 이 소스 바이어스에 의해, 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 양단에 인가되는 전압이 완화된다. 이 전압완화에 의해, 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류는 어느 정도 저감되지만, 기판 바이어스 효과에 의한 리크 전류저감과 비교하면 훨씬 작다. 내부회로(100)가 NMOS트랜지스터와 PMOS트랜지스터의 반반으로 구성되고 있을 경우, 내부회로(100)의 전체의 리크 전류를 예를 들면 1자리 이상 저감하기 위해서는, PMOS트랜지스터의 리크 전류를 1자리 이상 삭감함과 동시에, NMOS트랜지스터의 리크 전류도 1자리 이상 저감 할 필요가 있다. 예를 들면 PMOS트랜지스터만 리크 전류를 저감했을 경우, PMOS트랜지스터의 리크 전류와 NMOS트랜지스터의 리크 전류와의 전체에 대한 이론상의 최대 저감율은 50%가 된다. 그래서, NMOS트랜지스터의 리크 전류를 저감하기 위해서는, 전술한 도 3에 나타내는 제 3실시예와 같이 PMOS트랜지스터 뿐만아니라 NMOS트랜지스터도 소스 바이어스 하는 방법이 있다.
그러나, 이 방법을 대신하여, 본 실시예에서는 상기 내부회로(100)에 포함되는 NMOS트랜지스터의 기판과 전기적으로 접속되는 출력 VBB을 가지는 기판 바이어스 발생 회로(800)을 설치한다. 다시 말해, 내부회로(100)에 포함되는 NMOS트랜지스터, 구체적으로는, NMOS트랜지스터 mn101, mn102의 임계값 전압을, 기판 바이어스 회로(800)에 의해, 동작시는 저임계값, 대기시는 고임계값으로 임계값 전압을 제어하는 것으로, 대기시의 NMOS트랜지스터 mn101, mn102의 리크 전류를 삭감하고, 내부회로 전체의 대기시 리크 전류를 저감하는 것이 가능하게 된다. 기판 바이어스 회로(800)는, 따라서, 스탠바이 신호 단자 Standby에 접속되어, 스탠바이 신호Standby를 기초로 내부회로(100)가 동작 상태에 있거나 또는 대기 상태에 있는 지를 인식한다. 동작 상태에 있을 경우에는, 기판 바이어스 회로(800)는, 접지 전압 GND 또는 접지 전압 GND보다도 높은 전압을 출력하고, NMOS트랜지스터 mn101, mn102의 임계값 전압을 저임계값으로 유지한다. 한편, 대기 상태에 있을 경우에는, 기판 바이어스 회로(800)는, 접지 전압 GND보다 낮은 기판 바이어스 전압 VBB을 출력하고, NMOS트랜지스터 mn101, mn102의 임계값 전압을 고임계값으로 유지한다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 고레벨 신호High가 리크전류 저감회로(700)에 입력된다. 이 결과, 제4NMOS트랜지스터 MN2 가 온, 제4PMOS트랜지스터 MP2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위가 접지 GND와 동일 레벨이 되어, 제2PMOS스위칭 트랜지스터 MS2가 온 한다. 이에 따라 고전위측 단자 VSP는, 전원 VDD에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다. 이 동안, 기판 바이어스 회로(800)는, 접지 전압 GND 혹은 접지 전압 GND보다도 높은 전압을 출력하고, NMOS트랜지스터 mn101, mn102의 임계값 전압을 저임계값으로 유지한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 저레벨 신호Low가 리크전류 저감회로(700)에 입력된다. 제4PMOS트랜지스터 MP2가 온, 제4NMOS트랜지스터 MN2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트가, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위에 접속된다. 제2PMOS스위칭 트랜지스터 MS2는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 고전위측 단자 VSP의 전위를 전원 VDD보다 낮은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 기판전위는 전원 VDD에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류가 저감된다. 또한 고전위측 단자 VSP로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류도 저감된다. 이동안, 기판 바이어스 회로(800)는, 접지 전압 GND보다 낮은 기판 바이어스 전압 VBB을 출력하고, NMOS트랜지스터 mn101, mn102의 임계값 전압을 고임계값으로 유지하므로, 더욱 리크 전류가 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제11의 실시예에 의하면, 고전위측 단자 VSP와 전원 VDD 사이에 접속된 제5PMOS트랜지스터 MR3와 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다. 이 구성을 취하는 것으로 제3 온 저항과 제4 온 저항과의 비를 조정하는 것으로, 고전위측 단자 VSP의 전위를 조정하는 것이 가능하게 된다.
또한 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제3 온 저항과 제4 온 저항의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는, 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은, 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에, 바이어스 전류가 작을 때, 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
또한 기판 바이어스 회로(800)를 설치하는 것으로, 대기시에, 내부회로를 구성하는 PMOS트랜지스터 및 NMOS트랜지스터의 양쪽의 리크 전류를 저감하는 것이 가능하게 되므로, 내부회로(100)의 전체의 대기시 리크 전류를 더욱 저감 할 수 있 다. 또한 소스 바이어스의 인가는 고전위측만으로 충분하므로, 저전원 전압의 경우에 있어서도, 래치회로의 데이터 유지 기능을 확보하면서, 리크 전류를 저감할 수 있다.
(12) 제 12실시예
본 발명의 제12의 실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 12는, 본 발명의 제 12실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 12에 나타나 있는 바와 같이 본 발명의 제 12실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)와, 상기 내부회로(100)와 전기적으로 결합되어, 상기 내부회로(100)에 포함되는 PMOS트랜지스터의 기판전위를 제어하기 위한 기판 바이어스 발생 회로(800)를 포함한다. 기판 바이어스 발생 회로(800)의 출력 VPP은, 상기 내부회로(100)에 포함되는 PMOS트랜지스터의 기판과 전기적으로 접속된다. 기판 바이어스 발생 회로(800)는 기존에 알려진 회로 구성으로 실현하는 것이 가능하다. 예를 들면 센서 회로와, 링 오실레이터와, 챠지 펌프 회로로 이루어지는 기존에 알려진 회로로 구성하는 것이 가능하다.
내부회로(100)의 전형적인 예로서 순서회로 또는 조합 논리회로라도 되지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로 나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성될 경우를 예로 들어, 이하 설명을 행한다.
도 12에 나타나 있는 바와 같이 본 발명의 제 12실시예에 따른 반도체 집적회로는, 래치회로(100)와, 상기 래치회로(100)와 접지 GND 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)를 포함한다. 상기 래치회로(100)는, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 12에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와, 제2PMOS트랜지스터 mp102의 소스는, 전원 VDD에 접속된다. 제1NMOS트랜지스터 mn101의 소스와, 제2NMOS트랜지스터 mn102의 소스는, 저전위측 단자 VSN에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판은, 기판 바이어스 발생 회로(800)의 출력 VPP에 접속된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판전위는, 접지 GND에 유지된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(500)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(500)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제3PMOS트랜지스터 MP1 및 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 12에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜 지스터 MR2의 제2온 저항의 비로 결정되는 분압이, 제5NMOS트랜지스터 MR1와 제6NMOS트랜지스터 MR2 사이의 노드 VSM에 나타난다. 여기에서, 제5NMOS트랜지스터 MR1를 상시 온 상태로 유지하기 위해, 제5NMOS트랜지스터 MR1의 게이트를 전원 VDD에 접속해도 좋다. 마찬가지로, 제6NMOS트랜지스터 MR2를 상시 온 상태로 유지하기 위해, 제6NMOS트랜지스터 MR2의 게이트를 전원 VDD에 접속해도 좋다.
제3NMOS트랜지스터 MN1의 소스는, 분압 회로의 노드 VSM에 접속된다. 환언하면, 제3NMOS트랜지스터 MN1의 소스는, 제5NMOS트랜지스터 MR1를 통해 저전위측 단자 VSN에 접속됨과 동시에, 제6NMOS트랜지스터 MR2를 통해 접지 GND에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제1NMOS스위칭 트랜지스터 MS1의 사이 즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 저전위측 단자 VSN의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 12에 나타나 있는 바와 같이 저전위측 단자 VSN와 접지 GND 사이에 삽입된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다.
전술한 도 5에 나타내는 회로 구성에서는, 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 소스를 저전위측 단자 VSN에 접속하여, 리크전류 저감회로(500)로 상기 소스를 바이어스한다. 이 때문에, 기판 바이어스 효과가, 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102에만 나타난다. 이 소스 바이어스에 의해, 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 양단에 인가되는 전압이 완화된다. 이 전압완화에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류는 어느 정도 저감되지만, 기판 바이어스 효과에 의한 리크 전류저감과 비교하면 훨씬 작다. 내부회로(100)가 NMOS트랜지스터와 PMOS트랜지스터의 반반으로 구성되어 있을 경우, 내부회로(100)의 전체의 리크 전류를 예를 들면 1자리 이상 저감하기 위해서는, NMOS트랜지스터의 리크 전류를 1자리 이상 삭감함과 동시에, PMOS트랜지스터의 리크 전류도 1자리 이상 저감 할 필요가 있다. 예를 들 면 NMOS트랜지스터만 리크 전류를 저감했을 경우, NMOS트랜지스터의 리크 전류와 PMOS트랜지스터의 리크 전류의 전체에 대한 이론상의 최대 저감율은 50%가 된다. 그래서, PMOS트랜지스터의 리크 전류를 저감하기 위해서는, 전술한 도 3에 나타내는 제 3실시예와 같이 NMOS트랜지스터 뿐만아니라 PMOS트랜지스터도 소스 바이어스 하는 방법이 있다.
그러나, 이 방법을 대신하여, 본 실시예에서는 상기 내부회로(100)에 포함되는 PMOS트랜지스터의 기판과 전기적으로 접속되는 출력 VPP을 가지는 기판 바이어스 발생 회로(800)를 설치한다. 다시 말해, 내부회로(100)에 포함되는 PMOS트랜지스터, 구체적으로는, PMOS트랜지스터 mp101, mp102의 임계값 전압을, 기판 바이어스 회로(800)에 의해, 동작시 및 대기시의 쌍방에 있어서 고임계값으로 임계값 전압을 제어하는 것으로, 대기시의 PMOS트랜지스터 mp101, mp102의 리크 전류를 삭감하고, 내부회로 전체의 대기시 리크 전류를 저감하는 것이 가능하게 된다. 기판 바이어스 회로(800)는, 내부회로(100)가 동작 상태에 있거나 또는 대기 상태에 있는 지에 관계없이, 전원전압 VDD보다 높은 기판 바이어스 전압 VPP을 출력하고, PMOS트랜지스터 mp101, mp102의 임계값 전압을 고임계값으로 유지한다.
즉, 동작시, 대기시에 관계 없이, 기판 바이어스 회로(800)를 동작 상태로 하여, 항상, 내부회로(100)의 PMOS트랜지스터의 기판에 전압 VPP을 인가하는 구성을 채용한다. 그 때문에 내부회로(100)의 PMOS트랜지스터의 임계값 전압이 동작시에도 높은 상태가 되지만, PMOS트랜지스터의 임계값이 높아도, 게이트 폭을 크게 하는 등으로, 동작시의 특성상 영향이 없는 경우에 있어서는 유효하게 된다. 또한 기판 바이어스 회로(800)를 사용하지 않고, 미리, 임계값 전압이 높은 PMOS트랜지스터를 배치하는 구성을 취하는 것도 가능하다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1가 온 한다. 이에 따라 저전위측 단자 VSN는, 접지 GND에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다. 이 동안, 전원전압 VDD보다 높은 기판 바이어스 전압 VPP을 출력하여, PMOS트랜지스터 mp101, mp102의 임계값 전압을 고임계값으로 유지한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 기판전위는 접지 GND에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류가 저감된다. 또한 저전위측 단자 VSN로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류도 저감된다. 이 동안, 기판 바이어스 회로(800)는, 전원전압 VDD보다 높은 기판 바이어스 전압 VPP을 출력하고, PMOS트랜지스터 mp101, mp102의 임계값 전압을 고임계값으로 유지한다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제12의 실시예에 의하면, 저전위측 단자 VSN와 접지 GND 사이에 접속된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제1온 저항과 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다. 이 구성을 취하는 것으로 제1온 저항과 제2온 저항과의 비를 조정하는 것으로, 저전위측 단자 VSN의 전위를 조정하는 것이 가능하게 된다.
또한 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제1온 저항과 제2온 저항의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는, 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은, 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에, 바이어스 전류가 작을 때, 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
또한 기판 바이어스 회로(800)를 설치하는 것으로, 대기시에, 내부회로를 구성하는 PMOS트랜지스터 및 NMOS트랜지스터의 양쪽의 리크 전류를 저감하는 것이 가능하게 되므로, 내부회로(100)의 전체의 대기시 리크 전류를 더욱 저감 할 수 있다. 또한 소스 바이어스의 인가는 저전위측만으로 충분하므로, 저전원 전압의 경우에 있어서도, 래치회로의 데이터 유지 기능을 확보하면서, 리크 전류를 저감할 수 있다.
또한 동작시에 있어서도 내부회로(100)의 PMOS트랜지스터의 임계값 전압을 높은 상태로 할 수 있으므로, 동작시에 있어서도 PMOS트랜지스터를 흐르는 리크 전류를 저감 할 수 있다.
(13) 제 13실시예
본 발명의 제13의 실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 13은, 본 발명의 제 13실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 13에 나타나 있는 바와 같이 본 발명의 제 13실시예에 따른 반도체 집적회로는, 내부회로(100)와, 상기 내부회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 내부회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(700)를, 상기 내부회로(100)와 전기적으로 결합되어, 상기 내부회로(100)에 포함되는 NMOS트랜지스터의 기판전위를 제어하기 위한 기판 바이어스 발생 회로(800)를 포함한다. 기판 바이어스 발생 회로(800)의 출력 VBB은, 상기 내 부회로(100)에 포함되는 NMOS트랜지스터의 기판과 전기적으로 접속된다. 기판 바이어스 발생 회로(800)는, 기존에 알려진 회로 구성으로 실현하는 것이 가능하다. 예를 들면 센서 회로와, 링 오실레이터와, 챠지 펌프 회로로 이루어지는 기존에 알려진 회로로 구성하는 것이 가능하다. 내부회로(100)의 전형적인 예로서, 순서회로 또는 조합 논리회로라도 되지만, 반드시 이들에 한정하는 것은 아니다. 순서회로의 전형적인 예로서, 플립플롭회로나 래치회로를 들 수 있다. 내부회로(100)가 래치회로(100)로 구성되는 경우를 예로 들어, 이하 설명을 행한다.
도 13에 나타나 있는 바와 같이 본 발명의 제 13실시예에 따른 반도체 집적회로는 래치회로(100)와 상기 래치회로(100)와 전원 VDD 사이에 전기적으로 결합되어, 상기 래치회로(100)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(700)를 포함한다. 상기 래치회로(100)는 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 13에 나타나 있는 바와 같이 래치회로(100)는, 제1PMOS트랜지스터 mp101와, 제2PMOS트랜지스터 mp102와, 제1NMOS트랜지스터 mn101와, 제2NMOS트랜지스터 mn102로 구성된다. 제1PMOS트랜지스터 mp101의 소스와 제2PMOS트랜지스터 mp102의 소스는, 고전위측 단자 VSP에 접속된다. 제1NMOS트랜지스터 mn101의 소스와 제2NMOS트랜지스터 mn102의 소스는, 접지 GND에 접속된다. 제1PMOS트랜지스터 mp101 및 제2PMOS트랜지스터 mp102의 기판전위는, 전원 VDD에 유지된다. 제1NMOS트랜지스터 mn101및 제2NMOS트랜지스터 mn102의 기판은, 기판 바이어스 발생 회로(800)의 출력 VBB에 접속된다. 제1PMOS트랜지스터 mp101의 드레인과, 제1NMOS트랜지스터 mn101의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제2PMOS트랜지스터 mp102의 게이트와, 제2NMOS트랜지스터 mn102의 게이트에 접속된다. 제2PMOS트랜지스터 mp102의 드레인과, 제2NMOS트랜지스터 mn102의 드레인이 서로 접속됨과 동시에, 상기 드레인은, 제1PMOS트랜지스터 mp101의 게이트와, 제1NMOS트랜지스터 mn101의 게이트에 접속된다.
리크전류 저감회로(700)는, 스탠바이 신호 단자 Standby에 인버터 INV1를 통해서 접속됨과 동시에, 고전위측 단자 VSP에 접속된다. 상기 리크전류 저감회로(700)는, 제2PMOS스위칭 트랜지스터 MS2와, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로로 구성된다. 제2PMOS스위칭 트랜지스터 MS2는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 고전위측 단자 VSP를 전원 VDD에 접속 또는 전원 VDD로부터 절단하는 스위칭소자이다. 제4NMOS트랜지스터 MN2및 제4PMOS트랜지스터 MP2 및 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby의 반전 신호를 기초로, 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 13에 나타나 있는 바와 같이 제2PMOS스위칭 트랜지스터 MS2의 소스는, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 드레인은, 고전위측 단자 VSP에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 기판은, 전원 VDD에 접속된다. 제2PMOS스위칭 트랜지스터 MS2의 게이트는, 상기 제2PMOS스위칭 트랜지스터 MS2의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로 는, 제4NMOS트랜지스터 MN2와, 제4PMOS트랜지스터 MP2와, 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로로 구성된다. 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로는, 고전위측 단자 VSP와 전원 VDD 사이에 접속되어, 제5PMOS트랜지스터 MR3의 제3 온 저항과 제6PMOS트랜지스터 MR4의 제4 온 저항의 비로 결정되는 분압이, 제5PMOS트랜지스터 MR3와 제6PMOS트랜지스터 MR4 사이의 노드 VSM2에 나타난다. 여기에서, 제5PMOS트랜지스터 MR3를 상시 온 상태로 유지하기 위해, 제5PMOS트랜지스터 MR3의 게이트를 접지 GND에 접속해도 좋다. 마찬가지로, 제6PMOS트랜지스터 MR4를 상시 온 상태로 유지하기 위해, 제6PMOS트랜지스터 MR4의 게이트를 접지 GND에 접속해도 좋다.
제4PMOS트랜지스터 MP2의 소스는, 분압 회로의 노드 VSM2에 접속된다. 환언하면, 제4PMOS트랜지스터 MP2의 소스는, 제6PMOS트랜지스터 MR4를 통해 고전위측 단자 VSP에 접속됨과 동시에, 제5PMOS트랜지스터 MR3를 통해 전원 VDD에 접속된다. 제4PMOS트랜지스터 MP2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4PMOS트랜지스터 MP2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4PMOS트랜지스터 MP2의 기판은, 전원 VDD에 접속된다. 제4NMOS트랜지스터 MN2의 소스는, 접지 GND에 접속된다. 제4NMOS트랜지스터 MN2의 드레인은, 제2PMOS스위칭 트랜지스터 MS2의 게이트에 접속된다. 제4NMOS트랜지스터 MN2의 게이트는, 인버터 INV1를 통해 스탠바이 신호 단자 Standby에 접속된다. 제4NMOS트랜지스터 MN2의 기판은, 접지 GND에 접속된다.
제2PMOS스위칭 트랜지스터 MS2의 사이즈 즉 게이트 폭은, 동작시의 내부회로(100)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 전원 VDD과 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 내부회로(100)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제2PMOS스위칭 트랜지스터 MS2의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 내부회로(100)의 리크 전류에 의해, 고전위측 단자 VSP의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 13에 나타나 있는 바와 같이 고전위측 단자 VSP와 전원 VDD 사이에 삽입된 상시 온 상태의 제5PMOS트랜지스터 MR3와 상시 온 상태의 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다.
전술한 도 7에 나타내는 회로 구성에서는, 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 소스를 고전위측 단자 VSP에 접속하고, 리크전류 저감회로(700)로 상기 소스를 바이어스한다. 이 때문에, 기판 바이어스 효과가, 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102에만 나타난다. 이 소스 바이어스에 의해, 내부회로(100)의 제1및 제2NMOS트랜지스터 mn101, mn102의 양단에 인가되는 전압이 완화된다. 이 전압완화에 의해, 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류는 어느 정도 저감되지만, 기판 바이어스 효과에 의한 리크 전류 저감과 비교하면 훨씬 작다. 내부회로(100)가 NMOS트랜지스터와 PMOS트랜지스터의 반반으로 구성되어 있을 경우, 내부회로(100)의 전체의 리크 전류를 예를 들면 1자리 이상 저감하기 위해서는, PMOS트랜지스터의 리크 전류를 1자리 이상 삭감함과 동시에, NMOS트랜지스터의 리크 전류도 1자리 이상 저감 할 필요가 있다. 예를 들면, PMOS트랜지스터만 리크 전류를 저감했을 경우, PMOS트랜지스터의 리크 전류와 NMOS트랜지스터의 리크 전류와의 전체에 대한 이론상의 최대 저감율은 50%가 된다. 그래서, NMOS트랜지스터의 리크 전류를 저감하기 위해서는, 전술한 도 3에 나타내는 제 3실시예와 같이 PMOS트랜지스터 뿐만아니라 NMOS트랜지스터도 소스 바이어스 하는 방법이 있다.
그러나, 이 방법을 대신하여, 본 실시예에서는 상기 내부회로(100)에 포함되는 NMOS트랜지스터의 기판과 전기적으로 접속되는 출력 VBB을 가지는 기판 바이어스 발생 회로(800)를 설치한다. 다시 말해, 내부회로(100)에 포함되는 NMOS트랜지스터, 구체적으로는, NMOS트랜지스터 mn101, mn102의 임계값 전압을, 기판 바이어스 회로(800)에 의해, 동작시 및 대기시의 쌍방에 있어서 고임계값으로 임계값 전압을 제어하는 것으로, 대기시의 NMOS트랜지스터 mn101, mn102의 리크 전류를 삭감하고, 내부회로 전체의 대기시 리크 전류를 저감하는 것이 가능하게 된다. 기판 바이어스 회로(800)는, 내부회로(100)가 동작 상태에 있거나 또는 대기 상태에 있는지에 관계없이, 접지 전압 GND보다 낮은 기판 바이어스 전압 VBB를 출력하고, NMOS트랜지스터 mn101, mn102의 임계값 전압을 고임계값으로 유지한다.
즉, 동작시, 대기시에 관계없이, 기판 바이어스 회로(800)를 동작 상태로 하 여, 항상, 내부회로(100)의 NMOS트랜지스터의 기판에 전압 VBB을 인가하는 구성을 취한다. 그 때문에 내부회로(100)의 NMOS트랜지스터의 임계값 전압이 동작시에도 높은 상태가 되지만, NMOS트랜지스터의 임계값이 높아도, 게이트 폭을 크게 하는 것 등에 의해, 동작시의 특성상 영향이 없는 경우에 있어서는 유효하게 된다. 또한 기판 바이어스 회로(800)를 사용하지 않고, 미리, 임계값 전압의 높은 NMOS트랜지스터를 배치하는 구성을 취하는 것도 가능하다.
(회로 동작)
내부회로(100)가 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 고레벨 신호High가 리크전류 저감회로(700)에 입력된다. 이 결과, 제4NMOS트랜지스터 MN2가 온, 제4PMOS트랜지스터 MP2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위가 접지 GND와 동일 레벨이 되어, 제2PMOS스위칭 트랜지스터 MS2가 온 한다. 이에 따라 고전위측 단자 VSP는, 전원 VDD에 저임피던스로 접속되므로, 내부회로(100)는 통상 동작을 행한다. 이동안, 기판 바이어스 회로(800)는, 접지 전압 GND보다 낮은 기판 바이어스 전압 VBB을 출력하고, NMOS트랜지스터 mn101, mn102의 임계값 전압을 고임계값으로 유지한다.
내부회로(100)가 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 상기 스탠바이 신호 단자 Standby의 반전 신호인 저레벨 신호Low가 리크전류 저감회로(700)에 입력된다. 제4PMOS트랜지스터 MP2가 온, 제4NMOS트랜지스터 MN2가 오프가 되고, 제2PMOS스위칭 트랜지스터 MS2의 게이트가, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위에 접속된다. 제2PMOS스위칭 트랜지스터 MS2는, 대기시의 내부회로(100)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 고전위측 단자 VSP의 전위를 전원 VDD보다 낮은 일정 전위로 유지한다. 내부회로(100)의 제1및 제2PMOS트랜지스터 mp101, mp102의 기판전위는 전원 VDD에 접속되어 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2PMOS트랜지스터 mp101, mp102의 리크 전류가 저감된다. 또한 고전위측 단자 VSP로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2NMOS트랜지스터 mn101, mn102의 리크 전류도 저감된다. 이동안, 기판 바이어스 회로(800)는, 접지 전압 GND보다 낮은 기판 바이어스 전압 VBB을 출력하고, NMOS트랜지스터 mn101, mn102의 임계값 전압을 고임계값으로 유지한다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제13의 실시예에 의하면, 고전위측 단자 VSP와 전원 VDD 사이에 접속된 제5PMOS트랜지스터 MR3와 제6PMOS트랜지스터 MR4의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제3 온 저항과 제4 온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM2에 나타나는 전위로, 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제어한다. 이 구성을 취하는 것으로 제3 온 저항과 제4 온 저항과의 비를 조정하는 것으로, 고전위측 단자 VSP의 전위를 조정하는 것이 가능하게 된다.
또한 제2PMOS스위칭 트랜지스터 MS2의 게이트 전위를 제3 온 저항과 제4 온 저항의 비로 제어하는 것으로, 내부회로(100)의 리크 전류가 큰 조건에서는, 소스 바이어스 전압이 높아지고, 리크 전류가 작은 조건에서는, 소스 바이어스 전압이 낮아지는 보정효과를 가진다. 리크 전류가 작은 조건은, 내부회로(100)의 MOS트랜지스터의 임계값 전압이 큰 조건이기 때문에, 대기시에 내부회로가 데이터 유지 동작을 확보하기 위한 필요한 최저동작 전압이 높은 조건이 된다. 이 때문에, 바이어스 전류가 작을 때, 바이어스 전압이 작은 것은, 데이터 유지 동작의 노이즈 내성을 향상시키는 효과를 가진다.
또한 기판 바이어스 회로(800)를 설치하는 것으로, 대기시에, 내부회로를 구성하는 PMOS트랜지스터 및 NMOS트랜지스터의 양쪽의 리크 전류를 저감하는 것이 가능하게 되므로, 내부회로(100)의 전체의 대기시 리크 전류를 더욱 저감 할 수 있다. 또한 소스 바이어스의 인가는 고전위측만으로 충분하므로, 저전원 전압의 경우에 있어서도, 래치회로의 데이터 유지 기능을 확보하면서, 리크 전류를 저감할 수 있다.
또한 동작시에 있어서도 내부회로(100)의 NMOS트랜지스터의 임계값 전압을 높은 상태로 할 수 있으므로, 동작시에 있어서도 NMOS트랜지스터를 흐르는 리크 전류를 저감 할 수 있다.
(14) 제 14실시예
본 발명의 제14의 실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 14는, 본 발명의 제 14실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 14에 나타나 있는 바와 같이 본 발명의 제 14실시예에 따른 반도체 집적회로는, 내부회로로서의 SRAM 메모리셀(900)과, 상기 SRAM 메모리셀(900)과 접지 GND 사이에 전기적으로 결합되어, 상기 SRAM 메모리셀(900)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)를 포함한다. 전술의 제1내지 제13의 실시예에서는 내부회로로서 래치회로를 예로 들어 설명했지만, 본 실시예에서는 상기 래치회로를 대신하여, SRAM 메모리셀을 예로 들어, 전술한 리크전류 저감회로의 적용예에 대해, 이하 도 14를 참조하여 설명한다.
도 14에 나타나 있는 바와 같이 본 발명의 제 14실시예에 따른 반도체 집적회로는, SRAM 메모리셀(900)과, 상기 SRAM 메모리셀(900)과 접지 GND 사이에 전기적으로 결합되어, 상기 SRAM 메모리셀(900)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)를 포함한다. 상기 SRAM 메모리셀(900)은, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 14에 나타나 있는 바와 같이 SRAM 메모리셀(900)은, 도 14에 나타나 있는 바와 같이, 6개의 MOS트랜지스터로 구성할 수 있다. 구체적으로는, 각 SRAM 메모리셀(900)은, 제1및 제2부하PMOS트랜지스터 ML1, ML2와, 제1및 제2구동NMOS트랜지스터 MD1, MD2와, 제1및 제2전송NMOS트랜지스터 MT1, MT2를 포함한다.
제1부하PMOS트랜지스터 ML1와 제1구동NMOS트랜지스터 MD1가, 전원 VDD과 저전위측 단자 VSN 사이에 직렬로 접속된다. 제2부하PMOS트랜지스터 ML2와 제2구동NMOS트랜지스터 MD2가, 전원 VDD과 저전위측 단자 VSN 사이에 직렬로 접속된다.
제1부하PMOS트랜지스터 ML1의 소스는, 전원 VDD에 접속된다. 제1부하PMOS트랜지스터 ML1의 드레인은, 제1구동NMOS트랜지스터 MD1의 드레인에 접속됨과 동시에, 제1전송NMOS트랜지스터 MT1의 드레인에 접속되며, 또한 제2부하PMOS트랜지스터 ML2의 게이트와 제2구동NMOS트랜지스터 MD2의 게이트에 접속된다. 제1구동NMOS트랜지스터 MD1의 소스는, 저전위측 단자 VSN에 접속된다.
제2부하PMOS트랜지스터 ML2의 소스는, 전원 VDD에 접속된다. 제2부하PMOS트랜지스터 ML2의 드레인은, 제2구동NMOS트랜지스터 MD2의 드레인에 접속됨과 동시에, 제2전송NMOS트랜지스터 MT2의 드레인에 접속되며, 또한 제1부하PMOS트랜지스터 ML1의 게이트와 제1구동NMOS트랜지스터 MD1의 게이트에 접속된다. 제2구동NMOS트랜지스터 MD2의 소스는, 저전위측 단자 VSN에 접속된다.
제1전송NMOS트랜지스터 MT1의 드레인은, 제1부하PMOS트랜지스터 ML1의 드레인과, 제1구동NMOS트랜지스터 MD1의 드레인과, 제2부하PMOS트랜지스터 ML2의 게이트와, 제2구동NMOS트랜지스터 MD2의 게이트에 접속된다. 제1전송NMOS트랜지스터 MT1의 소스는, 비반전 비트 라인 BL에 접속된다. 제1전송NMOS트랜지스터 MT1의 게이트는, 워드 라인 WL에 접속된다.
제2전송NMOS트랜지스터 MT2의 드레인은, 제2부하PMOS트랜지스터 ML2의 드레인과, 제2구동NMOS트랜지스터 MD2의 드레인과, 제1부하PMOS트랜지스터 ML1의 게이트와, 제1구동NMOS트랜지스터 MD1의 게이트에 접속된다. 제2전송NMOS트랜지스터 MT2의 소스는, 반전 비트 라인/BL에 접속된다. 제2전송NMOS트랜지스터 MT2의 게이트는, 워드 라인 WL에 접속된다.
제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판은, 전원 VDD에 접속된다. 제1및 제2구동NMOS트랜지스터 MD1, MD2의 기판 및 제1및 제2전송NMOS트랜지스터 MT1, MT2의 기판은, 접지 GND에 접속된다. 바꾸어 말하면, 제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판에는, 전원전압 VDD이 공급된다. 제1및 제2구동NMOS트랜지스터 MD1, MD2의 기판 및 제1및 제2전송NMOS트랜지스터 MT1, MT2의 기판에는, 접지전위GND가 공급된다.
리크전류 저감회로(500)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(500)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제3PMOS트랜지스터 MP1 및 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 14에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압이, 제5NMOS트랜지스터 MR1와 제6NMOS트랜지스터 MR2 사이의 노드 VSM에 나타난다. 여기에서, 제5NMOS트랜지스터 MR1를 상시 온 상태로 유지하기 위해, 제5NMOS트랜지스터 MR1의 게이트를 전원 VDD에 접속해도 좋다. 마찬가지로, 제6NMOS트랜지스터 MR2를 상시 온 상태로 유지하기 위해, 제6NMOS트랜지스터 MR2의 게이트를 전원 VDD에 접속해도 좋다.
제3NMOS트랜지스터 MN1의 소스는, 분압 회로의 노드 VSM에 접속된다. 환언하면, 제3NMOS트랜지스터 MN1의 소스는, 제5NMOS트랜지스터 MR1를 통해 저전위측 단자 VSN에 접속됨과 동시에, 제6NMOS트랜지스터 MR2를 통해 접지 GND에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이 트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 SRAM 메모리셀(900)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 SRAM 메모리셀(900)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제1NMOS스위칭 트랜지스터 MS1의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 SRAM 메모리셀(900)의 리크 전류에 의해, 저전위측 단자 VSN의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서 도 14에 나타나 있는 바와 같이 저전위측 단자 VSN와 접지 GND 사이에 삽입된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항 R2의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다.
6개의 트랜지스터로 구성되는 SRAM 메모리셀에서는, 4개가 NMOS트랜지스터이기 때문에, 도 15에 나타나 있는 바와 같이 접지 GND측만의 소스 바이어스 방식이라도 SRAM 메모리셀 전체의 리크 전류를 비교적 크게 삭감 할 수 있다. 도 15는, 도 14에 나타내는 SRAM 메모리셀의 각 노드의 전위를 나타낸 도면이다. 도 15는, 전원전압 VDD=1.2V, 저전위측 소스 바이어스 전압 VSN=0.4V로 했을 경우에 있어서의 대기 상태에 있어서의 SRAM 메모리셀의 각 노드의 전위를 나타낸다. SRAM 메모리셀(900)이 대기 상태에 있어서는, 워드 라인 WL이 0V가 되고, 비반전 비트 라인 BL, 반전 비트 라인/BL은, 전원전압 VDD=1.2V에 접속된다. 도 15의 전위상태로부터, 저전위측 단자 VSN에 소스 바이어스를 인가했을 경우, SRAM 메모리셀(900)의 대기시의 리크 전류는, 구동 트랜지스터의 리크 전류는, 기판 바이어스 효과에 의해 저감되고, 부하PMOS트랜지스터의 리크 전류는, 소스-드레인간의 전압완화에 의해 저감된다. 또한, 전송 트랜지스터를 흐르는 리크 전류는, 게이트-소스간의 역 바이어스 효과에 의해, 크게 저감되므로, 메모리 셀 전체의 리크 전류는, 단순한 논리회로나 래치회로에 있어서 저전위측에 소스 바이어스를 인가했을 경우보다도 삭감 효과가 크다.
(회로 동작）
SRAM 메모리셀(900)이 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1가 온 한다. 이에 따라 저전위측 단자 VSN는, 접지 GND에 저임피던스로 접속되므로, SRAM 메모리셀(900)은 통상 동작을 행한다.
SRAM 메모리셀(900)이 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스 터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 SRAM 메모리셀(900)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위로 유지한다. SRAM 메모리셀(900)의 제1및 제2구동NMOS트랜지스터 MD1, MD2의 기판전위는 접지 GND에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2구동NMOS트랜지스터 MD1, MD2의 리크 전류가 저감된다. 또한 저전위측 단자 VSN로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2부하PMOS트랜지스터 ML1, ML2의 리크 전류도 저감된다. 또한, 저전압측 단자 VSN로의 바이어스에 의해, 제1및 제2전송NMOS트랜지스터 MT 1,MT2의 게이트-소스간의 역 바이어스 효과에 의해, 제1및 제2전송NMOS트랜지스터 MT 1,MT2를 흐르는 리크 전류도 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제14의 실시예에 의하면, 메모리 셀에 대하여, 저전위측에 소스 바이어스하는 것으로, 높은 리크 삭감 효과를 얻을 수 있다. 다시 말해, 저전위측 단자 VSN에 소스 바이어스를 인가했을 경우, SRAM 메모리셀의 대기시의 리크 전류는, 구동 트랜지스터의 리크 전류는, 기판 바이어스 효과에 의해 저감되고, 부하PMOS트랜지스터의 리크 전류는, 소스-드레인간의 전압완화에 의해 저감된다. 또한, 전송 트랜지스터를 흐르는 리크 전류는, 게이트-소 스간의 역 바이어스 효과에 의해, 크게 저감되므로, 메모리 셀 전체의 리크 전류는, 단순한 논리회로나 래치회로에 있어서 저전위측에 소스 바이어스를 인가했을 경우보다도 삭감 효과가 크다.
(15) 제 15실시예
본 발명의 제15의 실시예는, 내부회로로의 리크 전류를 저감하고, 소비 전류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 16은, 본 발명의 제 15실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 16에 나타나 있는 바와 같이 본 발명의 제 15실시예에 따른 반도체 집적회로는, 내부회로로서의 SRAM 메모리셀(900)과, 상기 SRAM 메모리셀(900)과 접지 GND 사이에 전기적으로 결합되어, 상기 SRAM 메모리셀(900)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)를 포함한다. 전술의 제1내지 제13의 실시예에서는 내부회로로서 래치회로를 예로 들어 설명했지만, 본 실시예에서는 상기 래치회로를 대신하여, SRAM 메모리셀을 예로 들어, 전술한 리크전류 저감회로의 적용예에 대해, 이하 도 16을 참조하여 설명한다.
도 16에 나타나 있는 바와 같이 본 발명의 제 15실시예에 따른 반도체 집적회로는, SRAM 메모리셀(900)과, 상기 SRAM 메모리셀(900)과 접지 GND 사이에 전기적으로 결합되어, 상기 SRAM 메모리셀(900)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)와, 상기 SRAM 메모리셀(900)과 전기적으로 결합되어, 상기 SRAM 메모리셀(900)에 포함되는 제1및 제2부하PMOS트랜지스터 ML1, ML2 의 기판전위를 제어하기 위한 기판 바이어스 발생 회로(800)를 포함한다. 기판 바이어스 발생 회로(800)의 출력 VPP은, 상기 SRAM 메모리셀(900)에 포함되는 제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판과 전기적으로 접속된다. 기판 바이어스 발생 회로(800)는, 기존에 알려진 회로 구성으로 실현하는 것이 가능하다. 예를 들면 센서 회로와, 링 오실레이터와, 챠지 펌프 회로로 이루어지는 기존에 알려진 회로로 구성하는 것이 가능하다.
상기 SRAM 메모리셀(900)은, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 16에 나타나 있는 바와 같이, SRAM 메모리셀(900)은, 6개의 MOS트랜지스터로 구성할 수 있다. 구체적으로는, 각 SRAM 메모리셀(900)은, 제1및 제2부하PMOS트랜지스터 ML1, ML2와, 제1및 제2구동NMOS트랜지스터 MD1, MD2와, 제1및 제2전송NMOS트랜지스터 MT1, MT2를 포함한다.
제1부하PMOS트랜지스터 ML1와 제1구동NMOS트랜지스터 MD1가, 전원 VDD과 저전위측 단자 VSN 사이에 직렬로 접속된다. 제2부하PMOS트랜지스터 ML2와 제2구동NMOS트랜지스터 MD2가, 전원 VDD과 저전위측 단자 VSN 사이에 직렬로 접속된다.
제1부하PMOS트랜지스터 ML1의 소스는, 전원 VDD에 접속된다. 제1부하PMOS트랜지스터 ML1의 드레인은, 제1구동NMOS트랜지스터 MD1의 드레인에 접속됨과 동시에, 제1전송NMOS트랜지스터 MT1의 드레인에 접속되며, 또한 제2부하PMOS트랜지스터 ML2의 게이트와 제2구동NMOS트랜지스터 MD2의 게이트에 접속된다. 제1구동NMOS트랜지스터 MD1의 소스는, 저전위측 단자 VSN에 접속된다.
제2부하PMOS트랜지스터 ML2의 소스는, 전원 VDD에 접속된다. 제2부하PMOS트 랜지스터 ML2의 드레인은, 제2구동NMOS트랜지스터 MD2의 드레인에 접속됨과 동시에, 제2전송NMOS트랜지스터 MT2의 드레인에 접속되며, 또한 제1부하PMOS트랜지스터 ML1의 게이트와 제1구동NMOS트랜지스터 MD1의 게이트에 접속된다. 제2구동NMOS트랜지스터 MD2의 소스는, 저전위측 단자 VSN에 접속된다.
제1전송NMOS트랜지스터 MT1의 드레인은, 제1부하PMOS트랜지스터 ML1의 드레인과, 제1구동NMOS트랜지스터 MD1의 드레인과, 제2부하PMOS트랜지스터 ML2의 게이트와, 제2구동NMOS트랜지스터 MD2의 게이트에 접속된다. 제1전송NMOS트랜지스터 MT1의 소스는, 비반전 비트 라인 BL에 접속된다. 제1전송NMOS트랜지스터 MT1의 게이트는, 워드 라인 WL에 접속된다.
제2전송NMOS트랜지스터 MT2의 드레인은, 제2부하PMOS트랜지스터 ML2의 드레인과, 제2구동NMOS트랜지스터 MD2의 드레인과, 제1부하PMOS트랜지스터 ML1의 게이트와, 제1구동NMOS트랜지스터 MD1의 게이트에 접속된다. 제2전송NMOS트랜지스터 MT2의 소스는, 반전 비트 라인/BL에 접속된다. 제2전송NMOS트랜지스터 MT2의 게이트는, 워드 라인 WL에 접속된다.
제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판은, 기판 바이어스 발생 회로(800)의 출력 VPP에 접속된다. 제1및 제2구동NMOS트랜지스터 MD1, MD2의 기판 및 제1및 제2전송NMOS트랜지스터 MT1, MT2의 기판은, 접지 GND에 접속된다. 환언하면, 제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판에는, 전원전압 VDD이 공급된다. 제1및 제2구동NMOS트랜지스터 MD1, MD2의 기판 및 제1및 제2전송NMOS트랜지스터 MT1, MT2의 기판에는, 접지전위GND가 공급된다.
리크전류 저감회로(500)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(500)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제3PMOS트랜지스터 MP1 및 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 16에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 저전위측 단자 VSN 와 접지 GND 사이에 접속되어, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압이, 제5NMOS트랜지스터 MR1와 제6NMOS트랜지스터 MR2 사이의 노드 VSM에 나타난다. 여기에서, 제5NMOS트랜지스터 MR1를 상시 온 상태로 유지하기 위해, 제5NMOS트랜지스터 MR1의 게이트를 전원 VDD에 접속해도 좋다. 마찬가지로, 제6NMOS트랜지스터 MR2를 상시 온 상태로 유지하기 위해, 제6NMOS트랜지스터 MR2의 게이트를 전원 VDD에 접속해도 좋다.
제3NMOS트랜지스터 MN1의 소스는, 분압 회로의 노드 VSM에 접속된다. 환언하면, 제3NMOS트랜지스터 MN1의 소스는, 제5NMOS트랜지스터 MR1를 통해 저전위측 단자 VSN에 접속됨과 동시에, 제6NMOS트랜지스터 MR2를 통해 접지 GND에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 SRAM 메모리셀(900)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 SRAM 메모리셀(900)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제1NMOS스위칭 트랜지스터 MS1의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 SRAM 메모리셀(900)의 리크 전류에 의해, 저전위측 단자 VSN의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서, 도 16에 나타나 있는 바와 같이 저전위측 단자 VSN와 접지 GND 사이에 삽입된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다.
저전위측 단자 VSN에 소스 바이어스를 인가했을 경우, SRAM 메모리셀(900)의 대기시의 리크 전류는, 구동 트랜지스터의 리크 전류는, 기판 바이어스 효과에 의해 저감되어, 부하PMOS트랜지스터의 리크 전류는, 소스-드레인간의 전압완화에 의해 저감된다. 또한, 전송 트랜지스터를 흐르는 리크 전류는, 게이트-소스간의 역 바이어스 효과에 의해, 크게 저감되므로, 메모리 셀 전체의 리크 전류는, 단순한 논리회로나 래치회로에 있어서 저전위측에 소스 바이어스를 인가했을 경우보다도 삭감 효과가 크다.
기판 바이어스 발생 회로(800)는, SRAM 메모리셀(900)에 포함되는 제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판과 전기적으로 접속되는 출력 VPP을 가진다. 다시 말해, SRAM 메모리셀(900)에 포함되는 제1및 제2부하PMOS트랜지스터 ML1, ML2 의 임계값 전압을, 기판 바이어스 회로(800)에 의해, 동작시는 저임계값, 대기시는 고임계값으로 임계값 전압을 제어하는 것으로, 대기시의 제1및 제2부하PMOS트랜지스터 ML1, ML2의 리크 전류를 삭감하고, SRAM 메모리셀(900)전체의 대기시 리크 전류를 저감하는 것이 가능하게 된다. 기판 바이어스 회로(800)는, 따라서, 스탠바이 신호 단자 Standby에 접속되어, 스탠바이 신호Standby에 근거하여 SRAM 메모리셀(900)이 동작 상태에 있거나 또는 대기 상태에 있는 지를 인식한다. 동작 상태에 있을 경우에는, 기판 바이어스 회로(800)는, 전원전압 VDD 또는 전원전압 VDD보다도 낮은 전압을 출력하고, 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압을 저임계값으로 유지한다. 한편, 대기 상태에 있을 경우에는, 기판 바이어스 회로(800)는, 전원전압 VDD보다 높은 기판 바이어스 전압 VPP을 출력하고, 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압을 고임계값으로 유지한다.
(회로 동작)
SRAM 메모리셀(900)이 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1가 온 한다. 또한 기판 바이어스 회로(800)는, 전원전압 VDD 또는 전원전압 VDD보다도 낮은 전압을 출력하고, 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압을 저임계값으로 유지한다. 이에 따라 저전위측 단자 VSN는, 접지 GND에 저임피던스로 접속되므로, SRAM 메모리셀(900)은 통상 동작을 행한다.
SRAM 메모리셀(900)이 대기시의 경우에는, 스탠바이 신호 단자 Standby로부터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 SRAM 메모리셀(900)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위로 유지한다. SRAM 메모리셀(900)의 제1및 제2구동NMOS트랜지스터 MD1, MD2의 기판전위는 접지 GND에 접속되고 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2구동NMOS트랜지스터 MD1, MD2의 리크 전류가 저감된다. 또한 저전위측 단자 VSN로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2부하PMOS트랜지스터 ML1, ML2의 리크 전류도 저감된다. 기판 바이어스 회로(800)는, 전원전압 VDD보다 높은 기판 바이어스 전압 VPP을 출력하고, 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압을 고임계값으로 유지하여, 대기시의 제1및 제2부하PMOS트랜지스터 ML1, ML2가 리크 전류가 더욱 저감된다. 또한 저전압측 단자 VSN로의 바이어스에 의해, 제1및 제2전송NMOS트랜지스터 MT1,MT2의 게이트-소스간의 역 바이어스 효과에 의해, 제1및 제2전송NMOS트랜지스터 MT1,MT2를 흐르는 리크 전류도 저감되어, SRAM 메모리셀(900)전체의 대기시 리크 전류를 저감한다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제15의 실시예에 의하면, 메모리 셀에 대하여, 저전위측에 소스 바이어스하는 것으로, 보다 높은 리크 삭감 효과를 얻을 수 있다. 다시 말해, 저전위측 단자 VSN에 소스 바이어스를 인가했을 경우, SRAM 메모리셀의 대기시의 리크 전류는, 구동 트랜지스터의 리크 전류는, 기판 바이어스 효과에 의해 저감되고, 부하PMOS트랜지스터의 리크 전류는, 소스-드레인간의 전압완화에 의해 저감된다. 또한, 전송 트랜지스터를 흐르는 리크 전류는, 게이트-소스간의 역 바이어스 효과에 의해, 크게 저감되므로, 메모리 셀 전체의 리크 전류는, 단순한 논리회로나 래치회로에 있어서 저전위측에 소스 바이어스를 인가했을 경우보다도 삭감 효과가 크다.
또한 SRAM 메모리셀(900)에 포함되는 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압을, 기판 바이어스 회로(800)에 의해, 동작시는 저임계값, 대기시는 고임계값으로 임계값 전압을 제어하는 것으로, 대기시의 제1및 제2부하PMOS트랜지스터 ML1, ML2의 리크 전류를 삭감하고, SRAM 메모리셀(900)전체의 대기시 리크 전류를 저감하는 것이 가능하게 된다. 다시 말해, 부하PMOS트랜지스터의 대기시의 리크 전류를 줄일 수 있으므로, SRAM 메모리셀(900)전체의 대기시 리크 전류를 더욱 삭감할 수 있다. 또한 소스 바이어스의 인가는 저전위측만으로 충분하므로, 저전원 전압의 경우에 있어서도, 메모리 셀의 데이터 유지 기능을 확보하면서, 리크 전류를 저감할 수 있다.
(16) 제 16실시예
본 발명의 제16의 실시예는, 내부회로에서의 리크 전류를 저감하고, 소비 전 류를 저감하는 데 유효한 반도체 집적회로를 제공한다. 도 17은, 본 발명의 제 16실시예에 따른 반도체 집적회로의 구성을 나타내는 등가 회로도이다.
(회로 구성)
도 17에 나타나 있는 바와 같이 본 발명의 제 16실시예에 따른 반도체 집적회로는, 내부회로로서의 SRAM 메모리셀(900)과, 상기 SRAM 메모리셀(900)과 접지 GND 사이에 전기적으로 결합되어, 상기 SRAM 메모리셀(900)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)를 포함한다. 전술의 제1내지 제13의 실시예에서는 내부회로로서 래치회로를 예로 들어 설명했지만, 본 실시예에서는 상기 래치회로를 대신하여, SRAM 메모리셀을 예로 들어, 전술한 리크전류 저감회로의 적용예에 대해, 이하 도 17을 참조하여 설명한다.
도 17에 나타나 있는 바와 같이 본 발명의 제 16실시예에 따른 반도체 집적회로는, SRAM 메모리셀(900)과, 상기 SRAM 메모리셀(900)과 접지 GND 사이에 전기적으로 결합되어, 상기 SRAM 메모리셀(900)의 대기시에 있어서의 리크 전류를 저감하기 위한 리크전류 저감회로(500)와, 상기 SRAM 메모리셀(900)과 전기적으로 결합되어, 상기 SRAM 메모리셀(900)에 포함되는 제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판전위를 제어하기 위한 기판 바이어스 발생 회로(800)를 포함한다. 기판 바이어스 발생 회로(800)의 출력 VPP은, 상기 SRAM 메모리셀(900)에 포함되는 제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판과 전기적으로 접속된다. 기판 바이어스 발생 회로(800)는, 기존에 알려진 회로 구성으로 실현하는 것이 가능하다. 예를 들면 센서 회로와, 링 오실레이터와, 챠지 펌프 회로로 이루어지는 기존에 알려진 회로로 구성하는 것이 가능하다.
상기 SRAM 메모리셀(900)은, 기존에 알려진 회로 구성을 가진다. 구체적으로는, 도 17에 나타나 있는 바와 같이, SRAM 메모리셀(900)은, 6개의 MOS트랜지스터로 구성할 수 있다. 구체적으로는, 각 SRAM 메모리셀(900)은, 제1및 제2부하PMOS트랜지스터 ML1, ML2와, 제1및 제2구동NMOS트랜지스터 MD1, MD2와, 제1및 제2전송NMOS트랜지스터 MT1, MT2를 포함한다.
제1부하PMOS트랜지스터 ML1와 제1구동NMOS트랜지스터 MD1가, 전원 VDD과 저전위측 단자 VSN 사이에 직렬로 접속된다. 제2부하PMOS트랜지스터 ML2와 제2구동NMOS트랜지스터 MD2가, 전원 VDD과 저전위측 단자 VSN 사이에 직렬로 접속된다.
제1부하PMOS트랜지스터 ML1의 소스는, 전원 VDD에 접속된다. 제1부하PMOS트랜지스터 ML1의 드레인은, 제1구동NMOS트랜지스터 MD1의 드레인에 접속됨과 동시에, 제1전송NMOS트랜지스터 MT1의 드레인에 접속되며, 또한 제2부하PMOS트랜지스터 ML2의 게이트와 제2구동NMOS트랜지스터 MD2의 게이트에 접속된다. 제1구동NMOS트랜지스터 MD1의 소스는, 저전위측 단자 VSN에 접속된다.
제2부하PMOS트랜지스터 ML2의 소스는, 전원 VDD에 접속된다. 제2부하PMOS트랜지스터 ML2의 드레인은, 제2구동NMOS트랜지스터 MD2의 드레인에 접속됨과 동시에, 제2전송NMOS트랜지스터 MT2의 드레인에 접속되며, 또한 제1부하PMOS트랜지스터 ML1의 게이트와 제1구동NMOS트랜지스터 MD1의 게이트에 접속된다. 제2구동NMOS트랜지스터 MD2의 소스는, 저전위측 단자 VSN에 접속된다.
제1전송NMOS트랜지스터 MT1의 드레인은, 제1부하PMOS트랜지스터 ML1의 드레 인과, 제1구동NMOS트랜지스터 MD1의 드레인과, 제2부하PMOS트랜지스터 ML2의 게이트와, 제2구동NMOS트랜지스터 MD2의 게이트에 접속된다. 제1전송NMOS트랜지스터 MT1의 소스는, 비반전 비트 라인 BL에 접속된다. 제1전송NMOS트랜지스터 MT1의 게이트는, 워드 라인 WL에 접속된다.
제2전송NMOS트랜지스터 MT2의 드레인은, 제2부하PMOS트랜지스터 ML2의 드레인과, 제2구동NMOS트랜지스터 MD2의 드레인과, 제1부하PMOS트랜지스터 ML1의 게이트와, 제1구동NMOS트랜지스터 MD1의 게이트에 접속된다. 제2전송NMOS트랜지스터 MT2의 소스는, 반전 비트 라인/BL에 접속된다. 제2전송NMOS트랜지스터 MT2의 게이트는, 워드 라인 WL에 접속된다.
제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판은, 기판 바이어스 발생 회로(800)의 출력 VPP에 접속된다. 제1및 제2구동NMOS트랜지스터 MD1, MD2의 기판 및 제1및 제2전송NMOS트랜지스터 MT1, MT2의 기판은, 접지 GND에 접속된다. 환언하면, 제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판에는, 전원전압 VDD이 공급된다. 제1및 제2구동NMOS트랜지스터 MD1, MD2의 기판 및 제1및 제2전송NMOS트랜지스터 MT1, MT2의 기판에는, 접지전위GND가 공급된다.
리크전류 저감회로(500)는, 스탠바이 신호 단자 Standby에 접속됨과 동시에, 저전위측 단자 VSN에 접속된다. 상기 리크전류 저감회로(500)는, 제1NMOS스위칭 트랜지스터 MS1와, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 제1NMOS스위칭 트랜지스터 MS1는, 저전위 측 단자 VSN와 접지 GND 사이에 접속되어, 저전위측 단자 VSN를 접지 GND에 접속 또는 접지 GND로부터 절단하는 스위칭소자이다. 제3NMOS트랜지스터 MN1 및 제3PMOS트랜지스터 MP1 및 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 스탠바이 신호 단자 Standby를 기초로, 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로를 구성한다.
구체적으로는, 도 17에 나타나 있는 바와 같이 제1NMOS스위칭 트랜지스터 MS1의 소스는, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 드레인은, 저전위측 단자 VSN에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 기판은, 접지 GND에 접속된다. 제1NMOS스위칭 트랜지스터 MS1의 게이트는, 상기 제1NMOS스위칭 트랜지스터 MS1의 스위칭 동작을 제어하는 제어회로에 접속된다. 상기 제어회로는, 제3NMOS트랜지스터 MN1와, 제3PMOS트랜지스터 MP1와, 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로로 구성된다. 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로는, 저전위측 단자 VSN와 접지 GND 사이에 접속되어, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압이, 제5NMOS트랜지스터 MR1와 제6NMOS트랜지스터 MR2 사이의 노드 VSM에 나타난다. 여기에서, 제5NMOS트랜지스터 MR1를 상시 온 상태로 유지하기 위해, 제5NMOS트랜지스터 MR1의 게이트를 전원 VDD에 접속해도 좋다. 마찬가지로, 제6NMOS트랜지스터 MR2를 상시 온 상태로 유지하 기 위해, 제6NMOS트랜지스터 MR2의 게이트를 전원 VDD에 접속해도 좋다.
제3NMOS트랜지스터 MN1의 소스는, 분압 회로의 노드 VSM에 접속된다. 환언하면, 제3NMOS트랜지스터 MN1의 소스는, 제5NMOS트랜지스터 MR1를 통해 저전위측 단자 VSN에 접속됨과 동시에, 제6NMOS트랜지스터 MR2를 통해 접지 GND에 접속된다. 제3NMOS트랜지스터 MN1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3NMOS트랜지스터 MN1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3NMOS트랜지스터 MN1의 기판은, 접지 GND에 접속된다. 제3PMOS트랜지스터 MP1의 소스는, 전원 VDD에 접속된다. 제3PMOS트랜지스터 MP1의 드레인은, 제1NMOS스위칭 트랜지스터 MS1의 게이트에 접속된다. 제3PMOS트랜지스터 MP1의 게이트는, 스탠바이 신호 단자 Standby에 접속된다. 제3PMOS트랜지스터 MP1의 기판은, 전원 VDD에 접속된다.
제1NMOS스위칭 트랜지스터 MS1의 사이즈 즉 게이트 폭은, 동작시의 SRAM 메모리셀(900)의 특성에 될 수 있는 한 영향을 주지 않고, 가능한 한 저임피던스로 접지 GND와 접속되도록, 충분히 큰 사이즈 즉 게이트 폭일 필요가 있으며, 또한 레이아웃 면적과 SRAM 메모리셀(900)의 리크 전류를 저감하는 효과와의 균형에 의해, 적당한 사이즈 즉 게이트 폭을 사용한다. 그러나, 제1NMOS스위칭 트랜지스터 MS1의 사이즈는, 동작시에 내부회로의 특성에 의해 제한되는 경우가 있다. 다시 말해, 상기 사이즈와 대기시의 SRAM 메모리셀(900)의 리크 전류에 의해, 저전위측 단자 VSN의 전위가 결정되므로, 임의의 값으로 설정하는 것이 어려울 경우가 있다. 그래서, 도 17에 나타나 있는 바와 같이 저전위측 단자 VSN와 접지 GND 사이에 삽 입된 상시 온 상태의 제5NMOS트랜지스터 MR1와 상시 온 상태의 제6NMOS트랜지스터 MR2의 직렬접속으로 구성되는 분압 회로를 설치하는 것으로, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위로, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위를 제어한다.
저전위측 단자 VSN에 소스 바이어스를 인가했을 경우, SRAM 메모리셀(900)의 대기시의 리크 전류는, 구동 트랜지스터의 리크 전류는, 기판 바이어스 효과에 의해 저감되고, 부하PMOS트랜지스터의 리크 전류는, 소스-드레인간의 전압완화에 의해 저감된다. 또한, 전송 트랜지스터를 흐르는 리크 전류는, 게이트-소스간의 역 바이어스 효과에 의해, 크게 저감되므로, 메모리 셀 전체의 리크 전류는, 단순한 논리회로나 래치회로에 있어서 저전위측에 소스 바이어스를 인가했을 경우보다도 삭감 효과가 크다.
기판 바이어스 발생 회로(800)는, SRAM 메모리셀(900)에 포함되는 제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판과 전기적으로 접속되는 출력 VPP을 가진다. 다시 말해, SRAM 메모리셀(900)에 포함되는 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압을, 기판 바이어스 회로(800)에 의해, 동작시 및 대기시 모두 고임계값으로 임계값 전압을 제어하는 것으로, 대기시의 제1및 제2부하PMOS트랜지스터 ML1, ML2의 리크 전류를 삭감하고, SRAM 메모리셀(900)전체의 대기시 리크 전류를 저감하는 것이 가능하게 된다. 기판 바이어스 회로(800)는, SRAM 메모리셀(900)이 동작 상태에 있거나 또는 대기 상태에 있는 지에 관계없이, 전원전압 VDD보다 높은 기판 바이어스 전압 VPP을 출력하고, 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압을 고임계값으로 유지한다.
즉, 동작시, 대기시에 관계없이, 기판 바이어스 회로(800)를 동작 상태로 하여, 항상, SRAM 메모리셀(900)의 제1및 제2부하PMOS트랜지스터 ML1, ML2의 기판에 전압 VPP을 인가하는 구성을 취한다. 그 때문에 SRAM 메모리셀(900)의 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압이 동작시에도 높은 상태가 되지만, 상기 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값이 높아도, 게이트 폭을 크게 하는 것 등에 의해, 동작시의 특성상 영향이 없는 경우에 있어서는, 유효하게 된다. 또한 기판 바이어스 회로(800)를 사용하지 않고, 미리, 임계값 전압이 높은 제1및 제2부하PMOS트랜지스터 ML1, ML2를 배치하는 구성을 취하는 것도 가능하다.
(회로 동작）
SRAM 메모리셀(900)이 동작시의 경우에는, 스탠바이 신호 단자 Standby로부터 저레벨 신호Low가 출력되어, 제3NMOS트랜지스터 MN1가 오프, 제3PMOS트랜지스터 MP1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트 전위가 전원 VDD과 동일 레벨이 되어, 제1NMOS스위칭 트랜지스터 MS1가 온 한다. 이에 따라 저전위측 단자 VSN는, 접지 GND에 저임피던스로 접속되므로, SRAM 메모리셀(900)은 통상 동작을 행한다. 또한 기판 바이어스 회로(800)는, 전원전압 VDD보다 높은 기판 바이어스 전압 VPP을 출력하고, 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압을 고임계값으로 유지한다.
SRAM 메모리셀(900)이 대기시의 경우에는, 스탠바이 신호 단자 Standby로부 터 고레벨 신호High가 출력되어, 제3PMOS트랜지스터 MP1가 오프, 제3NMOS트랜지스터 MN1가 온이 되고, 제1NMOS스위칭 트랜지스터 MS1의 게이트가, 제5NMOS트랜지스터 MR1의 제1온 저항과 제6NMOS트랜지스터 MR2의 제2온 저항 R2의 비로 결정되는 분압비로 주어지는 노드 VSM에 나타나는 전위에 접속된다. 제1NMOS스위칭 트랜지스터 MS1는, 대기시의 SRAM 메모리셀(900)의 리크 전류를 바이어스 전류로 하여, MOS다이오드와 같이 동작하고, 저전위측 단자 VSN의 전위를 접지 GND보다 높은 일정 전위로 유지한다. SRAM 메모리셀(900)의 제1및 제2구동NMOS트랜지스터 MD1, MD2의 기판전위는 접지 GND에 접속되어 있으므로, 소스-기판간의 역 바이어스 효과에 의해, 제1및 제2구동NMOS트랜지스터 MD1, MD2의 리크 전류가 저감된다. 또한 저전위측 단자 VSN로의 바이어스에 의해, 전원 VDD-접지 GND간의 전압차이가 완화되므로, 전압완화에 의해 제1및 제2부하PMOS트랜지스터 ML1, ML2의 리크 전류도 저감된다. 기판 바이어스 회로(800)는, 전원전압 VDD보다 높은 기판 바이어스 전압 VPP을 출력하고, 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압을 고임계값으로 유지하며, 대기시의 제1및 제2부하PMOS트랜지스터 ML1, ML2의 리크 전류가 삭감된다. 또한 저전압측 단자 VSN로의 바이어스에 의해, 제1및 제2NMOS전송 트랜지스터 MT1, MT2의 게이트-소스간의 역 바이어스 효과에 의해, 제1및 제2전송NMOS트랜지스터 MT1, MT2를 흐르는 리크 전류도 저감되어, SRAM 메모리셀(900)전체의 대기시 리크 전류를 저감한다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제16의 실시예에 의하면, 메모리 셀 에 대하여, 저전위측에 소스 바이어스하는 것으로, 보다 높은 리크 삭감 효과를 얻을 수 있다. 다시 말해, 저전위측 단자 VSN에 소스 바이어스를 인가했을 경우, SRAM 메모리셀의 대기시의 리크 전류는, 구동 트랜지스터의 리크 전류는, 기판 바이어스 효과에 의해 저감되고, 부하PMOS트랜지스터의 리크 전류는, 소스-드레인간의 전압완화에 의해 저감된다. 또한, 전송 트랜지스터를 흐르는 리크 전류는, 게이트-소스간의 역 바이어스 효과에 의해, 크게 저감되므로, 메모리 셀 전체의 리크 전류는, 단순한 논리회로나 래치회로에 있어서 저전위측에 소스 바이어스를 인가했을 경우보다도 삭감 효과가 크다.
또한 SRAM 메모리셀(900)에 포함되는 제1및 제2부하PMOS트랜지스터 ML1, ML2의 임계값 전압을, 기판 바이어스 회로(800)에 의해, 동작시 및 대기시 모두 고임계값으로 임계값 전압을 제어하는 것으로, 대기시의 제1및 제2부하PMOS트랜지스터 ML1, ML2의 리크 전류를 삭감하고, SRAM 메모리셀(900)전체의 대기시 리크 전류를 저감하는 것이 가능하게 된다. 다시 말해, 부하PMOS트랜지스터의 대기시의 리크 전류를 줄일 수 있으므로, SRAM 메모리셀(900)전체의 대기시 리크 전류를 더욱 삭감할 수 있다. 또한 소스 바이어스의 인가는 저전위측만으로 충분하므로, 저전원 전압의 경우에 있어서도, 메모리 셀의 데이터 유지 기능을 확보하면서, 리크 전류를 저감 할 수 있다.
본 발명에 의하면, 반도체 집적회로장치는, 제1전계 효과형 트랜지스터를 포 함하는 내부회로를 구성하는 제1회로와, 상기 제1회로의 대기 상태에 있어서 상기 제1전계 효과형 트랜지스터를 흐르는 리크 전류를 저감하기 위한 리크전류 저감회로를 구성하는 제2회로를 적어도 포함한다. 리크전류 저감회로는, 상기 제1회로의 동작 상태에 있어서는, 동작에 필요한 바이어스 전압을, 상기 제1전계 효과형 트랜지스터의 소스에 인가하고, 상기 제1회로가 통상 동작을 행하는 것을 가능하게 한다. 한편, 리크전류 저감회로는, 상기 제1회로의 대기 상태에 있어서는, 상기 제1전계 효과형 트랜지스터의 소스와 기판과의 사이를 역 바이어스 하는 제2소스 바이어스 전압을 상기 제1전계 효과형 트랜지스터의 소스에 인가하고, 상기 역 바이어스 효과에 의해 대기 상태로 상기 제1전계 효과형 트랜지스터에 흐르는 리크 전류를 저감하여, 상기 제1회로의 소비 전류를 저감하는 것을 가능하게 한다.
또한 별도의 본 발명에 의하면, 소스 바이어스 전압을 발생하는 수단으로서, 제1전계 효과형 트랜지스터의 소스와 기판 사이에 제1스위칭 트랜지스터를 접속하고, 상기 제1스위칭 트랜지스터의 게이트를 제어하는 제2회로를 제공한다. 제2회로는, 상기 제1회로의 동작 상태에 있어서는, 상기 제1스위칭 트랜지스터를 전도상태로 하는 것으로, 상기 제1전계 효과형 트랜지스터의 소스와 기판간을 역 바이어스 하지 않는 소스 바이어스 전압을 발생한다. 한편, 제2회로는, 상기 제1회로의 대기 상태에 있어서는, 상기 제1전계 효과형 트랜지스터의 소스를 상기 제1스위칭 트랜지스터의 게이트에 접속하는 것으로, 상기 제1전계 효과형 트랜지스터의 소스와 기판간을 역 바이어스 하는 소스 바이어스 전압을 발생한다. 상기 제1스위칭 트랜지스터의 게이트 폭을 크게 형성하는 것으로, 제1회로의 동작시에 있어서, 상 기 제1전계 효과형 트랜지스터의 소스와 기판간을 저임피던스로 접속함과 동시에, 제1회로의 대기시에 있어서, 상기 제1전계 효과형 트랜지스터의 소스와 기판간을 역 바이어스 할 수 있다.

Claims (24)

  1. 제1전계 효과형 트랜지스터를 포함하는 제1회로와,
    상기 제1전계 효과형 트랜지스터의 소스와 전기적으로 결합되고, 상기 제1회로의 동작 상태 및 대기 상태를 나타내는 제1제어신호에 근거하여, 상기 제1회로의 동작 상태에 있어서는 상기 제1전계 효과형 트랜지스터의 소스와 기판 사이를 역 바이어스 하지 않는 제1소스 바이어스 전압을 상기 제1전계 효과형 트랜지스터에 인가하고, 상기 제1회로의 대기 상태에 있어서는 상기 제1의 소스 바이어스 전압과 다르고, 상기 제1전계 효과형 트랜지스터의 소스와 기판 사이를 역 바이어스 하는 제2소스 바이어스 전압을 상기 제1전계 효과형 트랜지스터에 인가하는 제2회로를 적어도 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1항에 있어서,
    상기 제2회로는, 상기 제1전계 효과형 트랜지스터의 소스와 제1정전위를 공급하는 제1정전위 공급선 사이에 전기적으로 결합되고, 상기 제1제어신호에 근거하고, 상기 제1회로의 동작 상태에 있어서는 상기 제1전계 효과형 트랜지스터의 소스를 상기 제1정전위 공급선과 접속하여 상기 제1정전위를 상기 제1소스 바이어스 전압으로 하여 상기 제1전계 효과형 트랜지스터의 소스에 인가하고, 상기 제1회로의 대기 상태에서는 상기 제1전계 효과형 트랜지스터를 상기 제1정전위 공급선으로부 터 절단하여 상기 제2소스 바이어스 전압을 상기 제1전계 효과형 트랜지스터의 소스에 인가하는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 2항에 있어서,
    상기 제2회로는,
    상기 제1전계 효과형 트랜지스터의 소스와 상기 제1정전위 공급선 사이에 전기적으로 결합되는 제1스위칭 트랜지스터와,
    상기 제1스위칭 트랜지스터의 게이트에 전기적으로 결합됨과 동시에, 상기 제1제어신호에 근거하여, 상기 제1회로의 동작 상태에 있어서는 상기 제1스위칭 트랜지스터를 전도상태로 하는 것으로, 상기 제1정전위를 상기 제1소스 바이어스 전압으로 하여 상기 제1전계 효과형 트랜지스터의 소스에 인가하고, 한편, 상기 제1회로의 대기 상태에 있어서는 상기 제1전계 효과형 트랜지스터의 소스를 상기 제1스위칭 트랜지스터의 게이트에 접속하는 것으로, 상기 제1스위칭 트랜지스터의 게이트의 전위를 상기 제2소스 바이어스 전압으로 하여 상기 제1전계 효과형 트랜지스터의 소스에 인가하는 제1제어회로를 적어도 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 3항에 있어서,
    상기 제2회로는,
    상기 제1전계 효과형 트랜지스터의 소스와 상기 제1정전위 공급선 사이에 전기적으로 결합됨과 동시에, 상기 제1제어회로를 통해 상기 제1스위칭 트랜지스터의 게이트에 전기적으로 결합되고, 상기 제1회로의 대기 상태에 있어서는 상기 제1스위칭 트랜지스터의 게이트의 전위를, 상기 제1전계 효과형 트랜지스터의 소스의 전위와 상기 제1정전위 사이의 분압 전위로 유지하는 제1분압 회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 4항에 있어서,
    상기 제1분압 회로는, 복수의 저항소자의 직렬접속으로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제 4항에 있어서,
    상기 제1분압 회로는, 복수의 MOS트랜지스터의 온 저항의 직렬접속으로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제1회로는, 상기 제1정전위 공급선과, 상기 제1정전위보다 낮은 제2정전위를 공급하는 제2정전위 공급선에 접속되고,
    상기 제2소스 바이어스 전압은, 상기 제1소스 바이어스 전압보다 낮은 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 7항에 있어서,
    상기 제1정전위 공급선은, 전원전위 공급선으로 이루어지고, 상기 제2정전위 공급선은, 접지전위 공급선으로 이루어지며,
    상기 제1소스 바이어스 전압은, 전원전위를 가지고, 상기 제2소스 바이어스 전압은, 전원전위보다 낮은 전위를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 2 내지 제 6항 중 어느 한 항에 있어서,
    상기 제1회로는, 상기 제1정전위 공급선과, 상기 제1정전위보다 높은 제2정전위를 공급하는 제2정전위 공급선에 접속되고,
    상기 제2소스 바이어스 전압은, 상기 제1소스 바이어스 전압보다 높은 것을 특징으로 하는 반도체 집적회로장치.
  10. 제 9항에 있어서,
    상기 제1정전위 공급선은, 접지전위 공급선으로 이루어지고, 상기 제2정전위 공급선은, 전원전위 공급선에서 이루어지며,
    상기 제1소스 바이어스 전압은, 접지전위를 가지고, 상기 제2소스 바이어스 전압은, 전원전위보다 높은 전위를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 2항 내지 제 10항 중 어느 한 항에 있어서,
    상기 제1회로는,
    상기 제1전계 효과형 트랜지스터와 직렬로 접속된 제2전계 효과형 트랜지스터를, 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제 11항에 있어서,
    상기 제2전계 효과형 트랜지스터의 기판과 전기적으로 결합됨과 동시에, 상기 제1제어신호에 근거하여, 상기 제1회로의 대기 상태에 있어서만 상기 제2전계 효과형 트랜지스터의 기판에 제1기판 바이어스 전압을 인가하는 제1기판 바이어스 발생 회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제 11항에 있어서,
    상기 제2전계 효과형 트랜지스터의 기판과 전기적으로 결합됨과 동시에, 상기 제1제어신호에 의존하지 않고, 상기 제1회로의 동작 상태 및 대기 상태의 쌍방에 있어서 상기 제2전계 효과형 트랜지스터의 기판에 제1기판 바이어스 전압을 인가하는 제1기판 바이어스 발생 회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 11항에 있어서,
    상기 제2전계 효과형 트랜지스터의 소스와 전기적으로 결합되고, 상기 제1회로의 동작 상태 및 대기 상태를 나타내는 제2제어신호에 근거하여, 상기 제1회로의 동작 상태에 있어서는 상기 제2전계 효과형 트랜지스터의 소스와 기판 사이를 역 바이어스 하지 않는 제3 소스 바이어스 전압을 상기 제2전계 효과형 트랜지스터에 인가하고, 상기 제1회로의 대기 상태에 있어서는 상기 제3 소스 바이어스 전압과 다르고, 상기 제2전계 효과형 트랜지스터의 소스와 기판과의 사이를 역 바이어스 하는 제4 소스 바이어스 전압을 상기 제2전계 효과형 트랜지스터에 인가하는 제3 회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제 14항에 있어서,
    상기 제3 회로는, 상기 제2전계 효과형 트랜지스터의 소스와 제2정전위를 공급하는 제2정전위 공급선 사이에 전기적으로 결합되고, 상기 제1회로의 동작 상태 및 대기 상태를 나타내는 제2제어신호에 근거하여, 상기 제1회로의 동작 상태에 있어서는 상기 제2전계 효과형 트랜지스터의 소스를 상기 제2정전위 공급선과 접속하여 상기 제2정전위를 상기 제3 소스 바이어스 전압으로 하여 상기 제2전계 효과형 트랜지스터의 소스에 인가하고, 상기 제1회로의 대기 상태에 있어서는 상기 제2전계 효과형 트랜지스터를 상기 제2정전위 공급선으로부터 절단하여 상기 제4 소스 바이어스 전압을 상기 제2전계 효과형 트랜지스터의 소스에 인가하는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 15항에 있어서,
    상기 제3 회로는,
    상기 제2전계 효과형 트랜지스터의 소스와 상기 제2정전위 공급선 사이에 전기적으로 결합되는 제2스위칭 트랜지스터와,
    상기 제2스위칭 트랜지스터의 게이트에 전기적으로 결합됨과 동시에, 상기 제2제어신호에 근거하여, 상기 제1회로의 동작 상태에 있어서는 상기 제2스위칭 트랜지스터를 전도상태로 하는 것으로, 상기 제2정전위를 상기 제3 소스 바이어스 전압으로 하여 상기 제2전계 효과형 트랜지스터의 소스에 인가하고, 한편, 상기 제1 회로의 대기 상태에 있어서는 상기 제1전계 효과형태 트랜지스터의 소스를 상기 제1스위칭 트랜지스터의 게이트에 접속하는 것으로, 상기 제1스위칭 트랜지스터의 게이트의 전위를 상기 제4 소스 바이어스 전압으로 하여 상기 제2전계 효과형 트랜지스터의 소스에 인가하는 제2제어회로를 적어도 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  17. 제 16항에 있어서,
    상기 제3 회로는,
    상기 제2전계 효과형 트랜지스터의 소스와 상기 제2정전위 공급선과의 사이에 전기적으로 결합됨과 동시에, 상기 제2제어회로를 통해 상기 제2스위칭 트랜지스터의 게이트에 전기적으로 결합되고, 상기 제1회로의 대기 상태에 있어서는 상기 제2스위칭 트랜지스터의 게이트의 전위를, 상기 제2전계 효과형 트랜지스터의 소스의 전위와 상기 제2정전위 사이의 분압 전위로 유지하는 제2분압 회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  18. 제 17항에 있어서,
    상기 제2분압 회로는, 복수의 저항소자의 직렬접속으로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  19. 제 17항에 있어서,
    상기 제2분압 회로는, 복수의 MOS트랜지스터의 온 저항의 직렬접속으로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  20. 제 15항 내지 제 19항 중 어느 한 항에 있어서,
    상기 제2정전위는, 상기 제1정전위보다 높고,
    상기 제4 소스 바이어스 전압은, 상기 제3 소스 바이어스 전압보다 낮은 것을 특징으로 하는 반도체 집적회로장치.
  21. 제 20항에 있어서,
    상기 제1정전위 공급선은, 접지전위 공급선으로 이루어지고, 상기 제2정전위 공급선은, 전원전위 공급선으로 이루어지며,
    상기 제3 소스 바이어스 전압은, 전원전위를 가지고, 상기 제4 소스 바이어스 전압은, 전원전위보다 낮은 전위를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  22. 제 15항 내지 제 19항 중 어느 한 항에 있어서,
    상기 제2정전위는, 상기 제1정전위보다 낮고,
    상기 제4 소스 바이어스 전압은, 상기 제3 소스 바이어스 전압보다 높은 것을 특징으로 하는 반도체 집적회로장치.
  23. 제 22항에 있어서,
    상기 제1정전위 공급선은, 전원전위 공급선으로 이루어지고, 상기 제2정전위 공급선은, 접지전위 공급선으로 이루어지며,
    상기 제3 소스 바이어스 전압은, 접지전위를 가지고, 상기 제4 소스 바이어스 전압은, 접지전위보다 높은 전위를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  24. 제1전계 효과형 트랜지스터를 포함하는 제1회로가 동작 상태에 있을 때, 상기 제1전계 효과형 트랜지스터의 소스와 기판과의 사이를 역 바이어스 하지 않는 제1소스 바이어스 전압을 상기 제1전계 효과형 트랜지스터에 인가하는 공정과,
    상기 제1회로가 대기 상태에 있을 때, 상기 제1소스 바이어스 전압과 다르고, 상기 제1전계 효과형 트랜지스터의 소스와 기판과의 사이를 역 바이어스 하는 제2소스 바이어스 전압을 상기 제1전계 효과형 트랜지스터에 인가하는 공정을 적어 도 포함하는 것을 특징으로 하는 리크전류 저감방법.
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