JP4463946B2 - 低消費電力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、低スレッショルド電圧を持つ相補型ＭＩＳ（metal insulator semiconductor）電界効果トランジスタで構成された半導体集積回路に関し、特に、待機（スタンバイモード）時の消費電力低減を目的とした低消費電力回路に関する。
【０００２】
【従来の技術】
この技術分野において周知のように、薄い絶縁層を挟んだ半導体・絶縁体・金属の積層構造をＭＩＳ（metal insulator semiconductor）構造と呼ぶ。そして、ＭＩＳ電界効果トランジスタにおいて、絶縁体としてシリコン酸化膜を用いたのがＭＯＳ（metal oxide semiconductor）電界効果トランジスタである。以下の説明においては、電界効果トランジスタをＦＥＴと略称したり、単にトランジスタと呼ぶことにする。ＭＩＳトランジスタは、スレッショルド電圧（以下、「Ｖｔ」と略す。）を持つ。
【０００３】
低電圧時において、ＭＩＳトランジスタを高速に動作させるためには、そのＶｔを低下させることで可能になる。しかしながら、図４に示すように、ＭＩＳトランジスタを低Ｖｔ化すると、エンハンスメント型ＭＩＳトランジスタがオフ（ゲート電圧が０Ｖ）時に、ドレイン−ソース間にサブスレッショルドリーク電流が増大することが解っている。例えば、酸化膜厚が６０オングストローム、温度が８５℃では、Ｖｔが１００ｍＶ低下する度に、ドレイン電流は１０倍に増加する。
【０００４】
一方、Ｖｔを上昇させると、トランジスタドレインリーク電流は、ドレイン−バックゲート間ジャンクションリーク電流（ドレイン電圧に依存）が支配的になり飽和する。
【０００５】
また、電源電圧を下げればジャンクションリーク電流は低減するが、トランジスタ寸法などを変えずに電源電圧だけを下げれば、動作速度が低下する。この電源電圧を下げた状態で速度を上げるには、トランジスタサイズを増大させることが必要となる。なお、トランジスタサイズを増大させると、寄生容量も増大するため、一概に速度が速くなるとは限らない。
【０００６】
よって、トランジスタサイズを増大させること無しに、低電圧時にトランジスタを高速に動作させるためには、ゲート酸化膜の膜厚を低減させるか、低Ｖｔ化が有効である。しかしながら、リーク電流を低減させるためには、高Ｖｔ化が必要となる。このため、同時に低電圧時に高速動作でき、消費電力が少ない条件は、Ｖｔに関して相容れないこととなる。
【０００７】
よって、高速動作モード（アクティブモード）と低消費電力モード（スタンバイモード）とを時間的に切り替えることで、総体的に消費電力を削減し、高速動作も保証する方法が考えられる。これを実現するために、Ｖｔを時間的に変化させる技術が必要となる。
【０００８】
図５に従来の低消費電力回路を示す。図示の低消費電力回路は、低スレッショルド論理回路３と、Ｎチャネルトランジスタソース電圧生成回路８とを有する。
【０００９】
図に示されるように低スレッショルド論理回路３は、ＣＭＩＳ標準インバータ回路であって、ＰチャネルＭＩＳトランジスタ３１とＮチャネルＭＩＳトランジスタ３２とから成る。ＰチャネルＭＩＳトランジスタ３１とＮチャネルＭＩＳトランジスタ３２のゲート同士、またドレイン同士を接続し、ゲートは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴに接続されている。
【００１０】
ＰチャネルＭＩＳトランジスタ３１のバックゲートとソースとが接続され、ソースは電源端子ＶＤＤに接続されている。一方、ＮチャネルＭＩＳトランジスタ３２のソースは接地端子ＧＮＤに接続され、ＮチャネルＭＩＳトランジスタ３２のバックゲートは接地端子ＧＮＤに接続されている。尚、電源端子ＶＤＤおよび接地端子ＧＮＤは、それぞれ、最高電源および最低電源とも呼ばれる。
【００１１】
一方、Ｎチャネルトランジスタソース電圧生成回路８は、ＮチャネルＭＩＳトランジスタ８１と、ダイオード８２とから成る。ＮチャネルＭＩＳトランジスタ８１はスイッチＮチャネルトランジスタとして働く。ＮチャネルＭＩＳトランジスタ８１のドレインは電源端子ＶＤＤに接続され、バックゲートは接地端子ＧＮＤに接続されている。ＮチャネルＭＩＳトランジスタ８１のゲートは制御端子ＳＴＢに接続されている。ＮチャネルＭＩＳトランジスタ８１のソースはダイオード８２のアノードに接続されている。ダイオード８２のカソードは接地端子ＧＮＤに接続されている。
【００１２】
尚、低スレッショルド論理回路３内のＮチャネルＭＩＳトランジスタ３２のソースは、Ｎチャネルトランジスタソース電圧生成回路８内のダイオード８２のアノードとＮチャネルＭＩＳトランジスタ８１のソースとに接続されている。
【００１３】
また、本発明に関連する他の先行技術も知られている。例えば、特開２０００−１３２１５号公報（以下、「先行技術１」と呼ぶ）には、簡略な素子構成で低スレッショルド相補型ＦＥＴを含む論理回路の待機時のリーク電流低減を図ると共に待機時にも各ノードの電位状態を保持するようにした「半導体集積回路」が開示されている。この先行技術１では、２種のソース電圧切り替えに、ダイオードや高抵抗素子或いはトランジスタから成る電位クランプ回路と制御トランジスタをパラレル接続することで実現している。また、この先行技術１では、２つの素子をパラレル接続した構成と、１つの素子をシリーズに接続した構成で、素子を２モードに変化させることで実現している。
【００１４】
以下、図６を参照して、先行技術１に開示された低消費電力回路について説明する。
【００１５】
図示の低消費電力回路は、低スレッショルド論理回路３と、第１の電圧クランプダイオード（電位クランプ回路）１０と、Ｐチャネルトランジスタ電圧切り替えトランジスタ（制御トランジスタ）１１と、第２の電圧クランプダイオード（電位クランプ回路）１２と、Ｎチャネルトランジスタ電圧切り替えトランジスタ（制御トランジスタ）１３とを有する。
【００１６】
図６に示すように、低スレッショルド論理回路３の各電源に接続するソース端子の内、ＰチャネルＭＩＳトランジスタ３１には、電源端子ＶＤＤから順バイアスするように、第１の電圧クランプダイオード１０とＰチャネルトランジスタ電圧切り替えトランジスタ１１が並列に接続されている。詳述すると、第１の電圧クランプダイオード１０のアノードは電源端子ＶＤＤに接続され、カソードは低スレッショルド論理回路３内のＰチャネルＭＩＳトランジスタ３１のソースに接続されている。Ｐチャネルトランジスタソース電圧切り替えトランジスタ１１はＰチャネルＭＩＳトランジスタ１１１から成る。ＰチャネルＭＩＳトランジスタ１１１のバックゲートとソースとが接続され、ソースは電源端子ＶＤＤに接続されている。また、ＰチャネルＭＩＳトランジスタ１１１のゲートは第１の制御端子ＳＴＢに接続され、ドレインは低スレッショルド論理回路３内のＰチャネルＭＩＳトランジスタ３１のソースに接続されている。
【００１７】
一方、低スレッショルド論理回路３の各電源に接続するソース端子の内、ＮチャネルＭＩＳトランジスタ３２には、接地端子ＧＮＤへ順バイアスするように、第２の電圧クランプダイオード１２とＮチャネルトランジスタソース電圧切り替えトランジスタ１３が並列に接続された構成をしている。詳述すると、第２の電圧クランプダイオード１２のアノードは低スレッショルド論理回路３内のＮチャネルＭＩＳトランジスタ３２のソースに接続され、カソードは接地端子ＧＮＤに接続されている。Ｎチャネルトランジスタソース電圧切り替えトランジスタ１３はＮチャネルＭＩＳトランジスタ１３１から成る。ＮチャネルＭＩＳトランジスタ１３１のバックゲートとソースとが接続され、ソースは接地端子ＧＮＤに接続されている。また、ＮチャネルＭＩＳトランジスタ１３１のゲートは第２の制御端子／ＳＴＢに接続され、ドレインは低スレッショルド論理回路３内のＮチャネルＭＩＳトランジスタ３２のソースに接続されている。
【００１８】
スタンバイモードのときには、第１の制御端子ＳＴＢに論理ハイレベルの信号が供給され、第２の制御端子／ＳＴＢに論理ロウレベルの信号が供給される。この場合、Ｐチャネルトランジスタソース電圧切り替えトランジスタ１１のＰチャネルＭＩＳトランジスタ１１１はオフ状態となり、Ｎチャネルトランジスタソース電圧切り替えトランジスタ１３のＮチャネルＭＩＳトランジスタ１３１もオフ状態となる。
【００１９】
一方、アクティブモードのときには、第１の制御端子ＳＴＢに論理ロウレベルの信号が供給され、第２の制御端子／ＳＴＢに論理ハイレベルの信号が供給される。この場合、Ｐチャネルトランジスタソース電圧切り替えトランジスタ１１のＰチャネルＭＩＳトランジスタ１１はオン状態となり、Ｎチャネルトランジスタソース電圧切り替えトランジスタ１３のＮチャネルＭＩＳトランジスタ１３１もオン状態となる。
【００２０】
このように、スタンバイモードの場合、ソース電圧にダイオードのビルトイン電圧によりクランプされた電圧を、低スレッショルド論理回路３のトランジスタ３１および３２のソース電圧にする。方法としては、各切り替えトランジスタ１１および１３をオフ状態として、電流をクランプダイオード１０および１２にて流すことで実現する。そして、通常時は各切り替えトランジスタ１１および１３をオン状態とすることで、電流をトランジスタに流すことで、低スレッショルド論理回路３のトランジスタ３１および３２のソース電圧を各電源とほぼ同じにすることが出来る。また、クランプダイオード１０の代りに高抵抗素子やトランジスタを用いる構成も、同様な効果が得られる。
【００２１】
また、特開平９−５５４７０号公報（以下、「先行技術２」と呼ぶ。）には、低電圧で作動させるために閾値電圧を下げたＭＯＳＦＥＴの待機時のリーク電流を削減できるようにした「半導体回路及び半導体回路装置」が開示されている。この先行技術２でも、２つの電位に対して、スイッチで切り替えるタイプで実現している。すなわち、先行技術２に開示された半導体回路は、ＭＯＳＦＥＴを備える半導体回路であって、ＭＯＳＦＥＴへソース電位として与えるべき２つの異なる電位をそれぞれ固定する２つの電位固定手段と、ＭＯＳＦＥＴのソースを２つの電位固定手段の何れかに切り替え接続するスイッチング手段とを備えている。
【００２２】
【発明が解決しようとする課題】
上述した従来技術や先行技術１、先行技術２には、それぞれ、次に述べるような問題がある。
【００２３】
先ず、図５に図示した従来の低消費電力回路は、スイッチＮチャネルトランジスタ８１がオン時に、最高電源ＶＤＤと最低電源ＧＮＤと間に電流を流し続ける。よって、低スレッショルド論理回路３のＮチャネルＭＩＳトランジスタ３２のＶｔを上昇させることが出来き、この低スレッショルド論理回路３のリーク電流を減少させることが出来る。しかしながら、総合的なリーク電流を減少させることは出来ない。その理由は、中間電位を生成するために、スイッチＮチャネルトランジスタ８１のオン抵抗とダイオード８２の順方向抵抗の分圧を利用して、中間の電圧を作成しているためである。
【００２４】
一方、上述した先行技術１（図６）の構成では、制御トランジスタ１１、１３に並列に接続された、ダイオード（アノードとカソードが電源と寄生回路を形成しない構成のもの）または高抵抗素子等の電位クランプ回路１０、１２が必要となる。これらを作るには、追加工程が必要となる。特に、ダイオードの場合は寄生回路対策のため、ＳＯＩ（silicon on insulator）基板以外の基板では大きな面積が必要となる。その理由は、標準ＣＭＩＳ作製プロセスでは、高抵抗素子は作製出来ないため、専用工程が追加となるからである。また、ダイオードの場合は順バイアス動作を行うので、簡単にＮＰＮ又はＰＮＰバイポーラ動作を起こし、誤動作やラッチアップ等を引き起こすためダイオードの周辺には素子をレイアウト出来ないからである。一方、基板がＳＯＩ基板で有れば寄生回路を無視することができるが、基板のコストが高いという欠点がある。電位クランプ回路としてトランジスタを使用した場合、動作抵抗自体も小さい方が仮電源が安定するので、Ｗは大きくなる。しかも、モードにより片方は使用されなくなるため、レイアウト面積は大きくなる。とにかく、先行技術１では、制御トランジスタ１１、１３の他に電位クランプ回路１０、１２が必要となる。
【００２５】
一方、上述した先行技術２には、どの様にして中間電位を作成するかについては何等記載されておらず、中間電位作成時の消費電力がどうなるのかが解らない。
【００２６】
したがって、本発明の課題は、レイアウト面積を大きくすることなく、スタンバイモード時の消費電力を少なくすることができる低消費電力回路を提供することにある。
【００２７】
【課題を解決するための手段】
本発明は、上記の目的を達成するために次のような技術的構成を採用する。すなわち、本発明による低消費電力回路は、少なくとも互いにゲート同士とドレイン同士とが接続されたＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとから成るインバータを含む論理回路を有し、該論理回路をアクティブモードとスタンバイモードとで動作させることが可能なＣＭＩＳトランジスタ回路における、前記スタンバイモードにおいて、前記論理回路内トランジスタのスレッショルド電圧（Ｖｔ）をソース電圧制御によるバックゲートバイアス効果により高くすることで、サブスレッショルドリーク電流を低減する低消費電力回路であって、前記スレッショルド電圧を高くするためにソース電圧を上昇する回路を、前記スタンバイモード時にＭＩＳトランジスタのゲートとドレインを接続されるＭＩＳトランジスタで作り、前記低消費電力回路をＣＭＩＳ回路のみで構成したことを特徴とする。
【００２８】
【作用】
本発明では、エンハンス型ＭＩＳトランジスタのドレイン電圧（ゲート電圧と同電位接続）−ドレイン電流特性によるトランジスタのオン・オフ特性を利用して、低消費電力で中間電位生成回路を構成している。この中間電位生成回路で生成された中間電位をソース電圧に適用することで、ＭＩＳトランジスタのＶｔをコントロールする。
【００２９】
これによりＭＩＳトランジスタのＶｔが低くても、サブスレッショルドリーク電流が少ない高Ｖｔに特性変更可能なＭＩＳトランジスタによりＣＭＩＳ回路を構成する事で、低消費電力回路を実現する。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３１】
図１を参照して、本発明の第１の実施の形態による低消費電力回路について説明する。図示の低消費電力回路は、被Ｖｔコントロール回路を低スレッショルド論理回路３のＣＭＩＳ標準インバータ回路とした場合の例を示している。
【００３２】
低スレッショルド論理回路３は、ＰチャネルＭＩＳトランジスタ３１とＮチャネルＭＩＳトランジスタ３２とから成る。ＰチャネルＭＩＳトランジスタ３１とＮチャネルＭＩＳトランジスタ３２のゲート同士、またドレイン同士を接続し、ゲートは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴに接続されている。
【００３３】
ＰチャネルＭＩＳトランジスタ３１のバックゲートとソースとが接続され、ソースは電源電圧（電源電位）が印加される電源端子ＶＤＤに接続されている。一方、ＮチャネルＭＩＳトランジスタ３２のバックゲートは接地電位を持つ接地端子ＧＮＤに接続されている。
【００３４】
尚、電源端子ＶＤＤは最高電源とも呼ばれ、接地端子ＧＮＤは最低電源とも呼ばれる。また、電源電圧（電源電位）は最高電位とも呼ばれ、接地電位は最低電位とも呼ばれる。
【００３５】
低消費電力回路は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４と、Ｎチャネルトランジスタソース電圧制御回路５とを有する。
【００３６】
Ｎチャネルトランジスタソース電圧バイアストランジスタ４は、ＮチャネルＭＩＳトランジスタ４１から成る。ＮチャネルＭＩＳトランジスタ４１のドレインは低スレッショルド論理回路３内のＮチャネルＭＩＳトランジスタ３２のソースに接続されている。ＮチャネルＭＩＳトランジスタ４１のバックゲートとソースとが接続され、ソースは接地端子ＧＮＤに接続されている。
【００３７】
ここで、低スレッショルド論理回路３内のＮチャネルＭＩＳトランジスタ３２のソースとＮチャネルトランジスタソース電圧バイアストランジスタ４のＮチャネルＭＩＳトランジスタ４１のドレインとの接続点を含む線は、可変最低電位線とも呼ばれる。
【００３８】
一方、Ｎチャネルトランジスタソース電圧制御回路５は、ＰチャネルＭＩＳトランジスタ５１とＮチャネルＭＩＳトランジスタ５２とから成る。ＰチャネルＭＩＳトランジスタ５１のバックゲートとソースとが接続され、ソースは電源端子ＶＤＤに接続されている。ＰチャネルＭＩＳトランジスタ５１のゲートは制御端子ＳＴＢに接続されている。ＰチャネルＭＩＳトランジスタ５１のドレインはＮチャネルＭＩＳトランジスタ５２のドレインに接続されている。ＮチャネルＭＩＳトランジスタ５２のソースは、低スレッショルド論理回路３のＮチャネルＭＩＳトランジスタのソースおよびＮチャネルトランジスタソース電圧バイアストランジスタ４のＮチャネルＭＩＳトランジスタのドレインに接続されている。すなわち、ＮチャネルＭＩＳトランジスタ５２のソースは可変最低電位線に接続されている。ＮチャネルＭＩＳトランジスタ５２のバックゲートは接地端子ＧＮＤに接続されている。ＮチャネルＭＩＳトランジスタ５２のゲートは制御端子ＳＴＢに接続されている。
【００３９】
すなわち、本実施の形態では、インバータを構成しているＮチャネルトランジスタを縦積み構成としている。そして、Ｎｃｈトランジスタソース電圧制御回路５は、下段のＮチャネルトランジスタソース電圧バイアストランジスタ４のゲート電圧を、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のドレイン電圧または電源電圧に繋ぎ換えるコントロールを行う。
【００４０】
スタンバイモードのときには、制御端子ＳＴＢに論理ハイレベルの信号が供給される。この場合、Ｎチャネルトランジスタソース電圧制御回路５のＰチャネルＭＩＳトランジスタ５１はオフ状態となり、ＮチャネルＭＩＳトランジスタ５２はオン状態となる。一方、アクティブモードのときには、制御端子ＳＴＢに論理ロウレベルの信号が供給される。この場合、Ｎチャネルトランジスタソース電圧制御回路５のＰチャネルＭＩＳトランジスタ５１はオン状態となり、ＮチャネルＭＩＳトランジスタ５２はオフ状態となる。
【００４１】
スタンバイモードにする場合は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を同ドレインに接続し、同電位にすることでＶｔ電圧分の電圧を低スレッショルド論理回路３のＮチャネルＭＩＳトランジスタ３２のドレイン端に発生させる。これにより、インバータ回路のＮチャネルトランジスタはバックゲートバイアスを受け、Ｖｔ上昇を引き起こし、標準時よりサブスレッショルドリーク電流を低減することが可能となる。したがって、入力端子ＩＮに論理ロウレベルの信号が供給され、ＮチャネルＭＩＳトランジスタ３２がオフ時のみ、回路のリーク電流を低減することが可能となる。その為、Ｎチャネルランジスタが多いＣＭＩＳ回路に有効である。
【００４２】
また、アクティブモード時は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を電源電圧に持ち上げ、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のドレイン電圧を接地電位にする。これにより、通常のＶｔに低下するので高速な動作が可能となる。
【００４３】
図示の低消費電力回路では、中間電位生成時に常時貫通電流を流す回路を用いないので、スタンバイ時にリーク電流が少ない回路を構成することができる。
【００４４】
高速化のためにＭＩＳトランジスタのＶｔを低下させると、ドレイン−ソース間にサブスレッショルドリーク電流が流れ、消費電力が増大する。その為に、本実施の形態では、ソース電圧をバックゲート電圧より上昇させることで、内部回路のＶｔを上昇させ、ドレイン−ソース間のサブスレッショルドリーク電流を低減させている。よって、スタンバイモード時に回路のリーク電流を低減させることができる。
【００４５】
また、ソース電圧制御回路は一般に貫通電流を必要とするので消費電力が大きい。その為、本実施の形態では、このソース電圧生成にＭＩＳトランジスタのＶｔの特性を利用することで、消費電力を少なくすることが出来る。
【００４６】
図２を参照して、本発明の第２の実施の形態に係る低消費電力回路について説明する。本実施の形態に係る低消費電力回路は、図１の場合と同様に、被Ｖｔコントロール回路を低スレッショルド論理回路３のＣＭＩＳ標準インバータ回路としたものである。
【００４７】
図１に示したものとの相違点は、図示の低消費電力回路は、Ｐチャネルトランジスタ電圧バイアストランジスタ６とＰチャネルソース電圧制御回路７とを更に有し、さらに別の制御端子／ＳＴＢをも附加されていることである。したがって、ここでは、制御端子ＳＴＢを第１の制御端子と呼び、制御端子／ＳＴＢを第２の制御端子と呼ぶ。以下では、重複した記載を避けるために、図１のものと相違する点についてのみ説明する。
【００４８】
Ｐチャネルトランジスタソース電圧バイアストランジスタ６はＰチャネルＭＩＳトランジスタ６１から成る。ＰチャネルＭＩＳトランジスタ６１のバックゲートとソースとが接続され、ソースは電源端子ＶＤＤに接続されている。ＰチャネルＭＩＳトランジスタ６１のドレインは、低スレッショルド論理回路３のＰチャネルＭＩＳトランジスタ３１のドレインに接続されている。尚、低スレッショルド論理回路３のＰチャネルＭＩＳトランジスタ３１のバックゲートは電源端子ＶＤＤに接続されている。
【００４９】
ここで、低スレッショルド論理回路３内のＰチャネルＭＩＳトランジスタ３１のソースとＰチャネルトランジスタソース電圧バイアストランジスタ６のＰチャネルＭＩＳトランジスタ６１のドレインとの接続点を含む線は、可変最高電位線とも呼ばれる。
【００５０】
Ｐチャネルトランジスタソース電圧制御回路７は、ＰチャネルＭＩＳトランジスタ７１とＮチャネルＭＩＳトランジスタ７２とから構成されている。ＰチャネルＭＩＳトランジスタ７１のドレインはＰチャネルトランジスタソース電圧バイアストランジスタ６のＰチャネルＭＩＳトランジスタ６１のゲートに接続されている。ＰチャネルＭＩＳトランジスタ７１のバックゲートは電源端子ＶＤＤに接続されている。ＰチャネルＭＩＳトランジスタ７１のゲートは第２の制御端子／ＳＴＢに接続されている。ＰチャネルＭＩＳトランジスタ７１のソースは、低スレッショルド論理回路３のＰチャネルＭＩＳトランジスタ３１のソースとＰチャネルトランジスタソース電圧バイアストランジスタ６のＰチャネルＭＩＳトランジスタ６１のドレインとに接続されている。すなわち、ＰチャネルＭＩＳトランジスタ７１のソースは、可変最高電位線に接続されている。ＮチャネルＭＩＳトランジスタ７２のドレインはＰチャネルトランジスタソース電圧バイアストランジスタのＰチャネルＭＩＳトランジスタ６１のゲートに接続されている。ＮチャネルＭＩＳトランジスタ７２のバックゲートとソースとが接続され、ソースは接地端子ＧＮＤに接続されている。ＮチャネルＭＩＳトランジスタ７２のゲートは第２の制御端子／ＳＴＢに接続されている。
【００５１】
本実施の形態では、インバータを構成しているＮチャネルトランジスタを縦積み構成としている。そして、Ｎチャネルトランジスタソース電圧制御回路５は、下段のＮチャネルトランジスタソース電圧バイアストランジスタ４のゲート電圧を、同トランジスタ４のドレイン電圧または電源電圧に繋ぎ換えるコントロールを行う。
【００５２】
同様にして、インバータを構成しているＰチャネルトランジスタを縦積み構成としている。そして、Ｐチャネルトランジスタソース電圧制御回路７は、上段のＰチャネルトランジスタソース電圧バイアストランジスタ６のゲート電圧を、同トランジスタ６のドレイン電圧または接地電位に繋ぎ換えるコントロールを行う。
【００５３】
スタンバイモードのときには、第１の制御端子ＳＴＢに論理ハイレベルの信号が供給され、第２の制御端子／ＳＴＢに論理ロウレベルの信号が供給される。この場合、Ｎチャネルトランジスタソース電圧制御回路５のＰチャネルＭＩＳトランジスタ５１はオフ状態となり、ＮチャネルＭＩＳトランジスタ５２はオン状態となる。また、Ｐチャネルトランジスタソース電圧制御回路７のＮチャネルＭＩＳトランジスタ７２はオフ状態となり、ＰチャネルＭＩＳトランジスタ７２はオン状態となる。
【００５４】
一方、アクティブモードのときには、第１の制御端子ＳＴＢに論理ロウレベルの信号が供給され、第２の制御端子／ＳＴＢに論理ハイレベルの信号が供給される。この場合、Ｎチャネルトランジスタソース電圧制御回路５のＰチャネルＭＩＳトランジスタ５１はオン状態となり、ＮチャネルＭＩＳトランジスタ５２はオフ状態となる。また、Ｐチャネルトランジスタソース電圧制御回路７のＮチャネルＭＩＳトランジスタ７２はオン状態となり、ＰチャネルＭＩＳトランジスタ７２はオフ状態となる。
【００５５】
スタンバイモードにする場合は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を同ドレインに接続し、同電位にすることでＶｔ電圧分の電圧を、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のドレイン端に発生させる。と同時に、Ｐチャネルトランジスタソース電圧バイアストランジスタ６のゲート電位を同ドレインに接続し、同電位にすることでＶｔ電圧分の電圧を、Ｐチャネルトランジスタソース電圧バイアストランジスタ６のドレイン端に発生させる。これにより、インバータ回路のＮチャネルトランジスタ及び、Ｐチャネルトランジスタはバックゲートバイアスを受け、同時にＶｔ上昇を引き起こし、標準時よりサブスレッショルドリーク電流を低減することが可能となる。従って、入力端子に供給される信号が論理ロウレベルであるか、論理ハイレベルであるかに関わらず、回路リーク電流を低減することが可能となる。
【００５６】
また、アクティブモード時は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を電源電圧に持ち上げ、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のドレイン電圧を接地電位にする。これにより、通常のＶｔに低下するので高速な動作が可能となる。
【００５７】
本実施の形態でも、中間電位生成時に常時貫通電流を流す回路を用いないので、スタンバイ時にリーク電流が少ない回路を構成できる。
【００５８】
高速化のためにＭＩＳトランジスタのＶｔを低下させると、ドレイン−ソース間にサブスレッショルドリーク電流が流れ、消費電力が増大する。その為、本実施の形態では、ソース電圧をバックゲート電圧より上昇させることで、内部回路のＶｔを上昇させ、ドレイン−ソース間のサブスレッショルドリーク電流を低減させている。これによってスタンバイモード時の回路リーク電流を低減させることができる。
【００５９】
また、ソース電圧制御回路は一般に貫通電流を必要とするので消費電力が大きい。本実施の形態では、このソース電圧生成にＭＩＳトランジスタのＶｔを用いることで、消費電力を少なくすることが出来る。
【００６０】
図３を参照して、本発明の第３の実施の形態に係る低消費電力回路について説明する。本実施の形態に係る低消費電力回路は、被Ｖｔコントロール回路を低スレッショルド論理回路３の代りに低スレッショルドＳＲＡＭ（static random access memory）回路９とした点を除いて、図２に示したものと同様の構成を有する。以下では、重複した記載を避けるために、図２のものと相違する点についてのみ説明する。
【００６１】
低スレッショルドＳＲＡＭ回路９は、入力用ＮチャネルＭＩＳトランジスタ９１と、第１のＰチャネルＭＩＳトランジスタ９２と、第１のＮチャネルＭＩＳトランジスタ９３と、第２のＰチャネルＭＩＳトランジスタ９４と、第２のＮチャネルＭＩＳトランジスタ９５と、出力用ＮチャネルＭＩＳトランジスタ９６とから構成されている。
【００６２】
入力用ＮチャネルＭＩＳトランジスタ９１のドレインは入力端子ＩＮに接続され、ゲートは書込み制御端子ＷＲＩＴＥに接続され、バックゲートはＮチャネルトランジスタソース電圧制御回路５内のＮチャネルＭＩＳトランジスタ５２のバックゲートに接続されている。また、入力用ＮチャネルＭＩＳトランジスタ９１のソースは、第１のＰチャネルＭＩＳトランジスタ９２および第１のＮチャネルＭＩＳトランジスタ９３のゲートと、第２のＰチャネルＭＩＳトランジスタ９４および第２のＮチャネルＭＩＳトランジスタのドレインと、出力用ＮチャネルＭＩＳトランジスタ９６のソースとに接続されている。
【００６３】
第１のＰチャネルＭＩＳトランジスタ９２のソースは、第２のＰチャネルＭＩＳトランジスタ９４のソースと、Ｐチャネルトランジスタソース電圧バイアストランジスタ６のＰチャネルＭＩＳトランジスタ６１のドレインと、Ｐチャネルトランジスタソース電圧制御回路７のＰチャネルＭＩＳトランジスタのソースとに接続されている。第１のＰチャネルＭＩＳトランジスタ９２のバックゲートは電源端子ＶＤＤに接続されている。また、第１のＰチャネルＭＩＳトランジスタ９２のドレインは、第１のＮチャネルＭＩＳトランジスタ９３のドレインと、第２のＰチャネルＭＩＳトランジスタ９４および第２のＮチャネルＭＩＳトランジスタ９５のゲートに接続されている。
【００６４】
第１のＮチャネルＭＩＳトランジスタ９３のバックゲートは、接地端子ＧＮＤに接続され、ソースは第２のＮチャネルＭＩＳトランジスタ９５のソースと、Ｎチャネルソース電圧制御回路５内のＮチャネルＭＩＳトランジスタ５２のソースと、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のＮチャネルＭＩＳトランジスタ４１のドレインに接続されている。
【００６５】
第２のＰチャネルＭＩＳトランジスタ９４のバックゲートは電源端子ＶＤＤに接続され、第２のＮチャネルＭＩＳトランジスタ９５のバックゲートは接地端子ＧＮＤに接続されている。
【００６６】
出力用ＮチャネルＭＩＳトランジスタ９６のドレインは出力端子ＯＵＴに接続され、ゲートは読出し制御端子ＲＥＡＤに接続され、バックゲートは接地端子ＧＮＤに接続されている。
【００６７】
本実施の形態では、ＳＲＡＭ入出力のＮチャネルトランジスタ９１、９６を除くインバータを構成しているＮチャネルトランジスタ９３、９５のソース側を束ね縦積み構成としている。そして、Ｎチャネルトランジスタソース電圧制御回路５は、下段のＮチャネルトランジスタソース電圧バイアストランジスタ４のゲート電圧を、同トランジスタ４のドレイン電圧または電源電圧に繋ぎ換えるコントロールを行う。
【００６８】
同様にして、インバータを構成しているＰチャネルトランジスタ９２，９４のソース側を束ね縦積みとしている。そして、Ｐチャネルトランジスタソース電圧制御回路７は、上段のＰチャネルトランジスタソース電圧バイアストランジスタ６のゲート電圧を、同トランジスタ６のドレイン電圧または接地電圧に繋ぎ換えるコントロールを行う。
【００６９】
また、ＳＲＡＭ回路９のインバータ対は相互に入力と出力が繋ぎ合って、閉ループを形成することで状態保持機能を有している。
【００７０】
スタンバイモードにする場合は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を同ドレインに接続し、同電位にすることでＶｔ電圧分の電圧をドレイン端に発生させる。同時に、Ｐチャネルトランジスタソース電圧バイアストランジスタ６のゲート電位を同ドレインに接続し、同電位にすることでＶｔ電圧分の電圧をドレイン端に発生させる。
【００７１】
これにより、インバータ回路のＮチャネルトランジスタ９３，９５及び、Ｐチャネルトランジスタ９２，９４はバックゲートバイアスを受け、同時にＶｔ上昇を引き起こし、標準時よりサブスレッショルドリーク電流を低減することが可能となる。したがって、入力端子に論理ロウレベルの信号または論理ハイレベルの信号が供給され、また、メモリ内容に関わらず、回路のリーク電流を低減させることが可能となる。
【００７２】
この方法では、電源は供給され続けるので、ＳＲＡＭ回路９のメモリの内容が消去されるようなことは無い。
【００７３】
また、アクティブモード時は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を電源電圧に持ち上げ、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のドレイン電圧を接地電位にする。これにより、通常のＶｔに低下するので高速な動作が可能となる。
【００７４】
本実施の形態では、中間電位生成時に常時貫通電流を流す回路を用いないので、スタンバイ時にリーク電流が少ない回路を構成できる。
【００７５】
高速化のためにＭＩＳトランジスタＶｔを低下させると、ドレイン−ソース間にサブスレッショルドリーク電流が流れ、消費電力が増大する。その為、本実施の形態では、ソース電圧をバックゲート電圧より上昇させることで、内部回路のＶｔを上昇させ、ドレイン−ソース間のサブスレッショルドリーク電流を低減させる。よってスタンバイモード時の回路リーク電流は低減される。
【００７６】
また、ソース電圧制御回路は一般に貫通電流を必要とするので消費電力が大きい。本実施の形態では、このソース電圧生成にＭＩＳトランジスタのＶｔを用いることで、消費電力を少なくすることが出来る。
【００７７】
尚、本発明は、上述した実施の形態に限定されず、本発明の要旨を逸脱しない範囲内で種々の変更が可能なのはいうまでもない。たとえば、本発明による低消費電力回路は、アクティブ・スタンバイモードを持たない回路と持つ回路が、同一チップ上に形成されているものにも適用可能である。
【００７８】
【発明の効果】
以上説明したように、本発明では、スレッショルド電圧を高くするためにソース電圧を上昇する回路を、スタンバイモード時にＭＩＳトランジスタのゲートとドレインを接続されるＭＩＳトランジスタで作り、低消費電力回路をＣＭＩＳ回路のみで構成したので、レイアウト面積を大きくすることなく、スタンバイモード時の消費電力を少なくすることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による低消費電力回路の構成を示す回路図である。
【図２】本発明の第２の実施の形態による低消費電力回路の構成を示す回路図である。
【図３】本発明の第３の実施の形態による低消費電力回路の構成を示す回路図である。
【図４】スレッショルド電圧（Ｖｔ）をパラメタとしたとしたときのゲート電圧とドレイン電流の関係を示す特性図である。
【図５】従来の低消費電力回路の構成を示す回路図である。
【図６】特開２０００−１３２１５号公報（先行技術１）に開示されている低消費電力回路の構成を示す回路図である。
【符号の説明】
３ 低スレッショルド論理回路
３１ ＰチャネルＭＩＳトランジスタ
３２ ＮチャネルＭＩＳトランジスタ
４ Ｎチャネルトランジスタソース電圧バイアストランジスタ
４１ ＰチャネルＭＩＳトランジスタ
５ Ｎチャネルトランジスタソース電圧制御回路
５１ ＰチャネルＭＩＳトランジスタ
５２ ＮチャネルＭＩＳトランジスタ
６ Ｐチャネルトランジスタソース電圧バイアストランジスタ
６１ ＰチャネルＭＩＳトランジスタ
７ Ｐチャネルトランジスタソース電圧制御回路
７１ ＰチャネルＭＩＳトランジスタ
７２ ＮチャネルＭＩＳトランジスタ
９ 低スレッショルドＳＲＡＭ回路
９１ ＮチャネルＭＩＳトランジスタ
９２ ＰチャネルＭＩＳトランジスタ
９３ ＮチャネルＭＩＳトランジスタ
９４ ＰチャネルＭＩＳトランジスタ
９５ ＮチャネルＭＩＳトランジスタ
９６ ＮチャネルＭＩＳトランジスタ
【発明の属する技術分野】
本発明は、低スレッショルド電圧を持つ相補型ＭＩＳ（metal insulator semiconductor）電界効果トランジスタで構成された半導体集積回路に関し、特に、待機（スタンバイモード）時の消費電力低減を目的とした低消費電力回路に関する。
【０００２】
【従来の技術】
この技術分野において周知のように、薄い絶縁層を挟んだ半導体・絶縁体・金属の積層構造をＭＩＳ（metal insulator semiconductor）構造と呼ぶ。そして、ＭＩＳ電界効果トランジスタにおいて、絶縁体としてシリコン酸化膜を用いたのがＭＯＳ（metal oxide semiconductor）電界効果トランジスタである。以下の説明においては、電界効果トランジスタをＦＥＴと略称したり、単にトランジスタと呼ぶことにする。ＭＩＳトランジスタは、スレッショルド電圧（以下、「Ｖｔ」と略す。）を持つ。
【０００３】
低電圧時において、ＭＩＳトランジスタを高速に動作させるためには、そのＶｔを低下させることで可能になる。しかしながら、図４に示すように、ＭＩＳトランジスタを低Ｖｔ化すると、エンハンスメント型ＭＩＳトランジスタがオフ（ゲート電圧が０Ｖ）時に、ドレイン−ソース間にサブスレッショルドリーク電流が増大することが解っている。例えば、酸化膜厚が６０オングストローム、温度が８５℃では、Ｖｔが１００ｍＶ低下する度に、ドレイン電流は１０倍に増加する。
【０００４】
一方、Ｖｔを上昇させると、トランジスタドレインリーク電流は、ドレイン−バックゲート間ジャンクションリーク電流（ドレイン電圧に依存）が支配的になり飽和する。
【０００５】
また、電源電圧を下げればジャンクションリーク電流は低減するが、トランジスタ寸法などを変えずに電源電圧だけを下げれば、動作速度が低下する。この電源電圧を下げた状態で速度を上げるには、トランジスタサイズを増大させることが必要となる。なお、トランジスタサイズを増大させると、寄生容量も増大するため、一概に速度が速くなるとは限らない。
【０００６】
よって、トランジスタサイズを増大させること無しに、低電圧時にトランジスタを高速に動作させるためには、ゲート酸化膜の膜厚を低減させるか、低Ｖｔ化が有効である。しかしながら、リーク電流を低減させるためには、高Ｖｔ化が必要となる。このため、同時に低電圧時に高速動作でき、消費電力が少ない条件は、Ｖｔに関して相容れないこととなる。
【０００７】
よって、高速動作モード（アクティブモード）と低消費電力モード（スタンバイモード）とを時間的に切り替えることで、総体的に消費電力を削減し、高速動作も保証する方法が考えられる。これを実現するために、Ｖｔを時間的に変化させる技術が必要となる。
【０００８】
図５に従来の低消費電力回路を示す。図示の低消費電力回路は、低スレッショルド論理回路３と、Ｎチャネルトランジスタソース電圧生成回路８とを有する。
【０００９】
図に示されるように低スレッショルド論理回路３は、ＣＭＩＳ標準インバータ回路であって、ＰチャネルＭＩＳトランジスタ３１とＮチャネルＭＩＳトランジスタ３２とから成る。ＰチャネルＭＩＳトランジスタ３１とＮチャネルＭＩＳトランジスタ３２のゲート同士、またドレイン同士を接続し、ゲートは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴに接続されている。
【００１０】
ＰチャネルＭＩＳトランジスタ３１のバックゲートとソースとが接続され、ソースは電源端子ＶＤＤに接続されている。一方、ＮチャネルＭＩＳトランジスタ３２のソースは接地端子ＧＮＤに接続され、ＮチャネルＭＩＳトランジスタ３２のバックゲートは接地端子ＧＮＤに接続されている。尚、電源端子ＶＤＤおよび接地端子ＧＮＤは、それぞれ、最高電源および最低電源とも呼ばれる。
【００１１】
一方、Ｎチャネルトランジスタソース電圧生成回路８は、ＮチャネルＭＩＳトランジスタ８１と、ダイオード８２とから成る。ＮチャネルＭＩＳトランジスタ８１はスイッチＮチャネルトランジスタとして働く。ＮチャネルＭＩＳトランジスタ８１のドレインは電源端子ＶＤＤに接続され、バックゲートは接地端子ＧＮＤに接続されている。ＮチャネルＭＩＳトランジスタ８１のゲートは制御端子ＳＴＢに接続されている。ＮチャネルＭＩＳトランジスタ８１のソースはダイオード８２のアノードに接続されている。ダイオード８２のカソードは接地端子ＧＮＤに接続されている。
【００１２】
尚、低スレッショルド論理回路３内のＮチャネルＭＩＳトランジスタ３２のソースは、Ｎチャネルトランジスタソース電圧生成回路８内のダイオード８２のアノードとＮチャネルＭＩＳトランジスタ８１のソースとに接続されている。
【００１３】
また、本発明に関連する他の先行技術も知られている。例えば、特開２０００−１３２１５号公報（以下、「先行技術１」と呼ぶ）には、簡略な素子構成で低スレッショルド相補型ＦＥＴを含む論理回路の待機時のリーク電流低減を図ると共に待機時にも各ノードの電位状態を保持するようにした「半導体集積回路」が開示されている。この先行技術１では、２種のソース電圧切り替えに、ダイオードや高抵抗素子或いはトランジスタから成る電位クランプ回路と制御トランジスタをパラレル接続することで実現している。また、この先行技術１では、２つの素子をパラレル接続した構成と、１つの素子をシリーズに接続した構成で、素子を２モードに変化させることで実現している。
【００１４】
以下、図６を参照して、先行技術１に開示された低消費電力回路について説明する。
【００１５】
図示の低消費電力回路は、低スレッショルド論理回路３と、第１の電圧クランプダイオード（電位クランプ回路）１０と、Ｐチャネルトランジスタ電圧切り替えトランジスタ（制御トランジスタ）１１と、第２の電圧クランプダイオード（電位クランプ回路）１２と、Ｎチャネルトランジスタ電圧切り替えトランジスタ（制御トランジスタ）１３とを有する。
【００１６】
図６に示すように、低スレッショルド論理回路３の各電源に接続するソース端子の内、ＰチャネルＭＩＳトランジスタ３１には、電源端子ＶＤＤから順バイアスするように、第１の電圧クランプダイオード１０とＰチャネルトランジスタ電圧切り替えトランジスタ１１が並列に接続されている。詳述すると、第１の電圧クランプダイオード１０のアノードは電源端子ＶＤＤに接続され、カソードは低スレッショルド論理回路３内のＰチャネルＭＩＳトランジスタ３１のソースに接続されている。Ｐチャネルトランジスタソース電圧切り替えトランジスタ１１はＰチャネルＭＩＳトランジスタ１１１から成る。ＰチャネルＭＩＳトランジスタ１１１のバックゲートとソースとが接続され、ソースは電源端子ＶＤＤに接続されている。また、ＰチャネルＭＩＳトランジスタ１１１のゲートは第１の制御端子ＳＴＢに接続され、ドレインは低スレッショルド論理回路３内のＰチャネルＭＩＳトランジスタ３１のソースに接続されている。
【００１７】
一方、低スレッショルド論理回路３の各電源に接続するソース端子の内、ＮチャネルＭＩＳトランジスタ３２には、接地端子ＧＮＤへ順バイアスするように、第２の電圧クランプダイオード１２とＮチャネルトランジスタソース電圧切り替えトランジスタ１３が並列に接続された構成をしている。詳述すると、第２の電圧クランプダイオード１２のアノードは低スレッショルド論理回路３内のＮチャネルＭＩＳトランジスタ３２のソースに接続され、カソードは接地端子ＧＮＤに接続されている。Ｎチャネルトランジスタソース電圧切り替えトランジスタ１３はＮチャネルＭＩＳトランジスタ１３１から成る。ＮチャネルＭＩＳトランジスタ１３１のバックゲートとソースとが接続され、ソースは接地端子ＧＮＤに接続されている。また、ＮチャネルＭＩＳトランジスタ１３１のゲートは第２の制御端子／ＳＴＢに接続され、ドレインは低スレッショルド論理回路３内のＮチャネルＭＩＳトランジスタ３２のソースに接続されている。
【００１８】
スタンバイモードのときには、第１の制御端子ＳＴＢに論理ハイレベルの信号が供給され、第２の制御端子／ＳＴＢに論理ロウレベルの信号が供給される。この場合、Ｐチャネルトランジスタソース電圧切り替えトランジスタ１１のＰチャネルＭＩＳトランジスタ１１１はオフ状態となり、Ｎチャネルトランジスタソース電圧切り替えトランジスタ１３のＮチャネルＭＩＳトランジスタ１３１もオフ状態となる。
【００１９】
一方、アクティブモードのときには、第１の制御端子ＳＴＢに論理ロウレベルの信号が供給され、第２の制御端子／ＳＴＢに論理ハイレベルの信号が供給される。この場合、Ｐチャネルトランジスタソース電圧切り替えトランジスタ１１のＰチャネルＭＩＳトランジスタ１１はオン状態となり、Ｎチャネルトランジスタソース電圧切り替えトランジスタ１３のＮチャネルＭＩＳトランジスタ１３１もオン状態となる。
【００２０】
このように、スタンバイモードの場合、ソース電圧にダイオードのビルトイン電圧によりクランプされた電圧を、低スレッショルド論理回路３のトランジスタ３１および３２のソース電圧にする。方法としては、各切り替えトランジスタ１１および１３をオフ状態として、電流をクランプダイオード１０および１２にて流すことで実現する。そして、通常時は各切り替えトランジスタ１１および１３をオン状態とすることで、電流をトランジスタに流すことで、低スレッショルド論理回路３のトランジスタ３１および３２のソース電圧を各電源とほぼ同じにすることが出来る。また、クランプダイオード１０の代りに高抵抗素子やトランジスタを用いる構成も、同様な効果が得られる。
【００２１】
また、特開平９−５５４７０号公報（以下、「先行技術２」と呼ぶ。）には、低電圧で作動させるために閾値電圧を下げたＭＯＳＦＥＴの待機時のリーク電流を削減できるようにした「半導体回路及び半導体回路装置」が開示されている。この先行技術２でも、２つの電位に対して、スイッチで切り替えるタイプで実現している。すなわち、先行技術２に開示された半導体回路は、ＭＯＳＦＥＴを備える半導体回路であって、ＭＯＳＦＥＴへソース電位として与えるべき２つの異なる電位をそれぞれ固定する２つの電位固定手段と、ＭＯＳＦＥＴのソースを２つの電位固定手段の何れかに切り替え接続するスイッチング手段とを備えている。
【００２２】
【発明が解決しようとする課題】
上述した従来技術や先行技術１、先行技術２には、それぞれ、次に述べるような問題がある。
【００２３】
先ず、図５に図示した従来の低消費電力回路は、スイッチＮチャネルトランジスタ８１がオン時に、最高電源ＶＤＤと最低電源ＧＮＤと間に電流を流し続ける。よって、低スレッショルド論理回路３のＮチャネルＭＩＳトランジスタ３２のＶｔを上昇させることが出来き、この低スレッショルド論理回路３のリーク電流を減少させることが出来る。しかしながら、総合的なリーク電流を減少させることは出来ない。その理由は、中間電位を生成するために、スイッチＮチャネルトランジスタ８１のオン抵抗とダイオード８２の順方向抵抗の分圧を利用して、中間の電圧を作成しているためである。
【００２４】
一方、上述した先行技術１（図６）の構成では、制御トランジスタ１１、１３に並列に接続された、ダイオード（アノードとカソードが電源と寄生回路を形成しない構成のもの）または高抵抗素子等の電位クランプ回路１０、１２が必要となる。これらを作るには、追加工程が必要となる。特に、ダイオードの場合は寄生回路対策のため、ＳＯＩ（silicon on insulator）基板以外の基板では大きな面積が必要となる。その理由は、標準ＣＭＩＳ作製プロセスでは、高抵抗素子は作製出来ないため、専用工程が追加となるからである。また、ダイオードの場合は順バイアス動作を行うので、簡単にＮＰＮ又はＰＮＰバイポーラ動作を起こし、誤動作やラッチアップ等を引き起こすためダイオードの周辺には素子をレイアウト出来ないからである。一方、基板がＳＯＩ基板で有れば寄生回路を無視することができるが、基板のコストが高いという欠点がある。電位クランプ回路としてトランジスタを使用した場合、動作抵抗自体も小さい方が仮電源が安定するので、Ｗは大きくなる。しかも、モードにより片方は使用されなくなるため、レイアウト面積は大きくなる。とにかく、先行技術１では、制御トランジスタ１１、１３の他に電位クランプ回路１０、１２が必要となる。
【００２５】
一方、上述した先行技術２には、どの様にして中間電位を作成するかについては何等記載されておらず、中間電位作成時の消費電力がどうなるのかが解らない。
【００２６】
したがって、本発明の課題は、レイアウト面積を大きくすることなく、スタンバイモード時の消費電力を少なくすることができる低消費電力回路を提供することにある。
【００２７】
【課題を解決するための手段】
本発明は、上記の目的を達成するために次のような技術的構成を採用する。すなわち、本発明による低消費電力回路は、少なくとも互いにゲート同士とドレイン同士とが接続されたＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとから成るインバータを含む論理回路を有し、該論理回路をアクティブモードとスタンバイモードとで動作させることが可能なＣＭＩＳトランジスタ回路における、前記スタンバイモードにおいて、前記論理回路内トランジスタのスレッショルド電圧（Ｖｔ）をソース電圧制御によるバックゲートバイアス効果により高くすることで、サブスレッショルドリーク電流を低減する低消費電力回路であって、前記スレッショルド電圧を高くするためにソース電圧を上昇する回路を、前記スタンバイモード時にＭＩＳトランジスタのゲートとドレインを接続されるＭＩＳトランジスタで作り、前記低消費電力回路をＣＭＩＳ回路のみで構成したことを特徴とする。
【００２８】
【作用】
本発明では、エンハンス型ＭＩＳトランジスタのドレイン電圧（ゲート電圧と同電位接続）−ドレイン電流特性によるトランジスタのオン・オフ特性を利用して、低消費電力で中間電位生成回路を構成している。この中間電位生成回路で生成された中間電位をソース電圧に適用することで、ＭＩＳトランジスタのＶｔをコントロールする。
【００２９】
これによりＭＩＳトランジスタのＶｔが低くても、サブスレッショルドリーク電流が少ない高Ｖｔに特性変更可能なＭＩＳトランジスタによりＣＭＩＳ回路を構成する事で、低消費電力回路を実現する。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３１】
図１を参照して、本発明の第１の実施の形態による低消費電力回路について説明する。図示の低消費電力回路は、被Ｖｔコントロール回路を低スレッショルド論理回路３のＣＭＩＳ標準インバータ回路とした場合の例を示している。
【００３２】
低スレッショルド論理回路３は、ＰチャネルＭＩＳトランジスタ３１とＮチャネルＭＩＳトランジスタ３２とから成る。ＰチャネルＭＩＳトランジスタ３１とＮチャネルＭＩＳトランジスタ３２のゲート同士、またドレイン同士を接続し、ゲートは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴに接続されている。
【００３３】
ＰチャネルＭＩＳトランジスタ３１のバックゲートとソースとが接続され、ソースは電源電圧（電源電位）が印加される電源端子ＶＤＤに接続されている。一方、ＮチャネルＭＩＳトランジスタ３２のバックゲートは接地電位を持つ接地端子ＧＮＤに接続されている。
【００３４】
尚、電源端子ＶＤＤは最高電源とも呼ばれ、接地端子ＧＮＤは最低電源とも呼ばれる。また、電源電圧（電源電位）は最高電位とも呼ばれ、接地電位は最低電位とも呼ばれる。
【００３５】
低消費電力回路は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４と、Ｎチャネルトランジスタソース電圧制御回路５とを有する。
【００３６】
Ｎチャネルトランジスタソース電圧バイアストランジスタ４は、ＮチャネルＭＩＳトランジスタ４１から成る。ＮチャネルＭＩＳトランジスタ４１のドレインは低スレッショルド論理回路３内のＮチャネルＭＩＳトランジスタ３２のソースに接続されている。ＮチャネルＭＩＳトランジスタ４１のバックゲートとソースとが接続され、ソースは接地端子ＧＮＤに接続されている。
【００３７】
ここで、低スレッショルド論理回路３内のＮチャネルＭＩＳトランジスタ３２のソースとＮチャネルトランジスタソース電圧バイアストランジスタ４のＮチャネルＭＩＳトランジスタ４１のドレインとの接続点を含む線は、可変最低電位線とも呼ばれる。
【００３８】
一方、Ｎチャネルトランジスタソース電圧制御回路５は、ＰチャネルＭＩＳトランジスタ５１とＮチャネルＭＩＳトランジスタ５２とから成る。ＰチャネルＭＩＳトランジスタ５１のバックゲートとソースとが接続され、ソースは電源端子ＶＤＤに接続されている。ＰチャネルＭＩＳトランジスタ５１のゲートは制御端子ＳＴＢに接続されている。ＰチャネルＭＩＳトランジスタ５１のドレインはＮチャネルＭＩＳトランジスタ５２のドレインに接続されている。ＮチャネルＭＩＳトランジスタ５２のソースは、低スレッショルド論理回路３のＮチャネルＭＩＳトランジスタのソースおよびＮチャネルトランジスタソース電圧バイアストランジスタ４のＮチャネルＭＩＳトランジスタのドレインに接続されている。すなわち、ＮチャネルＭＩＳトランジスタ５２のソースは可変最低電位線に接続されている。ＮチャネルＭＩＳトランジスタ５２のバックゲートは接地端子ＧＮＤに接続されている。ＮチャネルＭＩＳトランジスタ５２のゲートは制御端子ＳＴＢに接続されている。
【００３９】
すなわち、本実施の形態では、インバータを構成しているＮチャネルトランジスタを縦積み構成としている。そして、Ｎｃｈトランジスタソース電圧制御回路５は、下段のＮチャネルトランジスタソース電圧バイアストランジスタ４のゲート電圧を、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のドレイン電圧または電源電圧に繋ぎ換えるコントロールを行う。
【００４０】
スタンバイモードのときには、制御端子ＳＴＢに論理ハイレベルの信号が供給される。この場合、Ｎチャネルトランジスタソース電圧制御回路５のＰチャネルＭＩＳトランジスタ５１はオフ状態となり、ＮチャネルＭＩＳトランジスタ５２はオン状態となる。一方、アクティブモードのときには、制御端子ＳＴＢに論理ロウレベルの信号が供給される。この場合、Ｎチャネルトランジスタソース電圧制御回路５のＰチャネルＭＩＳトランジスタ５１はオン状態となり、ＮチャネルＭＩＳトランジスタ５２はオフ状態となる。
【００４１】
スタンバイモードにする場合は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を同ドレインに接続し、同電位にすることでＶｔ電圧分の電圧を低スレッショルド論理回路３のＮチャネルＭＩＳトランジスタ３２のドレイン端に発生させる。これにより、インバータ回路のＮチャネルトランジスタはバックゲートバイアスを受け、Ｖｔ上昇を引き起こし、標準時よりサブスレッショルドリーク電流を低減することが可能となる。したがって、入力端子ＩＮに論理ロウレベルの信号が供給され、ＮチャネルＭＩＳトランジスタ３２がオフ時のみ、回路のリーク電流を低減することが可能となる。その為、Ｎチャネルランジスタが多いＣＭＩＳ回路に有効である。
【００４２】
また、アクティブモード時は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を電源電圧に持ち上げ、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のドレイン電圧を接地電位にする。これにより、通常のＶｔに低下するので高速な動作が可能となる。
【００４３】
図示の低消費電力回路では、中間電位生成時に常時貫通電流を流す回路を用いないので、スタンバイ時にリーク電流が少ない回路を構成することができる。
【００４４】
高速化のためにＭＩＳトランジスタのＶｔを低下させると、ドレイン−ソース間にサブスレッショルドリーク電流が流れ、消費電力が増大する。その為に、本実施の形態では、ソース電圧をバックゲート電圧より上昇させることで、内部回路のＶｔを上昇させ、ドレイン−ソース間のサブスレッショルドリーク電流を低減させている。よって、スタンバイモード時に回路のリーク電流を低減させることができる。
【００４５】
また、ソース電圧制御回路は一般に貫通電流を必要とするので消費電力が大きい。その為、本実施の形態では、このソース電圧生成にＭＩＳトランジスタのＶｔの特性を利用することで、消費電力を少なくすることが出来る。
【００４６】
図２を参照して、本発明の第２の実施の形態に係る低消費電力回路について説明する。本実施の形態に係る低消費電力回路は、図１の場合と同様に、被Ｖｔコントロール回路を低スレッショルド論理回路３のＣＭＩＳ標準インバータ回路としたものである。
【００４７】
図１に示したものとの相違点は、図示の低消費電力回路は、Ｐチャネルトランジスタ電圧バイアストランジスタ６とＰチャネルソース電圧制御回路７とを更に有し、さらに別の制御端子／ＳＴＢをも附加されていることである。したがって、ここでは、制御端子ＳＴＢを第１の制御端子と呼び、制御端子／ＳＴＢを第２の制御端子と呼ぶ。以下では、重複した記載を避けるために、図１のものと相違する点についてのみ説明する。
【００４８】
Ｐチャネルトランジスタソース電圧バイアストランジスタ６はＰチャネルＭＩＳトランジスタ６１から成る。ＰチャネルＭＩＳトランジスタ６１のバックゲートとソースとが接続され、ソースは電源端子ＶＤＤに接続されている。ＰチャネルＭＩＳトランジスタ６１のドレインは、低スレッショルド論理回路３のＰチャネルＭＩＳトランジスタ３１のドレインに接続されている。尚、低スレッショルド論理回路３のＰチャネルＭＩＳトランジスタ３１のバックゲートは電源端子ＶＤＤに接続されている。
【００４９】
ここで、低スレッショルド論理回路３内のＰチャネルＭＩＳトランジスタ３１のソースとＰチャネルトランジスタソース電圧バイアストランジスタ６のＰチャネルＭＩＳトランジスタ６１のドレインとの接続点を含む線は、可変最高電位線とも呼ばれる。
【００５０】
Ｐチャネルトランジスタソース電圧制御回路７は、ＰチャネルＭＩＳトランジスタ７１とＮチャネルＭＩＳトランジスタ７２とから構成されている。ＰチャネルＭＩＳトランジスタ７１のドレインはＰチャネルトランジスタソース電圧バイアストランジスタ６のＰチャネルＭＩＳトランジスタ６１のゲートに接続されている。ＰチャネルＭＩＳトランジスタ７１のバックゲートは電源端子ＶＤＤに接続されている。ＰチャネルＭＩＳトランジスタ７１のゲートは第２の制御端子／ＳＴＢに接続されている。ＰチャネルＭＩＳトランジスタ７１のソースは、低スレッショルド論理回路３のＰチャネルＭＩＳトランジスタ３１のソースとＰチャネルトランジスタソース電圧バイアストランジスタ６のＰチャネルＭＩＳトランジスタ６１のドレインとに接続されている。すなわち、ＰチャネルＭＩＳトランジスタ７１のソースは、可変最高電位線に接続されている。ＮチャネルＭＩＳトランジスタ７２のドレインはＰチャネルトランジスタソース電圧バイアストランジスタのＰチャネルＭＩＳトランジスタ６１のゲートに接続されている。ＮチャネルＭＩＳトランジスタ７２のバックゲートとソースとが接続され、ソースは接地端子ＧＮＤに接続されている。ＮチャネルＭＩＳトランジスタ７２のゲートは第２の制御端子／ＳＴＢに接続されている。
【００５１】
本実施の形態では、インバータを構成しているＮチャネルトランジスタを縦積み構成としている。そして、Ｎチャネルトランジスタソース電圧制御回路５は、下段のＮチャネルトランジスタソース電圧バイアストランジスタ４のゲート電圧を、同トランジスタ４のドレイン電圧または電源電圧に繋ぎ換えるコントロールを行う。
【００５２】
同様にして、インバータを構成しているＰチャネルトランジスタを縦積み構成としている。そして、Ｐチャネルトランジスタソース電圧制御回路７は、上段のＰチャネルトランジスタソース電圧バイアストランジスタ６のゲート電圧を、同トランジスタ６のドレイン電圧または接地電位に繋ぎ換えるコントロールを行う。
【００５３】
スタンバイモードのときには、第１の制御端子ＳＴＢに論理ハイレベルの信号が供給され、第２の制御端子／ＳＴＢに論理ロウレベルの信号が供給される。この場合、Ｎチャネルトランジスタソース電圧制御回路５のＰチャネルＭＩＳトランジスタ５１はオフ状態となり、ＮチャネルＭＩＳトランジスタ５２はオン状態となる。また、Ｐチャネルトランジスタソース電圧制御回路７のＮチャネルＭＩＳトランジスタ７２はオフ状態となり、ＰチャネルＭＩＳトランジスタ７２はオン状態となる。
【００５４】
一方、アクティブモードのときには、第１の制御端子ＳＴＢに論理ロウレベルの信号が供給され、第２の制御端子／ＳＴＢに論理ハイレベルの信号が供給される。この場合、Ｎチャネルトランジスタソース電圧制御回路５のＰチャネルＭＩＳトランジスタ５１はオン状態となり、ＮチャネルＭＩＳトランジスタ５２はオフ状態となる。また、Ｐチャネルトランジスタソース電圧制御回路７のＮチャネルＭＩＳトランジスタ７２はオン状態となり、ＰチャネルＭＩＳトランジスタ７２はオフ状態となる。
【００５５】
スタンバイモードにする場合は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を同ドレインに接続し、同電位にすることでＶｔ電圧分の電圧を、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のドレイン端に発生させる。と同時に、Ｐチャネルトランジスタソース電圧バイアストランジスタ６のゲート電位を同ドレインに接続し、同電位にすることでＶｔ電圧分の電圧を、Ｐチャネルトランジスタソース電圧バイアストランジスタ６のドレイン端に発生させる。これにより、インバータ回路のＮチャネルトランジスタ及び、Ｐチャネルトランジスタはバックゲートバイアスを受け、同時にＶｔ上昇を引き起こし、標準時よりサブスレッショルドリーク電流を低減することが可能となる。従って、入力端子に供給される信号が論理ロウレベルであるか、論理ハイレベルであるかに関わらず、回路リーク電流を低減することが可能となる。
【００５６】
また、アクティブモード時は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を電源電圧に持ち上げ、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のドレイン電圧を接地電位にする。これにより、通常のＶｔに低下するので高速な動作が可能となる。
【００５７】
本実施の形態でも、中間電位生成時に常時貫通電流を流す回路を用いないので、スタンバイ時にリーク電流が少ない回路を構成できる。
【００５８】
高速化のためにＭＩＳトランジスタのＶｔを低下させると、ドレイン−ソース間にサブスレッショルドリーク電流が流れ、消費電力が増大する。その為、本実施の形態では、ソース電圧をバックゲート電圧より上昇させることで、内部回路のＶｔを上昇させ、ドレイン−ソース間のサブスレッショルドリーク電流を低減させている。これによってスタンバイモード時の回路リーク電流を低減させることができる。
【００５９】
また、ソース電圧制御回路は一般に貫通電流を必要とするので消費電力が大きい。本実施の形態では、このソース電圧生成にＭＩＳトランジスタのＶｔを用いることで、消費電力を少なくすることが出来る。
【００６０】
図３を参照して、本発明の第３の実施の形態に係る低消費電力回路について説明する。本実施の形態に係る低消費電力回路は、被Ｖｔコントロール回路を低スレッショルド論理回路３の代りに低スレッショルドＳＲＡＭ（static random access memory）回路９とした点を除いて、図２に示したものと同様の構成を有する。以下では、重複した記載を避けるために、図２のものと相違する点についてのみ説明する。
【００６１】
低スレッショルドＳＲＡＭ回路９は、入力用ＮチャネルＭＩＳトランジスタ９１と、第１のＰチャネルＭＩＳトランジスタ９２と、第１のＮチャネルＭＩＳトランジスタ９３と、第２のＰチャネルＭＩＳトランジスタ９４と、第２のＮチャネルＭＩＳトランジスタ９５と、出力用ＮチャネルＭＩＳトランジスタ９６とから構成されている。
【００６２】
入力用ＮチャネルＭＩＳトランジスタ９１のドレインは入力端子ＩＮに接続され、ゲートは書込み制御端子ＷＲＩＴＥに接続され、バックゲートはＮチャネルトランジスタソース電圧制御回路５内のＮチャネルＭＩＳトランジスタ５２のバックゲートに接続されている。また、入力用ＮチャネルＭＩＳトランジスタ９１のソースは、第１のＰチャネルＭＩＳトランジスタ９２および第１のＮチャネルＭＩＳトランジスタ９３のゲートと、第２のＰチャネルＭＩＳトランジスタ９４および第２のＮチャネルＭＩＳトランジスタのドレインと、出力用ＮチャネルＭＩＳトランジスタ９６のソースとに接続されている。
【００６３】
第１のＰチャネルＭＩＳトランジスタ９２のソースは、第２のＰチャネルＭＩＳトランジスタ９４のソースと、Ｐチャネルトランジスタソース電圧バイアストランジスタ６のＰチャネルＭＩＳトランジスタ６１のドレインと、Ｐチャネルトランジスタソース電圧制御回路７のＰチャネルＭＩＳトランジスタのソースとに接続されている。第１のＰチャネルＭＩＳトランジスタ９２のバックゲートは電源端子ＶＤＤに接続されている。また、第１のＰチャネルＭＩＳトランジスタ９２のドレインは、第１のＮチャネルＭＩＳトランジスタ９３のドレインと、第２のＰチャネルＭＩＳトランジスタ９４および第２のＮチャネルＭＩＳトランジスタ９５のゲートに接続されている。
【００６４】
第１のＮチャネルＭＩＳトランジスタ９３のバックゲートは、接地端子ＧＮＤに接続され、ソースは第２のＮチャネルＭＩＳトランジスタ９５のソースと、Ｎチャネルソース電圧制御回路５内のＮチャネルＭＩＳトランジスタ５２のソースと、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のＮチャネルＭＩＳトランジスタ４１のドレインに接続されている。
【００６５】
第２のＰチャネルＭＩＳトランジスタ９４のバックゲートは電源端子ＶＤＤに接続され、第２のＮチャネルＭＩＳトランジスタ９５のバックゲートは接地端子ＧＮＤに接続されている。
【００６６】
出力用ＮチャネルＭＩＳトランジスタ９６のドレインは出力端子ＯＵＴに接続され、ゲートは読出し制御端子ＲＥＡＤに接続され、バックゲートは接地端子ＧＮＤに接続されている。
【００６７】
本実施の形態では、ＳＲＡＭ入出力のＮチャネルトランジスタ９１、９６を除くインバータを構成しているＮチャネルトランジスタ９３、９５のソース側を束ね縦積み構成としている。そして、Ｎチャネルトランジスタソース電圧制御回路５は、下段のＮチャネルトランジスタソース電圧バイアストランジスタ４のゲート電圧を、同トランジスタ４のドレイン電圧または電源電圧に繋ぎ換えるコントロールを行う。
【００６８】
同様にして、インバータを構成しているＰチャネルトランジスタ９２，９４のソース側を束ね縦積みとしている。そして、Ｐチャネルトランジスタソース電圧制御回路７は、上段のＰチャネルトランジスタソース電圧バイアストランジスタ６のゲート電圧を、同トランジスタ６のドレイン電圧または接地電圧に繋ぎ換えるコントロールを行う。
【００６９】
また、ＳＲＡＭ回路９のインバータ対は相互に入力と出力が繋ぎ合って、閉ループを形成することで状態保持機能を有している。
【００７０】
スタンバイモードにする場合は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を同ドレインに接続し、同電位にすることでＶｔ電圧分の電圧をドレイン端に発生させる。同時に、Ｐチャネルトランジスタソース電圧バイアストランジスタ６のゲート電位を同ドレインに接続し、同電位にすることでＶｔ電圧分の電圧をドレイン端に発生させる。
【００７１】
これにより、インバータ回路のＮチャネルトランジスタ９３，９５及び、Ｐチャネルトランジスタ９２，９４はバックゲートバイアスを受け、同時にＶｔ上昇を引き起こし、標準時よりサブスレッショルドリーク電流を低減することが可能となる。したがって、入力端子に論理ロウレベルの信号または論理ハイレベルの信号が供給され、また、メモリ内容に関わらず、回路のリーク電流を低減させることが可能となる。
【００７２】
この方法では、電源は供給され続けるので、ＳＲＡＭ回路９のメモリの内容が消去されるようなことは無い。
【００７３】
また、アクティブモード時は、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のゲート電位を電源電圧に持ち上げ、Ｎチャネルトランジスタソース電圧バイアストランジスタ４のドレイン電圧を接地電位にする。これにより、通常のＶｔに低下するので高速な動作が可能となる。
【００７４】
本実施の形態では、中間電位生成時に常時貫通電流を流す回路を用いないので、スタンバイ時にリーク電流が少ない回路を構成できる。
【００７５】
高速化のためにＭＩＳトランジスタＶｔを低下させると、ドレイン−ソース間にサブスレッショルドリーク電流が流れ、消費電力が増大する。その為、本実施の形態では、ソース電圧をバックゲート電圧より上昇させることで、内部回路のＶｔを上昇させ、ドレイン−ソース間のサブスレッショルドリーク電流を低減させる。よってスタンバイモード時の回路リーク電流は低減される。
【００７６】
また、ソース電圧制御回路は一般に貫通電流を必要とするので消費電力が大きい。本実施の形態では、このソース電圧生成にＭＩＳトランジスタのＶｔを用いることで、消費電力を少なくすることが出来る。
【００７７】
尚、本発明は、上述した実施の形態に限定されず、本発明の要旨を逸脱しない範囲内で種々の変更が可能なのはいうまでもない。たとえば、本発明による低消費電力回路は、アクティブ・スタンバイモードを持たない回路と持つ回路が、同一チップ上に形成されているものにも適用可能である。
【００７８】
【発明の効果】
以上説明したように、本発明では、スレッショルド電圧を高くするためにソース電圧を上昇する回路を、スタンバイモード時にＭＩＳトランジスタのゲートとドレインを接続されるＭＩＳトランジスタで作り、低消費電力回路をＣＭＩＳ回路のみで構成したので、レイアウト面積を大きくすることなく、スタンバイモード時の消費電力を少なくすることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による低消費電力回路の構成を示す回路図である。
【図２】本発明の第２の実施の形態による低消費電力回路の構成を示す回路図である。
【図３】本発明の第３の実施の形態による低消費電力回路の構成を示す回路図である。
【図４】スレッショルド電圧（Ｖｔ）をパラメタとしたとしたときのゲート電圧とドレイン電流の関係を示す特性図である。
【図５】従来の低消費電力回路の構成を示す回路図である。
【図６】特開２０００−１３２１５号公報（先行技術１）に開示されている低消費電力回路の構成を示す回路図である。
【符号の説明】
３ 低スレッショルド論理回路
３１ ＰチャネルＭＩＳトランジスタ
３２ ＮチャネルＭＩＳトランジスタ
４ Ｎチャネルトランジスタソース電圧バイアストランジスタ
４１ ＰチャネルＭＩＳトランジスタ
５ Ｎチャネルトランジスタソース電圧制御回路
５１ ＰチャネルＭＩＳトランジスタ
５２ ＮチャネルＭＩＳトランジスタ
６ Ｐチャネルトランジスタソース電圧バイアストランジスタ
６１ ＰチャネルＭＩＳトランジスタ
７ Ｐチャネルトランジスタソース電圧制御回路
７１ ＰチャネルＭＩＳトランジスタ
７２ ＮチャネルＭＩＳトランジスタ
９ 低スレッショルドＳＲＡＭ回路
９１ ＮチャネルＭＩＳトランジスタ
９２ ＰチャネルＭＩＳトランジスタ
９３ ＮチャネルＭＩＳトランジスタ
９４ ＰチャネルＭＩＳトランジスタ
９５ ＮチャネルＭＩＳトランジスタ
９６ ＮチャネルＭＩＳトランジスタ
Claims (7)
- 少なくとも互いにゲート同士とドレイン同士とが接続されたＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとから成るインバータを含む論理回路を有し、該論理回路をアクティブモードとスタンバイモードとで動作させることが可能なＣＭＩＳトランジスタ回路における、前記スタンバイモードにおいて、前記論理回路内トランジスタのスレッショルド電圧（Ｖｔ）をソース電圧制御によるバックゲートバイアス効果により高くすることで、サブスレッショルドリーク電流を低減する低消費電力回路であって、
前記スレッショルド電圧を高くするためにソース電圧を上昇する回路を、前記スタンバイモード時にＭＩＳトランジスタのゲートとドレインを接続されるＭＩＳトランジスタで作り、
前記低消費電力回路をＣＭＩＳ回路のみで構成し、
前記論理回路（３）内で最低電源に接続されるＮチャネルＭＩＳトランジスタ（３２）のソースは可変最低電位線に接続され、ゲートがドレイン又は最高電源に接続切り替え可能なソース電圧バイアストランジスタ（４）はＮチャネルＭＩＳトランジスタ（４１）で構成され、
前記アクティブモード時に前記ソース電圧バイアストランジスタのゲートを前記最高電源に接続し、前記スタンバイモード時に前記ソース電圧バイアストランジスタのゲートをそのドレインに接続するＮチャネルトランジスタソース電圧制御回路（５）を有する、ことを特徴とする低消費電力回路。 - 前記Ｎチャネルトランジスタソース電圧制御回路（５）は、
バックゲートとソースが接続され、かつ該ソースが前記最高電源に接続され、ゲートが制御端子（ＳＴＢ）に接続され、ドレインが前記ソース電圧バイアストランジスタのゲートに接続されたＰチャネルＭＩＳトランジスタ（５１）と、
ゲートが前記制御端子（ＳＴＢ）に接続され、ドレインが前記ソース電圧バイアストランジスタに接続され、ゲートが前記最低電源に接続され、ソースが前記可変最低電位線に接続されたＮチャネルＭＩＳトランジスタ（５２）と
から構成されること特徴とする請求項１に記載の低消費電力回路。 - 少なくとも互いにゲート同士とドレイン同士とが接続されたＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとから成るインバータを含む論理回路を有し、該論理回路をアクティブモードとスタンバイモードとで動作させることが可能なＣＭＩＳトランジスタ回路における、前記スタンバイモードにおいて、前記論理回路内トランジスタのスレッショルド電圧（Ｖｔ）をソース電圧制御によるバックゲートバイアス効果により高くすることで、サブスレッショルドリーク電流を低減する低消費電力回路であって、
前記スレッショルド電圧を高くするためにソース電圧を上昇する回路を、前記スタンバイモード時にＭＩＳトランジスタのゲートとドレインを接続されるＭＩＳトランジスタで作り、
前記低消費電力回路をＣＭＩＳ回路のみで構成し、
前記論理回路（３）内で最低電源に接続されるＮチャネルトランジスタ（３２）のソースは可変最低電位線に接続され、ゲートがドレイン又は最高電源に接続切り替え可能な第１のソース電圧バイアストランジスタ（４）はＮチャネルトランジスタ（４１）で構成され、
前記論理回路（３）内で最高電源に接続されるＰチャネルトランジスタ（３１）のソースは可変最高電位線に接続され、ゲートがドレイン又は最低電源に接続切り替え可能な第２のソース電圧バイアストランジスタ（６）はＰチャネルトランジスタ（６１）で構成され、
前記アクティブモード時に前記第１のソース電圧バイアストランジスタのゲートを前記最高電源に接続し、前記スタンバイモード時に前記第１のソース電圧バイアストランジスタのゲートをそのドレインに接続するＮチャネルトランジスタソース電圧制御回路（５）と、
前記アクティブモード時に前記第２のソース電圧バイアストランジスタのゲートを前記最低電源に接続し、前記スタンバイモード時に前記第２のソース電圧バイアストランジスタのゲートをそのドレインに接続するＰチャネルトランジスタソース電圧制御回路（７）と
を有する、ことを特徴とする低消費電力回路。 - 前記Ｎチャネルトランジスタソース電圧制御回路（５）は、
バックゲートとソースが接続され、かつ該ソースが前記最高電源に接続され、ゲートが第１の制御端子（ＳＴＢ）に接続され、ドレインが前記第１のソース電圧バイアストランジスタのゲートに接続されたＰチャネルＭＩＳトランジスタ（５１）と、
ゲートが前記第１の制御端子（ＳＴＢ）に接続され、ドレインが前記第１のソース電圧バイアストランジスタに接続され、ゲートが前記最低電源に接続され、ソースが前記可変最低電位線に接続されたＮチャネルＭＩＳトランジスタ（５２）とから構成され、
前記Ｐチャネルトランジスタソース電圧制御回路（７）は、
バックゲートとソースが接続され、かつ該ソースが前記最低電源に接続され、ゲートが第２の制御端子（／ＳＴＢ）に接続され、ドレインが前記第２のソース電圧バイアストランジスタのゲートに接続されたＮチャネルＭＩＳトランジスタ（７２）と、
ゲートが前記第２の制御端子（／ＳＴＢ）に接続され、ドレインが前記第２のソース電圧バイアストランジスタに接続され、ゲートが前記最高電源に接続され、ソースが前記可変最高電位線に接続されたＰチャネルＭＩＳトランジスタ（７１）とから構成されること特徴とする請求項３に記載の低消費電力回路。 - 前記論理回路がＣＭＩＳ標準インバータ回路から成る、請求項１に記載の低消費電力回路。
- 前記論理回路がＳＲＡＭ回路から成る、請求項１に記載の低消費電力回路。
- アクティブ・スタンバイモードを持たない回路と持つ回路が、同一チップ上に形成されていることを特徴とする、請求項１記載の低消費電力回路。
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