JP3071612B2 - Ｃｍｏｓ型半導体集積回路 - Google Patents
Ｃｍｏｓ型半導体集積回路Info
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- JP3071612B2 JP3071612B2 JP5196736A JP19673693A JP3071612B2 JP 3071612 B2 JP3071612 B2 JP 3071612B2 JP 5196736 A JP5196736 A JP 5196736A JP 19673693 A JP19673693 A JP 19673693A JP 3071612 B2 JP3071612 B2 JP 3071612B2
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Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ型半導体集積回
路に関し、特に低電源電圧下で動作させるのに適した、
高速で低消費電力のＣＭＯＳ型半導体集積回路に関す
る。
路に関し、特に低電源電圧下で動作させるのに適した、
高速で低消費電力のＣＭＯＳ型半導体集積回路に関す
る。
【０００２】
【従来の技術】一定の電源電圧のもとでＭＯＳトランジ
スタを微細化すると、内部の電界が強まることににより
ホットエレクトロンの発生が急増しトランジスタの特性
劣化が起こる。これを回避するために、微細化と同時に
電源電圧も低下させる方法が一般に採られるが、電源電
圧を低下させた場合、ＭＯＳトランジスタの閾値電圧も
同一の割合で低下させることが望ましい。ＭＯＳトラン
ジスタのスイッチング時間は、 （ＣL ×ＶDD）／｛β×（ＶDD−｜ＶT ｜）2 ｝ 〔ＶDD…電源電圧、ＣL …負荷容量、β…トランジスタ
の構造、寸法による定数、ＶT …閾値電圧〕に比例する
ことから、｜ＶT ｜が小さい方がスイッチング時間が短
くなり、特にＶDDを低下させるとこの効果が顕著に増大
するからである。しかしながら、閾値電圧を低下させる
と、半導体装置が待機モードにある時の消費電力が増大
してしまう。以下にこれについて述べる。
スタを微細化すると、内部の電界が強まることににより
ホットエレクトロンの発生が急増しトランジスタの特性
劣化が起こる。これを回避するために、微細化と同時に
電源電圧も低下させる方法が一般に採られるが、電源電
圧を低下させた場合、ＭＯＳトランジスタの閾値電圧も
同一の割合で低下させることが望ましい。ＭＯＳトラン
ジスタのスイッチング時間は、 （ＣL ×ＶDD）／｛β×（ＶDD−｜ＶT ｜）2 ｝ 〔ＶDD…電源電圧、ＣL …負荷容量、β…トランジスタ
の構造、寸法による定数、ＶT …閾値電圧〕に比例する
ことから、｜ＶT ｜が小さい方がスイッチング時間が短
くなり、特にＶDDを低下させるとこの効果が顕著に増大
するからである。しかしながら、閾値電圧を低下させる
と、半導体装置が待機モードにある時の消費電力が増大
してしまう。以下にこれについて述べる。
【０００３】図６（ａ）は、従来の半導体集積回路の構
成要素としてのＣＭＯＳインバータの回路図であり、こ
のインバータは、ソースが電源端子ＶDDに接続されゲー
トが入力端子Ｉに接続されドレインが出力端子Ｏに接続
さたｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳと
記す）ｐ４１と、ソースが接地端子ＶSSに接続されゲー
トが入力端子Ｉに接続されドレインが出力端子Ｏに接続
されたｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳ
と記す）ｎ４１から構成されている。
成要素としてのＣＭＯＳインバータの回路図であり、こ
のインバータは、ソースが電源端子ＶDDに接続されゲー
トが入力端子Ｉに接続されドレインが出力端子Ｏに接続
さたｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳと
記す）ｐ４１と、ソースが接地端子ＶSSに接続されゲー
トが入力端子Ｉに接続されドレインが出力端子Ｏに接続
されたｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳ
と記す）ｎ４１から構成されている。
【０００４】このＣＭＯＳインバータにおいては、入力
端子の信号がローレベル（接地端子ＶSSの電位）からハ
イレベル（電源端子ＶDDの電位）に変化する時は、ｐＭ
ＯＳｐ４１が非導通となり、ｎＭＯＳｎ４１が導通とな
って、負荷容量ＣL の電荷を放電し、出力端子の電位は
ハイレベルからローレベルとなる。入力端子の信号がハ
イレベルからローレベルに変化する時は、ｐＭＯＳｐ４
１が導通して負荷容量ＣL を充電し、ｎＭＯＳｎ４１が
非導通となるので、出力端子Ｏの電位はローレベルから
ハイレベルとなる。
端子の信号がローレベル（接地端子ＶSSの電位）からハ
イレベル（電源端子ＶDDの電位）に変化する時は、ｐＭ
ＯＳｐ４１が非導通となり、ｎＭＯＳｎ４１が導通とな
って、負荷容量ＣL の電荷を放電し、出力端子の電位は
ハイレベルからローレベルとなる。入力端子の信号がハ
イレベルからローレベルに変化する時は、ｐＭＯＳｐ４
１が導通して負荷容量ＣL を充電し、ｎＭＯＳｎ４１が
非導通となるので、出力端子Ｏの電位はローレベルから
ハイレベルとなる。
【０００５】ここで、出力端子Ｏがハイレベルからロー
レベルに変化する速度はｎＭＯＳｎ４１の閾値電圧が小
さいほど速く、また出力端子Ｏがローレベルからハイレ
ベルに変化する速度はｐＭＯＳｐ４１の閾値電圧の絶対
値が小さいほど速いことは前に述べた通りであるが、Ｍ
ＯＳトランジスタでは、閾値電圧より低い、例えば接地
レベル（ＶSS）のゲート電圧を印加した状態でもサブス
レッショルド電流が流れる。そして、図６（ｂ）に示さ
れるように、閾値電圧をＶ１からＶ２に低下させると、
非導通時のサブスレッショルド電流はＩ１からＩ２に増
大する。
レベルに変化する速度はｎＭＯＳｎ４１の閾値電圧が小
さいほど速く、また出力端子Ｏがローレベルからハイレ
ベルに変化する速度はｐＭＯＳｐ４１の閾値電圧の絶対
値が小さいほど速いことは前に述べた通りであるが、Ｍ
ＯＳトランジスタでは、閾値電圧より低い、例えば接地
レベル（ＶSS）のゲート電圧を印加した状態でもサブス
レッショルド電流が流れる。そして、図６（ｂ）に示さ
れるように、閾値電圧をＶ１からＶ２に低下させると、
非導通時のサブスレッショルド電流はＩ１からＩ２に増
大する。
【０００６】このサブスレッショルド電流は、閾値電圧
を８０〜９０ｍＶ低下させるごとに約１０倍増大するた
めに、装置を動作させていないモード（待機モード）に
おける消費電力は閾値電圧の低下に伴って急速に増大す
る。そのため、特に電池を電源とする装置では電池の寿
命が短くならないようにするために、ＣＭＯＳを構成す
るｐＭＯＳ、ｎＭＯＳの双方の閾値電圧を絶対値で０．
５ボルト程度より小さくすることができず、微細化に伴
う低電源電圧下での高速動作実現の障害になっていた。
を８０〜９０ｍＶ低下させるごとに約１０倍増大するた
めに、装置を動作させていないモード（待機モード）に
おける消費電力は閾値電圧の低下に伴って急速に増大す
る。そのため、特に電池を電源とする装置では電池の寿
命が短くならないようにするために、ＣＭＯＳを構成す
るｐＭＯＳ、ｎＭＯＳの双方の閾値電圧を絶対値で０．
５ボルト程度より小さくすることができず、微細化に伴
う低電源電圧下での高速動作実現の障害になっていた。
【０００７】図７（ａ）に、図６（ａ）の従来のＣＭＯ
Ｓ回路における上記欠点を改良した従来例を示す。この
回路では、閾値電圧が絶対値で小さいｐＭＯＳｐ５１と
ｎＭＯＳｎ５１で構成されたＣＭＯＳインバータと接地
端子ＶSSとの間に閾値電圧が大きいｎＭＯＳｎ５２が挿
入され、ｎＭＯＳｎ５２のゲートに動作モードでハイレ
ベル、待機モードでローレベルとなる制御信号ＳＢが供
給されている。ＳＢがハイレベル、即ち動作モードにお
いては、閾値電圧の大きいｎＭＯＳｎ５２は完全に導通
した状態にあり、ｎＭＯＳｎ５１のソースとｎＭＯＳｎ
５２のドレインの接続点の電位はほぼ接地電位にあるの
で、図７（ｂ）に示されるように、入力端子Ｉに加わる
信号がハイレベルからローレベルに変わると出力端子Ｏ
の電位はローレベルからハイレベルに変化し、入力端子
Ｉの信号がローレベルからハイレベルに変わると出力端
子はハイレベルからローレベルに変化する。そしてこの
回路では、ｐＭＯＳｐ５１およびｎＭＯＳｎ５１の閾値
電圧は絶対値で０．１〜０．２Ｖ程度と低いため、電源
端子ＶDDに与えられる電圧が１．５〜２Ｖの低電圧であ
っても高速に動作することができる。
Ｓ回路における上記欠点を改良した従来例を示す。この
回路では、閾値電圧が絶対値で小さいｐＭＯＳｐ５１と
ｎＭＯＳｎ５１で構成されたＣＭＯＳインバータと接地
端子ＶSSとの間に閾値電圧が大きいｎＭＯＳｎ５２が挿
入され、ｎＭＯＳｎ５２のゲートに動作モードでハイレ
ベル、待機モードでローレベルとなる制御信号ＳＢが供
給されている。ＳＢがハイレベル、即ち動作モードにお
いては、閾値電圧の大きいｎＭＯＳｎ５２は完全に導通
した状態にあり、ｎＭＯＳｎ５１のソースとｎＭＯＳｎ
５２のドレインの接続点の電位はほぼ接地電位にあるの
で、図７（ｂ）に示されるように、入力端子Ｉに加わる
信号がハイレベルからローレベルに変わると出力端子Ｏ
の電位はローレベルからハイレベルに変化し、入力端子
Ｉの信号がローレベルからハイレベルに変わると出力端
子はハイレベルからローレベルに変化する。そしてこの
回路では、ｐＭＯＳｐ５１およびｎＭＯＳｎ５１の閾値
電圧は絶対値で０．１〜０．２Ｖ程度と低いため、電源
端子ＶDDに与えられる電圧が１．５〜２Ｖの低電圧であ
っても高速に動作することができる。
【０００８】ＳＢがローレベル、すなわち待機モードに
なると、ｎＭＯＳｎ５２は非導通状態になるが、ｎＭＯ
Ｓｎ５２の閾値電圧は０．６Ｖ程度と高いので、ｎＭＯ
Ｓｎ５２を通してＶSSに流れる電流は僅かである。その
ため、待機モードにおける電力消費はほとんどなく、こ
の回路により図６（ａ）に示す従来のＣＭＯＳ回路の欠
点を改良することができる。
なると、ｎＭＯＳｎ５２は非導通状態になるが、ｎＭＯ
Ｓｎ５２の閾値電圧は０．６Ｖ程度と高いので、ｎＭＯ
Ｓｎ５２を通してＶSSに流れる電流は僅かである。その
ため、待機モードにおける電力消費はほとんどなく、こ
の回路により図６（ａ）に示す従来のＣＭＯＳ回路の欠
点を改良することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た図７（ａ）のＣＭＯＳ回路では、ｐＭＯＳｐ５１およ
びｎＭＯＳｎ５１の閾値電圧の絶対値がｎＭＯＳｎ５２
のそれより小さいので、ｐＭＯＳｐ５１のゲートにハイ
レベルが供給されている時に流れるサブスレッショルド
電流の値は、ＳＢがローレベルにある時にｎＭＯＳｎ５
２を通して流れるサブスレッショルド電流よりも数桁大
きい。したがって、ＳＢがローレベルとなり待機モード
に入ったとき、ｐＭＯＳｐ５１を通して出力端子Ｏに流
れ込む電流の方がｎＭＯＳｎ５２を通して流れ出す電流
より大きくなり、そのため、図７（ｂ）に示されるよう
に、出力端子Ｏの電位は徐々に上昇を始め、最終的には
完全に電源端子ＶDDの電位に等しいハイレベルとなって
しまう。この結果、待機モードにはいる前の出力状態が
維持されず、待機モードから再び動作モードに戻った時
に、元の出力状態を復帰させることが困難になるという
問題点があった。
た図７（ａ）のＣＭＯＳ回路では、ｐＭＯＳｐ５１およ
びｎＭＯＳｎ５１の閾値電圧の絶対値がｎＭＯＳｎ５２
のそれより小さいので、ｐＭＯＳｐ５１のゲートにハイ
レベルが供給されている時に流れるサブスレッショルド
電流の値は、ＳＢがローレベルにある時にｎＭＯＳｎ５
２を通して流れるサブスレッショルド電流よりも数桁大
きい。したがって、ＳＢがローレベルとなり待機モード
に入ったとき、ｐＭＯＳｐ５１を通して出力端子Ｏに流
れ込む電流の方がｎＭＯＳｎ５２を通して流れ出す電流
より大きくなり、そのため、図７（ｂ）に示されるよう
に、出力端子Ｏの電位は徐々に上昇を始め、最終的には
完全に電源端子ＶDDの電位に等しいハイレベルとなって
しまう。この結果、待機モードにはいる前の出力状態が
維持されず、待機モードから再び動作モードに戻った時
に、元の出力状態を復帰させることが困難になるという
問題点があった。
【００１０】したがって、この発明の目的とするところ
は、駆動電圧が低電圧化された際にも高速動作を維持し
うるようにするとともに、待機時における消費電力を低
レベルに抑えうるようにすることである。そして、この
ことにより、電池を電源とする応用装置において、動作
速度を犠牲にすることなく電池寿命の長期化を達成しよ
うとするものである。
は、駆動電圧が低電圧化された際にも高速動作を維持し
うるようにするとともに、待機時における消費電力を低
レベルに抑えうるようにすることである。そして、この
ことにより、電池を電源とする応用装置において、動作
速度を犠牲にすることなく電池寿命の長期化を達成しよ
うとするものである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、第１、第２の電源端子（ＶDD１、
ＶSS１）と、第１の動作モード時に活性となり、第２の
動作モード時にフローティング状態となる第３、第４の
電源端子（ＶDD２、ＶSS２）と、入力端子（Ｉ）と、出
力端子（Ｏ）と、第３、第４の電源端子間に設けられ、
入力端が前記入力端子に、出力端が前記出力端子に接続
されたＣＭＯＳ構成の論理回路からなる第１の部分回路
（ｐ１１、ｎ１１；ｐ２１、ｎ２１）と、第１、第２の
電源端子間に設けられた、出力端が前記出力端子に接続
され、第２の動作モード時に第２の動作モード開始直前
の第１の部分回路の出力状態を保持することのできるＣ
ＭＯＳ構成の論理回路からなる第２の部分回路（ｐ１
２、ｎ１２；ｐ２２、ｐ２３、ｎ２２、ｎ２３）と、を
備え、前記第１の部分回路を構成するＭＯＳトランジス
タの閾値電圧が、前記第２の部分回路を構成するＭＯＳ
トランジスタの閾値電圧より絶対値において小さいこと
を特徴とするＣＭＯＳ型半導体集積回路が提供される。
め、本発明によれば、第１、第２の電源端子（ＶDD１、
ＶSS１）と、第１の動作モード時に活性となり、第２の
動作モード時にフローティング状態となる第３、第４の
電源端子（ＶDD２、ＶSS２）と、入力端子（Ｉ）と、出
力端子（Ｏ）と、第３、第４の電源端子間に設けられ、
入力端が前記入力端子に、出力端が前記出力端子に接続
されたＣＭＯＳ構成の論理回路からなる第１の部分回路
（ｐ１１、ｎ１１；ｐ２１、ｎ２１）と、第１、第２の
電源端子間に設けられた、出力端が前記出力端子に接続
され、第２の動作モード時に第２の動作モード開始直前
の第１の部分回路の出力状態を保持することのできるＣ
ＭＯＳ構成の論理回路からなる第２の部分回路（ｐ１
２、ｎ１２；ｐ２２、ｐ２３、ｎ２２、ｎ２３）と、を
備え、前記第１の部分回路を構成するＭＯＳトランジス
タの閾値電圧が、前記第２の部分回路を構成するＭＯＳ
トランジスタの閾値電圧より絶対値において小さいこと
を特徴とするＣＭＯＳ型半導体集積回路が提供される。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）は、本発明の第１の実施例を示
す回路図、図１（ｂ）は、そのタイミングチャートであ
り、図２は、図１の回路を半導体基板上に集積回路とし
て実現した時の平面図である。図１（ａ）において、−
０．２Ｖ程度の閾値電圧のｐＭＯＳｐ１１と０．２Ｖ程
度の閾値電圧のｎＭＯＳｎ１１とは、互いのドレインが
接続されて出力端となり、また互いのゲートが接続され
て入力端となってＣＭＯＳ構成のインバータとして第１
の回路部分を構成し、第３電源端子ＶDD２と第４電源端
子ＶSS２との間に設けられ、その入力端は入力端子Ｉ
に、その出力端は出力端子Ｏに接続されている。
て説明する。図１（ａ）は、本発明の第１の実施例を示
す回路図、図１（ｂ）は、そのタイミングチャートであ
り、図２は、図１の回路を半導体基板上に集積回路とし
て実現した時の平面図である。図１（ａ）において、−
０．２Ｖ程度の閾値電圧のｐＭＯＳｐ１１と０．２Ｖ程
度の閾値電圧のｎＭＯＳｎ１１とは、互いのドレインが
接続されて出力端となり、また互いのゲートが接続され
て入力端となってＣＭＯＳ構成のインバータとして第１
の回路部分を構成し、第３電源端子ＶDD２と第４電源端
子ＶSS２との間に設けられ、その入力端は入力端子Ｉ
に、その出力端は出力端子Ｏに接続されている。
【００１３】同様に、−０．６Ｖ程度の閾値電圧のｐＭ
ＯＳｐ１２と、０．６Ｖ程度の閾値電圧のｎＭＯＳｎ１
２は互いのドレインが接続されて出力端となり、また互
いのゲートが接続されて入力端となってＣＭＯＳ構成の
インバータとして第２の部分回路を構成し、第１電源端
子ＶDD１と第２電源端子ＶSS１との間に設けられ、その
入力端は入力端子Ｉに、その出力端は出力端子Ｏに接続
されている。ここで、ｐＭＯＳｐ１１とｎＭＯＳｎ１１
は、ｐＭＯＳｐ１２、ｎＭＯＳｎ１２に対しより広いチ
ャネル幅を有しておりより大きな電流供給能力を持つよ
うに構成されている。ＶDD１とＶDD２の間には第１のス
イッチング素子ＳＷ１が、ＶSS１とＶSS２の間には第２
のスイッチング素子ＳＷ２がそれぞれ設けられ、いずれ
のスイッチング素子も動作モードでは導通し、待機モー
ドでは遮断される。
ＯＳｐ１２と、０．６Ｖ程度の閾値電圧のｎＭＯＳｎ１
２は互いのドレインが接続されて出力端となり、また互
いのゲートが接続されて入力端となってＣＭＯＳ構成の
インバータとして第２の部分回路を構成し、第１電源端
子ＶDD１と第２電源端子ＶSS１との間に設けられ、その
入力端は入力端子Ｉに、その出力端は出力端子Ｏに接続
されている。ここで、ｐＭＯＳｐ１１とｎＭＯＳｎ１１
は、ｐＭＯＳｐ１２、ｎＭＯＳｎ１２に対しより広いチ
ャネル幅を有しておりより大きな電流供給能力を持つよ
うに構成されている。ＶDD１とＶDD２の間には第１のス
イッチング素子ＳＷ１が、ＶSS１とＶSS２の間には第２
のスイッチング素子ＳＷ２がそれぞれ設けられ、いずれ
のスイッチング素子も動作モードでは導通し、待機モー
ドでは遮断される。
【００１４】次に、図１（ａ）に示すＣＭＯＳ回路の動
作について、図１（ｂ）のタイミングチャートを参照し
て説明する。動作モードにおいては、ＳＷ１、ＳＷ２は
共に導通しているのでＶDD１とＶDD２は、略同一電圧を
与え、またＶSS１とＶSS２も略同一の接地電位を与え
る。待機モードにおいては、ＳＷ１、ＳＷ２は共に遮断
されるので、ＶDD１、ＶSS１は動作モードにおける電位
と同一であるが、ＶDD２およびＶSS２は電源から切り離
されてフローティング状態となる。
作について、図１（ｂ）のタイミングチャートを参照し
て説明する。動作モードにおいては、ＳＷ１、ＳＷ２は
共に導通しているのでＶDD１とＶDD２は、略同一電圧を
与え、またＶSS１とＶSS２も略同一の接地電位を与え
る。待機モードにおいては、ＳＷ１、ＳＷ２は共に遮断
されるので、ＶDD１、ＶSS１は動作モードにおける電位
と同一であるが、ＶDD２およびＶSS２は電源から切り離
されてフローティング状態となる。
【００１５】スイッチング素子が導通している動作モー
ドにおいて、時刻ｔ１に、入力端子Ｉの信号がローレベ
ルからハイレベルに変化した場合、ｐＭＯＳｐ１１およ
びｐＭＯＳｐ１２が導通から非導通となり、ｎＭＯＳｎ
１１およびｎＭＯＳｎ１２が非導通から導通となるた
め、出力端子Ｏの電位はハイレベルからローレベルに低
下するが、この時出力端子Ｏからの放電の大部分は、図
１（ｂ）に示すように、閾値電圧が低いために先に導通
することができかつ電流を多く流すことができるｎＭＯ
Ｓｎ１１によって行われるので、スイッチング速度は十
分に速い。
ドにおいて、時刻ｔ１に、入力端子Ｉの信号がローレベ
ルからハイレベルに変化した場合、ｐＭＯＳｐ１１およ
びｐＭＯＳｐ１２が導通から非導通となり、ｎＭＯＳｎ
１１およびｎＭＯＳｎ１２が非導通から導通となるた
め、出力端子Ｏの電位はハイレベルからローレベルに低
下するが、この時出力端子Ｏからの放電の大部分は、図
１（ｂ）に示すように、閾値電圧が低いために先に導通
することができかつ電流を多く流すことができるｎＭＯ
Ｓｎ１１によって行われるので、スイッチング速度は十
分に速い。
【００１６】次に、この状態から時刻ｔ２において、ス
イッチング素子ＳＷ１、ＳＷ２が遮断され待機モードに
なると、ｐＭＯＳｐ１１とｎＭＯＳｎ１１は電源から切
り離されるのでこれらの閾値電圧が絶対値で低いにもか
かわらず電流は流れないが、ＶSS１にドレインが接続さ
れたｎＭＯＳｎ１２が導通状態を維持しているため、出
力端子Ｏは待機モードとなる前の電位であるローレベル
を維持する。また、この時ｐＭＯＳｐ１２は閾値電圧が
絶対値で大きいＭＯＳトランジスタであるため、サブス
レッショルド電流は小さく、したがって、待機モードに
おける電力消費は少ない。
イッチング素子ＳＷ１、ＳＷ２が遮断され待機モードに
なると、ｐＭＯＳｐ１１とｎＭＯＳｎ１１は電源から切
り離されるのでこれらの閾値電圧が絶対値で低いにもか
かわらず電流は流れないが、ＶSS１にドレインが接続さ
れたｎＭＯＳｎ１２が導通状態を維持しているため、出
力端子Ｏは待機モードとなる前の電位であるローレベル
を維持する。また、この時ｐＭＯＳｐ１２は閾値電圧が
絶対値で大きいＭＯＳトランジスタであるため、サブス
レッショルド電流は小さく、したがって、待機モードに
おける電力消費は少ない。
【００１７】次に、時刻ｔ３において再びＳＷ１および
ＳＷ２が導通して動作モードになると、ｐＭＯＳｐ１１
とｎＭＯＳｎ１１により構成されるインバータに電源電
圧が供給されるが、出力端子Ｏの電位は、ｐＭＯＳｐ１
２とｎＭＯＳｎ１２のインバータによって待機モード期
間も維持されていたため、ローレベルのまま変化しな
い。次に、動作モード中の時刻ｔ４において入力端子Ｉ
の信号がハイレベルからローレベルに変化すると、ｎＭ
ＯＳｎ１１およびｎＭＯＳｎ１２が導通から非導通にな
り、ｐＭＯＳｐ１１およびｐＭＯＳｐ１２が非導通から
導通になるため、出力端子Ｏの電位はローレベルからハ
イレベルに上昇するが、この時、出力端子Ｏへの充電の
大部分は、図１（ｂ）に示すように、閾値電圧の絶対値
が低く大電流を流すことができるｐＭＯＳｐ１１によっ
て行われるので、高速に動作することがきる。
ＳＷ２が導通して動作モードになると、ｐＭＯＳｐ１１
とｎＭＯＳｎ１１により構成されるインバータに電源電
圧が供給されるが、出力端子Ｏの電位は、ｐＭＯＳｐ１
２とｎＭＯＳｎ１２のインバータによって待機モード期
間も維持されていたため、ローレベルのまま変化しな
い。次に、動作モード中の時刻ｔ４において入力端子Ｉ
の信号がハイレベルからローレベルに変化すると、ｎＭ
ＯＳｎ１１およびｎＭＯＳｎ１２が導通から非導通にな
り、ｐＭＯＳｐ１１およびｐＭＯＳｐ１２が非導通から
導通になるため、出力端子Ｏの電位はローレベルからハ
イレベルに上昇するが、この時、出力端子Ｏへの充電の
大部分は、図１（ｂ）に示すように、閾値電圧の絶対値
が低く大電流を流すことができるｐＭＯＳｐ１１によっ
て行われるので、高速に動作することがきる。
【００１８】次に、時刻ｔ５において、スイッチング素
子ＳＷ１、ＳＷ２が遮断され、待機モードに移行する
と、ｐＭＯＳｐ１１とｎＭＯＳｎ１１から成るインバー
タには電源電圧が供給されなくなるので電流は流れず、
ｐＭＯＳｐ１２とｎＭＯＳｎ１２からなるインバータの
ｐＭＯＳｐ１２が導通状態を維持して出力端子の電位を
待機モード期間中維持する。この時、非導通のｎＭＯＳ
ｎ１２には閾値電圧が高いためわずかなサブスレッショ
ルド電流しか流れず、そのため、待機モード期間中の電
力消費は極めて低レベルである。
子ＳＷ１、ＳＷ２が遮断され、待機モードに移行する
と、ｐＭＯＳｐ１１とｎＭＯＳｎ１１から成るインバー
タには電源電圧が供給されなくなるので電流は流れず、
ｐＭＯＳｐ１２とｎＭＯＳｎ１２からなるインバータの
ｐＭＯＳｐ１２が導通状態を維持して出力端子の電位を
待機モード期間中維持する。この時、非導通のｎＭＯＳ
ｎ１２には閾値電圧が高いためわずかなサブスレッショ
ルド電流しか流れず、そのため、待機モード期間中の電
力消費は極めて低レベルである。
【００１９】次に、図２を参照して第１の実施例の集積
回路上での配置について説明する。同図に示されるよう
に、ｎウェル１の中にｐＭＯＳｐ１１およびｐＭＯＳｐ
１２が形成され、ｐ型の基板上にｎＭＯＳｎ１１および
ｎＭＯＳｎ１２が形成されている。ｐＭＯＳｐ１２とｎ
ＭＯＳｎ１２は、スイッチング動作に寄与する必要はな
く、ＭＯＳトランジスタとして安定動作するに必要な最
小寸法のトランジスタ幅で十分であるので、これらを付
加したことによる占有面積の増加は少ない。
回路上での配置について説明する。同図に示されるよう
に、ｎウェル１の中にｐＭＯＳｐ１１およびｐＭＯＳｐ
１２が形成され、ｐ型の基板上にｎＭＯＳｎ１１および
ｎＭＯＳｎ１２が形成されている。ｐＭＯＳｐ１２とｎ
ＭＯＳｎ１２は、スイッチング動作に寄与する必要はな
く、ＭＯＳトランジスタとして安定動作するに必要な最
小寸法のトランジスタ幅で十分であるので、これらを付
加したことによる占有面積の増加は少ない。
【００２０】図２において、２は、ｐＭＯＳｐ１１、ｐ
１２のソース・ドレイン領域を構成するｐ型拡散層、３
は、ｎＭＯＳｎ１１、ｎ１２のソース・ドレイン領域を
構成するｎ型拡散層、４は、各トランジスタのゲート電
極を構成するポリシリコン膜、５は、ｐ型拡散層２、ｎ
型拡散層３またはポリシリコン膜４とＡｌ配線６との間
のコンタクトを示す。
１２のソース・ドレイン領域を構成するｐ型拡散層、３
は、ｎＭＯＳｎ１１、ｎ１２のソース・ドレイン領域を
構成するｎ型拡散層、４は、各トランジスタのゲート電
極を構成するポリシリコン膜、５は、ｐ型拡散層２、ｎ
型拡散層３またはポリシリコン膜４とＡｌ配線６との間
のコンタクトを示す。
【００２１】なお、図１、図２に示す実施例は、インバ
ータに関するものであったが、これをインバータ回路以
外の回路に拡張することができる。例えば、第１の部分
回路であるｐＭＯＳｐ１１とｎＭＯＳｎ１１のインバー
タをＣＭＯＳ構成の２入力ＮＡＮＤ回路に置き換え、同
時に第２の部分回路であるｐＭＯＳｐ１２とｎＭＯＳｎ
１２のインバータをＣＭＯＳ構成の２入力ＮＡＮＤ回路
に置き換えることによって２入力ＮＡＮＤの論理機能を
もつ本発明による回路を実現できるように、種々の論理
機能を実現するように拡張することができる。
ータに関するものであったが、これをインバータ回路以
外の回路に拡張することができる。例えば、第１の部分
回路であるｐＭＯＳｐ１１とｎＭＯＳｎ１１のインバー
タをＣＭＯＳ構成の２入力ＮＡＮＤ回路に置き換え、同
時に第２の部分回路であるｐＭＯＳｐ１２とｎＭＯＳｎ
１２のインバータをＣＭＯＳ構成の２入力ＮＡＮＤ回路
に置き換えることによって２入力ＮＡＮＤの論理機能を
もつ本発明による回路を実現できるように、種々の論理
機能を実現するように拡張することができる。
【００２２】図３（ａ）は、本発明の第２の実施例を示
す回路図である。図３（ａ）に示すように、−０．２Ｖ
程度の閾値電圧のｐＭＯＳｐ２１と０．２Ｖ程度の閾値
電圧のｎＭＯＳｎ２１は互いのドレインが接続されて出
力端となり、また互いのゲートが接続されて入力端とな
ってＣＭＯＳ構成のインバータとして第１の部分回路を
構成し、第３電源端子ＶDD２と第４電源端子ＶSS２の間
に設けられ、その入力端は入力端子Ｉに、出力端は出力
端子Ｏに接続されている。
す回路図である。図３（ａ）に示すように、−０．２Ｖ
程度の閾値電圧のｐＭＯＳｐ２１と０．２Ｖ程度の閾値
電圧のｎＭＯＳｎ２１は互いのドレインが接続されて出
力端となり、また互いのゲートが接続されて入力端とな
ってＣＭＯＳ構成のインバータとして第１の部分回路を
構成し、第３電源端子ＶDD２と第４電源端子ＶSS２の間
に設けられ、その入力端は入力端子Ｉに、出力端は出力
端子Ｏに接続されている。
【００２３】また、−０．６Ｖ程度の閾値電圧のｐＭＯ
Ｓｐ２２と、閾値電圧０．６Ｖ程度のｎＭＯＳｎ２２は
互いのドレインが接続されて出力端となり、また互いの
ゲートが接続されて入力端となるＣＭＯＳ構成の第１の
インバータを形成し、同様に−０．６Ｖ程度の閾値電圧
のｐＭＯＳｐ２３と０．６Ｖ程度の閾値電圧のｎＭＯＳ
ｎ２３は互いのドレインが接続されて出力端となり、ま
た互いのゲートが接続されて入力端となるＣＭＯＳ構成
の第２のインバータを形成しており、そして、第１のイ
ンバータの出力端と第２のインバータの入力端が接続さ
れ、これら２つのインバータはいずれも第１電源端子Ｖ
DD１と第２電源端子ＶSS１との間に設けられて第２の部
分回路を構成している。そして第２の部分回路の入力端
でもある第１のインバータの入力端は出力端子Ｏに接続
され、第２の部分回路の出力端でもある第２のインバー
タの出力端も同様に出力端子Ｏに接続されている。本実
施例においても、第１の部分回路を構成するｐＭＯＳｐ
２１とｎＭＯＳｎ２１は、第２の部分回路を構成するｐ
ＭＯＳｐ２２、ｐ２３、ｎＭＯＳｎ２２、ｎ２３よりゲ
ート幅が広く形成され、より大きな電流供給能力をもつ
ように構成されている。
Ｓｐ２２と、閾値電圧０．６Ｖ程度のｎＭＯＳｎ２２は
互いのドレインが接続されて出力端となり、また互いの
ゲートが接続されて入力端となるＣＭＯＳ構成の第１の
インバータを形成し、同様に−０．６Ｖ程度の閾値電圧
のｐＭＯＳｐ２３と０．６Ｖ程度の閾値電圧のｎＭＯＳ
ｎ２３は互いのドレインが接続されて出力端となり、ま
た互いのゲートが接続されて入力端となるＣＭＯＳ構成
の第２のインバータを形成しており、そして、第１のイ
ンバータの出力端と第２のインバータの入力端が接続さ
れ、これら２つのインバータはいずれも第１電源端子Ｖ
DD１と第２電源端子ＶSS１との間に設けられて第２の部
分回路を構成している。そして第２の部分回路の入力端
でもある第１のインバータの入力端は出力端子Ｏに接続
され、第２の部分回路の出力端でもある第２のインバー
タの出力端も同様に出力端子Ｏに接続されている。本実
施例においても、第１の部分回路を構成するｐＭＯＳｐ
２１とｎＭＯＳｎ２１は、第２の部分回路を構成するｐ
ＭＯＳｐ２２、ｐ２３、ｎＭＯＳｎ２２、ｎ２３よりゲ
ート幅が広く形成され、より大きな電流供給能力をもつ
ように構成されている。
【００２４】次に、図３（ａ）に示すＣＭＯＳの回路の
動作について、図３（ｂ）のタイミングチャートを参照
して説明する。動作モードにおいては、ＳＷ１およびＳ
Ｗ２は導通しているので、図１（ａ）の場合と同様に、
ＶDD１とＶDD２とは略同一電圧を与え、またＶSS１とＶ
SS２も略同一の接地電位を与える。
動作について、図３（ｂ）のタイミングチャートを参照
して説明する。動作モードにおいては、ＳＷ１およびＳ
Ｗ２は導通しているので、図１（ａ）の場合と同様に、
ＶDD１とＶDD２とは略同一電圧を与え、またＶSS１とＶ
SS２も略同一の接地電位を与える。
【００２５】動作モードの時刻ｔ１において、入力端子
Ｉの電位がローレベルからハイレベルに変化すると、ｐ
ＭＯＳｐ２１が導通から非導通となり、ｎＭＯＳｎ２１
が非導通から導通になるため、出力端子Ｏの電位はハイ
レベルからローレベルに変化する。この時、ｎＭＯＳｎ
２１は閾値電圧が低く、電流供給能力の大きいＭＯＳト
ランジスタであるために、スイッチングは高速に行われ
る。出力端子Ｏの変化を受けて、ｐＭＯＳｐ２２が導通
となり、ｎＭＯＳｎ２２が非導通となるので、第２の部
分回路内の第１のインバータの出力端Ａの電位はハイレ
ベルへと上昇し、ｐＭＯＳｐ２３を非導通にし、ｎＭＯ
Ｓｎ２３を導通にして動作を完了するが、出力端子Ｏの
電位はすでにローレベルに定まっているので変化しな
い。このように絶対値で高い閾値電圧をもつｐＭＯＳｐ
２２、ｎＭＯＳｎ２２、ｐＭＯＳｐ２３およびｎＭＯＳ
ｎ２３は、入力端子Ｉから出力端子Ｏまでの信号のスイ
ッチング速度に関与しないため、駆動能力の小さいＭＯ
Ｓトランジスタを用いることができる。
Ｉの電位がローレベルからハイレベルに変化すると、ｐ
ＭＯＳｐ２１が導通から非導通となり、ｎＭＯＳｎ２１
が非導通から導通になるため、出力端子Ｏの電位はハイ
レベルからローレベルに変化する。この時、ｎＭＯＳｎ
２１は閾値電圧が低く、電流供給能力の大きいＭＯＳト
ランジスタであるために、スイッチングは高速に行われ
る。出力端子Ｏの変化を受けて、ｐＭＯＳｐ２２が導通
となり、ｎＭＯＳｎ２２が非導通となるので、第２の部
分回路内の第１のインバータの出力端Ａの電位はハイレ
ベルへと上昇し、ｐＭＯＳｐ２３を非導通にし、ｎＭＯ
Ｓｎ２３を導通にして動作を完了するが、出力端子Ｏの
電位はすでにローレベルに定まっているので変化しな
い。このように絶対値で高い閾値電圧をもつｐＭＯＳｐ
２２、ｎＭＯＳｎ２２、ｐＭＯＳｐ２３およびｎＭＯＳ
ｎ２３は、入力端子Ｉから出力端子Ｏまでの信号のスイ
ッチング速度に関与しないため、駆動能力の小さいＭＯ
Ｓトランジスタを用いることができる。
【００２６】次に、時刻ｔ２においてＳＷ１およびＳＷ
２が遮断となり、待機モードになると、ｐＭＯＳｐ２１
とｎＭＯＳｎ２１は電源から切り離されるのでこれらの
閾値電圧が絶対値で低いにもかかわらず電流は流れな
い。このとき、第１のインバータではｐＭＯＳｐ２２が
導通状態で、第２のインバータではｎＭＯＳｎ２３が導
通状態であり、待機モードにはいる直前の状態を維持し
ているため、Ａ点はハイレベル、出力端子Ｏはローレベ
ルを維持し続ける。また、この時非導通状態にあるｎＭ
ＯＳｎ２２とｐＭＯＳｐ２３はいずれも閾値電圧が絶対
値で高いためにサブスレッショルド電流が小さく、した
がって待機モードにおける電力消費は極めて少ない。
２が遮断となり、待機モードになると、ｐＭＯＳｐ２１
とｎＭＯＳｎ２１は電源から切り離されるのでこれらの
閾値電圧が絶対値で低いにもかかわらず電流は流れな
い。このとき、第１のインバータではｐＭＯＳｐ２２が
導通状態で、第２のインバータではｎＭＯＳｎ２３が導
通状態であり、待機モードにはいる直前の状態を維持し
ているため、Ａ点はハイレベル、出力端子Ｏはローレベ
ルを維持し続ける。また、この時非導通状態にあるｎＭ
ＯＳｎ２２とｐＭＯＳｐ２３はいずれも閾値電圧が絶対
値で高いためにサブスレッショルド電流が小さく、した
がって待機モードにおける電力消費は極めて少ない。
【００２７】次に、時刻ｔ３においてＳＷ１およびＳＷ
２が再び導通して動作モードに戻ると、ｐＭＯＳｐ２１
とｎＭＯＳｎ２１で構成される第１の部分回路のインバ
ータに電源電圧が供給されるが、出力端子Ｏの電位は前
述したようにｐＭＯＳｐ２２、ｎＭＯＳｎ２２、ｐＭＯ
Ｓｐ２３、ｎＭＯＳｎ２３で構成された第２の部分回路
で待機モード期間もローレベルに維持されているため変
化しない。
２が再び導通して動作モードに戻ると、ｐＭＯＳｐ２１
とｎＭＯＳｎ２１で構成される第１の部分回路のインバ
ータに電源電圧が供給されるが、出力端子Ｏの電位は前
述したようにｐＭＯＳｐ２２、ｎＭＯＳｎ２２、ｐＭＯ
Ｓｐ２３、ｎＭＯＳｎ２３で構成された第２の部分回路
で待機モード期間もローレベルに維持されているため変
化しない。
【００２８】次に、動作モード中のｔ４において、入力
端子Ｉの信号がハイレベルからローレベルに変化する
と、ｎＭＯＳｎ２１が導通から非導通となり、ｐＭＯＳ
ｐ２１が非導通から導通となるため、出力端子Ｏの電位
はローレベルからハイレベルに上昇するが、この時にも
ｐＭＯＳｐ２１は閾値電圧が絶対値で低く、電流駆動能
力の大きいＭＯＳトランジスタであるために、スイッチ
ングは高速に行われる。出力端子の変化を受けてｎＭＯ
Ｓｎ２２が導通となり、点Ａはローレベルへと低下して
ｐＭＯＳｐ２３を導通させて動作を完了する。
端子Ｉの信号がハイレベルからローレベルに変化する
と、ｎＭＯＳｎ２１が導通から非導通となり、ｐＭＯＳ
ｐ２１が非導通から導通となるため、出力端子Ｏの電位
はローレベルからハイレベルに上昇するが、この時にも
ｐＭＯＳｐ２１は閾値電圧が絶対値で低く、電流駆動能
力の大きいＭＯＳトランジスタであるために、スイッチ
ングは高速に行われる。出力端子の変化を受けてｎＭＯ
Ｓｎ２２が導通となり、点Ａはローレベルへと低下して
ｐＭＯＳｐ２３を導通させて動作を完了する。
【００２９】次に、ＳＷ１およびＳＷ２が再び遮断され
待機モードになると、第１の部分回路を構成するｐＭＯ
Ｓｐ２１とｎＭＯＳｎ２１は電源から切り離され、第２
の部分回路ではｎＭＯＳｎ２２とｐＭＯＳｐ２３が導通
状態を維持して待機モード期間中の出力端子をハイレベ
ルに維持する。この場合にも非導通状態のｐＭＯＳｐ２
２とｎＭＯＳｎ２３はいずれも閾値電圧が絶対値で高い
ＭＯＳトランジスタであるので、サブスレッショルド電
流が小さく、待機モードにおける電力消費は僅かであ
る。
待機モードになると、第１の部分回路を構成するｐＭＯ
Ｓｐ２１とｎＭＯＳｎ２１は電源から切り離され、第２
の部分回路ではｎＭＯＳｎ２２とｐＭＯＳｐ２３が導通
状態を維持して待機モード期間中の出力端子をハイレベ
ルに維持する。この場合にも非導通状態のｐＭＯＳｐ２
２とｎＭＯＳｎ２３はいずれも閾値電圧が絶対値で高い
ＭＯＳトランジスタであるので、サブスレッショルド電
流が小さく、待機モードにおける電力消費は僅かであ
る。
【００３０】図４は、図３に示すＣＭＯＳ回路を集積回
路化した半導体装置の平面図であって、同図に示すよう
に、ｎウェル１の中にｐＭＯＳｐ２１、ｐＭＯＳｐ２
２、ｐＭＯＳｐ２３が形成され、ｐ型の基板上にｎＭＯ
Ｓｎ２１、ｎＭＯＳｎ２２、ｎＭＯＳｎ２３が形成され
ている。前述したように、ｐＭＯＳｐ２２、ｎＭＯＳｎ
２２、ｐＭＯＳｐ２３、ｎＭＯＳｎ２３はスイッチング
動作には寄与していないので、ＭＯＳトランジスタとし
て安定動作するに必要な最小寸法のトランジスタ幅とす
ることが望ましい。図４において、図２に示す第１の実
施例の部分と対応する部分には同一の参照番号が付され
ているので重複する説明は省略する。
路化した半導体装置の平面図であって、同図に示すよう
に、ｎウェル１の中にｐＭＯＳｐ２１、ｐＭＯＳｐ２
２、ｐＭＯＳｐ２３が形成され、ｐ型の基板上にｎＭＯ
Ｓｎ２１、ｎＭＯＳｎ２２、ｎＭＯＳｎ２３が形成され
ている。前述したように、ｐＭＯＳｐ２２、ｎＭＯＳｎ
２２、ｐＭＯＳｐ２３、ｎＭＯＳｎ２３はスイッチング
動作には寄与していないので、ＭＯＳトランジスタとし
て安定動作するに必要な最小寸法のトランジスタ幅とす
ることが望ましい。図４において、図２に示す第１の実
施例の部分と対応する部分には同一の参照番号が付され
ているので重複する説明は省略する。
【００３１】図３、図４に示した実施例は、機能、消費
電力、動作速度において図１、図２に示した第１の実施
例のものと同等であるが、図３、図４に示す第２の実施
例では、第２の部分回路が論理機能にかかわらず２個の
ＣＭＯＳインバータで済むので、第１の部分回路の論理
機能がより複雑でＣＭＯＳで構成するとより多くのＭＯ
Ｓトランジスタを必要とする場合には、第２の部分回路
のトランジスタ数が少なくて済むという利点がある。例
えば、５入力ＮＡＮＤ回路を実現する場合、図１、図２
の実施例では第１の部分回路に１０個と第２の部分回路
で１０個の計２０個のＭＯＳトランジスタを要するが、
図３、図４の実施例では第１の部分回路に１０個と第２
の部分回路に４個の計１４個のＭＯＳトランジスタで実
現できるため、集積化した時の占有面積の増加を少量に
留めることができる。
電力、動作速度において図１、図２に示した第１の実施
例のものと同等であるが、図３、図４に示す第２の実施
例では、第２の部分回路が論理機能にかかわらず２個の
ＣＭＯＳインバータで済むので、第１の部分回路の論理
機能がより複雑でＣＭＯＳで構成するとより多くのＭＯ
Ｓトランジスタを必要とする場合には、第２の部分回路
のトランジスタ数が少なくて済むという利点がある。例
えば、５入力ＮＡＮＤ回路を実現する場合、図１、図２
の実施例では第１の部分回路に１０個と第２の部分回路
で１０個の計２０個のＭＯＳトランジスタを要するが、
図３、図４の実施例では第１の部分回路に１０個と第２
の部分回路に４個の計１４個のＭＯＳトランジスタで実
現できるため、集積化した時の占有面積の増加を少量に
留めることができる。
【００３２】図５（ａ）、（ｂ）は、本願発明の実施例
における電源端子とスイッチング素子の具体的構成を示
す回路図である。図５（ａ）は、本発明における第１の
スイッチング素子および第２のスイッチング素子を絶対
値で０．６Ｖ程度の閾値電圧をもつＭＯＳトランジスタ
で構成した例を示す。図５（ａ）において、低電圧ＣＭ
ＯＳ回路部３１は、図１（ａ）あるいは図３（ａ）にお
けるＭＯＳトランジスタで構成された部分であって、第
１の部分回路と第２の部分回路の両方を含んでいる。第
１のスイッチング素子、即ち図１（ａ）あるいは図３
（ａ）におけるＳＷ１に相当する絶対値で高閾値電圧の
ｐＭＯＳ３２は、第１電源端子ＶDD１にソースが接続さ
れ、第３電源端子ＶDD２にドレインが接続され、ゲート
には動作モードでローレベル、待機モードでハイレベル
となる信号ＳＴが加えられ、第２のスイッチング素子、
即ち図１（ａ）あるいは図３（ａ）におけるＳＷ２に相
当する高閾値電圧のｎＭＯＳ３３は、第２電源端子ＶSS
１にソースが接続され、第４電源端子ＶSS２にドレイン
が接続され、ゲートには動作モードでハイレベルで待機
モードでローレベルとなる信号ＳＢが加えられている。
における電源端子とスイッチング素子の具体的構成を示
す回路図である。図５（ａ）は、本発明における第１の
スイッチング素子および第２のスイッチング素子を絶対
値で０．６Ｖ程度の閾値電圧をもつＭＯＳトランジスタ
で構成した例を示す。図５（ａ）において、低電圧ＣＭ
ＯＳ回路部３１は、図１（ａ）あるいは図３（ａ）にお
けるＭＯＳトランジスタで構成された部分であって、第
１の部分回路と第２の部分回路の両方を含んでいる。第
１のスイッチング素子、即ち図１（ａ）あるいは図３
（ａ）におけるＳＷ１に相当する絶対値で高閾値電圧の
ｐＭＯＳ３２は、第１電源端子ＶDD１にソースが接続さ
れ、第３電源端子ＶDD２にドレインが接続され、ゲート
には動作モードでローレベル、待機モードでハイレベル
となる信号ＳＴが加えられ、第２のスイッチング素子、
即ち図１（ａ）あるいは図３（ａ）におけるＳＷ２に相
当する高閾値電圧のｎＭＯＳ３３は、第２電源端子ＶSS
１にソースが接続され、第４電源端子ＶSS２にドレイン
が接続され、ゲートには動作モードでハイレベルで待機
モードでローレベルとなる信号ＳＢが加えられている。
【００３３】動作モードにおいては、ＳＴがローレベル
でｐＭＯＳ３２が導通状態となるため、端子ＶDD２にも
端子ＶDD１の電圧と略同一の電圧を供給することがで
き、またＳＢがハイレベルでｎＭＯＳ３３が導通状態と
なるため、端子ＶSS２にも端子ＶSS１の接地電位と略同
一の電位を供給することができる。待機モードにおいて
は、ＳＴがハイレベルでｐＭＯＳ３２が非導通状態とな
るため、端子ＶDD２を端子ＶDD１から切り離すことがで
き、このときｐＭＯＳ３２の閾値電圧が高いのでサブス
レッショルド電流はほとんど流れない。またＳＢがロー
レベルでｎＭＯＳ３３が非導通状態となるため、端子Ｖ
SS２を端子ＶSS１から切り離すことができ、そしてこの
ときｎＭＯＳ３３の閾値電圧が高いのでサブスレッショ
ルド電流はほとんど流れない。
でｐＭＯＳ３２が導通状態となるため、端子ＶDD２にも
端子ＶDD１の電圧と略同一の電圧を供給することがで
き、またＳＢがハイレベルでｎＭＯＳ３３が導通状態と
なるため、端子ＶSS２にも端子ＶSS１の接地電位と略同
一の電位を供給することができる。待機モードにおいて
は、ＳＴがハイレベルでｐＭＯＳ３２が非導通状態とな
るため、端子ＶDD２を端子ＶDD１から切り離すことがで
き、このときｐＭＯＳ３２の閾値電圧が高いのでサブス
レッショルド電流はほとんど流れない。またＳＢがロー
レベルでｎＭＯＳ３３が非導通状態となるため、端子Ｖ
SS２を端子ＶSS１から切り離すことができ、そしてこの
ときｎＭＯＳ３３の閾値電圧が高いのでサブスレッショ
ルド電流はほとんど流れない。
【００３４】図５（ｂ）は、図５（ａ）におけるｐＭＯ
Ｓ３２をｐｎｐバイポーラトランジスタ３４に、ｎＭＯ
Ｓ３３をｎｐｎバイポーラトランジスタ３５に置き換え
たものであり、ｐｎｐバイポーラトランジスタ３４のエ
ミッタは端子ＶDD１に、コレクタが端子ＶDD２に接続さ
れ、ベースに信号ＳＴが供給されており、ｎｐｎバイポ
ーラトランジスタ３５のエミッタは端子ＶSS１に、コレ
クタが端子ＶSS２に接続され、ベースに信号ＳＢが供給
されていて、図５（ａ）の場合と同様の動作を行い、同
等の効果をもつ。
Ｓ３２をｐｎｐバイポーラトランジスタ３４に、ｎＭＯ
Ｓ３３をｎｐｎバイポーラトランジスタ３５に置き換え
たものであり、ｐｎｐバイポーラトランジスタ３４のエ
ミッタは端子ＶDD１に、コレクタが端子ＶDD２に接続さ
れ、ベースに信号ＳＴが供給されており、ｎｐｎバイポ
ーラトランジスタ３５のエミッタは端子ＶSS１に、コレ
クタが端子ＶSS２に接続され、ベースに信号ＳＢが供給
されていて、図５（ａ）の場合と同様の動作を行い、同
等の効果をもつ。
【００３５】なお、図１（ａ）、図３（ａ）の実施例に
おいて、第１の部分回路のＭＯＳトランジスタの閾値電
圧は、ｎＭＯＳが０．１〜０．４Ｖ、ｐＭＯＳが−０．
１〜−０．４Ｖ程度が望ましく、絶対値における下限は
エンハンスメント型を維持するための値から定まり、上
限は第２の部分回路を構成するＭＯＳトランジスタより
絶対値で低いことから決定される。同様に第２の部分回
路のＭＯＳトランジスタの閾値電圧は、ｎＭＯＳが０．
５〜１．０Ｖ、ｐＭＯＳが−０．５〜−１．０Ｖが望ま
しく、絶対値における下限は電池での電流供給を考慮し
たサブスレッショルド電流の許容上限で定まり、上限は
１．５〜２Ｖ程度の低電圧動作を考慮して決定される。
おいて、第１の部分回路のＭＯＳトランジスタの閾値電
圧は、ｎＭＯＳが０．１〜０．４Ｖ、ｐＭＯＳが−０．
１〜−０．４Ｖ程度が望ましく、絶対値における下限は
エンハンスメント型を維持するための値から定まり、上
限は第２の部分回路を構成するＭＯＳトランジスタより
絶対値で低いことから決定される。同様に第２の部分回
路のＭＯＳトランジスタの閾値電圧は、ｎＭＯＳが０．
５〜１．０Ｖ、ｐＭＯＳが−０．５〜−１．０Ｖが望ま
しく、絶対値における下限は電池での電流供給を考慮し
たサブスレッショルド電流の許容上限で定まり、上限は
１．５〜２Ｖ程度の低電圧動作を考慮して決定される。
【００３６】
【発明の効果】以上に説明したように、本発明は、閾値
電圧の低いＭＯＳトランジスタからなる第１の部分回路
と閾値電圧の高いＭＯＳトランジスタからなる第２の部
分回路を設けて、動作モードでは前者により高速のスイ
ッチング動作を行わせ、待機モードでは後者のみで出力
レベルを維持するように前者を電源から切り離すように
したものであるので、本発明によれば、低い電源電圧の
もとでも高速に動作させることができるとともに待機モ
ードにおける消費電力を極めて低レベルに抑えることが
できる。したがって、本発明によれば、電池を電源とし
た機器において動作速度を低下させることなく電池の長
寿命化を達成することができる。
電圧の低いＭＯＳトランジスタからなる第１の部分回路
と閾値電圧の高いＭＯＳトランジスタからなる第２の部
分回路を設けて、動作モードでは前者により高速のスイ
ッチング動作を行わせ、待機モードでは後者のみで出力
レベルを維持するように前者を電源から切り離すように
したものであるので、本発明によれば、低い電源電圧の
もとでも高速に動作させることができるとともに待機モ
ードにおける消費電力を極めて低レベルに抑えることが
できる。したがって、本発明によれば、電池を電源とし
た機器において動作速度を低下させることなく電池の長
寿命化を達成することができる。
【図１】 本発明の第１の実施例の回路図とそのタイミ
ングチャート。
ングチャート。
【図２】 本発明の第１の実施例の集積回路上での配置
を示す平面図。
を示す平面図。
【図３】 本発明の第２の実施例の回路図とそのタイミ
ングチャート。
ングチャート。
【図４】 本発明の第２の実施例の集積回路上での配置
を示す平面図。
を示す平面図。
【図５】 本発明の実施例におけるスイッチング素子の
具体例を示す回路図。
具体例を示す回路図。
【図６】 第１の従来例の回路図とその特性曲線図。
【図７】 第２の従来例の回路図とそのタイミングチャ
ート。
ート。
ｐ１１、ｐ２１、ｐ４１、ｐ５１ 低閾値電圧のｐチャ
ネルＭＯＳトランジスタ ｐ１２、ｐ２２、ｐ２３、３２ 高閾値電圧のｐチャネ
ルＭＯＳトランジスタ ｎ１１、ｎ２１、ｎ４１、ｎ５１ 低閾値電圧のｎチャ
ネルＭＯＳトランジスタ ｎ１２、ｎ２２、ｎ２３、ｎ５２、３３ 高閾値電圧の
ｎチャネルＭＯＳトランジスタ １ ｎウェル ２ ｐ型拡散層 ３ ｎ型拡散層 ４ ポリシリコン膜 ５ コンタクト ６ Ａｌ配線
ネルＭＯＳトランジスタ ｐ１２、ｐ２２、ｐ２３、３２ 高閾値電圧のｐチャネ
ルＭＯＳトランジスタ ｎ１１、ｎ２１、ｎ４１、ｎ５１ 低閾値電圧のｎチャ
ネルＭＯＳトランジスタ ｎ１２、ｎ２２、ｎ２３、ｎ５２、３３ 高閾値電圧の
ｎチャネルＭＯＳトランジスタ １ ｎウェル ２ ｐ型拡散層 ３ ｎ型拡散層 ４ ポリシリコン膜 ５ コンタクト ６ Ａｌ配線
Claims (3)
- 【請求項１】第１及び第２の電源端子と、 スイッチ手
段と、前記スイッチ手段を介して前記第１及び第２の電
源端子に各々接続された第３及び第４の電源端子と、入
力端子と、出力端子と、前記第３と第４の電源端子間に
設けられ、入力端が前記入力端子に、出力端が前記出力
端子に接続された第１の部分回路と、前記第１と第２の
電源端子間に設けられ、前記入力端子若しくは前記第１
の部分回路の出力端にその入力端が接続された第２の部
分回路と、前記第１の部分回路を構成するＭＯＳトラン
ジスタの閾値電圧は前記第２の部分回路を構成するＭＯ
Ｓトランジスタの閾値電圧より絶対値において小さく、
前記スイッチ手段は、動作モードでは導通状態となり、
待機モードでは遮断状態となることを特徴とするＣＭＯ
Ｓ型半導体集積回路。 - 【請求項２】前記第１の部分回路と、前記入力端子がそ
の入力端に接続された前記第２の部分回路とは同一の論
理機能を有することを特徴とする請求項１記載のＣＭＯ
Ｓ型半導体集積回路。 - 【請求項３】前記第１の部分回路の出力端がその入力端
に接続された前記第２の部分回路は、インバータを縦列
接続したラッチ回路であることを特徴とする請求項１記
載のＣＭＯＳ型半導体集積回路。
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|---|---|---|---|
| JP5196736A JP3071612B2 (ja) | 1993-07-15 | 1993-07-15 | Ｃｍｏｓ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5196736A JP3071612B2 (ja) | 1993-07-15 | 1993-07-15 | Ｃｍｏｓ型半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0738417A JPH0738417A (ja) | 1995-02-07 |
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ID=16362748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5196736A Expired - Fee Related JP3071612B2 (ja) | 1993-07-15 | 1993-07-15 | Ｃｍｏｓ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3589805B2 (ja) * | 1996-08-30 | 2004-11-17 | 沖電気工業株式会社 | 低消費電力型の半導体装置 |
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| JP3831270B2 (ja) | 2002-01-31 | 2006-10-11 | 株式会社ルネサステクノロジ | 論理回路及び半導体集積回路 |
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-
1993
- 1993-07-15 JP JP5196736A patent/JP3071612B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102364407A (zh) * | 2011-09-20 | 2012-02-29 | 苏州磐启微电子有限公司 | 一种新型低压差线性稳压器 |
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|---|---|
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