JP2003157688A - 電圧トランスレータ - Google Patents
電圧トランスレータInfo
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Abstract
(57)【要約】
【課題】 電圧トランスレータにおいて、選択したワー
ド線にのみ、正電圧だけでなくアース電位以下の電圧を
供給する。 【解決手段】 電圧トランスレータは、正電圧源（Ｖ
Ｘ）とワード線（ＷＬ）とに接続されたＰＭＯＳ型トラ
ンジスタ（Ｐ１）と、アース電位以下の電圧源（ＶＸＧ
ＮＤ）とワード線（ＷＬ）とに接続されたＮＭＯＳ型ト
ランジスタ（Ｎ１）を出力段とし、正電圧源（ＶＸ）に
接続された帰還機能を有するＰＭＯＳ型トランジスタ
（Ｐ２）とアース電位以下の電圧源（ＶＸＧＮＤ）に接
続された帰還機能を有するＮＭＯＳ型トランジスタ（Ｎ
２）を有する。
ド線にのみ、正電圧だけでなくアース電位以下の電圧を
供給する。 【解決手段】 電圧トランスレータは、正電圧源（Ｖ
Ｘ）とワード線（ＷＬ）とに接続されたＰＭＯＳ型トラ
ンジスタ（Ｐ１）と、アース電位以下の電圧源（ＶＸＧ
ＮＤ）とワード線（ＷＬ）とに接続されたＮＭＯＳ型ト
ランジスタ（Ｎ１）を出力段とし、正電圧源（ＶＸ）に
接続された帰還機能を有するＰＭＯＳ型トランジスタ
（Ｐ２）とアース電位以下の電圧源（ＶＸＧＮＤ）に接
続された帰還機能を有するＮＭＯＳ型トランジスタ（Ｎ
２）を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に用いる電圧トランスレータに関し、より詳細には、フ
ラッシュＥＥＰＲＯＭのワードライン駆動用の電圧トラ
ンスレータに関する。
に用いる電圧トランスレータに関し、より詳細には、フ
ラッシュＥＥＰＲＯＭのワードライン駆動用の電圧トラ
ンスレータに関する。
【０００２】
【従来の技術】半導体集積回路では、内部で複数の電圧
が使用される場合がある。特にフラッシュＥＥＰＲＯＭ
は、通常の論理制御電圧Ｖｄｄ及びアース電位以外に、
メモリ動作の各種モードによって、異なる電圧が必要と
なる。典型的には、ワード線に印加される電圧は、読み
出し動作では約５Ｖであり、書き込み動作では約１２Ｖ
であり、消去動作では約−９Ｖである。尚、これらは、
絶対的な値ではなく半導体製造プロセスの発展により変
化するであろう値である。
が使用される場合がある。特にフラッシュＥＥＰＲＯＭ
は、通常の論理制御電圧Ｖｄｄ及びアース電位以外に、
メモリ動作の各種モードによって、異なる電圧が必要と
なる。典型的には、ワード線に印加される電圧は、読み
出し動作では約５Ｖであり、書き込み動作では約１２Ｖ
であり、消去動作では約−９Ｖである。尚、これらは、
絶対的な値ではなく半導体製造プロセスの発展により変
化するであろう値である。
【０００３】ワード線に論理制御電圧Ｖｄｄ及びアース
電位以外の電圧を供給する機能を有する回路は、電圧ト
ランスレータと呼ばれている。特開平１０−１４９６９
３号公報に開示された回路は、その一例である。図４
に、上述の公報記載の電圧トランスレータの回路の概略
を示す。この電圧トランスレータ４００は、ワード線Ｗ
Ｌを、一方において、第１のＰ−ＭＯＳ型スイッチトラ
ンジスタＰ１を介して約５．５Ｖの動作電圧源ＶＸに接
続し、他方においては、第１のＮ−ＭＯＳ型スイッチト
ランジスタＮ１を介してアース電位である電圧源ＶＸＧ
ＮＤに接続した構成をとっている。
電位以外の電圧を供給する機能を有する回路は、電圧ト
ランスレータと呼ばれている。特開平１０−１４９６９
３号公報に開示された回路は、その一例である。図４
に、上述の公報記載の電圧トランスレータの回路の概略
を示す。この電圧トランスレータ４００は、ワード線Ｗ
Ｌを、一方において、第１のＰ−ＭＯＳ型スイッチトラ
ンジスタＰ１を介して約５．５Ｖの動作電圧源ＶＸに接
続し、他方においては、第１のＮ−ＭＯＳ型スイッチト
ランジスタＮ１を介してアース電位である電圧源ＶＸＧ
ＮＤに接続した構成をとっている。
【０００４】更に、この電圧トランスレータ４００は、
ワード線ＷＬの電圧レベルによって直接的に駆動される
状態にされた第２のＰ−ＭＯＳ型帰還トランジスタＰ２
と、ワード線ＷＬの電圧レベルによって直接的に駆動さ
れる状態にされた第２のＮ−ＭＯＳ型帰還トランジスタ
Ｎ２−ｒを含んでいる。またＮＯＲ１で模式的に示され
たデコーダからの信号を反転出力するインバータＩＮＶ
１−ｒを含み、インバータＩＮＶ１−ｒの出力は、第１
のＮ−ＭＯＳ型スイッチトランジスタＮ１の制御電極に
接続されている。この構成において、上述の公報には、
第２のＮ−ＭＯＳ型帰還トランジスタＮ２−ｒのオン・
オフを利用して、ワード線の５．５Ｖの動作電位ＶＸと
０Ｖのアース電位との切り換えを高速にしていると記載
されている。
ワード線ＷＬの電圧レベルによって直接的に駆動される
状態にされた第２のＰ−ＭＯＳ型帰還トランジスタＰ２
と、ワード線ＷＬの電圧レベルによって直接的に駆動さ
れる状態にされた第２のＮ−ＭＯＳ型帰還トランジスタ
Ｎ２−ｒを含んでいる。またＮＯＲ１で模式的に示され
たデコーダからの信号を反転出力するインバータＩＮＶ
１−ｒを含み、インバータＩＮＶ１−ｒの出力は、第１
のＮ−ＭＯＳ型スイッチトランジスタＮ１の制御電極に
接続されている。この構成において、上述の公報には、
第２のＮ−ＭＯＳ型帰還トランジスタＮ２−ｒのオン・
オフを利用して、ワード線の５．５Ｖの動作電位ＶＸと
０Ｖのアース電位との切り換えを高速にしていると記載
されている。
【０００５】
【発明が解決しようとする課題】しかしながら、フラッ
シュＥＥＰＲＯＭの動作電圧は、各動作モードによっ
て、５．５Ｖと０Ｖ以外の値をとりうる。図４に示され
た電圧トランスレータ４００では、電圧源ＶＸＧＮＤに
接続された多数の電圧トランスレータのワード線（図示
せず）から１本のワード線を選択して読み出し動作、及
び書き込み動作を行うことは可能である。
シュＥＥＰＲＯＭの動作電圧は、各動作モードによっ
て、５．５Ｖと０Ｖ以外の値をとりうる。図４に示され
た電圧トランスレータ４００では、電圧源ＶＸＧＮＤに
接続された多数の電圧トランスレータのワード線（図示
せず）から１本のワード線を選択して読み出し動作、及
び書き込み動作を行うことは可能である。
【０００６】しかしながら、１本のワード線を選択して
消去動作を行うことはできない。なぜならば、電圧源Ｖ
ＸＧＮＤに−９Ｖの電圧が印加された場合、第１のＮ−
ＭＯＳ型スイッチトランジスタは、制御電極が０Ｖ
（「Ｌ」レベル）であっても、第一主電極と制御電極間
には、第１のＮ−ＭＯＳ型スイッチトランジスタの閾値
電圧以上の電圧が印加されるのでオン状態となる。その
結果電圧源ＶＸＧＮＤに接続された全てのワード線の電
圧は、−９Ｖとなる。よって、電圧トランスレータ４０
０は、一括消去型のフラッシュＥＥＰＲＯＭにしか適用
できない。
消去動作を行うことはできない。なぜならば、電圧源Ｖ
ＸＧＮＤに−９Ｖの電圧が印加された場合、第１のＮ−
ＭＯＳ型スイッチトランジスタは、制御電極が０Ｖ
（「Ｌ」レベル）であっても、第一主電極と制御電極間
には、第１のＮ−ＭＯＳ型スイッチトランジスタの閾値
電圧以上の電圧が印加されるのでオン状態となる。その
結果電圧源ＶＸＧＮＤに接続された全てのワード線の電
圧は、−９Ｖとなる。よって、電圧トランスレータ４０
０は、一括消去型のフラッシュＥＥＰＲＯＭにしか適用
できない。
【０００７】また、ワード線の電位が−９Ｖの状態で、
デコーダＮＯＲ１の入力ＩＮ１及びＩＮ２に共に「Ｌ」
レベルの入力をした場合、接続点６、即ち第１のＰＭＯ
Ｓ型スイッチトランジスタの制御電位は、０Ｖとなり、
当該トランジスタが導通したオン状態となる。
デコーダＮＯＲ１の入力ＩＮ１及びＩＮ２に共に「Ｌ」
レベルの入力をした場合、接続点６、即ち第１のＰＭＯ
Ｓ型スイッチトランジスタの制御電位は、０Ｖとなり、
当該トランジスタが導通したオン状態となる。
【０００８】即ち、第１のＰＭＯＳ型スイッチトランジ
スタＰ１と第１のＮ−ＭＯＳ型スイッチトランジスタＮ
１は、共にオン状態となり、電圧源ＶＸから電圧源ＶＸ
ＧＮＤに貫通電流が流れ続ける。
スタＰ１と第１のＮ−ＭＯＳ型スイッチトランジスタＮ
１は、共にオン状態となり、電圧源ＶＸから電圧源ＶＸ
ＧＮＤに貫通電流が流れ続ける。
【０００９】よって、選択されたワード線にのみアース
電位以下の電圧を供給可能な電圧トランスレータが望ま
れていた。
電位以下の電圧を供給可能な電圧トランスレータが望ま
れていた。
【００１０】
【課題を解決するための手段】このために、この発明の
電圧トランスレータは、第一動作電圧源及び第二動作電
圧源に接続されている。デコーダの出力信号に応じてワ
ード線に正の第一動作電圧を第一動作電圧源から供給
し、アース電位以下の第二動作電圧を第二動作電圧源か
ら供給する電圧トランスレータであって、下記の特徴を
有している。すなわちこの発明の電圧トランスレータ
は、第１及び第２のＮＭＯＳ型トランジスタと第１及び
第２のＰＭＯＳ型トランジスタとを具えている。
電圧トランスレータは、第一動作電圧源及び第二動作電
圧源に接続されている。デコーダの出力信号に応じてワ
ード線に正の第一動作電圧を第一動作電圧源から供給
し、アース電位以下の第二動作電圧を第二動作電圧源か
ら供給する電圧トランスレータであって、下記の特徴を
有している。すなわちこの発明の電圧トランスレータ
は、第１及び第２のＮＭＯＳ型トランジスタと第１及び
第２のＰＭＯＳ型トランジスタとを具えている。
【００１１】第１のＰＭＯＳ型トランジスタ（Ｐ１）
は、第一主電極が第一動作電圧源に接続され、及び第二
主電極がワード線に接続されている。
は、第一主電極が第一動作電圧源に接続され、及び第二
主電極がワード線に接続されている。
【００１２】第１のＮＭＯＳ型トランジスタ（Ｎ１）
は、第一主電極が第二動作電圧源に接続され、及び第二
主電極がワード線に接続されている。
は、第一主電極が第二動作電圧源に接続され、及び第二
主電極がワード線に接続されている。
【００１３】第２のＰＭＯＳ型トランジスタ（Ｐ２）
は、第一主電極が第一動作電圧源に接続され、第二主電
極が第１のＰＭＯＳ型トランジスタ（Ｐ１）の制御電極
に接続され、及び制御電極がワード線に接続されてい
る。
は、第一主電極が第一動作電圧源に接続され、第二主電
極が第１のＰＭＯＳ型トランジスタ（Ｐ１）の制御電極
に接続され、及び制御電極がワード線に接続されてい
る。
【００１４】第２のＮＭＯＳ型トランジスタ（Ｎ２）
は、第一主電極が第二動作電圧源に接続され、第二主電
極が第１のＮＭＯＳ型トランジスタ（Ｎ１）の制御電極
に接続され、及び制御電極がワード線に接続されてい
る。
は、第一主電極が第二動作電圧源に接続され、第二主電
極が第１のＮＭＯＳ型トランジスタ（Ｎ１）の制御電極
に接続され、及び制御電極がワード線に接続されてい
る。
【００１５】尚、第２のＰＭＯＳ型トランジスタ（Ｐ
２）は、電圧トランスレータにおいて帰還トランジスタ
（フィードバック・トランジスタ）として機能し、第１
のＰＭＯＳ型トランジスタＰ１を制御する。また第２の
ＮＭＯＳ型トランジスタ（Ｎ２）も、電圧トランスレー
タにおいて帰還トランジスタとして機能し、第１のＮＭ
ＯＳ型トランジスタＮ２を制御する。
２）は、電圧トランスレータにおいて帰還トランジスタ
（フィードバック・トランジスタ）として機能し、第１
のＰＭＯＳ型トランジスタＰ１を制御する。また第２の
ＮＭＯＳ型トランジスタ（Ｎ２）も、電圧トランスレー
タにおいて帰還トランジスタとして機能し、第１のＮＭ
ＯＳ型トランジスタＮ２を制御する。
【００１６】このような構成によれば、デコーダの出力
信号に応じて、選択されたワード線に正の第一動作電圧
を供給することができることに加えてアース電位以下の
第二動作電圧を供給することができる。
信号に応じて、選択されたワード線に正の第一動作電圧
を供給することができることに加えてアース電位以下の
第二動作電圧を供給することができる。
【００１７】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態について説明する。なお、図中、各構成成分
の配置関係は、この発明が理解できる程度に概略的に示
してあるにすぎず、また、以下に説明する数値的条件は
単なる例示にすぎない。
実施の形態について説明する。なお、図中、各構成成分
の配置関係は、この発明が理解できる程度に概略的に示
してあるにすぎず、また、以下に説明する数値的条件は
単なる例示にすぎない。
【００１８】また、各図において、同一構成要素には同
一番号および同一記号を付してある。
一番号および同一記号を付してある。
【００１９】尚、各実施の形態においてはＭＯＳ型トラ
ンジスタの第一主電極をソース電極、第二主電極をドレ
イン電極、及び制御電極をゲート電極と称して説明す
る。
ンジスタの第一主電極をソース電極、第二主電極をドレ
イン電極、及び制御電極をゲート電極と称して説明す
る。
【００２０】また、論理制御電圧Ｖｄｄは、３．３Ｖで
あり、第一動作電圧ＶＸは、論理制御電圧Ｖｄｄ〜１２
Ｖの間の電圧であり、及び第二動作電圧ＶＸＧＮＤは、
−９Ｖ〜０Ｖの間の電圧（アース電位すなわち０Ｖを含
む。）である。
あり、第一動作電圧ＶＸは、論理制御電圧Ｖｄｄ〜１２
Ｖの間の電圧であり、及び第二動作電圧ＶＸＧＮＤは、
−９Ｖ〜０Ｖの間の電圧（アース電位すなわち０Ｖを含
む。）である。
【００２１】［第１の実施の形態］
（構成）図１は、この発明の第１の実施の形態の電圧ト
ランスレータの好適な構成例を示す回路図である。電圧
トランスレータ１００は、第一動作電圧源ＶＸと第二動
作電圧源ＶＸＧＮＤに接続されており、いずれかの電圧
をワード線ＷＬに供給する。
ランスレータの好適な構成例を示す回路図である。電圧
トランスレータ１００は、第一動作電圧源ＶＸと第二動
作電圧源ＶＸＧＮＤに接続されており、いずれかの電圧
をワード線ＷＬに供給する。
【００２２】第１のＰＭＯＳ型トランジスタ（以下、第
１Ｐ型トランジスタと称する。）Ｐ１は、ソース電極が
第一動作電圧源ＶＸに接続され、ドレイン電極がワード
線ＷＬに接続されている。
１Ｐ型トランジスタと称する。）Ｐ１は、ソース電極が
第一動作電圧源ＶＸに接続され、ドレイン電極がワード
線ＷＬに接続されている。
【００２３】第１のＮＭＯＳ型トランジスタ（以下、第
１Ｎ型トランジスタと称する。）Ｎ１は、ソース電極が
第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極が
ワード線ＷＬに接続されている。
１Ｎ型トランジスタと称する。）Ｎ１は、ソース電極が
第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極が
ワード線ＷＬに接続されている。
【００２４】第２のＰＭＯＳ型トランジスタ（以下、第
２Ｐ型トランジスタと称する。）Ｐ２は、ソ−ス電極が
第一動作電圧源ＶＸに接続され、ドレイン電極が第１Ｐ
型トランジスタＰ１のゲート電極に接続され、かつゲー
ト電極がワード線ＷＬに接続されている。
２Ｐ型トランジスタと称する。）Ｐ２は、ソ−ス電極が
第一動作電圧源ＶＸに接続され、ドレイン電極が第１Ｐ
型トランジスタＰ１のゲート電極に接続され、かつゲー
ト電極がワード線ＷＬに接続されている。
【００２５】第２のＮＭＯＳ型トランジスタ（以下、第
２Ｎ型トランジスタと称する。）Ｎ２は、ソース電極が
第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極が
第１Ｎ型トランジスタＮ１のゲート電極に接続され、ゲ
ート電極がワード線ＷＬに接続されている。
２Ｎ型トランジスタと称する。）Ｎ２は、ソース電極が
第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極が
第１Ｎ型トランジスタＮ１のゲート電極に接続され、ゲ
ート電極がワード線ＷＬに接続されている。
【００２６】更に、第３のＮＭＯＳ型トランジスタ（以
下、第３Ｎ型トランジスタと称する。）Ｎ３は、ソース
電極が接地され（すなわちＧＮＤに接続され）、ドレイ
ン電極が第１Ｐ型トランジスタＰ１のゲート電極と第２
Ｐ型トランジスタのドレイン電極とに接続され（接続点
１６参照）、ゲート電極がデコーダＮＯＲ１の出力端子
に接続されている（接続点１０参照）。
下、第３Ｎ型トランジスタと称する。）Ｎ３は、ソース
電極が接地され（すなわちＧＮＤに接続され）、ドレイ
ン電極が第１Ｐ型トランジスタＰ１のゲート電極と第２
Ｐ型トランジスタのドレイン電極とに接続され（接続点
１６参照）、ゲート電極がデコーダＮＯＲ１の出力端子
に接続されている（接続点１０参照）。
【００２７】更に、第３のＰＭＯＳ型トランジスタ（以
下、第３Ｐ型トランジスタと称する。）Ｐ３は、ソース
電極が論理制御電圧源Ｖｄｄに接続され、ドレイン電極
が第１Ｎ型トランジスタＮ１のゲート電極と第２Ｎ型ト
ランジスタＮ２のドレイン電極に接続され（接続点１４
参照）、ゲート電極がデコーダＮＯＲ１の出力端子に接
続されている（接続点１０参照）。
下、第３Ｐ型トランジスタと称する。）Ｐ３は、ソース
電極が論理制御電圧源Ｖｄｄに接続され、ドレイン電極
が第１Ｎ型トランジスタＮ１のゲート電極と第２Ｎ型ト
ランジスタＮ２のドレイン電極に接続され（接続点１４
参照）、ゲート電極がデコーダＮＯＲ１の出力端子に接
続されている（接続点１０参照）。
【００２８】（動作）上述したように、この実施の形態
の電圧トランスレータ１００によれば、ワード線ＷＬに
は、第一動作電圧ＶＸまたは第二動作電圧ＶＸＧＮＤの
いずれかの電圧が供給される。
の電圧トランスレータ１００によれば、ワード線ＷＬに
は、第一動作電圧ＶＸまたは第二動作電圧ＶＸＧＮＤの
いずれかの電圧が供給される。
【００２９】（１−１：第一動作電圧ＶＸへの遷移動
作）初期状態でワード線ＷＬの電圧は、アース電位であ
るとする。遷移動作を開始するためにデコーダＮＯＲ１
の入力ＩＮ１、ＩＮ２の両方に「Ｌ」レベルを入力す
る。すると、接続点１０は、「Ｈ」レベルとなる。この
「Ｈ」レベルにより第３Ｐ型トランジスタＰ３は、この
トランジスタが非導通であるオフ状態になり、第３Ｎ型
トランジスタＮ３は、オン状態となる。
作）初期状態でワード線ＷＬの電圧は、アース電位であ
るとする。遷移動作を開始するためにデコーダＮＯＲ１
の入力ＩＮ１、ＩＮ２の両方に「Ｌ」レベルを入力す
る。すると、接続点１０は、「Ｈ」レベルとなる。この
「Ｈ」レベルにより第３Ｐ型トランジスタＰ３は、この
トランジスタが非導通であるオフ状態になり、第３Ｎ型
トランジスタＮ３は、オン状態となる。
【００３０】第３Ｎ型トランジスタＮ３がオン状態とな
ることによって、接続点１６は、アース電位に引き下げ
られる。その結果、第１Ｐ型トランジスタＰ１は、オン
状態になり、ワード線ＷＬの電圧は上昇してゆく。
ることによって、接続点１６は、アース電位に引き下げ
られる。その結果、第１Ｐ型トランジスタＰ１は、オン
状態になり、ワード線ＷＬの電圧は上昇してゆく。
【００３１】一方、第３Ｐ型トランジスタＰ３は、オフ
状態である。ワード線ＷＬの電圧上昇により第２Ｎ型ト
ランジスタＮ２は、オン状態になり、その結果、接続点
１４は、電圧が降下して第１ＮトランジスタＮ１は、オ
フ状態になる。また、ワード線ＷＬの電圧が上昇する過
程で第２Ｐ型トランジスタは、オフ状態となる。
状態である。ワード線ＷＬの電圧上昇により第２Ｎ型ト
ランジスタＮ２は、オン状態になり、その結果、接続点
１４は、電圧が降下して第１ＮトランジスタＮ１は、オ
フ状態になる。また、ワード線ＷＬの電圧が上昇する過
程で第２Ｐ型トランジスタは、オフ状態となる。
【００３２】これらの経過後にワード線ＷＬは、第一動
作電圧ＶＸとなる。尚、第一動作電圧ＶＸは、論理制御
電圧Ｖｄｄから１２Ｖの間で可変であり、遷移動作の開
始時に電圧値をＶｄｄ電位とし、及び遷移動作終了時に
１２Ｖとすることができる。
作電圧ＶＸとなる。尚、第一動作電圧ＶＸは、論理制御
電圧Ｖｄｄから１２Ｖの間で可変であり、遷移動作の開
始時に電圧値をＶｄｄ電位とし、及び遷移動作終了時に
１２Ｖとすることができる。
【００３３】尚、この状態では、第１Ｎ型、第２Ｐ型、
第３Ｐ型の各トランジスタは、オフ状態にあり、第１Ｐ
型、第２Ｎ型、第３Ｎ型の各トランジスタは、オン状態
にある。
第３Ｐ型の各トランジスタは、オフ状態にあり、第１Ｐ
型、第２Ｎ型、第３Ｎ型の各トランジスタは、オン状態
にある。
【００３４】従って第一動作電圧源ＶＸと第二動作電圧
源ＶＸＧＮＤ間の貫通電流、第一動作電圧源ＶＸと接地
ＧＮＤ間の貫通電流、及び論理制御電圧源Ｖｄｄと第二
動作電圧源ＶＸＧＮＤ間の貫通電流は存在しない。
源ＶＸＧＮＤ間の貫通電流、第一動作電圧源ＶＸと接地
ＧＮＤ間の貫通電流、及び論理制御電圧源Ｖｄｄと第二
動作電圧源ＶＸＧＮＤ間の貫通電流は存在しない。
【００３５】（１−２：第二動作電圧ＶＸＧＮＤへの遷
移動作）初期状態でワード線ＷＬの電圧は、アース電位
であるとする。遷移動作を開始するためデコーダＮＯＲ
１の入力ＩＮ１、ＩＮ２のいずれか一方または両方に
「Ｈ」レベルを入力する。すると、接続点１０は、
「Ｌ」レベルとなる。この「Ｌ」レベルにより、第３Ｐ
型トランジスタＰ３は、オン状態になり、第３Ｎ型トラ
ンジスタＮ３は、オフ状態となる。
移動作）初期状態でワード線ＷＬの電圧は、アース電位
であるとする。遷移動作を開始するためデコーダＮＯＲ
１の入力ＩＮ１、ＩＮ２のいずれか一方または両方に
「Ｈ」レベルを入力する。すると、接続点１０は、
「Ｌ」レベルとなる。この「Ｌ」レベルにより、第３Ｐ
型トランジスタＰ３は、オン状態になり、第３Ｎ型トラ
ンジスタＮ３は、オフ状態となる。
【００３６】第３Ｐ型トランジスタＰ３がオン状態とな
ることによって、接続点１４の電圧は、「Ｈ」レベルに
上昇してゆく。その上昇中に第１Ｎ型トランジスタＮ１
は、オン状態になり、ワード線ＷＬは、電圧を降下させ
てゆく。
ることによって、接続点１４の電圧は、「Ｈ」レベルに
上昇してゆく。その上昇中に第１Ｎ型トランジスタＮ１
は、オン状態になり、ワード線ＷＬは、電圧を降下させ
てゆく。
【００３７】一方、第３Ｎ型トランジスタＮ３は、オフ
状態である。ワード線ＷＬの電圧降下により第２Ｐ型ト
ランジスタＰ２は、オン状態になり、その結果、接続点
１６の電圧は、第１動作電位ＶＸに上昇する。その結果
第１Ｐ型トランジスタＰ１は、オフ状態になる。
状態である。ワード線ＷＬの電圧降下により第２Ｐ型ト
ランジスタＰ２は、オン状態になり、その結果、接続点
１６の電圧は、第１動作電位ＶＸに上昇する。その結果
第１Ｐ型トランジスタＰ１は、オフ状態になる。
【００３８】これらの経過後にワード線ＷＬは、第二動
作電圧ＶＸＧＮＤとなる。尚、第二動作電圧ＶＸＧＮＤ
は、アース電位から−９Ｖの間で可変であり、遷移動作
の開始時に電圧値をアース電位とし、遷移動作終了時に
−９Ｖとすることができる。
作電圧ＶＸＧＮＤとなる。尚、第二動作電圧ＶＸＧＮＤ
は、アース電位から−９Ｖの間で可変であり、遷移動作
の開始時に電圧値をアース電位とし、遷移動作終了時に
−９Ｖとすることができる。
【００３９】尚、この状態では、第１Ｎ型、第２Ｐ型、
第３Ｐ型の各トランジスタは、オン状態にあり、第１Ｐ
型、第２Ｎ型、第３Ｎ型の各トランジスタは、オフ状態
にある。
第３Ｐ型の各トランジスタは、オン状態にあり、第１Ｐ
型、第２Ｎ型、第３Ｎ型の各トランジスタは、オフ状態
にある。
【００４０】従って第一動作電圧源ＶＸと第二動作電圧
源ＶＸＧＮＤ間の貫通電流、第一動作電圧源ＶＸと接地
ＧＮＤ間の貫通電流、及び．論理制御電圧源Ｖｄｄと第
二動作電圧源ＶＸＧＮＤ間の貫通電流は存在しない。
源ＶＸＧＮＤ間の貫通電流、第一動作電圧源ＶＸと接地
ＧＮＤ間の貫通電流、及び．論理制御電圧源Ｖｄｄと第
二動作電圧源ＶＸＧＮＤ間の貫通電流は存在しない。
【００４１】（効果）以上説明したように、この実施の
形態の電圧トランスレータは、デコーダ信号に基づき第
１Ｎ型トランジスタＮ１をオン・オフさせることができ
る。このため選択されたワード線ＷＬに第一動作電圧Ｖ
Ｘだけでなく、第二動作電圧ＶＸＧＮＤを供給すること
ができる。
形態の電圧トランスレータは、デコーダ信号に基づき第
１Ｎ型トランジスタＮ１をオン・オフさせることができ
る。このため選択されたワード線ＷＬに第一動作電圧Ｖ
Ｘだけでなく、第二動作電圧ＶＸＧＮＤを供給すること
ができる。
【００４２】また、帰還機能を有する第２Ｎ型トランジ
スタＮ２を設けたことにより、特にワード線電圧が第二
動作電圧ＶＸＧＮＤに遷移する速度が速い。
スタＮ２を設けたことにより、特にワード線電圧が第二
動作電圧ＶＸＧＮＤに遷移する速度が速い。
【００４３】また、従来の電圧トランスレータ４００
は、内部にインバーターＩＮＶ１−ｒを有しデコーダ信
号が、反転されるまでの時間を要するため高速なスイッ
チングの阻害要因となっていた。これに対しこの実施の
形態は、内部にインバータを設けていないため、従来の
電圧トランスレータ４００に比べて高速なスイッチング
が可能である。
は、内部にインバーターＩＮＶ１−ｒを有しデコーダ信
号が、反転されるまでの時間を要するため高速なスイッ
チングの阻害要因となっていた。これに対しこの実施の
形態は、内部にインバータを設けていないため、従来の
電圧トランスレータ４００に比べて高速なスイッチング
が可能である。
【００４４】［第２の実施の形態］
（構成）図２は、この発明の第２の実施の形態の電圧ト
ランスレータの好適な構成例を示す回路図である。第２
の実施の形態の電圧トランスレータ２００は、第１の実
施の形態の電圧トランスレータの回路の構成に加えてイ
ンバータＩＮＶ１と、第４のＮＭＯＳ型トランジスタ
（以下、第４Ｎ型トランジスタと称する。）Ｎ４と、第
４のＰＭＯＳ型トランジスタ（以下、第４Ｐ型トランジ
スタと称する。）Ｐ４とを含んでいる。
ランスレータの好適な構成例を示す回路図である。第２
の実施の形態の電圧トランスレータ２００は、第１の実
施の形態の電圧トランスレータの回路の構成に加えてイ
ンバータＩＮＶ１と、第４のＮＭＯＳ型トランジスタ
（以下、第４Ｎ型トランジスタと称する。）Ｎ４と、第
４のＰＭＯＳ型トランジスタ（以下、第４Ｐ型トランジ
スタと称する。）Ｐ４とを含んでいる。
【００４５】インバータＩＮＶ１の入力端子は、デコー
ダＮＯＲ１の出力端子に接続されている（接続点１０参
照）。
ダＮＯＲ１の出力端子に接続されている（接続点１０参
照）。
【００４６】第４Ｎ型トランジスタＮ４は、ソース電極
が第２Ｐ型トランジスタＰ２のドレイン電極と第１Ｐ型
トランジスタのゲート電極に接続され（接続点２６参
照）、ドレイン電極がインバータＩＮＶ１の出力端子に
接続され、ゲート電極がワード線ＷＬに接続されてい
る。
が第２Ｐ型トランジスタＰ２のドレイン電極と第１Ｐ型
トランジスタのゲート電極に接続され（接続点２６参
照）、ドレイン電極がインバータＩＮＶ１の出力端子に
接続され、ゲート電極がワード線ＷＬに接続されてい
る。
【００４７】第４Ｐ型トランジスタＰ４は、ソース電極
が第２Ｎ型トランジスタＮ２のドレイン電極と第１Ｎ型
トランジスタＮ１のゲート電極とに接続され（接続点２
４参照）、ドレイン電極がインバータＩＮＶ１の出力端
子に接続され、ゲート電極がワード線ＷＬに接続されて
いる。
が第２Ｎ型トランジスタＮ２のドレイン電極と第１Ｎ型
トランジスタＮ１のゲート電極とに接続され（接続点２
４参照）、ドレイン電極がインバータＩＮＶ１の出力端
子に接続され、ゲート電極がワード線ＷＬに接続されて
いる。
【００４８】（動作）上述したように、この実施の形態
の電圧トランスレータ２００によれば、ワード線ＷＬに
は、第一動作電圧ＶＸまたは第二動作電圧ＶＸＧＮＤの
いずれかの電圧が供給される。
の電圧トランスレータ２００によれば、ワード線ＷＬに
は、第一動作電圧ＶＸまたは第二動作電圧ＶＸＧＮＤの
いずれかの電圧が供給される。
【００４９】（２−１：第一動作電圧ＶＸへの遷移動
作）初期状態でワード線ＷＬの電圧は、アース電位であ
るとする。遷移動作を開始するためにデコーダＮＯＲ１
の入力ＩＮ１、ＩＮ２の両方に「Ｌ」レベルを入力す
る。すると、接続点１０は「Ｈ」レベルとなる。この
「Ｈ」レベルにより、第３Ｐ型トランジスタＰ３は、オ
フ状態になり、第３Ｎ型トランジスタＮ３はオン状態と
なる。
作）初期状態でワード線ＷＬの電圧は、アース電位であ
るとする。遷移動作を開始するためにデコーダＮＯＲ１
の入力ＩＮ１、ＩＮ２の両方に「Ｌ」レベルを入力す
る。すると、接続点１０は「Ｈ」レベルとなる。この
「Ｈ」レベルにより、第３Ｐ型トランジスタＰ３は、オ
フ状態になり、第３Ｎ型トランジスタＮ３はオン状態と
なる。
【００５０】第３Ｎ型トランジスタＮ３がオン状態とな
ることによって、接続点２６は、アース電位に引き下げ
られる。その結果、第１Ｐ型トランジスタＰ１は、オン
状態になり、ワード線ＷＬは、電圧を上昇させてゆく。
ることによって、接続点２６は、アース電位に引き下げ
られる。その結果、第１Ｐ型トランジスタＰ１は、オン
状態になり、ワード線ＷＬは、電圧を上昇させてゆく。
【００５１】ワード線ＷＬの電圧が、第４Ｎ型トランジ
スタＮ４の閾値電圧を超えると、第４Ｎ型トランジスタ
Ｎ４は、オン状態となり、接続点２６は、ＩＮＶ１出力
と導通して、速くアース電位へ降下する。また 第１Ｐ
型トランジスタＰ１も、オン状態を強くする。
スタＮ４の閾値電圧を超えると、第４Ｎ型トランジスタ
Ｎ４は、オン状態となり、接続点２６は、ＩＮＶ１出力
と導通して、速くアース電位へ降下する。また 第１Ｐ
型トランジスタＰ１も、オン状態を強くする。
【００５２】一方、第３Ｐ型トランジスタＰ３は、オフ
状態にあり、ワード線ＷＬの電圧が上昇すると、第２Ｎ
型トランジスタＮ２は、オン状態となり、接続点２４の
電圧は、第二動作電圧ＶＸＧＮＤになる。
状態にあり、ワード線ＷＬの電圧が上昇すると、第２Ｎ
型トランジスタＮ２は、オン状態となり、接続点２４の
電圧は、第二動作電圧ＶＸＧＮＤになる。
【００５３】第４Ｐ型トランジスタＰ４は、初期状態
（ワード線ＷＬがアース電位であるとき）でオン状態で
あり、接続点２４の電圧降下を補助するが、ワード線Ｗ
Ｌの電圧上昇にともないオフ状態に変化する。接続点２
４の電圧は、第二動作電圧ＶＸＧＮＤであるので、第１
Ｎ型トランジスタＮ１のソース電極とゲート電極の電圧
は等しいので第１Ｎ型トランジスタＮ１は、オフ状態に
ある。またワード線ＷＬの電圧が第一動作電圧ＶＸへ上
昇する過程で、第２Ｐ型トランジスタＰ２は、オフ状態
となる。
（ワード線ＷＬがアース電位であるとき）でオン状態で
あり、接続点２４の電圧降下を補助するが、ワード線Ｗ
Ｌの電圧上昇にともないオフ状態に変化する。接続点２
４の電圧は、第二動作電圧ＶＸＧＮＤであるので、第１
Ｎ型トランジスタＮ１のソース電極とゲート電極の電圧
は等しいので第１Ｎ型トランジスタＮ１は、オフ状態に
ある。またワード線ＷＬの電圧が第一動作電圧ＶＸへ上
昇する過程で、第２Ｐ型トランジスタＰ２は、オフ状態
となる。
【００５４】これらの経過をたどった後ワード線ＷＬ
は、第一動作電圧ＶＸとなる。尚、第一動作電圧ＶＸ
は、論理制御電圧Ｖｄｄから１２Ｖの間で可変であり、
遷移動作の開始時に電圧値をＶｄｄ電位とし、遷移動作
終了時に１２Ｖとすることができる。
は、第一動作電圧ＶＸとなる。尚、第一動作電圧ＶＸ
は、論理制御電圧Ｖｄｄから１２Ｖの間で可変であり、
遷移動作の開始時に電圧値をＶｄｄ電位とし、遷移動作
終了時に１２Ｖとすることができる。
【００５５】尚、この状態では、第１Ｎ型、第２Ｐ型、
第３Ｐ型、第４Ｐ型の各トランジスタは、オフ状態にあ
り、第１Ｐ型、第２Ｎ型、第３Ｎ型、第４Ｎ型の各トラ
ンジスタは、オン状態にある。
第３Ｐ型、第４Ｐ型の各トランジスタは、オフ状態にあ
り、第１Ｐ型、第２Ｎ型、第３Ｎ型、第４Ｎ型の各トラ
ンジスタは、オン状態にある。
【００５６】従って、電圧トランスレータ２００の回路
に貫通電流は、存在しない。
に貫通電流は、存在しない。
【００５７】（２−２：第二動作電圧ＶＸＧＮＤへの遷
移動作）初期状態でワード線ＷＬの電圧は、アース電位
であるとする。遷移動作を開始するためデコーダＮＯＲ
１に入力ＩＮ１、ＩＮ２のいずれか一方または両方に
「Ｈ」レベルを入力する。すると、接続点１０は「Ｌ」
レベルとなる。この「Ｌ」レベルにより、第３Ｐ型トラ
ンジスタＰ３は、オン状態になり、第３Ｎ型トランジス
タＮ３はオフ状態となる。
移動作）初期状態でワード線ＷＬの電圧は、アース電位
であるとする。遷移動作を開始するためデコーダＮＯＲ
１に入力ＩＮ１、ＩＮ２のいずれか一方または両方に
「Ｈ」レベルを入力する。すると、接続点１０は「Ｌ」
レベルとなる。この「Ｌ」レベルにより、第３Ｐ型トラ
ンジスタＰ３は、オン状態になり、第３Ｎ型トランジス
タＮ３はオフ状態となる。
【００５８】第３Ｐ型トランジスタＰ３がオン状態とな
ることによって、接続点２４の、電位は「Ｈ」レベルに
上昇してゆく。その上昇中に第１Ｎ型トランジスタＮ１
は、オン状態になり、ワード線ＷＬは、電圧を降下させ
てゆく。
ることによって、接続点２４の、電位は「Ｈ」レベルに
上昇してゆく。その上昇中に第１Ｎ型トランジスタＮ１
は、オン状態になり、ワード線ＷＬは、電圧を降下させ
てゆく。
【００５９】第４Ｐ型トランジスタＰ４の閾値電圧をＶ
ｔｐ４としたとき、ワード線ＷＬの電圧が、Ｖｄｄ−｜
Ｖｔｐ４｜より低くなると、第４Ｐ型トランジスタＰ４
は、オン状態となり、接続点２４は、論理制御電位Ｖｄ
ｄへ上昇する。また 第１Ｎ型トランジスタＮ１も、オ
ン状態を強くする。
ｔｐ４としたとき、ワード線ＷＬの電圧が、Ｖｄｄ−｜
Ｖｔｐ４｜より低くなると、第４Ｐ型トランジスタＰ４
は、オン状態となり、接続点２４は、論理制御電位Ｖｄ
ｄへ上昇する。また 第１Ｎ型トランジスタＮ１も、オ
ン状態を強くする。
【００６０】一方、第３Ｎ型トランジスタＮ３は、オフ
状態にあり、ワード線ＷＬの電圧が降下すると、第２Ｐ
型トランジスタＰ２は、オン状態となり、その結果、接
続点２６の電圧は、第一動作電圧ＶＸに上昇する。その
結果、第１Ｐ型トランジスタＰ１は、オフ状態になる。
状態にあり、ワード線ＷＬの電圧が降下すると、第２Ｐ
型トランジスタＰ２は、オン状態となり、その結果、接
続点２６の電圧は、第一動作電圧ＶＸに上昇する。その
結果、第１Ｐ型トランジスタＰ１は、オフ状態になる。
【００６１】尚、第４Ｎ型トランジスタＮ４は、初期状
態からオフ状態のまま変化せず、第２Ｎ型トランジスタ
Ｎ２は、ワード線ＷＬが、第二動作電圧ＶＸＧＮＤにな
る過程でオフ状態になる。
態からオフ状態のまま変化せず、第２Ｎ型トランジスタ
Ｎ２は、ワード線ＷＬが、第二動作電圧ＶＸＧＮＤにな
る過程でオフ状態になる。
【００６２】これらの経過後にワード線ＷＬは、第二動
作電圧ＶＸＧＮＤとなる。尚、第二動作電圧ＶＸＧＮＤ
は、アース電位から−９Ｖの間で可変であり、遷移動作
の開始時に電圧値をアース電位とし、遷移動作終了時に
−９Ｖとすることができる。
作電圧ＶＸＧＮＤとなる。尚、第二動作電圧ＶＸＧＮＤ
は、アース電位から−９Ｖの間で可変であり、遷移動作
の開始時に電圧値をアース電位とし、遷移動作終了時に
−９Ｖとすることができる。
【００６３】尚、この状態では、第１Ｎ型、第２Ｐ型、
第３Ｐ型、第４Ｐ型の各トランジスタは、オン状態にあ
り、第１Ｐ型、第２Ｎ型、第３Ｎ型、第４Ｎ型の各トラ
ンジスタは、オフ状態にある。
第３Ｐ型、第４Ｐ型の各トランジスタは、オン状態にあ
り、第１Ｐ型、第２Ｎ型、第３Ｎ型、第４Ｎ型の各トラ
ンジスタは、オフ状態にある。
【００６４】従って、電圧トランスレータ２００の回路
に貫通電流は、存在しない。
に貫通電流は、存在しない。
【００６５】（効果）以上説明したように、この実施の
形態の電圧トランスレータは、デコーダ信号に基づき第
１Ｎ型トランジスタＮ１をオン・オフさせることができ
る。このため選択されたワード線ＷＬに第一動作電圧Ｖ
Ｘだけでなく、第二動作電圧ＶＸＧＮＤを供給すること
ができる。
形態の電圧トランスレータは、デコーダ信号に基づき第
１Ｎ型トランジスタＮ１をオン・オフさせることができ
る。このため選択されたワード線ＷＬに第一動作電圧Ｖ
Ｘだけでなく、第二動作電圧ＶＸＧＮＤを供給すること
ができる。
【００６６】また、帰還機能を有する第２Ｎ型トランジ
スタＮ２を設けたことにより、特にワード線電圧が第二
動作電圧ＶＸＧＮＤに遷移する速度が速い。
スタＮ２を設けたことにより、特にワード線電圧が第二
動作電圧ＶＸＧＮＤに遷移する速度が速い。
【００６７】更に、第１Ｐ型トランジスタＰ１の「オ
ン」を加速させる第４Ｎ型トランジスタＮ４、及び第１
Ｎ型トランジスタＮ１の「オン」を加速させる第４Ｐ型
トランジスタＰ４を設けたことにより、従来の電圧トラ
ンスレータ４００に比べて高速なスイッチングが可能で
ある。
ン」を加速させる第４Ｎ型トランジスタＮ４、及び第１
Ｎ型トランジスタＮ１の「オン」を加速させる第４Ｐ型
トランジスタＰ４を設けたことにより、従来の電圧トラ
ンスレータ４００に比べて高速なスイッチングが可能で
ある。
【００６８】［第３の実施の形態］
（構成）図３は、この発明の第３の実施の形態の電圧ト
ランスレータの好適な構成例を示す回路図である。電圧
トランスレータ３００は、第一動作電圧源ＶＸと第二動
作電圧源ＶＸＧＮＤとに接続されており、いずれかの電
圧をワード線ＷＬに供給する。
ランスレータの好適な構成例を示す回路図である。電圧
トランスレータ３００は、第一動作電圧源ＶＸと第二動
作電圧源ＶＸＧＮＤとに接続されており、いずれかの電
圧をワード線ＷＬに供給する。
【００６９】第１Ｐ型トランジスタＰ１は、ソース電極
が第一動作電圧源ＶＸに接続され、ドレイン電極がワー
ド線ＷＬに接続されている。
が第一動作電圧源ＶＸに接続され、ドレイン電極がワー
ド線ＷＬに接続されている。
【００７０】第１Ｎ型トランジスタＮ１は、ソース電極
が第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極
がワード線ＷＬに接続されている。
が第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極
がワード線ＷＬに接続されている。
【００７１】第２Ｐ型トランジスタＰ２は、ソ−ス電極
が第一動作電圧源ＶＸに接続され、ドレイン電極が第１
Ｐ型トランジスタＰ１のゲート電極に接続され、ゲート
電極がワード線ＷＬに接続されている。
が第一動作電圧源ＶＸに接続され、ドレイン電極が第１
Ｐ型トランジスタＰ１のゲート電極に接続され、ゲート
電極がワード線ＷＬに接続されている。
【００７２】第２Ｎ型トランジスタＮ２は、ソース電極
が第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極
が第１Ｎ型トランジスタＮ１のゲート電極に接続され、
ゲート電極がワード線ＷＬに接続されている。
が第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極
が第１Ｎ型トランジスタＮ１のゲート電極に接続され、
ゲート電極がワード線ＷＬに接続されている。
【００７３】更に、第５のＮＭＯＳ型トランジスタ（以
下、第５Ｎ型トランジスタと称する。）Ｎ５は、ゲート
電極が論理制御電圧源Ｖｄｄに接続され、残る２個の電
極のうち一方の電極がデコーダの出力すなわち接続点１
０に接続され、他方の電極を第１Ｐ型トランジスタＰ１
のゲート電極と第２Ｐ型トランジスタＰ２のドレイン電
極とに接続されている（接続点３６参照）。
下、第５Ｎ型トランジスタと称する。）Ｎ５は、ゲート
電極が論理制御電圧源Ｖｄｄに接続され、残る２個の電
極のうち一方の電極がデコーダの出力すなわち接続点１
０に接続され、他方の電極を第１Ｐ型トランジスタＰ１
のゲート電極と第２Ｐ型トランジスタＰ２のドレイン電
極とに接続されている（接続点３６参照）。
【００７４】また、第５のＰＭＯＳ型トランジスタ（以
下、第５Ｐ型トランジスタと称する。）Ｐ５は、ゲート
電極がアース電位ＧＮＤに接続され、残る２個の電極の
うち一方の電極がデコーダの出力すなわち接続点１０に
接続され、他方の電極を第１Ｎ型トランジスタＮ１のゲ
ート電極と第２Ｎ型トランジスタＮ２のドレイン電極と
に接続されている（接続点３４参照）。
下、第５Ｐ型トランジスタと称する。）Ｐ５は、ゲート
電極がアース電位ＧＮＤに接続され、残る２個の電極の
うち一方の電極がデコーダの出力すなわち接続点１０に
接続され、他方の電極を第１Ｎ型トランジスタＮ１のゲ
ート電極と第２Ｎ型トランジスタＮ２のドレイン電極と
に接続されている（接続点３４参照）。
【００７５】尚、デコーダは、ＩＮ１とＩＮ２を入力と
するＮＯＲ１とインバータＩＮＶ１により構成されてい
るが、図３でデコーダからの矢印で示すＩＮ１の反転位
相信号ＩＮ１ＢとＩＮ２の反転位相信号ＩＮ２Ｂを入力
とするＮＡＮＤ３１で置き換えることもできる。
するＮＯＲ１とインバータＩＮＶ１により構成されてい
るが、図３でデコーダからの矢印で示すＩＮ１の反転位
相信号ＩＮ１ＢとＩＮ２の反転位相信号ＩＮ２Ｂを入力
とするＮＡＮＤ３１で置き換えることもできる。
【００７６】（動作）上述したように、この実施の形態
の電圧トランスレータ３００によれば、ワード線ＷＬに
は、第一動作電圧ＶＸまたは第二動作電圧ＶＸＧＮＤの
いずれかの電圧が供給される。
の電圧トランスレータ３００によれば、ワード線ＷＬに
は、第一動作電圧ＶＸまたは第二動作電圧ＶＸＧＮＤの
いずれかの電圧が供給される。
【００７７】（３−１：第一動作電圧ＶＸへの遷移動
作）初期状態でワード線ＷＬの電圧は、アース電位であ
るとする。遷移動作を開始するためにデコーダＮＯＲ１
の入力ＩＮ１、ＩＮ２の両方に「Ｌ」レベルを入力す
る。その結果、接続点１０は、「Ｌ」レベルとなる。
作）初期状態でワード線ＷＬの電圧は、アース電位であ
るとする。遷移動作を開始するためにデコーダＮＯＲ１
の入力ＩＮ１、ＩＮ２の両方に「Ｌ」レベルを入力す
る。その結果、接続点１０は、「Ｌ」レベルとなる。
【００７８】第５Ｎ型トランジスタＮ５はオン状態であ
るため、接続点３６は「Ｌ」レベルとなり、第１Ｐ型ト
ランジスタＰ１は、オン状態である。
るため、接続点３６は「Ｌ」レベルとなり、第１Ｐ型ト
ランジスタＰ１は、オン状態である。
【００７９】一方、第５Ｐ型トランジスタＰ５の閾値電
圧を、Ｖｔｐ５とする。第５Ｐ型トランジスタＰ５は、
オン状態であるので接続点３４は、接続点１０の電位の
影響を受け、｜Ｖｔｐ５｜となる。このため第１Ｎ型ト
ランジスタＮ１のゲート電極には、｜Ｖｔｐ５｜の電圧
が印加され、弱いオン状態になる。
圧を、Ｖｔｐ５とする。第５Ｐ型トランジスタＰ５は、
オン状態であるので接続点３４は、接続点１０の電位の
影響を受け、｜Ｖｔｐ５｜となる。このため第１Ｎ型ト
ランジスタＮ１のゲート電極には、｜Ｖｔｐ５｜の電圧
が印加され、弱いオン状態になる。
【００８０】これらの動作の結果、ワード線ＷＬは、第
一動作電圧ＶＸに上昇する。第２Ｎ型トランジスタＮ２
の閾値電圧をＶｔｎ２とする。その過程で、ワード線Ｗ
Ｌが、ＶＸＧＮＤ＋Ｖｔｎ２より高くなると、第２Ｎ型
トランジスタＮ２は、オン状態になり、接続点３４の電
圧は、第二動作電圧ＶＸＧＮＤへ降下する。また、第１
Ｎ型トランジスタＮ１は、オフ状態になる。また、ワー
ド線ＷＬが第一動作電圧ＶＸになる過程で、第２Ｐ型ト
ランジスタＰ２は、オフ状態になる。
一動作電圧ＶＸに上昇する。第２Ｎ型トランジスタＮ２
の閾値電圧をＶｔｎ２とする。その過程で、ワード線Ｗ
Ｌが、ＶＸＧＮＤ＋Ｖｔｎ２より高くなると、第２Ｎ型
トランジスタＮ２は、オン状態になり、接続点３４の電
圧は、第二動作電圧ＶＸＧＮＤへ降下する。また、第１
Ｎ型トランジスタＮ１は、オフ状態になる。また、ワー
ド線ＷＬが第一動作電圧ＶＸになる過程で、第２Ｐ型ト
ランジスタＰ２は、オフ状態になる。
【００８１】これらの過程の経過後にワード線ＷＬは、
第一動作電圧ＶＸとなる。尚、第一動作電圧ＶＸは、論
理制御電圧Ｖｄｄから１２Ｖの間で可変であり、遷移動
作の開始時に電圧値をＶｄｄ電位とし、遷移動作終了時
に１２Ｖとすることができる。
第一動作電圧ＶＸとなる。尚、第一動作電圧ＶＸは、論
理制御電圧Ｖｄｄから１２Ｖの間で可変であり、遷移動
作の開始時に電圧値をＶｄｄ電位とし、遷移動作終了時
に１２Ｖとすることができる。
【００８２】この状態で、第１Ｎ型、第２Ｐ型の各トラ
ンジスタは、オフ状態にあり、第１Ｐ型、第２Ｎ型の各
トランジスタは、オン状態にある。
ンジスタは、オフ状態にあり、第１Ｐ型、第２Ｎ型の各
トランジスタは、オン状態にある。
【００８３】従って、電圧トランスレータ３００の回路
に貫通電流は、存在しない。
に貫通電流は、存在しない。
【００８４】（３−２：第二動作電圧ＶＸＧＮＤへの遷
移動作）初期状態でワード線ＷＬの電圧は、アース電位
であるとする。遷移動作を開始するためデコーダＮＯＲ
１の入力ＩＮ１、ＩＮ２のいずれか一方または両方に
「Ｈ」レベルを入力する。その結果、接続点１０は、
「Ｈ」レベルとなる。
移動作）初期状態でワード線ＷＬの電圧は、アース電位
であるとする。遷移動作を開始するためデコーダＮＯＲ
１の入力ＩＮ１、ＩＮ２のいずれか一方または両方に
「Ｈ」レベルを入力する。その結果、接続点１０は、
「Ｈ」レベルとなる。
【００８５】第５Ｐ型トランジスタＰ５はオン状態であ
るため、接続点３４は「Ｈ」レベルとなり、第１Ｎ型ト
ランジスタＮ１は、オン状態である。
るため、接続点３４は「Ｈ」レベルとなり、第１Ｎ型ト
ランジスタＮ１は、オン状態である。
【００８６】一方、第５Ｎ型トランジスタＮ５の閾値電
圧を、Ｖｔｎ５とする。第５Ｎ型トランジスタＮ５は、
オン状態であるので接続点３６は、接続点１０の電圧の
影響を受け、Ｖｄｄ−Ｖｔｎ５となる。このため第１Ｐ
型トランジスタＰ１のゲート電極には、Ｖｄｄ−Ｖｔｎ
５の電圧が印加され、弱いオン状態になる。
圧を、Ｖｔｎ５とする。第５Ｎ型トランジスタＮ５は、
オン状態であるので接続点３６は、接続点１０の電圧の
影響を受け、Ｖｄｄ−Ｖｔｎ５となる。このため第１Ｐ
型トランジスタＰ１のゲート電極には、Ｖｄｄ−Ｖｔｎ
５の電圧が印加され、弱いオン状態になる。
【００８７】これらの動作の結果、ワード線ＷＬは、第
二動作電圧ＶＸＧＮＤに降下する。第２Ｐ型トランジス
タＰ２の閾値電圧をＶｔｐ２とする。その過程で、ワー
ド線ＷＬが、ＶＸＧＮＤ＋Ｖｔｐ２より低くなると、第
２Ｐ型トランジスタＰ２は、オン状態になり、接続点３
６の電圧は、第一動作電圧ＶＸへ上昇する。また、第１
Ｐ型トランジスタＰ１は、オフ状態となる。また、ワー
ド線ＷＬが第二動作電圧ＶＸＧＮＤになる過程で、第２
Ｎ型トランジスタＮ２はオフ状態になる。
二動作電圧ＶＸＧＮＤに降下する。第２Ｐ型トランジス
タＰ２の閾値電圧をＶｔｐ２とする。その過程で、ワー
ド線ＷＬが、ＶＸＧＮＤ＋Ｖｔｐ２より低くなると、第
２Ｐ型トランジスタＰ２は、オン状態になり、接続点３
６の電圧は、第一動作電圧ＶＸへ上昇する。また、第１
Ｐ型トランジスタＰ１は、オフ状態となる。また、ワー
ド線ＷＬが第二動作電圧ＶＸＧＮＤになる過程で、第２
Ｎ型トランジスタＮ２はオフ状態になる。
【００８８】これらの過程の経過後にワード線ＷＬは、
第二動作電圧ＶＸＧＮＤとなる。尚、第二動作電圧ＶＸ
ＧＮＤは、アース電位から−９Ｖの間で可変であり、遷
移動作の開始時に電圧値をアース電位とし、遷移動作終
了時に−９Ｖとすることができる。
第二動作電圧ＶＸＧＮＤとなる。尚、第二動作電圧ＶＸ
ＧＮＤは、アース電位から−９Ｖの間で可変であり、遷
移動作の開始時に電圧値をアース電位とし、遷移動作終
了時に−９Ｖとすることができる。
【００８９】この状態で、第１Ｎ型、第２Ｐ型の各トラ
ンジスタは、オン状態にあり、第１Ｐ型、第２Ｎ型の各
トランジスタは、オフ状態にある。
ンジスタは、オン状態にあり、第１Ｐ型、第２Ｎ型の各
トランジスタは、オフ状態にある。
【００９０】従って、電圧トランスレータ３００の回路
に貫通電流は、存在しない。
に貫通電流は、存在しない。
【００９１】（効果）以上説明したように、この実施の
形態の電圧トランスレータ３００は、デコーダ信号に基
づき第１Ｎ型トランジスタＮ１をオン・オフさせること
ができる。このため選択されたワード線ＷＬに第一動作
電圧ＶＸだけでなく、第二動作電圧ＶＸＧＮＤを供給す
ることができる。
形態の電圧トランスレータ３００は、デコーダ信号に基
づき第１Ｎ型トランジスタＮ１をオン・オフさせること
ができる。このため選択されたワード線ＷＬに第一動作
電圧ＶＸだけでなく、第二動作電圧ＶＸＧＮＤを供給す
ることができる。
【００９２】また、帰還機能を有する第２Ｎ型トランジ
スタＮ２を設けたことにより、特にワード線ＷＬの電圧
が第二動作電圧ＶＸＧＮＤに遷移する速度が向上する。
スタＮ２を設けたことにより、特にワード線ＷＬの電圧
が第二動作電圧ＶＸＧＮＤに遷移する速度が向上する。
【００９３】更に、第５Ｐ型トランジスタＰ５及び第５
Ｎ型トランジスタＮ５は、共にオン状態であり、遷移の
初期段階で、第１Ｐ型トランジスタＰ１及び第１Ｎ型ト
ランジスタＮ１の双方のゲート電極を制御する。このた
め従来の電圧トランスレータ４００に比べて高速なスイ
ッチングが可能である。
Ｎ型トランジスタＮ５は、共にオン状態であり、遷移の
初期段階で、第１Ｐ型トランジスタＰ１及び第１Ｎ型ト
ランジスタＮ１の双方のゲート電極を制御する。このた
め従来の電圧トランスレータ４００に比べて高速なスイ
ッチングが可能である。
【００９４】また、少数（６個）のトランジスタで構成
できるため、電圧トランスレータ３００を小型化でき
る。
できるため、電圧トランスレータ３００を小型化でき
る。
【００９５】以上の説明では、第一主電極をソース電極
とし、第二主電極ををドレイン電極として説明したが、
ＭＯＳ型トランジスタは、通常、構造的に対称であるた
め、可能ならば、ソース電極とドレイン電極を入れ替え
て使用することもできる。
とし、第二主電極ををドレイン電極として説明したが、
ＭＯＳ型トランジスタは、通常、構造的に対称であるた
め、可能ならば、ソース電極とドレイン電極を入れ替え
て使用することもできる。
【００９６】
【発明の効果】以上詳細に説明したように、この発明に
よれば、デコーダ信号に基づき、ワード線とアース電位
以下の電源に接続されたＮＭＯＳ型トランジスタをオン
・オフさせることができる。このため選択されたワード
線にのみ、アース電位以下の電圧を供給することが可能
である。
よれば、デコーダ信号に基づき、ワード線とアース電位
以下の電源に接続されたＮＭＯＳ型トランジスタをオン
・オフさせることができる。このため選択されたワード
線にのみ、アース電位以下の電圧を供給することが可能
である。
【００９７】また、この発明の第１、第２、及び第３の
実施の形態の電圧トランスレータは、いずれも従来技術
の電圧トランスレータよりスイッチング速度が速い。特
に、ワード線がアース電位以下に切り替わる速度が速い
効果を有する。
実施の形態の電圧トランスレータは、いずれも従来技術
の電圧トランスレータよりスイッチング速度が速い。特
に、ワード線がアース電位以下に切り替わる速度が速い
効果を有する。
【図１】第１の実施の形態の回路図である。
【図２】第２の実施の形態の回路図である。
【図３】第３の実施の形態の回路図である。
【図４】従来技術の回路図である。
１００、２００、３００、４００：電圧トランスレータ
ＶＸ：第一動作電圧源
ＶＸＧＮＤ：第二動作電圧源
Ｖｄｄ：論理制御電圧源
ＧＮＤ：アース電位（接地）
ＩＮ１、ＩＮ２：入力
ＮＯＲ１：デコーダ
ＩＮＶ１：インバータ
ＷＬ：ワード線
Ｎ１：第１のＮＭＯＳ型トランジスタ
Ｎ２：第２のＮＭＯＳ型トランジスタ
Ｎ３：第３のＮＭＯＳ型トランジスタ
Ｎ４：第４のＮＭＯＳ型トランジスタ
Ｎ５：第１のＮＭＯＳ型トランジスタ
Ｐ１：第１のＰＭＯＳ型トランジスタ
Ｐ２：第２のＰＭＯＳ型トランジスタ
Ｐ３：第３のＰＭＯＳ型トランジスタ
Ｐ４：第４のＰＭＯＳ型トランジスタ
Ｐ５：第５のＰＭＯＳ型トランジスタ
ＩＮ１Ｂ、ＩＮ２Ｂ：反転位相信号入力
ＮＡＮＤ３１：デコーダ（２入力ＮＡＮＤゲート）
１０：デコーダの出力接続点
１４、１６、２４、２６、３４、３６：接続点
Claims (4)
- 【請求項１】 第一動作電圧源及び第二動作電圧源に接
続され、及びデコーダの出力信号に応じてワード線に対
し、該第一動作電圧源から正の第一動作電圧または該第
二動作電圧源からアース電位以下の第二動作電圧を供給
する電圧トランスレータにおいて、 第一主電極が前記第一動作電圧源に接続され、及び第二
主電極が前記ワード線に接続された第１のＰＭＯＳ型ト
ランジスタと、 第一主電極が前記第二動作電圧源に接続され、及び第二
主電極が前記ワード線に接続された第１のＮＭＯＳ型ト
ランジスタと、 第一主電極が前記第一動作電圧源に接続され、第二主電
極が前記第１のＰＭＯＳ型トランジスタの制御電極に接
続され、及び制御電極が前記ワード線に接続された第２
のＰＭＯＳ型トランジスタと、 第一主電極が前記第二動作電圧源に接続され、第二主電
極が前記第１のＮＭＯＳ型トランジスタの制御電極に接
続され、及び制御電極が前記ワード線に接続された第２
のＮＭＯＳ型トランジスタとを具えたことを特徴とする
電圧トランスレータ。 - 【請求項２】 請求項１記載の電圧トランスレータにお
いて、 更に、 第一主電極が接地され、第二主電極が前記第１のＰＭＯ
Ｓ型トランジスタの制御電極に接続され、及び制御電極
が前記デコーダの出力端子に接続された第３のＮＭＯＳ
型トランジスタと、 第一主電極が論理制御電圧源に接続され、第二主電極が
前記第１のＮＭＯＳ型トランジスタの制御電極に接続さ
れ、及び制御電極が前記デコーダの出力端子に接続され
た第３のＰＭＯＳ型トランジスタとを具えたことを特徴
とする電圧トランスレータ。 - 【請求項３】 請求項２記載の電圧トランスレータにお
いて、 更に、 前記デコーダの出力端子を入力端子とするインバータ
と、 第一主電極が前記第１のＰＭＯＳ型トランジスタの制御
電極に接続され、第二主電極が前記インバータの出力端
子に接続され、及び制御電極が前記ワード線に接続され
た第４のＮＭＯＳ型トランジスタと、 第一主電極が前記第１のＮＭＯＳ型トランジスタの制御
電極に接続され、第二主電極が前記インバータの出力端
子に接続され、及び制御電極が前記ワード線に接続され
た第４のＰＭＯＳ型トランジスタとを具えることを特徴
とする電圧トランスレータ。 - 【請求項４】 請求項１記載の電圧トランスレータにお
いて、 更に、 一方の主電極が前記デコーダの出力端子に接続され、他
方の主電極が前記第１のＰＭＯＳ型トランジスタの制御
電極に接続され、及び制御電極が論理制御電圧源に接続
された第５のＮＭＯＳ型トランジスタと、 一方の主電極が前記デコーダの出力端子に接続され、他
方の主電極が前記第１のＮＭＯＳ型トランジスタの制御
電極に接続され、及び制御電極が接地された第５のＰＭ
ＯＳ型トランジスタとを具えたことを特徴とする電圧ト
ランスレータ。
Priority Applications (2)
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|---|---|---|---|
| JP2001356113A JP3532181B2 (ja) | 2001-11-21 | 2001-11-21 | 電圧トランスレータ |
| US10/173,616 US6756813B2 (en) | 2001-11-21 | 2002-06-19 | Voltage translator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356113A JP3532181B2 (ja) | 2001-11-21 | 2001-11-21 | 電圧トランスレータ |
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|---|---|
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Family
ID=19167696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001356113A Expired - Fee Related JP3532181B2 (ja) | 2001-11-21 | 2001-11-21 | 電圧トランスレータ |
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| Country | Link |
|---|---|
| US (1) | US6756813B2 (ja) |
| JP (1) | JP3532181B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005109440A1 (ja) * | 2004-05-12 | 2005-11-17 | Spansion Llc | 半導体装置及びその制御方法 |
| JP2008079276A (ja) * | 2006-09-19 | 2008-04-03 | Samsung Sdi Co Ltd | 電圧レベル変換回路及びそれを備えるディスプレイ装置 |
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| JP2006121654A (ja) * | 2004-09-21 | 2006-05-11 | Renesas Technology Corp | レベル変換回路 |
| US7521975B2 (en) * | 2005-01-20 | 2009-04-21 | Advanced Micro Devices, Inc. | Output buffer with slew rate control utilizing an inverse process dependent current reference |
| US7312636B2 (en) * | 2006-02-06 | 2007-12-25 | Mosaid Technologies Incorporated | Voltage level shifter circuit |
| KR101206499B1 (ko) * | 2010-11-22 | 2012-11-29 | 에스케이하이닉스 주식회사 | 집적 회로 |
| CN102323844B (zh) * | 2011-06-20 | 2013-11-13 | 旭曜科技股份有限公司 | 宽输出范围的转换系统 |
| CN106681414B (zh) * | 2015-11-10 | 2019-01-22 | 台湾积体电路制造股份有限公司 | 位准转换电路及转换电压位准的方法 |
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| JPS59214325A (ja) * | 1983-05-19 | 1984-12-04 | Seiko Epson Corp | レベルシフト回路 |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| DE19500393C1 (de) * | 1995-01-09 | 1996-02-22 | Siemens Ag | Schaltungsanordnung zum Schalten höherer Spannungen auf einem Halbleiterchip und Verfahren zu dessen Betreiben |
| IT1285894B1 (it) | 1996-09-13 | 1998-06-24 | Texas Instruments Italia Spa | Circuito di pilotaggio di riga per memorie flash eeprom a bassa tensione. |
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-
2001
- 2001-11-21 JP JP2001356113A patent/JP3532181B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-19 US US10/173,616 patent/US6756813B2/en not_active Expired - Fee Related
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| GB2429315A (en) * | 2004-05-12 | 2007-02-21 | Spansion Llc | Semiconductor device and its control method |
| GB2429315B (en) * | 2004-05-12 | 2008-03-19 | Spansion Llc | Semiconductor device and its control method |
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