JP4698583B2 - 半導体装置及びその制御方法 - Google Patents

Description

本発明は半導体装置に関し、特に、複数のセクタを結ぶグローバルワード線と、各セクタに設けられたローカルワード線とを有する不揮発性半導体メモリなどの半導体装置及びその制御方法に関する。

近年、フラッシュメモリ等の不揮発性半導体メモリの用途は飛躍的に拡大している。フラッシュメモリはＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型などのセルアレイ方式が知られている。フラッシュメモリの特徴の一つとして、セクタ単位にイレース動作を行う。セクタの配置にも様々な提案がなされている。例えば、セクタをマトリクス状に配置し、グローバルワード線を用いてセクタを横方向に接続し、バーチカルワード線を用いてセクタを縦方向に接続する配置が知られている。各セクタはグローバルワード線及びバーチカルワード線を介して選択的に接続される複数のローカルワード線を備えている。

このような構成の課題の一つとして、消費電流の削減がある。上記配置は複雑なスイッチ動作を必要とするため、リーク電流など無駄な電流が発生し易い。フラッシュメモリの容量が増えるほど、この問題が顕著となる。

本発明は、不揮発性半導体メモリなどの半導体装置の消費電流を軽減することを課題とする。

本発明は、ローカルワード線に接続されたセルを有する複数のセクタと、セクタを選択するデコーダと、選択されたセクタをイレースする際、当該選択されたセクタに接続する前記デコーダを一時的に非選択とする制御信号を生成する回路とを有する半導体装置である。

上記半導体装置において、各セクタは対応するグローバルワード線を介して接続される対応のデコーダにより駆動され、対応するワード線を駆動するプルアップトランジスタを有し、該プルアップトランジスタは前記制御信号でＯＦＦに保持される構成とすることができる。

上記半導体装置において、前記回路はイレースの初期段階において、対応するデコーダを非選択に保持する前記制御信号を生成する構成とすることができる。

上記半導体装置において、前記回路は、対応する非選択のデコーダに接続された負電圧ポンプパスがイレース時に所定の中間負電圧に落ちるまで、当該デコーダを非選択に保持する前記制御信号を生成する構成とすることができる。

上記半導体装置において、各セクタは対応するローカルワード線を駆動するプルアップトランジスタ及びプルダウントランジスタを有し、これらのトランジスタは対応するデコーダで駆動され、前記制御信号はイレースの際、前記プルアップトランジスタ及びプルダウントランジスタをディスエーブル状態とする構成とすることができる。

本発明はまた、ローカルワード線に接続されたセルを有する複数のセクタと、セクタを選択するデコーダと、選択されたセクタをプログラムする際、非選択セクタのローカルワード線をフローティング状態にする制御信号を生成する回路とを有する半導体装置を含む。

上記半導体装置において、各セクタは対応するローカルワード線を駆動するプルアップトランジスタ及びプルダウントランジスタを有し、これらのトランジスタは対応するデコーダで駆動され、前記制御信号はイレースの際、前記プルアップトランジスタ及びプルダウントランジスタをＯＦＦにする構成とすることができる。

上記半導体装置において、プログラムされるセクタに対応するデコーダは、当該デコーダと前記プログラムされるセクタとを接続するグローバルワード線を介して、当該選択されたセクタの非選択ローカルワード線を所定電位に設定する構成とすることができる。

本発明はまた、ローカルワード線に接続されたセルを有する複数のセクタと、グローバルワード線を介してセクタを選択するデコーダと、ダミー配線と、前記ローカルワード線に負電圧が与えられるイレース動作の後に当該ローカルワード線をディスチャージする際、前記ダミー配線を前記グローバルワード線に接続する回路とを有する半導体装置を含む。

上記半導体装置において、読み出し時及びプログラム時、前記ダミー配線を所定の電圧にバイアスするバイアス回路を更に有する構成とすることができる。

上記半導体装置において、選択されたセクタをイレースする際、当該選択されたセクタに対応するデコーダを一時的に非選択とする制御信号を生成する別の回路を更に含む構成とすることができる。

上記半導体装置において、選択されたセクタをプログラムする際、非選択セクタのローカルワード線をフローティング状態にする制御信号を生成する更に別の回路を有する構成とすることができる。

上記半導体装置において、前記メモリセルは例えば不揮発性メモリセルである。

本発明はまた、ローカルワード線に接続されたセルを有する複数のセクタから１つのセクタを選択するステップと、選択されたセクタをイレースする際、当該選択されたセクタを選択的に駆動するためのデコーダを一時的に非選択とする制御信号を生成するステップとを有する半導体装置の制御方法を含む。

本発明はまた、ローカルワード線に接続されたセルを有する複数のセクタから１つのセクタを選択するステップと、選択されたセクタをプログラムする際、非選択セクタのローカルワード線をフローティング状態にする制御信号を生成するステップとを有する半導体装置の制御方法を含む。

本発明はまた、ローカルワード線に接続されたセルを有する複数のセクタから１つのセクタを選択するステップと、前記ローカルワード線に負電圧が与えられるイレース動作の後に当該ローカルワード線をディスチャージする際、ダミー配線を前記グローバルワード線に接続するステップとを有する半導体装置の制御方法を含む。

本発明によれば、半導体装置の消費電流を軽減することができる。

本発明の実施例１に係る半導体装置の全体構成を示す図である。 （Ａ）は図１に示す半導体装置のグローバルワード線デコーダに与えられる信号レベルを示す図、（Ｂ）は図１に示す半導体装置のバーチカルワード線デコーダに与えられる信号レベルを示す図、（Ｃ）は図１に示す半導体装置のセクタスイッチ制御回路に与えられる信号レベルを示す図、（Ｄ）は図１に示す半導体装置のローカルワード線線デコーダに与えられる信号レベルを示す図である。 図１に示す半導体装置内のローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）の回路図である。 図１に示す半導体装置内の高電圧出力回路（ｇｖｐｘ）の回路図である。 図５Ａ、５Ｂは図４に示す高電圧出力回路の動作タイミング図である。 図１に示す半導体装置内のグローバルワード線（行方向）デコーダ（ｘｄｅｃ）の回路図である。 図１に示す半導体装置内で用いられているＸＴ生成回路の回路図である。 図１に示す半導体装置内で用いられている所定電位検出回路（ｎｅｇｐｌ）の回路図である。 図９Ａ、９Ｂは、図６に示すグローバルワード線デコーダと図７に示すＸＴ生成回路の動作タイミング図である。 図１に示す半導体装置に設けられている行方向のグローバルセクタスイッチ回路（ｓｓｗｉｔｃｈｇ）の回路図である。 図１１Ａ、１１Ｂは、図８に示す所定電位検出回路と図１０に示すグローバルセクタスイッチ回路との回路図である。 図１に示す半導体装置に設けられている列方向のグローバルセクタスイッチ回路（ｓｓｗｉｔｃｈｖ）の回路図である。 図１に示す半導体装置内のバーチカルワード線デコーダ（ｖｘｄｅｃ）の回路図である。 図１４Ａ、１４Ｂは図１２に示すグローバルセクタスイッチ回路と図１３に示すバーチカルワード線デコーダとの動作タイミング図である。 図１に示す半導体装置内のセクタスイッチ回路（ｓｓｗｉｔｃｈ）の回路及び動作を示す図である。 実施例１におけるイレース後のローカルワード線ディスチャージとグローバルワード線ディスチャージとを説明するためのグラフである。 実施例２に係る半導体装置の全体構成を示すブロック図である。 実施例２で用いられている水平方向のグローバルセクタスイッチ回路の回路図である。 実施例２におけるイレース後のローカルワード線ディスチャージとグローバルワード線ディスチャージとを説明するためのグラフである。 本発明の半導体装置の全体構成の一例を示すブロック図である。

以下、添付の図面を参照して本発明の実施例を説明する。

図１は、本発明の実施例１に係る不揮発性半導体メモリの一例であるフラッシュメモリの構成を示すブロック図である。フラッシュメモリは、行方向と列方向に配置された複数のセクタ２００_１１〜２００_ｈｖ（ｈとｖはそれぞれ任意の自然数）を有する。各セクタ２００_１１〜２００_ｈｖは、不揮発性のメモリセルを複数有している。各行、各列は同一構成なので、説明の繰り返しを避けるために、以下では適宜、ｈ番目の行とｖ番目の列についてのみ説明し、他の行、列についての説明を省略する場合がある。

一対のグローバルワード線ＧＷＬＮｈとＧＷＬＢｈは、ｈ番目の行のセクタ２００_ｈ１〜セクタ２００_ｈｖを横方向（行方向）に接続している。また、プログラム／読出し電圧供給線ＶＰＸｈとセクタスイッチ制御線ＧＸＤＳｈが行方向に設けられており、各セクタ２００_ｈ１〜２００_ｈｖにそれぞれ接続されている。各行には、メインデコーダ（行デコーダ）１００_１〜１００_ｈが設けられている。メインデコーダ１００_ｈは、一対のグローバルワード線ＧＷＬＮｈとＧＷＬＢｈ、プログラム／読出し電圧供給線ＶＰＸｈ、及びセクタスイッチ制御線ＧＸＤＳｈを制御する。メインデコーダ１００_ｈは高電圧出力回路（ｇｖｐｘ）１１０、グローバルワード線デコーダ（ｘｄｅｃ）１４０及びグローバルセクタスイッチ回路（ｓｓｗｉｔｃｈｇ）１８０を有する。高電圧発生回路１１０は、プログラム／読出し電圧ＶＰＸｈをセクタ２００_ｈ１〜２００_ｈｖに出力する。グローバルワード線デコーダ１４０は、グローバルワード線ＧＷＬＮｈとＧＷＬＢｈを選択駆動する。グローバルセクタスイッチ回路１８０は、行方向のセクタスイッチ制御線ＧＸＤＳｈを制御する。メインデコーダ１００_１〜１００_ｈには、電圧発生回路４００から高電圧ＶＰＸＧと負電圧ＮＥＧＰが供給される。電圧発生回路４００は、高電圧ＶＰＸＧを生成する高電圧発生回路４１０と、負電圧ＮＥＧＰを発生する負電圧発生回路４２０とを有する。負電圧ＮＥＧＰは、後述するように、セクタのイレース時に用いられる。

各列には、列方向デコーダ３００_１〜３００_ｖが設けられている。列デコーダ３００_ｖから延びるセクタスイッチ選択信号線ＡＥＮｖ、ＮＥＮｖ及びバーチカルワード線ＶＷＬｖは、ｖ列のセクタ１００_１ｖ〜２００_ｈｖに接続されている。列デーコダ３００ｖは、セクタスイッチ選択信号線ＡＥＮｖ、ＮＥＮｖを選択する列方向のグローバルセクタスイッチ回路（ｓｓｗｉｔｃｈｖ）３１０と、バーチカルワード線ＶＷＬｖを選択駆動するバーチカルワード線デコーダ（ｖｘｄｅｃ）３４０とを有する。電圧発生回路４００は、列方向デコーダ３００_１〜３００_ｖに高電圧ＶＰＸＧと負電圧ＮＥＧＰを供給する。

セクタ２００_ｈｖは、セクタスイッチ回路（ｓｓｗｉｔｃｈ）２１０、ローカルワード線単位に設けられたローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）２４０とを有する。セクタスイッチ回路２１０はセクタスイッチ選択信号線ＡＥＮｖ、ＮＥＮｖで制御され、選択されると信号線ＸＤＳｎに負電圧ＮＥＧＰ又は接地電圧Ｖｓｓなどを供給する。ローカルワード線デコーダ２４０はバーチカルワード線ＶＷＬｖに選択的に接続され、ここを介して供給される高電圧ＶＰＸｈ又は接地電圧Ｖｓｓを対応するローカルワード線に供給する。ローカルワード線にはメモリセルが接続されている。

動作の概略を説明する。行方向の信号ＶＰＸｈ、ＧＷＬＮｈ、ＧＷＬＢｈ、ＧＸＤＳｈと、列方向のＶＷＬｖ、ＡＥＮｖ、ＮＥＮｖにより１つのセクタ及び選択されたセクタ中の１本のローカルワード線が選択される。メインデコーダ１００_ｈ内のグローバルセクタスイッチ回路１８０から出力される負電圧ＮＥＧＰは、ＧＸＤＳｈ配線を経由して、選択されたセクタのローカルワード線に供給される。ＧＸＤＳｈ配線は行方向のセクタ２００_ｈ１〜２００_ｈｖに共通で、最も近いセクタ２００_ｈ１から順にセクタ２００_ｈ１〜２００_ｈｖに接続されている。

図２Ａ〜２Ｄは図１の動作の概要を説明するための図である。図２Ａはグローバルワード線デコーダ（ｘｄｅｃ）１４０の動作を示す図、図２Ｂはバーチカルワード線デコーダ（ｖｘｄｅｃ）３４０の動作を示す図、図２Ｃはセクタスイッチ回路（ｓｓｗｉｔｃｈ）２１０の動作を示す図、及び２Ｄはローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）２４０の動作を示す図である。図２Ａ〜２Ｄは、イレースベリファイ時、イレース時及びプログラム時の動作を示している。リード時の動作はプログラム時と同様である。

以下、説明の都合上、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）２４０をまず説明する。以下に説明するように、後述する構成を採用しないと、イレースベリファイからイレース動作に移行する際及びプログラム時において、ローカルワード線デコーダ２４０にリーク電流が流れる可能性がある。以下、図３を参照しながらローカルワード線デコーダ２４０の構成を説明し、次にイレースベリファイからイレース動作に移行する際、及びプログラム時に流れる可能性のあるリーク電流について説明し、これらのリーク電流の発生を防止する構成の概要について説明する。

図３は、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）２４０の回路構成を示す図である。ローカルワード線デコーダ２４０はＮチャネルトランジスタ２４１、２４２及び２４３から構成されている。トランジスタ２４２はプルアップトランジスタであり、トランジスタ２４３はプルダウントランジスタである。バーチカルワード線ＶＷＬｖはトランジスタ２４２を介してローカルワード線Ｐ２ＷＬｎに選択的に接続され、セクタスイッチ回路２１０からのセクタスイッチ制御線ＸＤＳｎはトランジスタ２４３を介してローカルワード線Ｐ２ＷＬｎに選択的に接続される。トランジスタ２４１、２４２、２４３はＰ型ウェル内に形成され、メインデコーダ１００ｈのグローバルセクタスイッチ回路１８０から延びるセクタスイッチ制御線ＧＸＤＳｈでバックバイアスされている。トランジスタ２４１、２４２、２４３を含むそれぞれのＰ型ウェルは、Ｐ型基板と分離するためＮ型ウェルの中にあり、そのＮ型ウェルは電源電圧Ｖｃｃでバイアスされている。トランジスタ２４２のゲートは、トランジスタ２４１を介してグローバルワード線ＧＷＬＮｈで制御される。トランジスタ２４１のゲートは、メインデコーダ１００ｈの高電圧出力回路１１０から延びる高電圧供給線ＶＰＸｈが接続されている。トランジスタ２４３のゲートは、グローバルワード線ＧＷＬＢｈで制御される。なお、図中、トランジスタのシンボル中の小さな円は、円の付いていないトランジスタよりもしきい値が小さいことを意味している。

イレースベリファイ時の選択ワード線及び非選択ワード線に関しては、図２Ｄに示す電圧が各部に与えられる。具体的には次の通りである。イレースベリファイ時、選択されたワード線の場合はＧＷＬＮｈ／ＧＷＬＢｈ＝ＶＰＸｈ／Ｖｓｓ、ＶＷＬｖ＝ＶＰＸＶであり、ローカルワード線Ｐ２ＷＬｎに高電圧が供給される。非選択ワード線の場合にはＧＷＬＮｈ／ＧＷＬＢｈ＝ＶＰＸｈ／Ｖｓｓ（選択）、ＶＷＬｖ＝Ｖｓｓ（非選択）の状態か、ＧＷＬＮｈ／ＧＷＬＢｈ＝Ｖｓｓ／Ｖｃｃ（非選択）、ＶＷＬｖ＝ＶＰＸＶ（選択）の状態のどちらかの条件により、ローカルワード線Ｐ２ＷＬｎはＶｓｓとなる。イレース時、選択されたセクタではＧＷＬＮｈ／ＧＷＬＢｈ＝ＮＥＧＰ／Ｖｃｃ、ＶＷＬｖ＝Ｖｓｓ、ＸＤＳｎ＝ＧＸＤＳｈ＝ＮＥＧＰであり、ローカルワード線Ｐ２ＷＬｎに負電圧が供給される。非選択セクタでは、ＧＷＬＮｈ／ＧＷＬＢｈ＝ＮＥＧＰ／Ｖｓｓ（選択）、ＸＤＳｎ＝Ｖｓｓ（非選択）の状態か、ＧＷＬＮｈ／ＧＷＬＢｈ＝Ｖｓｓ／Ｖｃｃ（非選択）、ＸＤＳｎ＝Ｖｓｓ（非選択）の状態のどちらかの条件により、ローカルワード線２ＰＷＬｎはＶｓｓとなる。この時、前者の状態ではローカルワード線Ｐ２ＷＬｎがフローティングになるためＧＷＬＮｈｇ＝ＮＥＧＰによるカップリングでワード線Ｐ２ＷＬｎが負電圧になるが、実質的な影響はない。

グローバルワード線ＧＷＬＮｈ、ＧＷＬＢｈを介して選択されたセクタにおいて、イレースベリファイ動作からイレース動作に移行する際、ローカルワード線Ｐ２ＷＬｎを速やかに高電圧から負電圧に移行させることが望まれる。このためには、トランジスタ２４２を高速にオンからオフに変化させ、トランジスタ２４３を高速にオフからオンに変化させる必要がある。イレース動作に移行する直前では、グローバルワード線ＧＷＬＮｈは高電圧ＶＰＸｈであり、トランジスタ２４２をオンさせてローカルワード線Ｐ２ＷＬｎを高電圧にするに十分な電圧がノードＦに保持されている。この状態でイレースベリファイからイレースに移行するときに、選択されたセクタに接続されるグローバルワード線ＧＷＬＮｈが高電圧ＶＰＸｈから負電圧ＮＥＧＰに変化する。このとき、従来技術では、グローバルワード線ＧＷＬＮｈはＶｓｓよりも高い電圧に保持されている。従って、トランジスタ２４２がオン状態に保持され、バーチカルワード線ＶＷＬｖからのリーク電流パスが形成されてしまい、トランジスタ２４３を介してローカルワード線Ｐ２ＷＬｎを効率よく負電圧ＮＥＧＰに駆動することができない。本実施例は後述する構成を採用し、イレース動作の開始からある一定期間だけ、トランジスタ２４２を強制的にオフさせることで、ローカルワード線Ｐ２ＷＬｎを負電圧ＮＥＧＰに高速駆動できるようにした。なお、上記リークパスは選択されたセクタの各ローカルワード線デコーダ２４０に発生するので、メモリの容量が増えるほど負電圧ＮＥＧＰの供給効率が低下し、さらには負電圧ＮＥＧＰの供給ができなくなってしまう場合も考えられる。本実施例により、リーク電流パスの発生を抑制することは、上記の状況下において特に有益である。

また、図３に示すローカルワード線デコーダ２４０はプログラム時にもリーク電流が流れる可能性がある。プログラム中、選択されたバーチカルワード線ＶＷＬｖ（＝ＶＰＸＶ）上にはグローバルワード線ＧＷＬＮｈ／ＧＷＬＢｈが選択状態（＝ＶＰＸｈ／Ｖｓｓ）のローカルワード線デコーダ２４０と、非選択状態（＝Ｖｓｓ／Ｖｃｃ）のローカルワード線デコーダ２４０とが存在する。このグローバルワード線ＧＷＬＮｈ／ＧＷＬＢｈが非選択状態のローカルワード線デコーダ２４０では、トランジスタ２４２はＧＷＬＮｈ＝Ｖｓｓによりオフ状態、トランジスタ２４３はオン状態となっているが、トランジスタ２４２、２４３のしきい値が小さいために、トランジスタ２４２においてわずかなリーク電流が存在している。メモリ容量が増えるほど多くの非選択ローカルワード線デコーダ２４０が存在するため、リーク電流の影響は顕著になってくる。この問題点を解決するために、本実施例では後述する構成により、プログラム時には非選択セクタ内のローカルワード線デコーダ２４０のトランジスタ２４２と２４３の両方をオフにすることで、トランジスタ２４２と２４３にリーク電流が流れるのを防止する構成とした（図２Ｄに示すように、グローバルワード線ＧＷＬＢｈをＶｓｓレベルとすることで、トランジスタ２４３をオフさせる）。これによって、非選択セクタ内のローカルワード線Ｐ２ＷＬｎはフローティング状態となり、選択されたバーチカルワード線ＶＷＬｖ上のローカルワード線デコーダ２４０が駆動するローカルワード線Ｐ２ＷＬｎはカップリングにより多少レベルが上がるが、プログラムに影響を及ぼすほどではない。但し、選択されたセクタにおいてはビット線レベルが上昇するため、ローカルワード線Ｐ２ＷＬｎがカップリング上昇して誤書込みを起こしてしまうのを防止するために、非選択ローカルワード線は接地電位Ｖｓｓに設定しておく必要がある。これにより、選択されたセクタ内の非選択ローカルワード線デコーダ２４０にはリーク電流が発生するが、数が膨大でない限り特に影響を及ぼすほどではない。

以下、図１に示す構成の各部を詳述する。

図４は、メインデコーダ１００ｈ内に設けられた高電圧出力回路（ｇｖｐｘ）１１０の回路図である。高電圧出力回路１１０は高電圧ＶＰＸｈを出力する回路で、ＡＮＤゲート１１１、１１２、ＮＯＲゲート１１３、Ｎチャネルトランジスタ１１４、１１７、１１８、Ｐチャネルトランジスタ１１５、１１６、１１９、インバータ１２０、及びフローティング指示信号発生回路１２１を有する。記号ＧＳＥＬｈはグローバルワード線選択指示信号、記号ＥＲＳＥＬはイレースデコード期間指示信号、記号ＧＳＥＬＢｈはグローバルワード線選択指示信号ＧＳＥＬｈの反転信号、記号ＳＶＰＸはＶＰＸ選択指示信号、記号ＶＰＸＧはチャージポンプ動作で生成される高電圧（＞Ｖｃｃ）、記号ＥＲＳＥＬＢＶＴはイレース期間指示信号ＥＲＳＥＬの反転信号、記号ＰＧＭＢはプログラム期間中にメモリセルのゲートやドレインに高電圧を印加する期間を示す信号、記号ＦＬＯＡＴＸＢｈはフローティング期間を示す信号である。制御信号ＧＳＥＬｈ、ＥＲＳＥＬ、ＧＳＥＬｈ、ＳＶＰＸ、ＥＲＡＳＥＬＶＢＴ及びＰＧＭＢは、後述する制御回路（図２０の制御回路５２０）から供給される。

図５Ａ及び図５Ｂに高電圧出力回路１１０の動作を示す。図５Ａはプログラム時の動作を示し、図５Ｂはイレース時の動作を示す。プログラム時、ｈ行のグローバルワード線が選択されると、メインデコーダ１００ｈ内の高電圧発生回路１１０はチャージポンプ動作で立ち上がる電圧ＶＰＸＧから高電圧ＶＰＸｈ（＞Ｖｃｃ）を生成して出力する。プログラム時、ｈ行のグローバルワード線が非選択の場合、高電圧発生回路１１０は出力電圧ＶＰＸｈをＶｃｃに保持する。イレース時、ｈ行のグローバルワード線が選択されると、メインデコーダ１００ｈ内の高電圧発生回路１１０は出力電圧ＶＰＸｈをＶｓｓに設定する。非選択の場合には、高電圧発生回路１１０は出力電圧ＶＰＸｈをＶｃｃに保持する。フローティング指示信号発生回路１２１は、プログラム時、ｈ行のグローバルワード線が非選択の場合に制御信号ＰＧＭＢに同期してローレベルを出力する。

図６は、メインデコーダ１００ｈ内に設けられたグローバルワード線デコーダ（ｘｄｅｃ）１４０の回路図である。グローバルワード線デコーダ１４０は、ＮＡＮＤゲート１４１、１４７、Ｎチャネルトランジスタ１４２、１４５、Ｐチャネルトランジスタ１４３、１４４、ＯＲゲート１４６及びインバータ１４８を有する。図４に示す高電圧発生回路１１０からの電圧ＶＰＸｈはトランジスタ１４３、１４４のソースに与えられ、制御信号ＦＬＯＡＴＸＢｈはＮＡＮＤゲート１４７に与えられている。信号ＧＸＲＳＴＬは後述する制御回路から与えられる信号で、グローバルワード線ＧＷＬＮｈとＧＷＬＢｈをリセット又はＶｓｓに設定するために用いられる。信号ＸＴｘは図７を参照して後述するＸＴ生成回路１５０から供給されるもので、メインデコーダ１００ｈのグローバルワード線デコーダ１４０を選択する信号である。グローバルワード線デコーダ１４０の動作については、図９Ａ、９Ｂを参照して後述する。

図７は、ＸＴ生成回路１５０の回路図である。ＸＴ生成回路１５０はメインデコーダ１００_１〜１００_ｈに、それぞれ信号ＸＴ（０）〜ＸＴ（ｈ）を出力する。ＸＴ生成回路１５０はアドレス信号をデコードして１つのメインデコーダを選択する。ＸＴ生成回路１５０は、同一構成のデコード回路をｘ個含む。ここでは、メインデコーダ内にｘ個のｘｄｅｃ回路があるとする。例えば、信号ＸＴ（０）を出力するデコード回路は、ＡＮＤゲート１５１、ＮＯＲゲート１５２、１５３、及びインバータ１５４、１５５を含む。ＡＮＤゲート１５１にはアドレス信号のうちの３ビットＡ１１Ｂ、Ａ１２Ｂ、Ａ１３Ｂが与えられている。ＡＮＤゲート１５１の出力は、イレース時ハイレベルとなる信号ＥＲＳＥＬとＮＯＲゲート１５２で演算処理される。ＮＯＲゲート１５２の出力は、ディスエーブル信号生成回路１５６が出力するディスエーブル信号ＤＩＳＸＴとＮＯＲゲート１５３で演算処理される。ＮＯＲゲート１５３の出力はインバータ１５４、１５５を介してＸＴ（０）として出力される。ディスエーブル信号生成回路１５６は、後述する制御回路が出力するイレース指示信号ＥＲと、図８を参照して後述する所定電位検出回路１６０が生成する検出信号ＮＥＧＰＬとから、ＮＡＮＤゲート１５７及びインバータ１５８を用いてディスエーブル信号ＤＩＳＸＴを生成する。ＸＴ生成回路１５０が生成する信号ＸＴ（０）…は、選択されたセクタに接続するデコーダを一時的に非選択とする制御信号として機能する。ＸＴ生成回路１５０の動作は、図９Ａ、９Ｂを参照して後述する。

図８は、所定電位検出回路１６０の回路図である。所定電位検出回路１６０は、イレース時、負電圧ＮＥＧＰがＶｓｓからイレース動作に必要な負電圧（例えば−６Ｖ）に遷移する過程で、所定の負電圧（例えば−３Ｖ）を検出する回路である。所定電位検出回路１６０は、ＮＡＮＤゲート１６１、インバータ１６２、１７２〜１７４、Ｎチャネルトランジスタ１６３、１６７、１６９，１７０、１７５及びＰチャネルトランジスタ１６４、１６５、１６６、１６８、１７１とを有する。負電圧発生回路４２０が発生する負電圧ＮＥＧＰは、Ｐチャネルトランジスタ１６５のゲートに与えられる。ＮＡＮＤゲート１６１はイレース期間ハイレベルとなる信号を受けて、ゲートを開く。ＮＡＮＤゲート１６１の出力ＥＮＬＢは、トランジスタ１６３及び１７０のゲートに与えられている。負電圧ＮＥＧＰがＶｓｓから所定の負電圧である−３Ｖまで達していないときは、Ｐチャネルトランジスタ１６５はオフであり、所定電位検出信号ＮＥＧＰＬはＶｃｃにある。よって、信号ＥＮＬＢはローレベル、インバータ１６２の出力はハイレベルにある。このとき、トランジスタ１６４、１６６はオフである。負電圧ＮＥＧＰが所定電位（−３Ｖ）まで下がってくると、トランジスタ１６５がオンし、これによりトランジスタ１６４、１６６がオンする。この結果、ノードＮＶＤの電位が上がり、トランジスタ１７５がオンする。これにより、所定電位検出信号ＮＥＧＰＬはハイレベルからローレベルに変化する。インバータ１７２と１７３のラッチ回路がハイレベルを保持するので、所定電位検出信号ＮＥＧＰＬがローレベルに変化し、信号ＥＮＬＢがハイレベルに変化しても、所定電位検出信号ＮＥＧＰＬはローレベルに保持される。

図９Ａ、９Ｂは、グローバルワード線デコーダ１４０（図６）、ＸＴ生成回路１５０（図７）及び所定電位検出回路１６０（図８）の動作タイミング図である。図９Ａはプログラム時の動作を示し，図９Ｂはイレース時の動作を示す。前述したローカルワード線デコーダ２４０のリーク電流は以下のメカニズムで発生する。まず、イレースベリファイ動作からイレース動作に移行する際のリーク電流について説明する。このリーク電流が発生する原因は、イレース動作に入ると直ちにメインデコーダ１００ｈを選択する信号ＧＳＥＬｈ及びグローバルワード線デコーダ１４０を選択する信号ＸＴｘがハイレベルに設定される（イレースベリファイ時にも信号ＧＳＥＬｈとＸＴｘはハイレベルに設定されているので、イレース時に移行する際、信号ＧＳＥＬｈとＸＴｘはハイレベルのまま保持されることになる）ことに起因している。

イレースベリファイ中、図６に示す選択されたグローバルワード線デコーダ１４０では、信号ＸＴｘとＧＳＥＬｈがいずれもハイレベルなので、トランジスタ１４４がオン状態（ゲート電圧がＶｓｓ）、トランジスタ１４５がオフ状態（ゲート電圧がＶｓｓ）である。従って、グローバルワード線ＧＷＬＮｈには高電圧のＶＰＸｈがトランジスタ１４４を介して供給されている。次にイレース動作にはいると、グローバルワード線デコーダ１４０は選択されたままの状態で、つまり、信号ＸＴｘがハイレベルに保持されたままの状態で、イレース動作の当初、ＶＰＸｈ＝Ｖｓｓ、ＧＸＤＳｈ＝Ｖｓｓとなるので、トランジスタ１４４、１４５はいずれもオフ状態となる。この結果、グローバルワード線ＧＷＬＮｈにはＶｓｓ＋Ｖｔａ（Ｖｔａはトランジスタ１４４のしきい値電圧）の電圧が残ることになる。一方、グローバルワード線ＧＷＬＮｈ上にあるローカルワード線デコーダ２４０（図３）では、イレースベリファイ中にはバーチカルワード線ＶＷＬｖを介してローカルワード線Ｐ２ＷＬｎに高電圧を通すのに十分な電圧がノードＦに保持されており、次にイレース動作に入ると上記の通りＧＷＬＮｈ＝Ｖｓｓ＋Ｖｔａとなるため、ノードＦにはＶｓｓ＋Ｖｔｂ（Ｖｔｂはトランジスタ２４１のしきい値電圧）が残ることになる。この電圧レベルはイレース動作に入ってＶＷＬｖ＝Ｖｓｓ、ＧＷＬＢｈ＝Ｖｃｃ、ＸＤＳｎ＝Ｖｓｓとなった後、ＸＤＳｎが負電圧に下がっていく過程でトランジスタ２４２（図３）をオンさせるのに十分な電圧であるため、トランジスタ２４２がリークパスとなってローカルワード線Ｐ２ＷＬｎへの負電圧の供給が効率よく行われなくなってしまう。またこの時、ＸＤＳｎに続いてグローバルワード線ＧＷＬＮｈも負電圧に下がっていくが、ＶＰＸｈ＝Ｖｓｓとなっているので、ＧＷＬＮｈがトランジスタ２４１をオンさせ得る電圧に下がるまではノードＦにはＶｓｓ＋Ｖｔｂの電圧が残っていることになる。よって、ＧＷＬＮｈがトランジスタ２４１をオンさせ得る電圧に下がるまで、リーク電流が存在することになる。

これに対し、本実施例では、図９Ｂに示すように、イレース時、選択されたグローバルワード線デコーダ１４０はイレースイネーブル信号ＥＲに同期してイネーブル状態とされるのではなく、負電圧ＮＥＧＰがＶｓｓから所定の負電位（−３Ｖ）に下降したことが検出された時（ＮＥＧＰＬがローレベルにたち下がる）にイネーブル状態とされる。つまり、負電圧ＮＥＧＰがＶｓｓから所定の負電位（−３Ｖ）に下降するまでは、信号ＸＴｘはローレベルに保持される。イレースベリファイ動作からイレース動作への移行時、信号ＸＴｘはイレース動作に移行した時点でハイレベルからローレベルに変化し、負電圧ＮＥＧＰがＶｓｓから所定の負電位（−３Ｖ）に下降した時点でハイレベルに変化する。

図６のグローバルワード線デコーダ１４０において、イレース動作の開始直後は信号ＸＴｘがローレベルなので、グローバルワード線デコーダ１４０は非選択状態となり、トランジスタ１４４はオフし、トランジスタ１４５がオンする。よって、セクタスイッチ制御線ＧＸＤＳｈがＶｓｓから負電圧に下降していくにつれて、グローバルワード線ＧＷＬＮｈもＶｓｓから次第に立ち下がっていく。つまり、図３に示すローカルワード線デコーダ２４０のトランジスタ２４２のゲート、つまりノードＦにはトランジスタ１４２を介してＶｓｓから次第に下降していく電圧が印加されるので、トランジスタ２４２はイレース動作の開始時オフに制御される。よって、リーク電流パスが発生しない。その後、負電圧ＮＥＧＰが所定の負電圧（−３Ｖ）になるまでグローバルワード線デコーダ１４０は非選択状態に保持される。そして、負電圧ＮＥＧＰが所定の負電圧（−３Ｖ）に達し、所定電位検出信号ＮＥＧＰＬがローレベルに立下り、ディスエーブル信号ＤＩＳＸＴがローベルに立ち下がることで、ＸＴｘが立ち上がり、ワード線デコーダ１４０は選択状態に戻る。仮に非選択状態のままだと、トランジスタ１４５（図６）において、イレース期間中にＧＸＤＳｎが負電圧に下がっていくと、ゲート電圧（＝Ｖｃｃ）とＧＸＤＳｎとの電位差が大きくなることから、トランジスタ１４５の耐圧に問題が生じる可能性がある。よって、ＮＥＧＰが−３Ｖに達したときにグローバルワード線デコーダ１４０を選択状態にして、トランジスタ１４５のゲート電圧をＶｓｓレベルにすることで、耐圧の問題を回避することができる。

なお、イレース時における非選択セクタの動作については、図９Ｂの下側に示すタイミングの通りである。

また、図３に示すローカルワード線デコーダ２４０は、前述したように、プログラム時にもリーク電流パスが形成されてしまう。この問題点に対処するために、非選択セクタ内のローカルワード線デコーダ２４０において、ローカルワード線Ｐ２ＷＬｎをフローティング状態とする。つまり、トランジスタ２４２と２４３の両方をオフさせる。このために、図５に示すフローティング指示信号発生回路１２１が生成するフローティング指示信号ＦＬＯＡＴＸＢｈを用いる。フローティング指示信号ＦＬＯＡＴＸＢｈは、図６に示すグローバルワード線デコーダ１４０のＮＡＮＤゲート１４７に与えられている。図９Ａに示すように、プログラム時、非選択セクタにおいては、フローティング指示信号ＦＬＯＡＴＸＢｈがハイレベルからローレベルに変化し、この変化を受けてグローバルワード線ＧＷＬＢｈがハイレベルからローレベル（Ｖｓｓ）に変化する。この変化が図３に示すトランジスタ２４３のゲート電圧となり、トランジスタ２４３をオンからオフに制御する。また、図９Ａに示すように、グローバルワード線ＧＷＬＮｈはローレベル（Ｖｓｓ）に保持されているので、トランジスタ２４２はオフ状態にある。このようにしてリーク電流パスの形成が阻止できる。なお、選択されたセクタでのプログラム動作は図９Ａに示すように、ＶＰＸｈのチャージポンプ動作によりグローバルワード線ＧＷＬＮｈが高電圧に設定される。但し、選択されたセクタにおいてはビット線レベルが上昇するため、ローカルワード線Ｐ２ＷＬｎがカップリング上昇して誤書込みを起こしてしまうのを防止するために、非選択ローカルワード線は接地電位Ｖｓｓに設定しておく必要がある。これにより、選択されたセクタ内の非選択ローカルワード線デコーダ２４０にはリーク電流が発生するが、数が膨大でない限り特に影響を及ぼすほどではない。

図１０は、水平方向（行方向）のグローバルセクタスイッチ回路（ｓｓｗｉｔｃｈｇ）１８０の回路図である。グローバルセクタスイッチ回路１８０は、ＮＡＮＤゲート１８１、１８３、インバータ１８２、１８４、Ｐチャネルトランジスタ１８６、１８７、１８８、１９０、１９２、１９４及びＮチャネルトランジスタ１８５、１８９、１９１、１９３、１９５、１９６を有する。記号ＥＮＳＳＷは後述する制御回路から供給されるセクタスイッチイネーブル信号、記号ＧＳＥＬｈはグローバルワード線選択指示信号、記号ＮＥＮはトランジスタ１９２のドレインから与えられるセクタスイッチデコード信号である。グローバルセクタスイッチ回路１８０は、トランジスタ１９５を介してセクタスイッチ制御線ＧＸＤＳｈにＶｓｓを供給し、トランジスタ１９６を介して負電圧ＮＥＧＰを供給する。

図１１Ａ及び図１１Ｂは、図１０に示すグローバルセクタスイッチ回路１８０の動作を示すタイミング図である。図１１Ａがプログラム時の動作を示し、図１１Ｂがイレース時の動作を示す。プログラム時、制御線ＧＸＤＳｈはＶｓｓレベルに設定され、イレース時はトランジスタ１９６を介して供給される負電圧発生回路４２０が生成する負電圧ＮＥＧＰに設定される。制御線ＧＸＤＳｈとともに、セクタスイッチ制御線ＧＸＤＳＢｈがセクタ２００_ｈ１〜２００_ｈｖに供給される。図１では、セクタスイッチ制御線ＧＸＤＳＢｈの図示を省略してある。グローバルセクタスイッチ回路１８０が選択された場合、その直後は、ＮＥＧＰはＶｓｓ、よって前述した所定電位検出信号ＮＥＧＰＬはＶｃｃのため、トランジスタ１９１及び１８９はオンとなり、ＧＸＤＳＢｈはＶｓｓである。また、トランジスタ１９２はオンのため（ノードＮＥＮはＶｃｃ）、トランジスタ１９６はオンし、ＧＸＤＳｈはＶｓｓである。そして、ＮＥＧＰがＶｓｓから下がっていき所定電位（前述した例では−３Ｖ）になると、ＮＥＧＰＬはＶｓｓになる。このとき、トランジスタ１９１及び１８９を介してＧＸＤＸＢｈはＮＥＧＰの電位（−３Ｖ）が出力される。また、ノードＮＥＮはトランジスタ１９２を介してＶｓｓ（ＮＥＧＰＬの電位）であり、トランジスタ１９６を介してＧＸＤＳｈはＮＥＧＰの電位（−３Ｖ）が出力される。非選択の場合には、制御線ＧＸＤＳＢｈはハイレベルに保持される。

図１２は、列デコーダ３００ｖに設けられた垂直方向（列方向）のグローバルセクタスイッチ回路（ｓｓｗｉｔｃｈｖ）３１０の回路図である。図１０に示す水平方向のグローバルセクタスイッチ回路１８０と類似の回路構成である。より特定すると、グローバルセクタスイッチ回路３１０はＮＡＮＤゲート３１１、３１３、インバータ３１２、３１４、Ｐチャネルトランジスタ３１６、３１７、３１８、３２０、３２２、３２４及びＮチャネルトランジスタ３１５、３１９、３２１、３２３、３２５、１９６を有する。セクタスイッチ選択信号ＡＥＮｖはトランジスタ３１９のドレインから出力され、セクタスイッチ選択信号ＮＥＮｖはトランジスタ３２３のドレインから出力される。グローバルセクタスイッチ回路３１０の動作は、図１４Ａ、１４Ｂを参照して後述する。

図１３は、列デコーダ３００ｖに設けられたバーチカルワード線デコーダ（ｖｘｄｅｃ）３４０の回路図である。バーチカルワード線デコーダ３４０は、ＮＡＮＤゲート３４８、Ｐチャネルトランジスタ３４１、３４２、３４３及びＮチャネルトランジスタ３４４、３４５、３４５、３４７を有する。後述する制御回路から供給されるバーチカルワード線デコーダ駆動信号ＶＸＴｑ及び選択信号ＶＳＥＬｖがＮＡＮＤゲート３４８に与えられる。高電圧発生回路１１０が生成する高電圧ＶＰＸｖはトランジスタ３４１、３４２及び３４３に図示するように与えられる。トランジスタ３４３がオンすると、高電圧ＶＰＸｖがバーチカルワード線ＶＷＬｖに与えられる。

図１４Ａ、１４Ｂは、グローバルセクタスイッチ回路（ｓｓｗｉｔｃｈｖ）３１０とバーチカルワード線デコーダ（ｖｘｄｅｃ）３４０の動作を示すタイミング図である。図１４Ａに示すプログラム時、選択された列及び非選択の列のグローバルセクタスイッチ３１０はともに、ＡＥＮｖ＝Ｖｃｃ、ＮＥＮｖ＝ＮＥＧＰ＝Ｖｓｓに設定される。選択された列のバーチカルワード線デコーダ３４０では、図１３のＮＡＮＤゲート３４８の出力がローレベルとなるのでトランジスタ３４３がオンし、トランジスタ３４７がオフする。よって、バーチカルワード線ＶＷＬｖは高電圧のＶＰＸｖとなる。非選択のバーチカルワード線デコーダ３４０ではＮＡＮＤゲート３４８の出力はハイレベルとなるので、バーチカルワード線ＶＷＬｖはＶｓｓとなる。図１４Ｂに示すイレース時、選択された列のグローバルセクタスイッチ３１０はＡＥＮｖを負電圧のＮＥＧＰに設定し、ＮＥＮｖを当初ハイレベルに設定した後ローレベルに変化させる。この時、図１２に示すグローバルセクタスイッチ回路３１０では、信号ＥＮＳＳＷがハイレベルに変化したことでトランジスタ３１５がオンし、セクタスイッチ選択信号線ＡＥＮｖはトランジスタ３１６、３１９を介してＶｓｓに設定される。引き続き、セクタスイッチ選択信号線ＡＥＮｖは、トランジスタ３２１、３１９を介してＮＥＧＰの電圧に設定される。イレース時、非選択列のグローバルセクタスイッチ３１０では、セクタスイッチ選択信号線ＡＥＮｖがハイレベル（Ｖｃｃ）されるとともに、セクタスイッチ選択信号線ＮＥＮｖはトランジスタ３２３を介してＮＥＧＰの電圧に設定される。

図１５は、セクタスイッチ回路（ｓｓｗｉｔｃｈ）２１０の回路図である。セクタスイッチ回路２１０はＮチャネルトランジスタ２１１、２１２及び２１３を有する。図１５には、セクタスイッチ回路２１０の入出力信号の関係も図示してある。セクタスイッチ選択信号線ＡＥＮｖとＮＥＮｖの電圧の組み合わせにおいて、（１）と（２）は非選択の場合、（３）、（４）は選択の場合である。また、セクタスイッチ制御線ＧＸＤＳｈとＧＸＤＳＢｈの電圧の組み合わせにおいて、（５）と（７）は選択の場合、（６）と（８）は非選択の場合である。図示するようにＡＥＮｖ／ＮＥＮｖ＝ＮＥＧＰ／Ｖｓｓ、ＧＸＤＳｈ／ＧＸＤＳＢｈ＝ＮＥＧＰ／ＮＥＧＰの場合に信号線ＸＤＳｎは電圧ＮＥＧＰに設定され、それ以外の場合はＶｓｓに設定される。この信号線ＸＤＳｎは、図３に示すように、トランジスタ２４３を介してローカルワード線Ｐ２ＷＬｎに選択的に接続され、イレース時に選択されたセクタのローカルワード線Ｐ２ＷＬｎを負電圧に設定する。

以上、実施例１を詳細に説明した。実施例１によれば、イレース時及びプログラム時に、図３に示すローカルワード線デコーダ２４０に流れるリーク電流を軽減することができる。

次に、本発明の実施例２を説明する。実施例２はイレース動作後に行われるローカルワード線Ｐ２ＷＬｎのディスチャージに関する。

図３に示すローカルワード線デコーダ２４０において、選択されたセクタのイレース時、ローカルワード線Ｐ２ＷＬｎは負電圧ＸＤＳｎに設定されるので、イレース後にローカルワード線Ｐ２ＷＬｎをディスチャージしてＶｓｓレベルに戻す動作が行われる。このディスチャージは、ローカルワード線Ｐ２ＷＬｎを、トランジスタ２４３、信号線ＸＤＳｎ、図１５に示すトランジスタ２１３及びセクタスイッチ制御線ＧＸＤＳｈ、図１０に示すグローバルセクタスイッチ回路１８０のトランジスタ１９５を介して行われる。この時、負電圧ＮＥＧＰが供給される信号線（負電圧ポンプパス）も同時にトランジスタ１９６、１９５を介してディスチャージされる。また、イレース時、図３に示すグローバルワード線ＧＷＬＮｈも負電圧に設定されるため、このディスチャージも行われる。このディスチャージは、図６に示すグローバルワード線デコーダ１４０のトランジスタ１４５を介して行われる。グローバルセクタスイッチ回路１８０が出力するセクタスイッチ制御線ＧＸＤＳｈがトランジスタ１４５のソースに接続されており、グローバルワード線ＧＷＬＮｈは、トランジスタ１４５、セクタスイッチ制御線ＧＸＤＳｈ、及び図１０のトランジスタ１９５を介してディスチャージされる。

ここで、グローバルワード線ＧＷＬＮｈの負荷はローカルワード線Ｐ２ＷＬｎの負荷に比べて非常に小さいため、グローバルワード線ＧＷＬＮｈの方がローカルワード線Ｐ２ＷＬｎよりも早くディスチャージされる（換言すれば、Ｖｓｓにチャージされる）。すると、図３のトランジスタ２４２がオンしてバーチカルワード線ＶＷＬｖが負電圧にバイアスされてしまい、図１３に示すバーチカルワード線デコーダ３４０のトランジスタ３４７では、Ｐ型ウェル内に形成されたＮチャネル領域（ＶＷＬｖに接続されている）の電圧（＝負電圧）が、Ｖｓｓで基板バイアスされたＰ型ウェルの電圧（＝Ｖｓｓ）よりも低くなってしまい、順バイアス状態が起きてしまう可能性がある。実施例２は、この可能性を排除することができる。

図１６は上記ディスチャージのタイミングを示す図である。記号Ｇは図３に示すノードＧの電圧変化を示す。

実施例２の全体構成を図１７に示す。図１７に示すように、負電圧に設定される配線経路が図１に示す構成とは異なる。グローバルセクタスイッチ回路１８０から延びるセクタスイッチ制御線ＧＸＤＳｈは、１番目の列のセクタスイッチ２１０からｖ番目のセクタスイッチ２１０までこの順に接続された後、最遠方のセクタスイッチ２１０からダミー配線として機能する配線ＧＸＤＳＸｈを通りグローバルセクタスイッチ回路１８０に接続されるとともに、グローバルワード線デコーダ１４０に接続されている。

配線ＧＸＤＳＸｈは、図６に示すグローバルワード線デコーダ１４０のトランジスタ１４５のソースに接続されている。これにより、負荷の小さいグローバルワード線ＧＷＬＮｈは負荷の大きいＰ２ＷＬｎを介して接続された配線ＧＸＤＳＸｈに接続され、グローバルワード線ＧＷＬＮｈは配線ＧＸＤＳＸｈを介してディスチャージされることになる。
この結果、トランジスタ１４５はローカルワード線Ｐ２ＷＬｎのディスチャージに追従して行われることになり、図３に示すトランジスタ２４２がオンすることはなくなる。

図１８は、実施例２で用いられるグローバルセクタスイッチ回路１８０の回路図である。図１０に示す構成要素と同一のものには同一の参照番号を付してある。図１８に示すように、Ｎチャネルトランジスタ１９７が新たに設けられている。トランジスタ１９５と１９６の中間ノードに接続されたセクタスイッチ制御線ＧＸＤＳｈは図１７に示すように各セクタを順番に通り、配線ＧＸＤＳＸｈを介してトランジスタ１９７に接続されている。トランジスタ１９７はトランジスタ１８９のドレインに接続されるセクタスイッチ制御線ＧＸＤＳＢｈでオンオフ制御されるもので、図１１Ｂに示すイレース時以外はハイレベルに設定されている。グローバルワード線ＧＷＬＮｈのＶｓｓバイアスは配線ＧＸＤＳｈ→ＧＸＤＳＸｈ→ＧＷＬＮｈで行われるため、読出し／プログラム時の選択セクタ内の非選択ローカルワード線デコーダ２４０において、ＶＰＸｈゲートの昇圧時のカップリングによってトランジスタ２４２がオンしてしまうのを、トランジスタ１９７を用いることで防ぐことができる。

図１９に、実施例２のディスチャージ動作を示す。図３のノードＦとＧは略同時にディスチャージ（Ｖｓｓにチャージ）される。

図１７において、セクタスイッチ制御線ＧＸＤＳＷｈはトランジスタのＰ型ウェルバイアス用の信号線であって、ローカルワード線Ｐ２ＷＬｎを駆動するためのＧＸＤＳｈとは別に設けることにより、配線ＧＸＤＳｈの負荷を減らすことを意図して設けられたものである。

以上説明したように、実施例２によればローカルワード線のディスチャージとグローバルワード線のディスチャージとのタイミング差を解消することができる。

図２０は、本発明の半導体装置の一態様であるフラッシュメモリの全体構成を示すブロック図である。フラッシュメモリは、制御回路５２０、電圧発生回路５２２、タイマ５２４、アドレスラッチ５２６、Ｙデコーダ５２８、Ｘデコーダ５３０、Ｙゲート５３２、セルマトリクス５３４、チップイネーブル／出力イネーブル回路５３５、データラッチ５３８及び入出力バッファ５４０を備えている。

制御回路５２０はコマンドレジスタを内蔵し、外部から供給されるチップイネーブル信号ＣＥや書き込みイネーブル信号ＷＥに同期して動作するとともに、入出力バッファ５４０を介して外部から供給されるコマンドに応じたタイミング信号を生成し、各部に出力する。制御回路５２０は、コマンド入力に応答して前述した各種制御信号を生成する。電圧発生回路５２２は図１の電圧発生回路４００に相当する。タイマ５２４は内部で使用されるクロックやタイミング信号を生成する。アドレスラッチ５２６は外部から供給されるアドレスをラッチし、Ｙデコーダ５２８及びＸデコーダ５３０に供給する。Ｙデコーダ５２８は、図１に示す列方向デコーダ３００_１〜３００_ｖに相当する。Ｘデコーダ５３０は図１に示すメインデコーダ１００_１〜１００_ｈに相当する。チップイネーブル／出力イネーブル回路５３６は、チップイネーブル信号ＣＥを受けてＹデコーダ５２８を活性化し、出力イネーブル信号ＯＥを受けて入出力バッファ５４０を活性化する。セルマトリクス５３４から読み出されたデータは、Ｙゲート５３２、データラッチ５３８及び入出力バッファ５４０を介して外部に出力される。また、外部からの書き込みデータは、入出力バッファ５４０、データラッチ５３８及びＹゲート５３２を介してセルマトリクス５３４内の選択されたメモリセルに書き込まれる。

以上、本発明の実施例を説明した。本発明は上記実施例に限定されず、他の実施例や変形例を含むものである。また、本発明の不揮発性半導体メモリはフラッシュメモリのようなメモリ単体のみならず、フラッシュメモリを内蔵したシステムをも含むものである。

Claims (10)

1. ローカルワード線に接続されたメモリセルを有する複数のセクタと、
   セクタを選択するデコーダと、
   選択されたセクタをイレースする際、当該選択されたセクタに接続する前記デコーダをイレースの初期段階において非選択とする制御信号を生成する回路とを有する半導体装置。
2. 各セクタは対応するグローバルワード線を介して接続される対応のデコーダにより駆動され、対応するローカルワード線を駆動するプルアップトランジスタを有し、該プルアップトランジスタは前記制御信号でＯＦＦに保持される請求項１記載の半導体装置。
3. 前記回路はイレースの初期段階において、対応するデコーダを非選択に保持する前記制御信号を生成する請求項１又は２記載の半導体装置。
4. 前記回路は、対応する非選択のデコーダに接続された負電圧ポンプパスがイレース時に所定の中間負電圧に落ちるまで、当該デコーダを非選択に保持する前記制御信号を生成する請求項１から３のいずれか一項記載の半導体装置。
5. ローカルワード線に接続されたメモリセルを有する複数のセクタと、
   セクタを選択するデコーダと、
   選択されたセクタをプログラムする際、非選択セクタのローカルワード線をフローティング状態にする制御信号を生成する回路とを有する半導体装置。
6. 各セクタは対応するローカルワード線を駆動するプルアップトランジスタ及びプルダウントランジスタを有し、これらのトランジスタは対応するデコーダで駆動され、
   前記制御信号はイレースの際、前記プルアップトランジスタ及びプルダウントランジスタをＯＦＦにする請求項５記載の半導体装置。
7. プログラムされるセクタに対応するデコーダは、当該デコーダと前記プログラムされるセクタとを接続するグローバルワード線を介して、当該選択されたセクタの非選択ローカルワード線を所定電位に設定する請求項５又は６に記載の半導体装置。
8. 前記メモリセルは不揮発性メモリセルである請求項１から７のいずれか一項記載の半導体装置。
9. ローカルワード線に接続されたメモリセルを有する複数のセクタから１つのセクタを選択するステップと、
   選択されたセクタをイレースする際、当該選択されたセクタを選択的に駆動するためのデコーダをイレースの初期段階において非選択とする制御信号を生成するステップと
   を有する半導体装置の制御方法。
10. ローカルワード線に接続されたメモリセルを有する複数のセクタから１つのセクタを選択するステップと、
    選択されたセクタをプログラムする際、非選択セクタのローカルワード線をフローティング状態にする制御信号を生成するステップと
    を有する半導体装置の制御方法。

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