KR100390957B1 - 플래쉬 메모리 장치 - Google Patents

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KR100390957B1
KR100390957B1 KR10-2001-0038390A KR20010038390A KR100390957B1 KR 100390957 B1 KR100390957 B1 KR 100390957B1 KR 20010038390 A KR20010038390 A KR 20010038390A KR 100390957 B1 KR100390957 B1 KR 100390957B1
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Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로, 플래쉬 메모리 셀 어레이와, 상기 플래쉬 메모리 셀 어레이의 비트라인을 선택하기 위한 멀티플렉서와, 글로벌 워드라인 신호, 제어 신호, 로컬 워드라인 신호 및 프리디코더 신호에 따라 상기 플래쉬 메모리 셀 어레이의 워드라인을 선택하기 위한 디코더와, 소정의 내부 전압을 발생시키기 위한 내부 전압 발생부와, 상기 글로벌 워드라인 신호, 섹터 프로그램 신호, 섹터 코딩 신호 및 독출 신호에 따라 선택되지 않은 플래쉬 메모리 셀의 소오스에 상기 내부 전압 발생부로부터의 내부 전압을 인가하기 위한 소오스 제어부를 포함하여 이루어져, 선택되지 않은 셀의 문턱 전압은 증가되고, 선택된 셀의 비트라인에 공급되는 드레인 전압에 따른 드레인 커플링에 의한 선택되지 않은 셀의 문턱 전압 감소에 대한 보상을 하게 함으로써 칩 사이즈를 감소시키고, 셀의 프로그램 속도를 향상시킬 수 있는 플래쉬 메모리 장치가 제시된다.

Description

플래쉬 메모리 장치{Flash memory device}
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 선택된 셀이 프로그램되는 동안 선택되지 않은 셀의 소오스에는 소정 전압이 인가되도록 하여 선택되지 않은 셀의 문턱 전압은 증가되고, 선택된 셀의 비트라인에 공급되는 드레인 전압에 따른 드레인 커플링에 의한 선택되지 않은 셀의 문턱 전압 감소에 대한 보상을 하게 함으로써 칩 사이즈를 감소시킬 수 있고, 선택된 셀의 프로그램 속도를 향상시킬 수 있는 플래쉬 메모리 장치에 관한 것이다.
종래의 플래쉬 메모리 장치는 도 1에 도시된 바와 같이 NOR형 플래쉬 메모리 셀 어레이(1), 셀의 워드라인을 제어하기 위한 디코더부(2) 및 셀의 비트라인 및 소오스 라인을 제어하기 위한 멀티플렉서(3)로 구성된다.
디코더부(2)는 입력되는 프리디코더 신호(XPREA 및 XPREB)에 따라 다수의 단위 회로부(21 내지 23)로 구성되는데, 이를 도 1(b)에 나타내었다. 각 단위 회로부에는 포지티브 고전압인 제 1 전원 전압(VPPX), 리셋 신호(XRST), 그리고 네가티브 고전압인 제 2 전원 전압(VEEX)이 인가된다. 그럼, 편의상 제 1 프리디코더 신호 (XPREA1)를 입력으로 하는 회로 구성으로 디코더부의 구성을 대신한다.
제 3 전원 단자(Vcc)와 제 1 노드(Q11) 사이에 리셋 신호(XRST)에 따라 구동되는 제 1 PMOS 트랜지스터(P11)가 접속된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에 제 1 프리디코더 신호(XPREA0)에 따라 구동되는 제 1 NMOS 트랜지스터(N11), 제 2 프리디코더 신호(XPREB0)에 따라 구동되는 제 4 NMOS 트랜지스터(N14) 및 섹터 신호(SECTOR)에 따라 구동되는 제 5 NMOS 트랜지스터(N15)가 직렬 접속된다. 제 1 전원 단자(VPPX)와 제 2 노드(Q12) 사이에 제 2 워드라인(WL1)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 접속되며, 제 1 전원 단자(VPPX)와 제 2 워드라인(WL1) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터 (P13)가 접속된다. 제 1 노드(Q11)와 제 2 노드(Q12) 사이에 제 3 전원 단자(Vcc)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 접속된다. 제 2 워드라인 (WL1)과 제 2 전원 단자(VEEX) 사이에 제 1 노드(Q11)의 전위에 따라 구동되는 트리플 NMOS 트랜지스터인 제 3 NMOS 트랜지스터(N13)가 접속된다.
한편, 멀티플렉서(3)는 비트라인을 제어하는 부분과 각 셀의 소오스 라인을 제어하는 부분으로 나뉜다. 소오스 라인을 제어하는 멀티플렉서는 소오스 라인과 접지 단자(Vss) 사이에 접속된 NMOS 트랜지스터로 구성되는데, 각 NMOS 트랜지스터는 소오스 제어 신호(SOCTRL)에 의해 구동된다.
상술한 바와 같이 구성되는 종래의 플래쉬 메모리 장치의 프로그램 방법을 도 2의 동작 타이밍도를 이용하여 설명하면 다음과 같다.
프로그램 명령과 프로그램 어드레스 및 프로그램 데이터가 입력되면 리셋 신호(XRST)는 로우 상태에서 하이 상태로 천이되고, 프로그램 어드레스에 의해 선택된 제 1 프리디코더 신호(XPREA1), 제 2 프리디코더 신호(XPREB0) 및 섹터 신호(SECTOR)가 로우 상태에서 하이 상태로 천이한다. 따라서, 하이 상태의 리셋 신호 (XRST)에 의해 제 1 PMOS 트랜지스터(P11)가 턴오프된다. 그리고, 하이 상태의 제 2 프리디코더 신호(XPREB0) 및 섹터 신호(SECTOR)에 의해 제 4 및 제 5 NMOS 트랜지스터(N14 및 N15)가 턴온된다. 이에 의해 제 1 노드(Q11)의 전위는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 1 노드(Q11)의 전위에 의해 제 3 NMOS 트랜지스터(N13)은 턴오프된다. 한편, 제 2 노드(Q12)는 제 1 노드(Q11)와 제 2 NMOS 트랜지스터(N12)를 통해 연결되므로 로우 상태가 된다. 로우 상태를 유지하는 제 2 노드(Q12)의 전위에 의해 제 3 PMOS 트랜지스터(P13)가 턴온된다. 따라서, 제 1 전원 전압(VPPX)이 제 2 워드라인(WL1)으로 공급된다. 제 2 워드라인(WL1)의 전위가 고전압을 유지하기 때문에 제 2 PMOS 트랜지스터(P12)는 턴오프된다. 게이트 펌프에 의해 제 2 워드라인(WL1)에 공급된 제 1 전원 전압(VPPX)은 프로그램 전압(약 9V)까지 상승하게 된다. 동시에 프로그램 어드레스에 의해 선택된 비트라인이 로우 상태에서 드레인 펌프에 의해 프로그램 전압까지 상승하게 되어 선택된 셀(A)에 대한 프로그램 동작이 진행되게 된다. 이때, 모든 셀의 소오스 라인은 하이 상태를 유지하는 소오스 제어 신호(SOCTRL)에 의해 제 6 및 제 7 NMOS 트랜지스터(N16 및 N17)가 턴온되어 접지 전위(Vss)를 유지하게 된다.
그런데, 상기와 같이 프로그램 동작을 실시하는 종래의 플래쉬 메모리 장치는 셀의 드레인 전압이 프로그램 전압인 5V까지 증가하면서 커플링에 의해 선택되지 않은 셀에 대해 문턱 전압을 낮추게 되고, 이로 인해 선택되지 않은 셀의 누설전류를 증가시키게 된다. 이에 따라 선택된 셀에 대한 프로그램 전류가 셀의 순수 프로그램 전류의 약 2배 정도 필요하게 되어 셀의 비트라인에 전류를 공급하는 드레인 펌프의 사이즈를 크게 증가시킨다. 또한, 선택된 셀의 비트라인 전류가 증가함으로써 실제 선택된 셀의 드레인 전압은 많이 떨어지게 되어 셀의 프로그램 속도가 저하되는 문제점이 발생된다.
본 발명의 목적은 플래쉬 메모리 셀의 소오스 전압을 조정하여 프로그램 동작을 실시할 때 셀 전류를 줄일 수 있고, 프로그램 속도를 향상시킬 수 있는 플래쉬 메모리 장치를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 장치는 플래쉬 메모리 셀 어레이와, 상기 플래쉬 메모리 셀 어레이의 비트라인을 선택하기 위한 멀티플렉서와, 글로벌 워드라인 신호, 제어 신호, 로컬 워드라인 신호 및 프리디코더 신호에 따라 상기 플래쉬 메모리 셀 어레이의 워드라인을 선택하기 위한 디코더와, 소정의 내부 전압을 발생시키기 위한 내부 전압 발생부와, 상기 글로벌 워드라인 신호, 섹터 프로그램 신호, 섹터 코딩 신호 및 독출 신호에 따라 선택되지 않은 플래쉬 메모리 셀의 소오스에 상기 내부 전압 발생부로부터의 내부 전압을 인가하기 위한 소오스 제어부를 포함하여 이루어진 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 제 2 실시 예에 따른 플래쉬메모리 장치는 플래쉬 메모리 셀 어레이와, 상기 플래쉬 메모리 셀 어레이의 비트라인을 선택하기 위한 멀티플렉서와, 글로벌 워드라인 신호, 제어 신호, 로컬 워드라인 신호 및 프리디코더 신호에 따라 상기 플래쉬 메모리 셀 어레이의 워드라인을 선택하기 위한 디코더와, 소정의 내부 전압을 발생시키기 위한 내부 전압 발생부와, 섹터 프로그램 신호, 상기 워드라인의 전위에 따라 선택되지 않은 플래쉬 메모리 셀의 소오스에 상기 내부 전압 발생부로부터의 내부 전압을 인가하기 위한 소오스 제어부를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 및 도 1(b)는 종래의 플래쉬 메모리 장치의 구성도.
도 2는 도 1의 동작 타이밍도.
도 3은 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 장치의 구성도.
도 4는 도 3의 동작 타이밍도.
도 5는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 장치의 구성도.
도 6은 도 5의 동작 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1, 10 및 60 : 메모리 셀 어레이 2, 20 및 70 : 디코더부
3, 50 및 100 : 멀티플렉서 30 및 80 : 소오스 제어부
40 및 90 : 내부 전압 발생부
200 내지 20n 및 700 내지 70n : 제 1 내지 제 n 디코딩 블럭
210 내지 21m 및 710 내지 71m : 제 1 내지 제 m 디코딩 회로부
300 내지 30l : 제 1 내지 제 l 소오스 제어 신호 발생 회로
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 장치의 구성도로서, NOR형 플래쉬 메모리 셀 어레이(10), 메모리 셀의 워드라인을 제어하기 위한 디코더부(20), 메모리 셀의 소오스 라인을 제어하기 위한 소오스 제어부(30), 소정의 내부 전압을 발생시키기 위한 내부 전압 발생부(40) 및 셀의 비트라인을 제어하기 위한 멀티플렉서(50)로 구성된다.
디코더부(20)는 다수의 글로벌 워드라인 신호(GWL0 내지 GWLn)에 따라 구동되는 다수의 디코딩 블럭(200 내지 20n)으로 구성된다. 또한, 하나의 디코딩 블럭은 로컬 워드라인 신호(LWL0 내지 LWLm)에 따라 다수의 디코딩 회로부(210 내지 21m)로 구성되는데, 제 1 글로벌 워드라인 신호(GWL0) 및 제 2 로컬 워드라인 신호(LWL1)에 따라 구동되는 제 2 디코더 회로부(211)의 구성을 예로들어 설명하면다음과 같다. 제 1 글로벌 워드라인 신호(GWL0)에 따라 구동되는 제 1 PMOS 트랜지스터(P21)는 제 1 노드(Q21)와 접속되어 부스팅 전압에 따라 소오스 단자와 웰의 전압이 상승되도록 구성된다. 제 1 노드(Q21)와 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터(N21)는 제 1 제어 신호(NGW0)에 따라 구동된다. 제 1 인버터 (I21)는 제 1 제어 신호(NGW0)를 반전시킨다. 제 2 로컬 워드라인 신호(LWL1) 입력 단자와 제 2 워드라인(WL1) 사이에 접속된 제 2 PMOS 트랜지스터(P22)는 제 1 노드(Q21)의 전위에 따라 구동된다. 제 2 워드라인(WL1)과 제 2 전원 단자(VEEX) 사이에 접속된 제 2 NMOS 트랜지스터(N22)는 제 1 인버터(I21)의 출력 신호에 따라 구동된다. 제 2 워드라인(WL1)과 제 2 전원 단자(VEEX) 사이에 접속된 제 3 NMOS 트랜지스터(N23)는 제 2 프리디코더 바 신호(XPRE1b)에 따라 구동된다. 여기서, 제 2 및 제 3 NMOS 트랜지스터(N22 및 N23)는 각각 트리플 웰 NMOS 트랜지스터이다.
한편, 플래쉬 메모리 셀 어레이(60)를 구성하는 각 메모리 셀의 웰에는 웰 바이어스(SPWELL)가 인가된다.
소오스 제어부(30)는 내부 전압 발생부(40)에서 발생된 약 1V의 내부 전압을 선택되지 않은 셀의 소오스에 인가하기 위한 것으로, 다수의 소오스 제어 신호 발생 회로(300 내지 30l)로 구성된다. 소오스 제어 신호 발생 회로(300 내지 30l)는 플래쉬 메모리 셀 어레이(10)의 공통 소오스 라인의 수에 따라 다수로 구성되는데, 제 1 소오스 제어 신호 발생 회로(300)의 구성을 예를들어 설명하면 다음과 같다. NAND 게이트(31)는 섹터 프로그램 신호(SPGM)와 제 1 섹터 코딩 바 신호(XPB0b)를 논리 조합하며, NOR 게이트(32)는 NAND 게이트(31)의 출력 신호와 독출 신호(READ)를 논리 조합한다. 이러한 NOR 게이트(32)의 출력 신호가 제 1 소오스 제어 신호(SCRL0)가 된다. 그리고, 제 4 NMOS 트랜지스터(N24)는 내부 전압 발생부(40)와 제 1 공통 소오스 라인(SO0) 사이에 접속되어 제 1 소오스 제어 신호 발생 회로(300)에서 출력된 제 1 소오스 제어 신호(SCRL0)에 따라 내부 전압 발생부(40)에서 발생된 내부 전압을 플래쉬 메모리 셀 어레이(10)의 제 1 공통 소오스 라인(SO0)으로 공급한다. 제 1 공통 소오스 라인(SO0)과 접지 단자(Vss) 사이에 제 1 글로벌 워드라인 신호(GWL0)에 따라 구동되는 제 5 NMOS 트랜지스터(N25)와 독출 신호(READ)에 따라 구동되는 제 6 NMOS 트랜지스터(N26)가 병렬 접속되어 제 1 공통 소오스 라인(SOURCE0)의 전위를 조절한다.
상술한 바와 같이 구성되는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 장치의 프로그램 방법을 도 4의 타이밍도를 이용하여 설명하면 다음과 같다. 참고로, 도 4는 제 2 디코딩 회로부(211)를 통해 제 2 워드라인(WL1)이 선택되어 프로그램될 경우의 타이밍도이다.
제 2 디코딩 회로부(211)를 통해 제 2 워드라인(WL1)이 선택되고, 그에 따른 셀이 프로그램되도록 하기 위해 프로그램 어드레스 신호에 따라 제 1 글로벌 워드라인 신호(GWL0) 및 제 2 로컬 워드라인 신호(LWL1)가 선택되고, 선택된 섹터에 대한 섹터 프로그램 신호(SPGM)가 선택된다. 그리고, 선택된 제 2 로컬 워드라인 신호(LWL1)에 대한 제 2 프리디코더 바 신호(XPREb)가 선택된다. 즉, 제 2 디코딩 블럭(211)을 통해 제 2 워드라인(WL1)이 선택되고, 그에 따른 셀이 프로그램되도록하기 위해 제 1 글로벌 워드라인 신호(GWL0) 및 제 2 로컬 워드라인 신호(LWL1)는 9V 정도의 고전압으로 입력되며, 제 1 제어 신호(NGW0) 및 섹터 프로그램 신호 (SPGM)가 하이 상태로 입력된다.
하이 상태로 입력되는 제 1 글로벌 워드라인(GWL0)에 의해 제 1 PMOS 트랜지스터(P21)가 턴오프되고, 하이 상태로 입력되는 제 1 제어 신호(NGW0)에 의해 제 1 NMOS 트랜지스터(N21)가 턴온되어 제 1 노드(Q21)는 로우 상태를 유지한다. 한편, 하이 상태로 입력되는 제 1 제어 신호(NGW0)는 제 1 인버터(I21)에 의해 로우 상태로 반전된다. 로우 상태를 유지하는 제 1 노드(Q21)의 전위에 의해 제 2 PMOS 트랜지스터(P22)는 턴온된다. 그리고, 로우 상태의 제 1 인버터(I21)의 출력 신호에 의해 제 2 NMOS 트랜지스터(N22)가 턴오프되고, 로우 상태의 제 2 프리디코더 바 신호(XPREb)에 의해 제 3 NMOS 트랜지스터(N23)도 턴오프된다. 따라서, 제 2 로컬 워드라인 신호(LWL1)의 고전압이 제 2 워드라인(WL1)으로 공급된다. 한편, 멀티플렉서(50)로부터의 신호에 의해 메모리 셀이 선택되어(B) 프로그램된다. 그리고, 제 1 NAND 게이트(31)는 하이 상태의 섹터 프로그램 신호(SPGM)와 로우 상태의 제 1 섹터 코딩 바 신호(XPB0b)를 입력하고 논리 조합하여 하이 상태의 신호를 출력한다. 제 1 NOR 게이트(32)는 하이 상태의 제 1 NAND 게이트(31)의 출력 신호와 로우 상태의 독출 신호(READ)를 입력하고 논리 조합하여 로우 상태의 제 1 소오스 제어 신호(SCRL0)를 출력한다. 로우 상태의 제 1 소오스 제어 신호(SCRL0)에 의해 제 4 NMOS 트랜지스터(N24)가 턴오프된다. 따라서, 내부 전압 발생부(40)에서 발생된 약 1V의 내부 전압이 제 1 소오스 라인(SO0)으로 입력되지 못하기 때문에 프로그램되는 메모리 셀의 소오스에 내부 전압을 인가하지 못한다. 또한, 하이 상태의 제 1 글로벌 워드라인 신호(GWL0)에 의해 제 5 NMOS 트랜지스터(N25)가 턴온되고, 로우 상태의 독출 신호(READ)에 의해 제 6 NMOS 트랜지스터(N26)가 턴오프된다. 이에 따라 제 1 소오스 라인(SO0)의 전위는 턴온된 제 5 NMOS 트랜지스터(N25)를 통해 접지 전위(Vss)를 유지하게 된다.
한편, 제 1 소오스 라인(SO0) 이외의 소오스 라인에는 내부 전압 발생부(40)에서 발생된 약 1V의 내부 전압이 입력되는데, 제 l 소오스 라인(SOl)을 예를들어 설명하면 다음과 같다. 하이 상태의 섹터 프로그램 신호(SPGM)와 하이 상태의 제 l 섹터 코딩 바 신호(XPMlb)가 제 l NAND 게이트(도시안됨)에 입력되고, 제 l NAND 게이트(도시안됨)는 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태의 제 l NAND 게이트(도시안됨)의 출력 신호와 로우 상태의 독출 신호(READ)가 제 l NOR 게이트(도시안됨)에 입력되고, 제 l NOR 게이트(도시안됨)는 이들을 논리 조합하여 하이 상태의 제 l 소오스 제어 신호(SCRLl)를 출력한다. 하이 상태의 제 l 소오스 제어 신호(SCRLl)에 의해 제 7 NMOS 트랜지스터(N27)가 턴온되어 제 l 소오스 라인(SOl)에 내부 전압 발생부(40)에서 발생된 약 1V의 내부 전압이 인가된다. 한편, 제 n 글로벌 워드라인 신호(GWLn)가 로우 상태로 인가되고, 독출 신호(READ)가 로우 상태로 인가되기 때문에 제 8 및 제 9 NMOS 트랜지스터(N28 및 N29)는 턴오프된다.
상기와 같이 선택되지 않은 메모리 셀의 소오스 라인에는 소오스 단자에 스트레스를 가하지 않는 약 1V의 내부 전압을 인가함으로써 셀의 문턱 전압을 약0.5V로 증가시켜 선택된 셀의 비트라인에 공급되는 드레인 전압에 따른 드레인 커플링에 의한 선택되지 않은 셀의 문턱 전압 감소에 대한 보상을 하게 된다.
도 5는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 장치의 구성도로서, NOR형 플래쉬 메모리 셀 어레이(60), 메모리 셀의 워드라인을 제어하기 위한 디코더부(70), 메모리 셀의 소오스 라인을 제어하기 위한 소오스 제어부(80), 소정의 내부 전압을 발생시키기 위한 내부 전압 발생부(90) 및 셀의 비트라인을 제어하기 위한 멀티플렉서(100)로 구성된다.
디코더부(70)는 다수의 글로벌 워드라인 신호(GWL0 내지 GWLn)에 따라 구동되는 다수의 디코딩 블럭(700 내지 70n)으로 구성된다. 또한, 하나의 디코딩 블럭은 로컬 워드라인 신호(LWL0 내지 LWLm)에 따라 다수의 디코딩 회로부(710 내지 71m)로 구성되는데, 제 1 글로벌 워드라인 신호(GWL0) 및 제 2 로컬 워드라인 신호(LWL1)에 따라 구동되는 제 2 디코더 회로부(711)의 구성을 예로들어 설명하면 다음과 같다. 제 1 글로벌 워드라인 신호(GWL0)에 따라 구동되는 제 1 PMOS 트랜지스터(P31)는 제 1 노드(Q31)와 접속되어 부스팅 전압에 따라 소오스 단자와 웰의 전압이 상승되도록 구성된다. 제 1 노드(Q31)와 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터(N31)는 제 1 제어 신호(NGW0)에 따라 구동된다. 제 1 인버터 (I31)는 제 1 제어 신호(NGW0)를 반전시킨다. 제 2 로컬 워드라인 신호(LWL1) 입력 단자와 제 2 워드라인(WL1) 사이에 접속된 제 2 PMOS 트랜지스터(P32)는 제 1 노드(Q31)의 전위에 따라 구동된다. 제 2 워드라인(WL1)과 제 2 전원 단자(VEEX)사이에 접속된 제 2 NMOS 트랜지스터(N32)는 제 1 인버터(I31)의 출력 신호에 따라 구동된다. 제 2 워드라인(WL1)과 제 2 전원 단자(VEEX) 사이에 접속된 제 3 NMOS 트랜지스터(N33)는 제 2 프리디코더 바 신호(XPRE1b)에 따라 구동된다. 여기서, 제 2 및 제 3 NMOS 트랜지스터(N32 및 N33)는 각각 트리플 NMOS 트랜지스터이다.
한편, 플래쉬 메모리 셀 어레이(60)를 구성하는 각 메모리 셀의 웰에는 웰 바이어스(SPWELL)가 인가된다.
그리고, 소오스 제어부(80)는 섹터 프로그램 신호(SPGM)에 따라 다수의 공통 소오스 라인(SO0 내지 SOm) 각각에 내부 전압 발생부(90)에서 발생된 약 1V의 전압을 인가하기 위한 다수의 NMOS 트랜지스터(N34, N37 및 N40), 각각의 공통 소오스 라인(SO0 내지 SOm)의 전위에 따라 각각의 워드라인(WL0 내지 WLm)의 전위를 조절하기 위한 다수의 NMOS 트랜지스터(N35, N38 및 N41), 그리고 각각의 워드라인(WL0 내지 WLm)의 전위에 따라 각각의 공통 소오스 라인(SO0 내지 SOm)의 전위를 조절하기 위한 다수의 NMOS 트랜지스터(N36, N39 및 N42)로 구성된다.
상술한 바와 같이 구성되는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 장치의 프로그램 방법을 도 6의 타이밍도를 이용하여 설명하면 다음과 같다. 참고로, 도 6은 제 2 디코딩 회로부(711)를 통해 제 2 워드라인(WL1)이 선택되어 프로그램될 경우의 타이밍도이다.
제 2 디코딩 회로부(711)를 통해 제 2 워드라인(WL1)이 선택되고, 그에 따른 셀이 프로그램되도록 하기 위해 프로그램 어드레스 신호에 따라 제 1 글로벌 워드라인 신호(GWL0) 및 제 2 로컬 워드라인 신호(LWL1)가 선택되며, 선택된 섹터에 대한 섹터 프로그램 신호(SPGM)가 선택된다. 그리고, 선택된 제 2 로컬 워드라인 신호(LWL1)에 대한 제 2 프리디코더 바 신호(XPREb)가 선택된다. 즉, 제 2 디코딩 블럭(711)을 통해 제 2 워드라인(WL1)이 선택되고, 그에 따른 셀이 프로그램되도록 하기 위해 제 1 글로벌 워드라인 신호(GWL0) 및 제 2 로컬 워드라인 신호(LWL1)는 9V 정도의 고전압으로 입력되며, 제 1 제어 신호(NGW0) 및 섹터 프로그램 신호 (SPGM)가 하이 상태로 입력된다.
하이 상태로 입력되는 제 1 글로벌 워드라인(GWL0)에 의해 제 1 PMOS 트랜지스터(P31)가 턴오프되고, 하이 상태로 입력되는 제 1 제어 신호(NGW0)에 의해 제 1 NMOS 트랜지스터(N31)가 턴온되어 제 1 노드(Q31)는 로우 상태를 유지한다. 한편, 하이 상태로 입력되는 제 1 제어 신호(NGW0)는 제 1 인버터(I31)에 의해 로우 상태로 반전된다. 로우 상태를 유지하는 제 1 노드(Q31)의 전위에 의해 제 2 PMOS 트랜지스터(P32)는 턴온된다. 그리고, 로우 상태의 제 1 인버터(I31)의 출력 신호에 의해 제 2 NMOS 트랜지스터(N32)가 턴오프되고, 로우 상태의 제 2 프리디코더 바 신호(XPREb)에 의해 제 3 NMOS 트랜지스터(N33)도 턴오프된다. 따라서, 제 2 로컬 워드라인 신호(LWL1)의 고전압이 제 2 워드라인(WL1)으로 공급된다. 한편, 멀티플렉서(100)로부터의 신호에 의해 메모리 셀이 선택되어(C) 프로그램된다.
그리고, 하이 상태의 섹터 프로그램 신호(SPGM)에 의해 제 4, 제 7 및 제 10 NMOS 트랜지스터(N34, N37 및 N40)가 턴온되어 내부 전압 발생부(90)에서 발생된 내부 전압이 각 공통 소오스 라인(SO0 내지 SOm)으로 공급된다. 그런데, 하이 상태인 제 2 워드라인(WL1)에 의해 제 9 NMOS 트랜지스터(N39)가 턴온된다. 이에 의해 제 2 공통 소오스 라인(SO1)에 공급되는 내부 전압은 접지 단자(Vss)로 패스되어 제 2 공통 소오스 라인(SO1)은 로우 상태를 유지하게 된다. 그리고, 로우 상태를 유지하는 제 2 공통 소오스 라인(SO1)의 전위에 따라 제 8 NMOS 트랜지스터(N38)가 턴오프된다. 따라서, 선택된 메모리 셀(C)이 포함된 메모리 셀 블럭의 소오스에는 내부 전압이 인가되지 않는다. 반면에, 제 2 워드라인(WL1)이외의 워드라인은 로우 상태를 유지하게 되는데, 도시된 제 1 및 제 m 워드라인(WL1)를 예로들면 이들은 로우 상태를 유지하게 되어 제 6 및 제 12 NMOS 트랜지스터(N36 및 N42)가 턴오프된다. 이에 의해 제 1 및 제 m 공통 소오스 라인(SO0 및 SOm)에 내부 전압이 공급된다. 그리고, 하이 상태를 유지하는 제 1 및 제 m 공통 소오스 라인(SO0 및 SOm)의 전위에 따라 제 5 및 제 11 NMOS 트랜지스터(N35 및 N41)가 턴온되어 제 1 및 제 m 워드라인(WL0 및 WLm)의 전위를 접지 전위(Vss)로 강하시킨다. 따라서, 선택된 메모리 셀(C)이 포함된 메모리 셀 블럭 이외의 메모리 셀 블럭의 소오스에는 내부 전압이 인가된다.
상술한 바와 같이 본 발명에 의하면 선택된 셀이 프로그램되는 동안 선택되지 않은 셀의 소오스에는 1V 정도의 전압이 인가되도록 함으로써 선택되지 않은 셀의 문턱 전압은 증가시키고, 선택된 셀의 비트라인에 공급되는 드레인 전압에 따른 드레인 커플링에 의한 선택되지 않은 셀의 문턱 전압 감소에 대한 보상을 하게 된다. 따라서, 선택된 셀의 비트라인 전류는 선택된 셀의 프로그램 전류의 값과 거의 같게 되어 드레인 펌프의 사이즈는 종래의 펌프 사이즈보다 더 작아져 칩 사이즈의 감소 효과를 가질 수 있으며, 또한 선택된 셀의 비트라인 전류가 감소함으로써 선택된 셀의 비트라인의 전압 강하가 감소되어 선택된 셀의 프로그램 속도를 향상시킬 수 있다.

Claims (30)

  1. 플래쉬 메모리 셀 어레이와,
    상기 플래쉬 메모리 셀 어레이의 비트라인을 선택하기 위한 멀티플렉서와,
    글로벌 워드라인 신호, 제어 신호, 로컬 워드라인 신호 및 프리디코더 신호에 따라 상기 플래쉬 메모리 셀 어레이의 워드라인을 선택하기 위한 디코더와,
    소정의 내부 전압을 발생시키기 위한 내부 전압 발생부와,
    상기 글로벌 워드라인 신호, 섹터 프로그램 신호, 섹터 코딩 신호 및 독출 신호에 따라 선택되지 않은 플래쉬 메모리 셀의 소오스에 상기 내부 전압 발생부로부터의 내부 전압을 인가하기 위한 소오스 제어부를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1 항에 있어서, 상기 디코더는 상기 글로벌 워드라인 신호에 따라 다수의 디코딩 블럭으로 구성되고, 상기 디코딩 블럭은 상기 로컬 워드라인 신호에 따라 다수의 디코딩 회로부로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제 2 항에 있어서, 상기 디코딩 블럭은 상기 글로벌 워드라인 신호 및 제어 신호에 따라 제 1 노드의 전위를 조절하기 위한 제 1 및 제 2 스위칭 수단과,
    상기 제어 신호를 반전시키기 위한 인버팅 수단과,
    상기 제 1 노드의 전위에 따라 상기 로컬 워드라인 신호 및 상기 프리디코더 신호에 의해 선택된 플래쉬 메모리 셀 어레이의 워드라인을 선택하기 위한 다수의 디코딩 회로를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제 3 항에 있어서, 상기 제 1 스위칭 수단은 상기 글로벌 워드라인 신호에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제 3 항에 있어서, 상기 제 2 스위칭 수단은 상기 제 1 노드와 접지 단자 사이에 접속되어 상기 제어 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  6. 제 3 항에 있어서, 상기 디코딩 회로는 상기 제 1 노드의 전위에 따라 상기 로컬 워드라인 신호를 워드라인에 공급하기 위한 제 1 스위칭 수단과,
    상기 인버팅 수단의 출력 신호에 따라 상기 워드라인의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 프리디코더 신호에 따라 상기 워드라인의 전위를 조절하기 위한 제 3스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  7. 제 6 항에 있어서, 상기 제 1 스위칭 수단은 상기 로컬 워드라인 신호 입력 단자와 상기 워드라인 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  8. 제 6 항에 있어서, 상기 제 2 스위칭 수단은 상기 워드라인과 네가티브 고전압 입력 단자 사이에 접속되어 상기 인버팅 수단의 출력 신호에 따라 구동되는 트리플 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  9. 제 6 항에 있어서, 상기 제 3 스위칭 수단은 상기 워드라인과 상기 네가티브 고전압 입력 단자 사이에 접속되어 상기 프리디코더 신호에 따라 구동되는 트리플 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  10. 제 1 항에 있어서, 상기 소오스 제어부는 상기 섹터 코딩 신호에 따라 다수의 소오스 제어 수단으로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  11. 제 10 항에 있어서, 상기 소오스 제어 수단은 상기 섹터 프로그램 신호 및 섹터 코딩 신호를 논리 조합하기 위한 제 1 논리 수단과,
    상기 제 1 논리 수단의 출력 신호 및 독출 신호를 논리 조합하기 위한 제 2 논리 수단과,
    상기 제 2 논리 수단의 출력 신호에 따라 상기 내부 전압 발생부로부터 발생된 내부 전압을 상기 플래쉬 메모리 셀의 소오스 단자로 공급하기 위한 제 1 스위칭 수단과,
    상기 글로벌 워드라인 신호에 따라 상기 소오스 단자의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 독출 신호에 따라 상기 소오스 단자의 전위를 조절하기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  12. 제 11 항에 있어서, 상기 제 1 논리 수단은 NAND 게이트인 것을 특징으로 하는 플래쉬 메모리 장치.
  13. 제 11 항에 있어서, 상기 제 2 논리 수단은 NOR 게이트인 것을 특징으로 하는 플래쉬 메모리 장치.
  14. 제 11 항에 있어서, 상기 제 1 스위칭 수단은 상기 내부 전압 발생 수단 및 상기 플래쉬 메모리 셀의 소오스 단자 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  15. 제 11 항에 있어서, 상기 제 2 스위칭 수단은 상기 플래쉬 메모리 셀의 소오스 단자와 접지 단자 사이에 접속되어 상기 글로벌 워드라인 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  16. 제 11 항에 있어서, 상기 제 3 스위칭 수단은 상기 플래쉬 메모리 셀의 소오스 단자와 접지 단자 사이에 접속되어 상기 독출 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  17. 플래쉬 메모리 셀 어레이와,
    상기 플래쉬 메모리 셀 어레이의 비트라인을 선택하기 위한 멀티플렉서와,
    글로벌 워드라인 신호, 제어 신호, 로컬 워드라인 신호 및 프리디코더 신호에 따라 상기 플래쉬 메모리 셀 어레이의 워드라인을 선택하기 위한 디코더와,
    소정의 내부 전압을 발생시키기 위한 내부 전압 발생부와,
    섹터 프로그램 신호, 상기 워드라인의 전위에 따라 선택되지 않은 플래쉬 메모리 셀의 소오스에 상기 내부 전압 발생부로부터의 내부 전압을 인가하기 위한 소오스 제어부를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  18. 제 17 항에 있어서, 상기 디코더는 상기 글로벌 워드라인 신호에 따라 다수의 디코딩 블럭으로 구성되고, 상기 디코딩 블럭은 상기 로컬 워드라인 신호에 따라 다수의 디코딩 회로부로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  19. 제 18 항에 있어서, 상기 디코딩 블럭은 상기 글로벌 워드라인 신호 및 제어 신호에 따라 제 1 노드의 전위를 조절하기 위한 제 1 및 제 2 스위칭 수단과,
    상기 제어 신호를 반전시키기 위한 인버팅 수단과,
    상기 제 1 노드의 전위에 따라 상기 로컬 워드라인 신호 및 상기 프리디코더 신호에 의해 선택된 플래쉬 메모리 셀 어레이의 워드라인을 선택하기 위한 다수의 디코딩 회로를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  20. 제 19 항에 있어서, 상기 제 1 스위칭 수단은 상기 글로벌 워드라인 신호에따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  21. 제 19 항에 있어서, 상기 제 2 스위칭 수단은 상기 제 1 노드와 접지 단자 사이에 접속되어 상기 제어 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  22. 제 19 항에 있어서, 상기 디코딩 회로는 상기 제 1 노드의 전위에 따라 상기 로컬 워드라인 신호를 워드라인에 공급하기 위한 제 1 스위칭 수단과,
    상기 인버팅 수단의 출력 신호에 따라 상기 워드라인의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 프리디코더 신호에 따라 상기 워드라인의 전위를 조절하기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  23. 제 22 항에 있어서, 상기 제 1 스위칭 수단은 상기 로컬 워드라인 신호 입력 단자와 상기 워드라인 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  24. 제 22 항에 있어서, 상기 제 2 스위칭 수단은 상기 워드라인과 네가티브 고전압 입력 단자 사이에 접속되어 상기 인버팅 수단의 출력 신호에 따라 구동되는 트리플 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  25. 제 22 항에 있어서, 상기 제 3 스위칭 수단은 상기 워드라인과 상기 네가티브 고전압 입력 단자 사이에 접속되어 상기 프리디코더 신호에 따라 구동되는 트리플 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  26. 제 17 항에 있어서, 상기 소오스 제어부는 상기 워드라인에 따라 다수의 소오스 제어 수단으로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  27. 제 26 항에 있어서, 상기 소오스 제어 수단은 상기 섹터 프로그램 신호에 따라 상기 내부 전압 발생부로부터의 내부 전압을 플래쉬 메모리 셀의 소오스 단자로 공급하기 위한 제 1 스위칭 수단과,
    상기 워드라인의 전위에 따라 상기 플래쉬 메모리 셀의 소오스 단자의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 플래쉬 메모리 셀의 소오스 단자의 전위에 따라 상기 워드라인의 전위를 조절하기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  28. 제 27 항에 있어서, 상기 제 1 스위칭 수단은 상기 내부 전압 발생부와 상기 플래쉬 메모리 셀의 소오스 단자 사이에 접속되어 상기 섹터 프로그램 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  29. 제 27 항에 있어서, 상기 제 2 스위칭 수단은 상기 플래쉬 메모리 셀의 소오스 단자와 접지 단자 사이에 접속되어 상기 워드라인의 전위에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  30. 제 27 항에 있어서, 상기 제 3 스위칭 수단은 상기 워드라인과 상기 접지 단자 사이에 접속되어 상기 플래쉬 메모리 셀의 소오스 단자의 전위에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
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