KR100368312B1 - 워드라인 디코더 - Google Patents

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KR100368312B1
KR100368312B1 KR10-1999-0062978A KR19990062978A KR100368312B1 KR 100368312 B1 KR100368312 B1 KR 100368312B1 KR 19990062978 A KR19990062978 A KR 19990062978A KR 100368312 B1 KR100368312 B1 KR 100368312B1
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Abstract

본 발명은 워드라인 디코더에 관한 것으로, 워드라인을 디코딩하기 위한 어드레스를 글로벌 워드라인 및 로컬 워드라인으로 분할하고, 글로벌 워드라인이 선택되었을 경우 로컬 워드라인에서 발생된 전압을 선택된 워드라인에 인가하고, 상기 글로벌 워드라인이 선택되지 않았을 경우 상기 워드라인에 인가된 전압을 접지 단자로 패스시킴으로써 워드라인 디코더를 구성하는 트랜지스터의 개수를 줄여 소자의 사이즈를 줄일 수 있고, 로딩을 방지할 수 있는 워드라인 디코더가 제시된다.

Description

워드라인 디코더{Word line decoder}
본 발명은 워드라인 디코더에 관한 것으로, 특히 워드라인 디코더를 구성하는 트랜지스터의 개수를 줄이고, 부스팅 전압에 의한 로딩을 줄여 소자의 신뢰성을 향상시킬 수 있는 워드라인 디코더에 관한 것이다.
플래쉬 메모리 소자의 특정 셀을 선택하여 읽기 또는 쓰기 동작을 수행하기위해 워드라인 및 비트라인 선택 신호에 의해 해당 셀을 선택하게 된다. 이러한 워드라인 및 비트라인을 선택하기 위해 각각의 디코더를 이용한다.
도 1은 종래의 워드라인 디코더 회로도로서, 다음과 같이 구성된다.
제 1 PMOS 트랜지스터(P11)는 전원 단자와 제 1 노드(Q11) 사이에 접속되어 리셋 신호(XRST)에 따라 동작된다. 제 2 PMOS 트랜지스터(P12)는 제 1 전원 단자(VPPX)와 제 2 노드(Q12) 사이에 접속되며, 출력 단자(WL)의 전위에 따라 동작된다. 제 3 PMOS 트랜지스터(P13)는 제 1 전원 단자(VPPX)와 출력 단자(WL) 사이에 접속되며, 제 2 노드(Q12)의 전위에 따라 동작된다. 제 1 NMOS 트랜지스터(N11)는 제 1 노드(Q11)와 제 2 노드(Q12) 사이에 접속되며, 게이트 단자에 전원 전압이 인가되어 항상 턴온 상태를 유지한다. 제 2 NMOS 트랜지스터(N12)는 제 1 노드(Q11)와 제어 신호 입력 단자(XCOM) 사이에 접속되어 디코더 신호(XPREA)에 따라 구동된다. 트리플 웰 NMOS 트랜지스터인 제 3 NMOS 트랜지스터(N13)는 제 2 전원 단자(VEEX)와 출력 단자(WL) 사이에 접속되며, 전원 전압(Vcc)과 제 2 전원(VEEX)에 따라 동작된다.
상기와 같은 종래의 워드라인 디코더는 프로그램, 소거 및 독출 동작에 따라 각각 다른 전원이 인가되는데, 여기서는 독출 동작에 대해서만 언급한다.
독출 동작을 수행하기 위해서는 전원 전압(Vcc)의 제 1 전원(VPPX), 0V의 리셋 신호(XRST), 0V의 제 2 전원(VEEX), 전원 전압(Vcc)의 디코더 신호(XPREA) 및0V의 제어 신호(XCOM)를 인가하여, 이때 출력 신호(WL)는 전원 전압(Vcc)이 되도록 한다.
리셋 신호(XRST)에 의해 제 1 PMOS 트랜지스터(P11)가 턴온되어 전원 전압(Vcc)이 제 1 노드(Q11)로 공급된다. 그런데, 디코더 신호(XPREA)에 의해 제 2 NMOS 트랜지스터(N12)가 턴온되고, 로우 상태로 제어 신호(XCOM)이 인가되기 때문에 제 1 노드(Q11)의 전위는 제어 신호 입력 단자로 패스된다. 따라서, 제 1 노드 (Q11)는 로우 상태의 전위를 유지한다. 전원 전압(Vcc)이 게이트 단자로 인가되어 항상 턴온 상태를 유지하는 제 1 NMOS 트랜지스터(N11)를 통해 제 1 노드(Q11)의 전위는 제 2 노드(Q12)로 전달된다. 로우 상태를 유지하는 제 2 노드(Q12)의 전위에 의해 제 3 PMOS 트랜지스터(P13)가 턴온되어 전원 전압(Vcc)이 출력 단자(WL)로 공급된다. 출력 단자(WL)가 전원 전압(Vcc)의 전위를 유지하기 때문에 제 2 PMOS 트랜지스터(P12)는 턴오프되어 제 2 노드(Q12)는 로우 상태를 유지한다. 한편, 제 1 노드(Q11)가 로우 상태를 유지하기 때문에 제 3 NMOS 트랜지스터(N13)가 턴오프되어 제 3 전원(VEEX)이 출력 단자(WL)로 공급되지 않는다.
상술한 바와 같이 워드라인 디코더는 리셋 신호(XRST)와 제어 신호(XCOM)에 따라 제 1 전원(VPPX)이 직접 워드라인에 전달되어 동작된다.
상기한 동작을 수행하기 위해 종래의 워드라인 디코더는 6개의 트랜지스터가 사용된다. 그런데, 워드라인의 갯수만큼 디코더가 요구되는 상황에서 많은 트랜지스터의 갯수는 칩 사이즈에 상당한 부담으로 작용되고 있다. 또한, 저전압으로 구동되는 소자에서 워드라인에 부스팅 전압을 인가하여야 하지만 선택되지 않은 워드라인에도 제 1 전원(VPPX)이 인가되기 때문에 부스팅 전압에 의한 로딩이 심각한 문제로 대두되고 있는 실정이다.
따라서, 본 발명은 칩 사이즈를 줄이며 로딩 문제도 해결할 수 있는 워드라인 디코더를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 워드라인 디코더는 워드라인을 디코딩하기 위한 어드레스를 글로벌 워드라인 및 로컬 워드라인으로 분할하여 상기 글로벌 워드라인을 통해 인가되는 제어 신호에 따라 상기 로컬 워드라인을 통해 인가되는 디코더 신호가 갖는 소정 전압을 워드라인에 공급하기 위한 제 1 스위칭 수단과, 상기 글로벌 워드라인을 통해 인가되는 제어 신호에 따라 상기 워드라인의 전위를 접지 전위로 강하시키기 위한 제 2 스위칭 수단과, 상기 로컬 워드라인을 통해 인가되는 디코더 신호의 반전 신호에 따라 상기 워드라인의 전위를 접지 전위로 초기화시키기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 워드라인 디코더 회로도.
도 2는 본 발명에 따른 워드라인 디코더가 접속된 워드라인의 개략도.
도 3은 본 발명에 따른 워드라인 디코더의 회로도.
도 4는 본 발명에 따른 로컬 워드라인 드라이버의 회로도.
도 5는 본 발명에 따른 글로벌 워드라인 드라이버의 회로도.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 워드라인 디코더가 연결된 워드라인의 개략도이다.
본 발명에서는 워드라인을 디코딩하기 위해 어드레스를 두 그룹으로 나누어 하나의 그룹에서 디코딩된 워드라인을 글로벌 워드라인(global word line; GWL)이라 정의하고, 다른 하나의 그룹에서 디코딩된 워드라인을 로컬 워드라인(local word line; LWL)이라 정의한다.
도 2의 도면 부호 11은 워드라인 디코더를 개략적으로 도시한 것으로, 글로벌 워드라인(GWL)에 따라 제 1 전원(VPPX) 및 제 2 전원(VEEX)를 선택적으로 공급한다. 즉, 글로벌 워드라인이 선택되지 않았을 경우 제 1 PMOS 트랜지스터(P21)를 턴온시켜 제 1 전원(VPPX)를 공급하고, 글로벌 워드라인이 선택되었을 경우 제 1 NMOS 트랜지스터(N21)를 턴온시켜 제 2 전원(VEEX)을 공급한다. 제 1 전원(VPPX)가 인가되면 제 2 내지 제 5 PMOS 트랜지스터(P22 내지 P25)를 턴오프시켜 제 1 내지 제 4 디코더 신호(VXPRE0 내지 VXPRE3)가 각각의 워드라인(WL0 내지 WL3)에 인가되지 않도록 한다. 반면, 제 2 전원(VEEX)가 인가되면 제 1 내지 제 4 디코더 신호(VXPRE0 내지 VXPRE3)가 각각의 워드라인(WL0 내지 WL3)에 인가되도록 한다. 그리고, 제 1 내지 제 4 디코더 바 신호(VXPREb0 내지 VXPREb3)가 제 3, 제 5, 제 7 및 제 9 NMOS 트랜지스터(N23, N25, N27 및 N29)를 턴오프시켜 각각의 워드라인(WL0 내지 WL3)의 전위가 강하되는 것을 방지한다.
한편, 글로벌 워드라인이 선택되지 않았을 경우 글로벌 워드라인 바 신호(GWLb)는 하이 상태로 인가되어 제 2, 제 4, 제 6 및 제 8 NMOS 트랜지스터(N22, N24, N26 및 N28)를 각각 턴온시켜 각각의 워드라인(WL0 내지 WL3)의 전위를 접지 단자(Vee)로 패스시켜 접지 전위를 유지하게 한다. 글로벌 워드라인이 선택되었을 경우 글로벌 워드라인 바 신호(GWLb)는 로우 상태로 인가되어 제 2, 제 4, 제 6 및 제 8 NMOS 트랜지스터(N22, N24, N26 및 N28)를 각각 턴오프시켜 각각의 워드라인(WL0 내지 WL3)의 전위를 그대로 유지하게 한다.
상술한 워드라인 디코더와 워드라인의 동작에 의해 부스팅 전압이 워드라인에 공급되었을 경우 로딩을 방지할 수 있다.
도 3은 본 발명에 따른 워드라인 디코더 회로도로서, 다음과 같이 구성된다.
제 1 PMOS 트랜지스터(P31)는 디코더 신호(XPREA) 입력 단자와 출력 단자(WL) 사이에 접속되고, 기판에 제 1 전원(VPPX)이 인가되어 제어 신호(XCOM)에 따라 구동된다. 트리플 웰 NMOS 트랜지스터인 제 1 NMOS 트랜지스터(N31)는 전원 단자(Vcc)와 제 2 전원(VEEX) 사이에 접속되며, 제어 신호(XCOM)에 따라 구동된다. 또다른 트리플 웰 NMOS 트랜지스터인 제 2 NMOS 트랜지스터(N32)는 전원 단자(Vcc)와 제 2 전원(VEEX) 사이에 접속되어 디코더 바 신호(XPREAb)에 따라 구동된다. 여기서, 디코더 신호(XPREA)는 로컬 워드라인을 통해 출력되고, 제 1 전원(VPPX)과 시간차를 갖고 입력되며 동일한 위상을 갖는 신호이다. 제어 신호(XCOM)은 글로벌 워드라인을 통해 출력되는 신호이다.
상기와 같이 구성되는 본 발명에 따른 워드라인 디코더의 구동 방법을 설명하면 다음과 같다.
글로벌 워드라인(GWL)이 선택되어 제어 신호(XCOM)가 로우 상태로 인가되면, 제 1 PMOS 트랜지스터(P31)는 턴온된다. 턴온된 제 1 PMOS 트랜지스터(P31)을 통해 로컬 워드라인으로 입력되는 전원 전압(Vcc)의 전위를 유지하는 디코더 신호(XPREA)가 인가되어 출력 단자(WL)는 전원 전압(Vcc)의 전위를 유지하게 된다. 한편, 제어 신호(XCOM)가 로우 상태로 인가되기 때문에 제 1 NMOS 트랜지스터(N31)는 턴오프되고, 디코더 신호(XPEREA)의 반전 신호인 디코더 바 신호(XPREAb)는 로우 상태로 인가되기 때문에 제 2 NMOS 트랜지스터(N32)는 턴오프된다. 따라서, 출력 단자(WL)는 전원 전압(Vcc)의 전위를 유지하고, 이 전위가 워드라인으로 출력된다.
글로벌 워드라인(GWL)이 선택되지 않아 제어 신호(XCOM)가 하이 상태로 인가되면, 제 1 PMOS 트랜지스터(P31)는 턴오프된다. 제 1 PMOS 트랜지스터(P31)가 턴오프되기 때문에 디코더 신호(XPREA)가 공급되지 못한다. 한편, 제어 신호(XCOM)가 하이 상태로 인가되어 제 1 NMOS 트랜지스터(N31)를 턴온시킨다. 디코더 바 신호 (XPREAb)는 로우 상태로 인가되기 때문에 제 2 NMOS 트랜지스터(N32)는 턴오프된다. 따라서, 턴온된 제 1 NMOS 트랜지스터(N31)를 통해 출력 단자(WL)는 상대적으로 낮은 전위를 유지하는 제 2 전원(VEEX)이 인가되므로 출력 단자(WL)의 전위는 로우 상태로 된다. 이 상태의 전위가 워드라인으로 공급된다.
도 4는 로컬 워드라인 드라이버의 회로도로서, 다음과 같이 구성된다.
제 1 PMOS 트랜지스터(P41)는 제 1 전원(VPPX)과 동일한 위상을 갖고, 이보다 지연되어 인가되는 제 3 전원(SVPX)과 제 1 노드(Q41) 사이에 접속되어 제 2 노드(Q42)의 전위에 따라 구동된다. 제 2 PMOS 트랜지스터(P42)는 제 3 전원(SVPX)과 제 2 노드(Q42) 사이에 접속되어 제 1 노드(Q41)의 전위에 따라 구동된다. NAND 게이트(41)는 제 1, 제 2 및 제 3 제어 신호(S1, S2 및 S3)를 입력하고 이를 논리 조합하여 출력한다. 제 1 인버터(I41)는 NAND 게이트(41)의 출력 신호를 반전시킨다.제 1 NMOS 트랜지스터(N41)는 제 1 노드(Q41)와 접지 단자(Vss) 사이에 접속되어 제 1 인버터(I41)의 출력 신호에 따라 구동된다. 제 2 NMOS 트랜지스터(N42)는 제 2 노드(Q42)와 제 3 노드(Q43) 사이에 접속되어 제 1 인버터(I41)의 출력 신호를 반전시키는 제 2 인버터(I42)의 출력 신호에 따라 구동된다. 여기서, 제 1 제어 신호(S1)는 워드라인 선택 신호이고, 제 2 제어 신호(S2)는 블럭 선택 신호이며, 제 3 제어 신호(S3)는 어드레스 디코딩 신호이다. 또한, 제 2 노드(Q42)의 전위는 디코더 신호(XPREA)이고, 제 3 노드(Q43)의 전위는 디코더 바 신호(XPREAb)이다.
상기와 같이 구성되는 로컬 워드라인 드라이버의 구동 방법을 설명하면 다음과 같다.
제 1, 제 2 및 제 3 제어 신호(S1, S2 및 S3)가 각각 하이 상태로 NAND 게이트(41)에 인가되고, 논리 조합되어 로우 상태의 신호를 출력한다. 로우 상태로 추력되는 NAND 게이트(41)의 출력 신호는 제 1 인버터(I41)를 통해 하이 상태로 반전되고, 제 1 인버터(I41)를 통해 하이 상태로 반전된 신호에 의해 제 1 NMOS 트랜지스터(N41)가 턴온된다. 제 1 인버터(I41)의 출력 신호는 제 2 인버터(I42)를 통해 로우 상태로 반전되어 제 3 노드(Q43)에 공급된다. 로우 상태를 유지하는 제 3 노드(Q43)의 전위는 디코더 바 신호(XPREAb)로 출력되고, 이 신호에 의해 제 2 NMOS 트랜지스터(N42)는 턴오프된다. 한편, 턴온된 제 1 NMOS 트랜지스터(N41)를 통해 제 1 노드(Q41)의 전위가 접지 전위로 강하되므로 제 2 PMOS 트랜지스터(P42)를 턴온시킨다. 턴온된 제 2 PMOS 트랜지스터(P42)를 통해 제 3 전원(SVPX)의 전위가 제2 노드(Q42)로 공급된다. 따라서, 제 2 노드(Q42)는 전원 전압(Vcc)의 전위를 유지하고, 이 전위가 디코더 신호(XPREA)로 출력된다. 제 2 노드(Q42)가 하이 상태의 전위를 유지하고 있으므로 제 1 PMOS 트랜지스터(P41)를 턴오프시켜 제 3 전원(SVPX)이 제 1 노드(Q41)로 공급되지 못한다.
도 5는 글로벌 워드라인 드라이버의 회로도로서, 다음과 같이 구성된다.
NAND 게이트(51)은 제 1 및 제 2 제어 신호(S11 및 S12)를 입력하고 논리조합하여 출력한다. 제 1 제어 신호(S11)은 어드레스 디코딩 신호로서 다수의 어드레스를 하나로 묶어 이중 하나를 선택한 신호이며, 제 2 제어 신호(S12) 또한 제 1 제어 신호(S11)과 마찬가지 신호인데, 제 1 제어 신호(S11)와 다른 다수의 어드레스를 하나로 묶어 이중 하나를 선택한 신호이다. 제 1 인버터(I51)는 NAND 게이트(51)의 출력 신호를 반전시켜 제 1 PMOS 트랜지스터(P51) 및 제 1 NMOS 트랜지스터(N51)의 게이트 단자로 입력되어 이들을 구동시킨다. 여기서, 제 1 PMOS 트랜지스터(P51) 및 제 1 NMOS 트랜지스터(N51)는 제 2 인버터(I52)를 구성한다. 제 1 PMOS 트랜지스터(P51)는 제 3 전원(SVPX)를 출력 노드에 공급하며, 제 1 NMOS 트랜지스터(N51)는 제 2 전원(VEEX)을 출력 노드로 공급한다. 출력 노드의 전위는 제어 신호(XCOM)로 출력된다.
상술한 바와 같은 글로벌 워드라인 드라이버의 구동 방법을 설명하면 다음과 같다.
제 1 및 제 2 제어 신호(S11 및 S12)가 각각 하이 상태로 NAND 게이트(51)로 입력되면, NAND 게이트(51)는 이들을 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태로 출력된 NAND 게이트(51)의 출력 신호는 제 1 인버터(I51)를 통해 하이 상태로 반전된다. 하이 상태로 출력되는 제 1 인버터(I51)의 출력 신호에 의해 제 1 PMOS 트랜지스터(P51)는 턴오프되고, 제 1 NMOS 트랜지스터(N51)는 턴온된다. 턴온된 제 1 NMOS 트랜지스터(N51)를 통해 출력 노드에 네가티브 고전압을 유지하는 제 2 전원(VEEX)이 인가되어 출력 노드는 로우 상태를 유지하게 된다. 이 로우 상태의 전위가 제어 신호(XCOM)로 출력된다.
한편, 제 1 및 제 2 제어 신호(S11 및 S12)중 어느 하나의 신호 또는 두 신호 모두가 로우 상태로 인가될 경우 NAND 게이트(51)를 통해 하이 상태의 신호가 출력된다. 하이 상태로 출력된 NAND 게이트(51)의 출력 신호는 제 1 인버터(I51)를 통해 로우 상태로 반전된다. 제 1 인버터(I51)를 통해 로우 상태로 반전된 신호에 의해 제 1 PMOS 트랜지스터(P51)는 턴온되고, 제 1 NMOS 트랜지스터(N51)는 턴오프된다. 따라서, 턴온된 제 1 PMOS 트랜지스터(P51)를 통해 제 3 전원(SVPX)이 출력 노드에 공급되고, 이 전위가 제어 신호(XCOM)로 출력된다.
상술한 바와 같이 본 발명에 의하면 디코더를 구성하는 트랜지스터의 수를 3개로 줄였으므로 기존에 비해 두배 이상 칩 사이즈를 줄일 수 있으며, 부스팅 전압이 인가되는 워드라인 로딩을 줄일 수 있어 워드라인의 신뢰성을 향상시킬 수 있다. 따라서, 저전압으로 구동되는 소자에서 칩 사이즈를 줄일 수 있고 속도를 향상시킬 수 있다.

Claims (14)

  1. 삭제
  2. 워드라인을 디코딩하기 위한 어드레스를 글로벌 워드라인 및 로컬 워드라인으로 분할하여 상기 글로벌 워드라인을 통해 인가되는 제어 신호에 따라 상기 로컬 워드라인을 통해 인가되는 디코더 신호가 갖는 소정 전압을 워드라인에 공급하기 위한 제 1 스위칭 수단과,
    상기 글로벌 워드라인을 통해 인가되는 제어 신호에 따라 상기 워드라인의 전위를 접지 전위로 강하시키기 위한 제 2 스위칭 수단과,
    상기 로컬 워드라인을 통해 인가되는 디코더 신호의 반전 신호에 따라 상기 워드라인의 전위를 접지 전위로 초기화시키기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 워드라인 디코더.
  3. 제 2 항에 있어서, 상기 제 1 스위칭 수단은 로컬 워드라인의 디코더 신호 출력단과 워드라인 사이에 접속되어 상기 글로벌 워드라인을 통해 인가되는 제어 신호에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  4. 제 2 항에 있어서, 상기 제 2 스위칭 수단은 상기 워드라인와 네가티브 고전압을 인가하기 위한 전원 단자 사이에 접속되어 상기 글로벌 워드라인을 통해 인가되는 제어 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  5. 제 2 항에 있어서, 상기 제 3 스위칭 수단은 상기 워드라인과 네가티브 고전압을 인가하기 위한 전원 단자 사이에 접속되어 상기 로컬 워드라인을 통해 인가되는 디코더 신호의 반전 신호에 따라 동작되는 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  6. 제 2 항에 있어서, 상기 글로벌 워드라인을 통해 인가되는 제어 신호는 제 1 및 제 2 제어 신호를 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호를 반전시키기 위한 제 1 인버팅 수단과,
    상기 제 1 인버팅 수단의 출력 신호를 반전시키기 위한 제 2 인버팅 수단에 의해 발생되는 것을 특징으로 하는 워드라인 디코더.
  7. 제 6 항에 있어서, 상기 논리 수단은 NAND 게이트인 것을 특징으로 하는 워드라인 디코더.
  8. 제 6 항에 있어서, 상기 제 2 인버팅 수단은 포지티브 고전압 입력 단자와 출력 단자 사이에 접속되어 상기 제 1 인버팅 수단의 출력 신호에 따라 동작하는 PMOS 트랜지스터와,
    상기 출력 단자와 네가티브 고전압 입력 단자 사이에 접속되어 상기 제 1 인버팅 수단의 출력 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 워드라인 디코더.
  9. 제 2 항에 있어서, 상기 로컬 워드라인을 통해 인가되는 디코더 신호 및 그 반전 신호는 다수의 제어 신호를 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호를 반전시키기 위한 제 1 인버팅 수단과,
    상기 제 1 인버팅 수단의 출력 신호에 따라 제 1 노드의 전위를 조절하기 위한 제 1 스위칭 수단과,
    상기 제 1 인버팅 수단의 출력 신호를 반전시켜 제 2 출력 단자의 전위를 조절하기 위한 제 2 인버팅 수단과,
    상기 제 2 인버팅 수단의 출력 신호에 따라 제 1 출력 단자의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 제 1 노드의 전위에 따라 포지티브 고전압을 상기 제 1 출력 단자에 공급하기 위한 제 3 스위칭 수단과,
    상기 제 1 출력 단자의 전위에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 4 스위칭 수단에 의해 각각 출력되는 것을 특징으로 하는 워드라인 디코더.
  10. 제 9 항에 있어서, 상기 논리 수단은 NAND 게이트인 것을 특징으로 하는 워드라인 디코더.
  11. 제 9 항에 있어서, 상기 제 1 스위칭 수단은 상기 제 1 노드와 접지 단자 사이에 접속되어 상기 제 1 인버팅 수단의 출력 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  12. 제 9 항에 있어서, 상기 제 2 스위칭 수단은 상기 제 1 출력 단자와 접지 단자 사이에 접속되어 상기 제 2 인버팅 수단의 출력 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  13. 제 9 항에 있어서, 상기 제 3 스위칭 수단은 포지티브 고전압 입력 단자와 상기 제 1 출력 단자 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  14. 제 9 항에 있어서, 상기 제 4 스위칭 수단은 상기 포지티브 고전압 입력 단자와 상기 제 1 노드 사이에 접속되어 상기 제 1 출력 단자의 전위에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
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