KR100274343B1 - 플래쉬메모리용디코더회로 - Google Patents

플래쉬메모리용디코더회로

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Abstract

본 발명은 플래쉬 메모리용 디코더 회로에 관한 것으로, 읽기 동작 인에이블 신호, 제 1 및 제 2 프리-디코더의 출력 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호에 따라 전원 전압을 제 1 노드로 공급하기 위한 스위칭 수단과, 상기 논리 수단의 출력 신호에 따라 읽기, 프로그램 또는 소거 동작을 위한 전압을 상기 동작에 따라 상기 제 1 노드로 공급하기 위한 전송 게이트와, 상기 제 1 및 제 2 프리-디코더의 출력 신호와 상기 제 1 노드의 전위에 따라 제 2 노드의 전위를 조절하기 위한 워드라인 구동 제어부와, 상기 제 2 노드의 전위에 따라 읽기, 프로그램 및 소거 동작을 위한 전압을 상기 동작에 따라 워드라인에 공급하기 위한 워드라인 구동부로 구성되어 플래쉬 메모리 셀의 읽기 동작시 동작 전류를 최소화하고, 동작 속도를 향상시킬 수 있는 플래쉬 메모리용 디코더 회로에 관한 것이다.

Description

플래쉬 메모리용 디코더 회로{Decode circuit for flash memory}
본 발명은 플래쉬 메모리용 디코더 회로에 관한 것으로, 특히 플래쉬 메모리셀의 읽기 동작시 동작 전류를 최소화하고 동작 속도를 향상시킬 수 있는 플래쉬 메모리용 디코더 회로에 관한 것이다.
일반적으로 메모리 소자에서 셀의 정보를 읽을 때, 디코더 회로를 이용하여 어드레스를 코딩하는 방법을 통해 셀의 게이트에 연결된 워드라인을 선택하게 된다. 원하는 셀을 선택하기 위해서는 하나의 워드라인 디코더의 PMOS 트랜지스터를 인에이블시켜 하나의 워드라인을 선택한다. 종래의 워드라인을 선택하기 위한 디코더 회로를 도 1에 나타내었다.
도 1에 도시된 종래의 워드라인 디코더 회로는 다음과 같이 구성된다.
제 1 전압 공급원(VPPX)과 제 1 노드(K1) 사이에 제 3 입력 단자(S3)의 출력 신호에 따라 구동되는 제 1 PMOS 트랜지스터(P1)가 접속된다. 제 1 노드(K1)와 제 1 입력 단자(S1) 사이에 제 2 입력 단자(S2)의 출력 신호에 따라 구동되는 제 1 NMOS 트랜지스터(N1)가 접속된다. 제 1 전압 공급원(VPPX)과 제 1 노드(K1) 사이에 워드라인(W/L)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P2)가 접속된다. 제 1 전압 공급원(VPPX)과 워드라인(W/L) 사이에 제 1 노드(K1)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P3)가 접속된다. 워드라인(W/L)과 제 2 전압 공급원(VEEX) 사이에 제 1 노드(K1)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터(N2)가 접속된다.
상기와 같이 구성되는 워드라인 디코더는 읽기 동작, 프로그램 동작 및 소거 동작에 따라 각기 다른 바이어스가 인가되어 구동되는데, 읽기 동작시의 구동 방법을 설명하면 다음과 같다.
읽기(Read) 동작시 선택된 디코더 내의 바이어스 전압 조건을 보면, 제 1 및 제 3 입력 단자(S1 및 S3)에는 로우(Low) 상태의 접지 전압(Vss)이 프리-디코더(도시 안됨)를 통해 인가되고, 제 2 입력 단자(S2)에는 하이(High) 상태의 전원 전압(Vcc)이 프리-디코더(도시 안됨)를 통해 인가된다. 또한, 제 1 전압 공급원(VPPX)으로부터 전원 전압(Vcc)이 공급되며, 제 2 전압 공급원(VEEX)으로부터 접지 전압(Vss)이 공급된다. 이때, 제 3 입력 단자(S3)를 통해 입력되는 로우 상태의 전압을 입력으로 하는 제 1 PMOS 트랜지스터(P1)와 제 2 입력 단자(S2)를 통해 입력되는 하이 상태의 전압을 입력으로 하는 제 1 NMOS 트랜지스터(N1)가 턴온되지만 상기 두 트랜지스터의 전류 구동 비율에 의해 제 1 노드(K1)는 로우 상태로 된다. 워드라인(W/L) 드라이버단의 스위칭 포인트인 제 1 노드(K1)의 전압이 접지 전압(Vss)으로 되기 때문에 제 3 PMOS 트랜지스터(P3)가 턴온되고, 제 2 NMOS 트랜지스터(N2)는 턴오프된다. 따라서, 워드라인(W/L)에는 제 1 전압 공급원(VPPX)으로부터 공급된 전원 전압(Vcc)이 제 3 PMOS 트랜지스터(P3)를 통해 공급되어 인에이블(Enable)된다. 전원 전압(Vcc)이 공급되어 하이 상태를 유지하는 워드라인(W/L)의 전위에 의해 제 2 PMOS 트랜지스터(P2)는 턴오프된다.
그러나, 상기와 같이 구동되는 종래의 워드라인 디코더는 선택된 디코더의 제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1)가 모두 턴온되어 있으므로, 이 전류 경로를 통해 동작 전류가 크게 흐르게 되므로 전류 소비가 증가하게 된다. 또한, 제 1 노드(K1)의 전위가 로우 상태로 떨어지는 동안에도 제 1 PMOS 트랜지스터(P1)로부터 전류 공급이 계속됨으로 인해 워드라인의 인에이블 동작 시간이 오래 걸리게 되는 단점이 있다.
따라서, 본 발명은 프리-디코더의 출력인 어드레스와 읽기 동작 인에이블 신호를 입력으로 하는 전류 제어 회로의 출력에 따라 선택된 디코더 회로가 제어되도록 함으로써, 불필요한 동작 전류의 손실을 방지할 수 있고, 빠른시간 내에 워드라인을 인에이블시킬 수 있는 플래쉬 메모리용 디코더 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 읽기 동작 인에이블 신호, 제 1 및 제 2 프리-디코더의 출력 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호에 따라 전원 전압을 제 1 노드로 공급하기 위한 스위칭 수단과, 상기 논리 수단의 출력 신호에 따라 읽기, 프로그램 또는 소거 동작을 위한 전압을 상기 동작에 따라 상기 제 1 노드로 공급하기 위한 전송 게이트와, 상기 제 1 및 제 2 프리-디코더의 출력 신호와 상기 제 1 노드의 전위에 따라 제 2 노드의 전위를 조절하기 위한 워드라인 구동 제어부와, 상기 제 2 노드의 전위에 따라 읽기, 프로그램 및 소거 동작을 위한 전압을 상기 동작에 따라 워드라인에 공급하기 위한 워드라인 구동부를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리용 디코더 회로도.
도 2는 본 발명에 따른 플래쉬 메모리용 디코더 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 전류 제어 회로 2 : NAND 게이트
3 및 4 : 인버터 5 : 전송 게이트
6 : 워드라인 구동 제어부 7 : 워드라인 구동부
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리용 디코더 회로도로서, 그 구성을 설명하면 다음과 같다.
NAND 게이트(2)는 읽기 동작 인에이블(READEN) 신호, 제 2 입력 단자(S2)로부터 입력되는 신호 및 제 1 입력 단자(S1)로부터 입력되는 신호가 제 1 인버터(3)를 통해 반전된 신호를 각각 입력하여 이들을 논리 조합한다. 제 4 PMOS 트랜지스터(P4)는 전원 단자(Vcc)와 제 2 노드(K2) 사이에 접속되어 NAND 게이트(2)의 출력 신호에 따라 구동된다. 전압 발생기(도시 안됨)로부터 접지 전압(Vss)이 공급되는 제 3 노드(K3)와 제 2 노드(K2) 사이에 접속된 전송 게이트(5)는 NAND 게이트(2)의 출력 신호 및 이 신호가 제 2 인버터(4)를 통해 반전된 신호에 의해 구동된다. NAND 게이트(2)의 출력 신호는 전송 게이트(5)의 제 3 NMOS 트랜지스터(N3)의 게이트 단자로 입력되고, NAND 게이트(2)의 출력 신호가 제 2 인버터(4)를 통해 반전된 신호는 전송 게이트(5)의 제 5 PMOS 트랜지스터(P5)의 게이트 단자로 입력된다. 상기와 같은 NAND 게이트(2), 제 1 및 제 3 인버터(3 및 4), 제 4 PMOS 트랜지스터(P4), 그리고 전송 게이트(5)는 전류 제어 회로(1)를 구성한다. 제 1 전압 공급원(VPPX)과 제 1 노드(K1) 사이에 제 2 노드(K2)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P1)가 접속된다. 제 1 노드(K1)와 제 1 입력 단자(S1) 사이에 제 2 입력 단자(S2)의 출력 신호에 따라 구동되는 제 1 NMOS 트랜지스터(N1)가 접속된다. 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)는 워드라인 구동 제어부(6)를 구성한다. 제 1 전압 공급원(VPPX)과 제 1 노드(K1) 사이에 워드라인(W/L)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P2)가 접속된다. 제 1 전압 공급원(VPPX)과 워드라인(W/L) 사이에 제 1 노드(K1)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P3)가 접속된다. 워드라인(W/L)과 제 2 전압 공급원(VEEX) 사이에 제 1 노드(K1)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터(N2)가 접속된다. 제 3 PMOS 트랜지스터(P3) 및 제 2 NMOS 트랜지스터(N2)는 워드라인 구동부(7)를 구성한다.
상기와 같이 구성되는 본 발명에 따른 워드라인 디코더의 구동 방법을 설명하면 다음과 같다.
먼저, 읽기 동작시 선택된 디코더 내의 바이어스 조건을 살펴보면, 제 1 및 제 2 입력 단자(S1 및 S2)에는 프리-디코더(도시 안됨)의 출력 신호가 각각 공급되는데, 제 1 입력 단자(S1)에는 접지 전압(Vss)이 인가되고, 제 2 입력 단자(S2)에는 전원 전압(Vcc)이 인가된다. 그리고, 전압 발생기(도시 안됨)로부터 읽기 동작 인에이블 신호(READEN)는 하이 상태로 인가되고, 제 1 및 제 2 전압 공급원(VPPX및 VEEX)에는 전원 전압(Vcc) 및 접지 전압(Vss)이 각각 공급된다. 이때, 프리-디코더(도시 안됨)의 출력 신호(S1 및 S2)와 읽기 동작 인에이블 신호(READEN)를 각각 입력으로 하는 NAND 게이트(2)는 로우 상태의 신호를 출력한다. 그러므로, NAND 게이트(2)의 출력 신호를 입력으로 하는 전송 게이트(5)는 턴오프된다. 제 2 노드(K2)는 전송 게이트(5)에 의해 전압 발생기(도시 안됨)로부터 접지 전압(Vss)이 공급되는 제 3 노드(K3)와 분리되는 반면, NAND 게이트(2)의 출력을 입력으로 하는 제 4 PMOS 트랜지스터(P4)를 통해 전원 전압(Vcc)이 공급된다. 따라서, 워드라인 구동 제어부(6)의 제 1 PMOS 트랜지스터(P1)의 입력으로 전원전압(Vcc)이 공급되게 된다. 이때, 전류 제어 회로(1)의 출력인 제 2 노드(K2)의 전위를 입력으로 하는 워드라인 구동 제어부(6)의 제 1 PMOS 트랜지스터(P1)는 턴오프되고, 제 2 입력 단자(S2)를 통해 하이 상태의 전압을 입력으로 하는 제 1 NMOS 트랜지스터(N1)는 턴온된다. 따라서, 제 1 노드(K1)의 전위는 접지 전압(Vss)으로 된다. 이때 제 1 노드(K1)의 전위를 입력으로 하는 워드라인 구동부(7)의 제 3 PMOS 트랜지스터(P3)는 턴온되고, 제 2 NMOS 트랜지스터(N2)는 턴오프된다. 따라서, 워드라인(W/L)에는 제 3 PMOS 트랜지스터(P3)를 통해 제 1 전압 공급원(VPPX)으로부터 전원 전압(Vcc)이 공급되어 인에이블된다. 이때, 워드라인(W/L)의 전위를 입력으로 하는 제 2 PMOS 트랜지스터(P2)는 턴오프된다. 따라서, 제 1 PMOS 트랜지스터(P1)가 턴오프되어 있으므로, 제 1 NMOS 트랜지스터(N1)가 턴온되더라도 전류 패스(Pass) 경로가 차단되어 읽기 동작시 불필요한 동작전류의 손실을 방지할 수 있게 된다.
한편, 프로그램 동작시 선택된 디코더 내의 바이어스 조건을 살펴보면, 제 1 입력 단자(S1)에는 접지 전압(Vss)이 인가되고, 제 2 입력 단자(S2)에는 전원 전압(Vcc)이 인가된다. 그리고, 전압 발생기(도시 안됨)로부터 읽기 동작 인에이블 신호(READEN)는 로우 상태로 인가되고, 제 1 전압 공급원(VPPX)에는 프로그램 동작을 위한 포지티브 고전압(Vpp)이 공급되며, 제 2 전압 공급원(VEEX)에는 접지 전압(Vss)이 각각 공급된다. 이때, 제 3 노드(K3)에는 전압 발생기(도시 안됨)로부터 전원 전압(Vcc)이 공급된다. 그러므로, 제 2 노드(K2)에는 전송 게이트(5)를 통해 전압 발생기(도시 안됨)로부터 전원 전압(Vcc)이 공급된다. 즉, 워드라인 구동 제어부(6)의 제 1 PMOS 트랜지스터(P1)의 입력으로 전원 전압(Vcc)이 공급된다. 따라서, 워드라인(W/L)에는 제 3 PMOS 트랜지스터(P3)를 통해 프로그램 동작을 위한 포지티브 고전압(Vpp)이 공급되어 인에이블된다.
또한, 소거 동작시 선택된 디코더 내의 바이어스 조건을 살펴보면, 제 1 및 제 2 입력 단자(S1 및 S2)에는 전원 전압(Vcc)이 공급되고, 읽기 동작 인에이블 신호(READEN)는 로우 상태로 공급된다. 또한, 제 1 전압 공급원(VPPX)에는 전원 전압(Vcc)이 공급되고, 제 2 전압 공급원(VEEX)에는 접지 전압(Vss)이 각각 공급되며, 제 3 노드(K3)에는 전압 발생기(도시 안됨)로부터 전원 전압(Vcc)이 공급된다. 그러므로, 제 2 노드(K2)에는 전송 게이트(5)를 통해 전압 발생기(도시 안됨)로부터 전원 전압(Vcc)이 공급된다. 따라서, 워드라인 구동 제어부(6)의 제 1 PMOS 트랜지스터(P1)의 입력으로 전원 전압(Vcc)이 공급된다. 이때, 전류 제어 회로(1)의 출력인 제 2 노드(K2)의 전압을 입력으로 하는 워드라인 구동 제어부(6)의 제 1 PMOS 트랜지스터(P1)는 턴오프되고, 제 2 입력 단자(S2)를 통해 하이 상태의 전압을 입력으로 하는 제 1 NMOS 트랜지스터(N1)는 턴온된다. 그러므로, 워드라인 구동 제어부(6)의 제 1 노드(K1)의 전위는 전원 전압(Vcc)으로 된다. 이때 제 1 노드(K1)의 전압을 입력으로 하는 워드라인 구동부(7)의 제 3 PMOS 트랜지스터(P3)는 턴오프되고, 제 2 NMOS 트랜지스터(N2)는 턴온된다. 따라서, 워드라인(W/L)에는 제 2 NMOS 트랜지스터(N2)를 통해 소거 동작을 위한 접지 전압(Vss)이 공급되어 인에이블된다. 이때, 워드라인(W/L)의 전압을 입력으로 하는 제 2 PMOS 트랜지스터(P2)는 턴온되어 제 1 노드(K1)의 전위를 하이 상태로 유지하게 된다.
상술한 바와 같이 본 발명에 의하면 읽기 동작시 전류 제어 회로(1)의 출력에 따라 선택된 디코더 회로의 제 1 PMOS 트랜지스터(P1)를 디스에이블시킴으로써, 제 1 노드(K1)의 전위를 로우 상태로 빠르게 천이시킬 수 있고, 이로 인해 워드라인 인에이블 동작 시간을 단축시킬 수 있게 된다.
또한, 읽기 동작 모드가 아닐 경우에는 읽기 동작 인에이블 신호(READEN)를 로우 상태로 인가함으로써, 제 2 노드(K2)에 저전위(Vss) 상태의 전압은 물론, 프로그램 또는 소거 동작시 필요한 전압을 전송 게이트(5)를 통해 인가할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 프리-디코더의 출력 신호와 읽기 동작 인에이블 신호를 입력으로 하는 전류 제어 회로의 출력에 따라 선택된 디코더 회로가 제어 되도록 함으로써, 불필요한 동작 전류의 손실을 방지할 수 있고, 워드라인 인에이블 동작 시간을 단축시킬 수 있다.

Claims (2)

  1. 읽기 동작 인에이블 신호, 제 1 및 제 2 프리-디코더의 출력 신호를 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호에 따라 전원 전압을 제 1 노드로 공급하기 위한 스위칭 수단과,
    상기 논리 수단의 출력 신호에 따라 읽기, 프로그램 또는 소거 동작을 위한 전압을 상기 동작에 따라 상기 제 1 노드로 공급하기 위한 전송 게이트와,
    상기 제 1 및 제 2 프리-디코더의 출력 신호와 상기 제 1 노드의 전위에 따라 제 2 노드의 전위를 조절하기 위한 워드라인 구동 제어부와,
    상기 제 2 노드의 전위에 따라 읽기, 프로그램 및 소거 동작을 위한 전압을 상기 동작에 따라 워드라인에 공급하기 위한 워드라인 구동부를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리용 디코더 회로.
  2. 제 1 항에 있어서, 상기 논리 수단은 읽기 동작 인에이블 신호, 인버터에 의해 반전된 제 1 프리-디코더의 출력 신호와 제 2 프리-디코더의 출력 신호를 논리 조합하는 NAND 게이트이고, 상기 스위칭 수단은 전원 단자와 상기 제 1 노드 사이에 접속된 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리용 디코더 회로.
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