KR19990020377A - 플래쉬 메모리용 디코더 회로 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리셀의 읽기동작시 동작 전류를 최소화하고, 동작 속도를 단축시킬 수 있는 플래쉬 메모리용 디코더 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
읽기동작시 불필요한 전류의 손실을 방지하고, 워드라인 인에이블 동작 시간을 단축시키고자 함.
3. 발명의 해결방법의 요지
프리-디코더의 출력 신호와 읽기 동작 인에이블신호를 입력으로 하는 전류 제어회로의 출력에 따라 선택된 디코더 회로의 PMOS 트랜지스터가 제어 되도록 함.
4. 발명의 중요한 용도
플래쉬 메모리셀의 디코더 회로.

Description

플래쉬 메모리용 디코더 회로
본 발명은 플래쉬 메모리용 디코더 회로에 관한 것으로, 특히 플래쉬 메모리셀의 읽기 동작시 동작 전류를 최소화하고 동작 속도를 단축시킬 수 있는 플래쉬메모리용 디코더 회로에 관한 것이다.
일반적으로 메모리 소자에서 셀의 정보를 읽을 때, 디코더 회로를 이용하여 어드레스를 코딩하는 방법을 통해 셀의 게이트에 연결된 워드라인을 선택하게 된다. 원하는 셀을 선택하기 위해서는 하나의 워드라인 디코더의 PMOS 트랜지스터를 인에이블 시켜 하나의 워드라인을 선택한다. 기존의 워드라인을 선택하기 위한 디코어 회로를 도 1에 나타내었다.
읽기(Read) 동작시 선택된 디코더 내의 바이어스 전압 조건을 보면, 제 1 내지 제 3입력단자(S1 내지 S3)에는 프리-디코더(도시 안됨)의 출력 신호가 각각 공급되게 된다. 즉, 제 1 및 제 3입력단자(S1, 내지 S3)에는 로우(Low) 상태의 접지전압(Vss)이 인가되고, 제 2입력단자(S2)에는 하이(High) 상태의 전원전압(Vcc)이 인가된다. 이때, 제 3입력단자(S3)를 통해 입력되는 로우 상태의 전압을 입력으로 하는 제 1PMOS 트랜지스터(P1)와 제 2입력단자(S2)를 통해 입력되는 하이 상태의 전압을 입력으로 하는 제 1NMOS 트랜지스터(N1)가 턴온되지만 상기 두 트랜지스터의 전류 구동 비율에 의해 제 1노드(K1)는 로우 상태로 된다. 즉, 워드라인(W/L) 드라이버 단의 스위칭 포인트인 제 1노드(K1)의 전압이 접지전압(Vss)으로 되어 제 3PMOS 트랜지스터(P3)가 턴온되는 반면, 제 2NMOS 트랜지스터(N2)는 턴오프 되게 된다. 이때, 제 2PMOS 트랜지스터(P2)는 턴오프 된다. 따라서, 워드라인(W/L)에는 전원전압(Vcc)이 제 3PMOS 트랜지스터(P3)를 통해 공급되어 인에이블(Enable)되게 된다.
그러나, 선택된 디코더의 제 1PMOS 트랜지스터(P1)와 제 1NMOS 트랜지스터(N1)가 모두 턴온되어 있으므로, 이 전류 경로를 통해 동작 전류가 크게 흐르게 되므로 전류 소비가 커지게 된다. 또한, 제 1노드(K1)의 전위가 로우 상태로 떨어지는 동안에도 제 1PMOS 트랜지스터(P1)로부터 전류 공급이 계속됨으로 인해 워드라인의 인에이블 동작 시간이 오래 걸리게 되는 단점이 있다.
따라서, 본 발명은 프리-디코더의 출력인 어드레스와 읽기 동작 인에이블신호를 입력으로 하는 전류 제어회로의출력에 따라 선택된 디코더 회로가 제어 되도록 함으로써, 불필요한 동작 전류의 손실을 방지할 수 있고, 빠른시간 내에 워드라인을 인에이블 시킬 수 있는 플래쉬 메모리용 디코더 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 워드라인 구동 제어부 및 워드라인 구동부를 포함하여 구성된 플래쉬 메모리셀의 워드라인 디코더 회로에 있어서, 상기 워드라인 구동부에 접속되며 읽기동작시 다수의 프리-디코더의 출력 신호 및 읽기 동작 인에이블신호에 따라 상기 워드라인 구동 제어부를 통해 흐르는 전류를 차단하기 위한 전류 제어회로를 포함하여 구성된 것을 특징으로 한다.
또한, 읽기동작 인에이블신호 및 다수의 프리-디코더의 출력 신호에 따라 전원전압을 워드라인 구동 제어부로 공급하기 위한 수단과, 상기 수단의 출력에 따라 읽기 동작 전압, 프로그램 또는 소거동작을 위한 전압 중 어느 한 전압을 상기 워드라인 구동 제어부로 공급하는 전송게이트와, 상기 다수의 프리-디코더의 출력 신호 및 상기 전송게이트를 통해 공급되는 전압에 따라 저전위 또는 고전위 신호를 출력하기 위한 워드라인 구동 제어부와, 상기 워드라인 구동 제어부의 출력신호에 따라 프로그램, 소거 및 읽기동작 전압중 어느 한 전압을 출력하기 위한 워드라인 구동부를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리용 디코더 회로도.
도 2는 본 발명에 따른 플래쉬 메모리용 디코더 회로도.
도면의 주요부분에 대한 부호의 설명
1 : 전류 제어회로2 : 낸드게이트
3, 4 : 인버터5 : 전송게이트
6 : 워드라인 구동 제어부7 : 워드라인 구동부
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리용 디코더 회로도이다. 읽기 동작시 선택된 디코더 내의 바이어스 조건을 살펴보면, 제 1 및 제 2입력단자(S1 및 S2)에는 프리-디코더(도시 안됨)의 출력 신호가 각각 공급되게 된다.
즉, 제 1입력단자(S1)에는 접지전압(Vss)이 인가되고, 제 2입력단자(S2)에는 전원전압(Vcc)이 인가 된다.
그리고, 전압 발생기(도시 안됨)로부터 읽기 동작 인이에블신호(READEN) 입력단자에는 하이 상태의 전압이 인가되고, 제 1 및 제 2전압공급원(VPPX및 VEEX)에는 전원전압(Vcc) 및 접지전압(Vss)이 각각 공급되게 된다. 이때, 프리-디코더(도시 안됨)의 출력신호(S1 및 S2)와 읽기 동작 인에이블신호(READEN)를 각각 입력으로 하는 낸드게이트(2)의 출력은 로우 상태로 출력된다. 그러므로, 상기 낸드게이트(2)의 출력을 입력으로 하는 전송게이트(5)는 턴오프 되게 된다. 상기 전송게이트(5)는 낸드게이트(2)의 출력을 입력으로 하는 NMOS 트랜지스터(N3)와 인버터(4)를 경유한 상기 낸드게이트(2)의 출력을 입력으로 하는 PMOS 트랜지스터(P5)로 구성된다.
그러므로, 제 2노드(K2)는 전송게이트(5)에 의해 전압 발생기(도시 안됨)로부터 접지전압(Vss)이 공급되는 제 3노드(K3)와 분리되는 반면, 상기 낸드게이트(2)의 출력을 입력으로 하는 제 4PMOS 트랜지스터(P4)를 통해 전원전압(Vcc)이 공급되게 된다. 따라서, 워드라인 구동 제어부(6)의 제 1PMOS 트랜지스터(P1)의 입력으로 전원전압(Vcc)이 공급되게 된다.
이때, 전류 제어회로(1)의 출력인 상기 제 2노드(K2)의 전압을 입력으로 하는 워드라인 구동 제어부(6)의 제 1PMOS 트랜지스터(P1)는 턴오프 되는 반면, 제 2입력단자(S2)를 통해 하이 상태의 전압을 입력으로 하는 워드라인 구동 제어부(6)의 제 1NMOS 트랜지스터(N1)는 턴온되게 된다. 그러므로, 워드라인 구동 제어부(6)의 제 1노드(K1)의 전위는 접지전압(Vss)으로 된다. 이때 제 1노드(K1)의 전압을 입력으로 하는 워드라인 구동부(7)의 제 3PMOS 트랜지스터(P3)는 턴온되는 반면, 제 2NMOS 트랜지스터(N2)는 턴오프되게 된다. 따라서, 워드라인(W/L)에는 제 3PMOS 트랜지스터(P3)를 통해 전원전압(Vcc)이 공급되어 인에이블 되게 된다. 이때, 상기 워드라인(W/L)의 전압을 입력으로 하는 제 2PMOS 트랜지스터(P2)는 턴오프 된다. 따라서, 상기 워드라인 구동 제어부(6)의 제 1PMOS 트랜지스터(P1)가 턴오프 되어 있으므로, 상기 제 1NMOS 트랜지스터(N1)가 턴온되더라도 전류 패스(Pass) 경로가 차단되어 읽기동작시 불필요한 동작전류의 손실을 방지할 수 있게 된다.
한편, 프로그램 동작시 선택된 디코더 내의 바이어스 조건을 살펴보면, 제 1입력단자(S1)에는 접지전압(Vss)이 인가되고, 제 2입력단자(S2)에는 전원전압(Vcc)이 인가 된다. 그리고, 전압 발생기(도시 안됨)로부터 읽기 동작 인에이블신호(READEN) 입력단자에는 로우 상태의 전압이 인가되고, 제 1전압공급원(VPPX)에는 프로그램 동작을 위한 포지티브 고전압(Vpp)이 공급되며, 제 2전압공급원(VEEX)에는 접지전압(Vss)이 각각 공급되게 된다. 이때, 상기 제 3노드(K3)에는 전압 발생기(도시 안됨)로부터 전원전압(Vcc)이 공급되게 된다. 그러므로, 제 2노드(K2)에는 전송게이트(5)를 통해 전압 발생기(도시 안됨)로부터 전원전압(Vcc)이 공급되게 된다. 즉, 워드라인 구동 제어부(6)의 제 1PMOS 트랜지스터(P1)의 입력으로 전원전압(Vcc)이 공급되게 된다. 따라서, 상기 워드라인(W/L)에는 제 3PMOS 트랜지스터(P3)를 통해 프로그램 동작을 위한 포지티브 고전압(Vpp)이 공급되어 인에이블 되게 된다.
또한, 소거동작시 선택된 디코더 내의 바이어스 조건을 살펴보면, 제 1 및 제 2입력단자(S1 및 S2)에는 전원전압(Vcc)이 공급되고, 읽기 동작 인에이블신호(READEN) 입력단자에는 로우 상태의 접지전압(Vss)이 공급되며, 제 1전압공급원(VPPX)에는 전원전압(Vcc)이 공급되고, 제 2전압공급원(VEEX)에는 접지전압(Vss)이 각각 공급되게 된다. 상기 제 3노드(K3)에는 전압 발생기(도시 안됨)로부터 전원전압(Vcc)이 공급되게 된다. 그러므로, 제 2노드(K2)에는 전송게이트(5)를 통해 전압 발생기(도시 안됨)로부터 전원전압(Vcc)이 공급되게 된다. 따라서, 워드라인 구동 제어부(6)의 제 1PMOS 트랜지스터(P1)의 입력으로 전원전압(Vcc)이 공급되게 된다.
이때, 전류 제어회로(1)의 출력인 상기 제 2노드(K2)의 전압을 입력으로 하는 워드라인 구동 제어부(6)의 제 1PMOS 트래ㅈ지스터(P1)는 턴오프 되는 반면, 제 2입력단자(S2)를 통해 하이 상태의 전압을 입력으로 하는 워드라인 구동 제어부(6)의 제 1NMOS 트랜지스터(N1)는 턴온되게 된다. 그러므로, 워드라인 구동 제어부(6)의 제 1노드(K1)의 전위는 전원전압(Vcc)으로 된다.
이때 제 1노드(K1)의 전압을 입력으로 하는 워드라인 구동부(7)의 제 3PMOS 트랜지스터(P3)는 턴오프 되는 반면, 제 2NMOS 트랜지스터(N2)는 턴온되게 된다.
따라서, 워드라인(W/L)에는 제 2NMOS 트랜지스터(N2)를 통해 소거동작을 위한 접지전압(Vss)이 공급되어 인에이블 되게 된다.
이때, 상기 워드라인(W/L)의 전압을 입력으로 하는 제 2PMOS 트랜지스터(P2)는 턴온되어 상기 제 1노드(K1)의 전위를 하이 상태로 유지하게 된다.
상술한 바와 같이 본 발명에 의하면 읽기 동작시 전류 제어회로(1)의 출력에 따라 선택된 디코더 회로의 제 1PMOS 트랜지스터(P1)를 디스에이블 시킴으로써, 제 1노드(K1)의 전위를 로우 상태로 빠르게 떨어뜨릴 수 있고, 이로 인해 워드라인 인에이블 동작 시간을 단축시킬 수 있게 된다.
또한, 읽기 동작모드가 아닐 경우에는 읽기 동작 인에이블신호(READEN)를 로우 상태로 인가함으로써, 제 2노드(K2)에 저전위(Vss) 상태의 전압은 물론, 프로그램 또는 소거 동작시 필요한 전압을 전송게이트(5)를 통해 인가할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 프리-디코더의 출력 신호와 읽기 동작 인에이블신호를 입력으로 하는 전류 제어회로의 출력에 따라 선택된 디코더 회로가 제어 되도록 함으로써, 불필요한 동작 전류의 손실을 방지할 수 있고, 워드라인 인에이블 동작 시간을 단축시킬 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 워드라인 구동 제어부 및 워드라인 구동부를 포함하여 구성된 플래쉬 메모리셀의 워드라인 디코더 회로에 있어서,
    상기 워드라인 구동부에 접속되며 읽기동작시 다수의 프리-디코더의 출력 신호 및 읽기 동작 인에이블신호에 따라 상기 워드라인 구동 제어부를 통해 흐르는 전류를 차단하기 위한 전류 제어회로를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리용 디코더 회로.
  2. 제 1항에 있어서, 상기 전류 제어회로는 읽기동작 인에이블신호 및 다수의 프리-디코더의 출력 신호에 따라 전원전압을 워드라인 구동 제어부로 공급하기 의한 수단과,
    상기 수단의 출력에 따라 읽기 동작 전압, 프로그램 및 소거동작을 위한 전압 중 어느 한 전압을 상기 워드라인 구동 제어부로 공급하는 전송게이트로 구성된 것을 특징으로 하는 플래쉬 메모리용 디코더 회로.
  3. 읽기동작 인에이블신호 및 다수의 프리-디코더의 출력 신호에 따라 전원전압을 워드라인 구동 제어부로 공급하기 위한 수단과,
    상기 수단의 출력에 따라 읽기 동작 전압, 프로그램 또는 소거동작을 위한 전압 중 어느 한 전압을 상기 워드라인 구동 제어부로 공급하는 전송게이트와,
    상기 다수의 프리-디코더의 출력 신호 및 상기 전송게이트를 통해 공급되는 전압을 따라 저전위 또는 고전위 신호를 출력하기 위한 워드라인 구동 제어부와,
    상기 워드라인 구동 제어부의 출력신호에 따라 프로그램, 소거 및 읽기동작 전압중 어느 한 전압을 출력하기 위한 워드라인 구동부를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리용 디코더 회로.
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KR100318439B1 (ko) * 1999-06-30 2001-12-24 박종섭 워드라인 억세스 타임을 개선하기 위한 방법 및 그를 위한 반도체 메모리 장치
KR20160025362A (ko) 2014-08-27 2016-03-08 조재만 가공소재 자동공급장치

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