KR0138625B1 - 플래쉬 메모리 소자용 리던던시 제어 회로 - Google Patents

플래쉬 메모리 소자용 리던던시 제어 회로

Info

Publication number
KR0138625B1
KR0138625B1 KR1019940024259A KR19940024259A KR0138625B1 KR 0138625 B1 KR0138625 B1 KR 0138625B1 KR 1019940024259 A KR1019940024259 A KR 1019940024259A KR 19940024259 A KR19940024259 A KR 19940024259A KR 0138625 B1 KR0138625 B1 KR 0138625B1
Authority
KR
South Korea
Prior art keywords
node
voltage
transistor
ground
gate
Prior art date
Application number
KR1019940024259A
Other languages
English (en)
Other versions
KR960012030A (ko
Inventor
심현수
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019940024259A priority Critical patent/KR0138625B1/ko
Publication of KR960012030A publication Critical patent/KR960012030A/ko
Application granted granted Critical
Publication of KR0138625B1 publication Critical patent/KR0138625B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 플래쉬 메모리 소자용 리던던시 제어 회로에 관한 것으로서, 메모리 셀을 소거 또는 프로그램 상태로 만들기 위한 프로그램 동작시 메모리 셀의 문턱전압이 소거 또는 프로그램 레벨에 도달되면 전압 콘트롤 회로를 이용하여 이를 검출하고 상기 전압 콘트롤 회로로부터 리던던시 제어 신호가 발생되도록 하여 프로그램 동작이 정지될 수 있도록 한다. 그러므로 메모리 셀의 과도한 소거 또는 프로그램으로 인한 소자의 신뢰성 저하가 방지되며, 리페어를 수행하는데 소요되는 시간이 효과적으로 감소될 수 있는 플래쉬 메모리 소자용 리던던시 제어 회로에 관한 것이다.

Description

플래쉬 메모리 소자용 리던던시 제어 회로
제1도는 본 발명에 따른 플래쉬 메모리 소자용 리던던시 제어 회로를 설명하기 위한 회로도.
제2도는 본 발명의 다른 실시예를 설명하기 위한 회로도.
*도면의 주요부분에 대한 부호의 설명
10:전압 스위칭 회로
20:래치회로
10A 및 10B:제1 및 제2전압 스위칭 회로
30:인에이블 신호 처리부
40 및 40A:전압 콘트롤 회로
P1 및 P2:PMOS 트랜지스터
N1 내지 N6:NMOS 트랜지스터
M1 내지 M4:메모리 셀
본 발명은 플래쉬 메모리 소자(Flash Memory Device)용 리던던시(Redundancy) 제어 회로에 관한 것으로, 특히 리페어를 위한 리던던시 제어회로의 메모리 셀이 과도하게 프로그램되지 않도록 한 플래쉬 메모리 소자용 리던던시 제어 회로에 관한 것이다.
일반적으로 플래쉬 메모리 소자를 제조한 후 각 메모리 셀의 동작 상태를 확인하기 위한 테스트를 실시한다. 이때 불량으로 판정된 메모리 셀은 여분의 메모리 셀로 대치되는데, 이를 리페어(Repair)라 한다. 이와 같은 리페어는 리던던시 회로에 의해 이루어지는데, 리던던시 회로는 리던던시 제어 회로로부터 발생되는 신호에 따라 동작된다. 그러나 종래의 리던던시 제어 회로는 메모리 셀의 문턱전압 레벨이 정확히 콘트롤되지 않는 단점을 가진다. 즉, 리던던시 제어 회로의 메모리셀을 프로그램 또는 소거 상태로 만들기 위한 프로그램 동작시 메모리 셀이 과도하게 프로그램되거나 소거된다. 그러므로 데이터의 보존 상태가 불안정해지고, 독출 동작시 외부전압(Vcc)의 변동이 발생되는 경우 프로그램된 데이터의 완전한 독출이 어려워지기 때문에 소자의 신뢰성이 저하된다. 또한 종래의 리던던시 제어 회로를 이용하는 경우 리페어를 수행하는데 많은 시간이 소요된다.
따라서 본 발명은 메모리 셀을 소거 또는 프로그램 상태로 만들기 위한 프로그램 동작시 메모리 셀의 문턱전압이 소거 또는 프로그램 레벨에 도달되면 전압 콘트롤 회로를 이용하여 이를 검출하고 상기 전압 콘트롤 회로로부터 리던던시 제어 신호가 발생되도록 하여 프로그램 동작이 정지될 수 있도록 함으로써 상기한 단점이 해소될 수 있는 플래쉬 메모리 소자용 리던던시 제어 회로를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자용 리던던시 제어 회로는 프로그램 또는 소거 바이어스 전압을 공급하기 위한 전압 스위칭 회로와, 상기 전압 스위칭 회로의 출력단자 및 제1노드간에 접속된 제1트랜지스터와, 상기 제1노드 및 제2노드간에 접속되며 콘트롤 게이트를 통해 접지전압이 공급되는 제1메모리 셀과, 상기 전압 스위칭 회로의 출력단자 및 제3노드간에 접속된 제2트랜지스터와, 상기 제3노드 및 제2노드간에 접속되며 콘트롤 게이트를 통해 접지전압을 공급받는 제2메모리 셀과, 상기 제2노드 및 접지간에 접속되며 리페어 신호 상태에 따라 동작되는 인에이블 신호 처리부와, 상기 제2노드 및 접지간에 접속되며 출력단자를 통해 리던던시 제어 신호를 출력하는 전압 콘트롤 회로와, 상기 제1노드에 접속되며 게이트 단자를 통해 리페어 신호를 입력받는 제3트랜지스터와, 상기 제3트랜지스터 및 접지간에 접속되며 게이트 단자를 통해 반전된 어드레스 신호를 입력받는 제4트랜지스터와, 상기 제3노드에 접속되며 게이트 단자를 통해 리페어 신호를 입력받는 제5트랜지스터와, 상기 제5트랜지스터 및 접지간에 접속되며 게이트 단자를 통해 어드레스 신호를 입력받는 제6트랜지스터를 포함하여 이루어진 것을 특징으로 하며, 상기 전압 콘트롤 회로는 상기 제2노드 및 출력단자 간에 접속되며 게이트 단자를 통해 전원전압을 공급받는 제7트랜지스터와, 상기 출력단자 및 접지간에 접속된 저항으로 이루어지고, 상기 인에이블 신호 처리부는 상기 리페어 신호를 반전시키기 위한 인버터와, 상기 제2노드 및 접지간에 접속되며 게이트 단자를 통해 상기 인버터의 출력신호를 입력받는 제8트랜지스터로 이루어진 것을 특징으로 한다. 그리고 본 발명에 따른 다른 플래쉬 메모리 소자용 리던던시 제어 회로는 프로그램 또는 소거 바이어스 전압을 공급하기 위한 제1 및 제2전압 스위칭 회로와, 상기 제1전압 스위칭 회로의 출력단자 및 제1노드간에 접속된 제1트랜지스터와, 상기 제1노드 및 제2노드간에 접속되며 콘트롤 게이트가 상기 제2전압 스위칭 회로의 제1출력단자에 접속된 제1메모리 셀과, 상기 제2노드 및 접지간에 접속되며 콘트롤 게이트를 통해 전원전압을 공급받는 제3메모리 셀과, 상기 제1전압 스위칭 회로의 출력단자 및 제3노드간에 접속된 제2트랜지스터와, 상기 제3노드 및 제4노드간에 접속되며 콘트롤 게이트가 상기 제2전압 스위칭 회로의 제2출력단자에 접속된 제2메모리 셀과, 상기 제4노드 및 접지간에 접속되며 콘트롤 게이트를 통해 상기 전원전압을 공급받는 제4메모리 셀과, 상기 제1노드에 접속되며 게이트 단자를 통해 리페어 신호를 입력받는 제3트랜지스터와, 상기 제3트랜지스터 및 접지간에 접속되며 게이트 단자를 통해 반전된 어드레스 신호를 입력받는 제4트랜지스터와, 상기 제3노드에 접속되며 게이트 단자를 통해 리페어 신호를 입력받는 제5트랜지스터와, 상기 제5트랜지스터 및 접지간에 접속되며 게이트 단자를 통해 어드레스 신호를 입력받는 제6트랜지스터와, 입력단자가 상기 제2 및 제4노드에 각각 접속되며 출력단자를 통해 리던던시 제어 회로를 출력하는 전압 콘트롤 회로로 이루어진 것을 특징으로 하며, 상기 전압 콘트롤 회로는 입력단자가 상기 제2노드 및 제4노드에 각각 접속된 노아 게이트와, 상기 노아 게이트의 출력신호를 반전시켜 상기 리던던시 제어 신호 출력단자로 전달하기 위한 인버터로 이루어진 것을 특징으로 한다. 또한, 본 발명의 또 다른 플래쉬 메모리 소자용 리던던시 제어 회로는 프로그램 또는 소거 바이어스 전압을 공급하기 위한 전압 스위칭 회로와, 상기 전압 스위칭 회로로부터 공급되는 전압을 래치시키기 위한 래치회로와, 상기 래치회로와 접속되며 리페어 신호 및 어드레스 신호에 따라 교호로 프로그램되는 한쌍의 메모리 셀과, 상기 메모리 셀의 문턱전압을 검출하며 상기 전압 스위칭 회로를 제어하기 위한 리던던시 제어 신호를 출력하는 전압 콘트롤 회로를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명에 따른 플래쉬 메모리 소자용 리던던시 제어 회로를 설명하기 위한 회로도로서, 전압 스위칭 회로(10)의 출력단자 및 노드(Z)간에 트랜지스터(P1) 및 메모리 셀(M1)이 직렬 접속되고, 또한, 상기 전압 스위칭 회로(10)의 출력단자 및 노드(Z)간에 트랜지스터(P2) 및 메모리 셀(M2)이 직렬 접속된다. 이때 상기 트랜지스터(P1 및 P2)는 크로스 커플 방식으로 접속되어 래치 회로(20)를 이루며, 상기 메모리 셀(M1 및 M2)의 콘트롤 게이트는 접지(Vss)에 접속된다. 그리고 상기 노드(Z) 및 접지(Vss)간에는 인에이블 신호 처리부(30) 및 전압 콘트롤 회로(40)가 각각 접속되는데, 상기 인에이블 신호 처리부(20)는 리페어 신호(R)를 반전시키기 위한 인버터(I1)와, 상기 노드(Z) 및 접지(Vss)간에 접속되며 게이트 단자를 통해 상기 인버터(I1)의 출력신호를 입력받는 트랜지스터(N5)로 이루어진다. 상기 전압 콘트롤 회로(40)는 상기 노드(Z) 및 리던던시 제어 신호를 출력하기 위한 출력단자(S1)간에 접속되며 게이트 단자를 통해 전원전압(Vcc)이 공급되는 트랜지스터(N6)와, 상기 출력단자(S1) 및 접지(Vss)간에 접속된 저항(R1)으로 이루어진다. 그리고 상기 트랜지스터(P1) 및 메모리 셀(M1)의 접속점인 노드(X)와 접지(Vss)간에는 트랜지스터(N1) 및 트랜지스터(N3)가 직렬 접속되고 또한, 상기 트랜지스터(P2) 및 메모리 셀(M2)의 접속점인 노드(Y)와 접지(Vss)간에는 트랜지스터(N2) 및 트랜지스터(N4)가 직렬 접속되는데, 상기 트랜지스터(N1 및 N2)의 게이트 단자에는 리페어 신호(R)가 입력되고 상기 트랜지스터(N4)의 게이트 단자에는 어드레스 신호(A)가 입력되며 상기 트랜지스터(N3)의 게이트 단자에는 반전된 어드레스 신호(/A)가 입력된다. 여기서 상기 트랜지스터(P1 및 P1)는 P형 모드(MOS) 트랜지스터이며 상기 트랜지스터(N1 내지 N6)는 N형 모스 트랜지스터이다. 그러면 상기와 같이 구성된 리던던시 제어 회로의 동작을 설명하면 다음과 같다.
예를들어 리페어를 위하여 상기 메모리 셀(M2)을 소거 상태로 만들고자 하는 경우 상기 어드레스 신호(A)는 로우(Low) 상태로 입력되고 상기 리페어(R) 신호는 하이(High) 상태로 입력된다. 그러면 상기 트랜지스터(N1 및 N3)의 턴온(Turn On)에 의해 상기 노드(X)는 접지(Vss) 전위로 래치되고, 이에 의해 상기 트랜지스터(P2)가 턴온되어 상기 노드(Y)에는 상기 전압 스위칭 회로(10)로부터 소거 바이어스 전압이 공급된다. 이때 상기 트랜지스터(N6)는 턴온된 상태를 유지하기 때문에 상기 노드(Z)는 접지(Vss) 전위로 유지된다. 그러므로 상기 메모리 셀(M2)의 문턱전압이 소거 상태로 유지되는데, 이때 상기 메모리 셀(M2)에는 상기 트랜지스터(N6) 및 저항(R1)을 통해 흐르는 전류보다 많은 량의 전류가 흐르기 때문에 상기 전압 콘트롤 회로(40)는 상기 출력단자(S1)를 통해 하이 상태의 리던던시 제어 신호를 출력한다. 이후 하이 상태의 상기 리던던시 제어 신호를 프로그램 타이머의 인터페이스 회로(도시안됨)를 경유하여 소정 시간 후 상기 전압 스위칭 회로(10)로부터 공급되는 소거 바이어스 전압을 차단시킨다. 따라서 이에 의해 소거 동작이 정지된다.
제2도는 본 발명의 다른 실시예를 설명하기 위한 회로도로서, 제1전압 스위칭 회로(10A)의 출력단자(W) 및 접지(Vss)간에 트랜지스터(P1) 및 메모리 셀(M1 및 M3)이 직렬 접속되고 또한, 상기 제1전압 스위칭 회로(10A)의 출력단자(W) 및 접지(Vss)간에 트랜지스터(P2)와 메모리 셀(M2 및 M4)이 직렬 접속된다. 이때 상기 트랜지스터(P1 및 P2)는 크로스 커플 방식으로 접속되어 래치 회로(20)를 이룬다. 그리고 상기 메모리 셀(M1 및 M2)의 콘트롤 게이트는 제2전압 스위칭 회로(10B)의 제1 및 제2출력단자에 각각 접속되며 상기 메모리 셀(M3 및 M4)의 콘트롤 게이트는 전원전압(Vcc)과 접속되고 상기 메모리 셀(M1 및 M3) 그리고 상기 메모리 셀(M2 및 M4)의 플로팅 게이트는 각각 공통으로 접속된다. 또한, 상기 메모리 셀(M1 및 M3)의 접속점인 노드(E) 및 상기 메모리 셀(M2 및 M4)의 접속점인 노드(F)는 각각 전압 콘트롤 회로(40A)로 접속되는데, 상기 전압 콘트롤 회로(40A)는 입력단자가 상기 노드(E) 및 노드(F)에 접속된 노아 게이트(NOR1)와, 상기 노아 게이트(NOR1)의 출력신호를 반전시켜 리던던시 제어신호 출력단자(S1)로 전달하기 위한 인버터(I1)로 이루어진다. 그리고 상기 트랜지스터(P1) 및 메모리 셀(M1)의 접속점인 노드(X)와 접지(Vss)간에는 트랜지스터(N1 및 N3)가 직렬 접속되고 상기 트랜지스터(P2) 및 메모리 셀(M2)의 접속점인 노드(Y)와 접지(Vss)간에는 트랜지스터(N2 및 N4)가 직렬접속되는데, 상기 트랜지스터(N1 및 N2)의 게이트 단자에는 리페어 신호(R)가 입력되고 상기 트랜지스터(N4)의 게이트 단자에는 어드레스 신호(A)가 입력되며 상기 트랜지스터(N3)의 게이트 단자에는 반전된 어드레스 신호(/A)가 입력된다. 여기서 상기 트랜지스터(P1 및 P1)는 P형 모드 트랜지스터이며 상기 트랜지스터(N1 내지 N4)는 N형 모스 트랜지스터이다. 그러면 상기와 같이 구성된 리던던시 제어 회로의 동작을 설명하면 다음과 같다.
예를들어 리페어를 위하여 상기 메모리 셀(M2)을 프로그램 상태로 만들고자 하는 경우 상기 어드레스 신호(A)는 로우 상태로 입력되고 상기 리페어(R) 신호는 하이 상태로 입력된다. 그리고 상기 제2전압 스위칭 회로(10B)의 제1출력단자를 통해 상기 메모리 셀(M1)의 콘트롤 게이트에는 접지전압(Vss)이 인가되고 상기 제2전압 스위칭 회로(10B)의 제2출력단자를 통해 상기 메모리 셀(M2)의 콘트롤 게이트에는 프로그램 바이어스 전압이 각각 공급되도록 한다. 그러면 상기 트랜지스터(N1 및 N3)의 턴 온에 의해 상기 노드(X)는 접지(Vss) 전위로 래치되고, 이에 의해 상기 트랜지스터(P2)가 턴온되어 상기 노드(Y)에는 상기 제1전압 스위칭 회로(10A)로부터 프로그램 바이어스 전압이 공급된다. 그러므로 상기 메모리 셀(M2)의 문턱전압이 프로그램 상태로 유지되는데, 이때 상기 메모리 셀(M2 및 M4)의 플로팅 게이트가 서로 접속되어 있고 상기 메모리 셀(M4)의 콘트롤 게이트에는 전원전압(Vcc)이 공급되기 때문에 상기 노드(F)는 하이 상태의 전위로 유지된다. 이때 상기 전압 콘트롤 회로(40A)는 상기 노아 게이트(NO1)의 출력단자를 통해 로우 상태의 신호를 출력한다. 그리고 상기 인버터(I1)를 통해 하이 상태로 반전된 리던던시 제어 신호는 프로그램 타이머의 인터페이스 회로(도시안됨)를 통해 소정 시간 후 상기 제1전압 스위칭 회로(10A)로부터 공급되는 프로그램 바이어스 전압을 차단시킨다. 따라서 프로그램 동작이 정지된다.
상술한 바와 같이 본 발명에 의하면 리페어를 위하여 리던던시 제어 회로의 메모리 셀을 소거 또는 프로그램 상태로 만드는 경우 메모리 셀의 문턱전압이 소거 또는 프로그램 레벨에 도달되면 전압 콘트롤 회로를 이용하여 이를 검출하고 상기 전압 콘트롤 회로로부터 리던던시 제어 신호가 발생되도록 하여 소거 또는 프로그램 동작이 정지될 수 있도록 한다. 그러므로 메모리 셀의 과도한 소거 또는 프로그램으로 인한 소자의 신뢰성 저하가 방지되며, 리페어를 수행하는데 소요되는 시간이 효과적으로 감소될 수 있는 탁월한 효과가 있다.

Claims (7)

  1. 프로그램 또는 소거 바이어스 전압을 공급하기 위한 전압 스위칭 회로와, 상기 전압 스위칭 회로의 출력단자 및 제1노드간에 접속되며 게이트 단자가 제3노드에 접속된 제1트랜지스터와, 상기 제1노드 및 제2노드간에 접속되며 콘트롤 게이트를 통해 접지전압을 공급받는 제1메모리 셀과, 상기 전압 스위칭 회로의 출력단자 및 상기 제3노드간에 접속되며 게이트 단자가 상기 제1노드에 접속된 제2트랜지스터와, 상기 제3노드 및 제2노드간에 접속되며 콘트롤 게이트를 통해 접지전압을 공급받는 제2메모리 셀과, 상기 제2노드 및 접지간에 접속되며 리페어 신호의 상태에 따라 동작되는 인에이블 신호 처리부와, 상기 제2노드 및 접지간에 접속되며 출력단자를 통해 리던던시 제어 신호를 출력하는 전압 콘트롤 회로와, 상기 제1노드 및 제4노드간에 접속되며 게이트 단자를 통해 리페어 신호를 입력받는 제3트랜지스터와, 상기 제4노드 및 접지간에 접속되며 게이트 단자를 통해 반전된 어드레스신호를 입력받는 제4트랜지스터와, 상기 제3노드 및 제5노드간에 접속되며 게이트 단자를 통해 상기 리페어 신호를 입력받는 제5트랜지스터와, 상기 제5노드 및 접지간에 접속되며 게이트 단자를 통해 어드레스 신호를 입력받는 제6트랜지스터를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자용 리던던시 제어 회로.
  2. 제1항에 있어서, 상기 전압 콘트롤 회로는 상기 제2노드 및 출력단자간에 접속되며 게이트 단자를 통해 전원전압을 공급받는 제7트랜지스터와, 상기 출력단자 및 접지간에 접속된 저항으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자용 리던던시 제어 회로.
  3. 제1항에 있어서, 상기 인에이블 신호 처리부는 상기 리페어 신호를 반전시키기 위한 인버터와, 상기 제2노드 및 접지간에 접속되며 게이트 단자를 통해 상기 인버터의 출력신호를 입력받는 제8트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자용 리던던시 제어 회로.
  4. 프로그램 또는 소거 바이어스 전압을 공급하기 위한 제1 및 제2전압 스위칭 회로와, 상기 제1전압 스위칭 회로의 출력단자 및 제1노드간에 접속되며 게이트 단자가 제3노드에 접속된 제1트랜지스터와, 상기 제1노드 및 제2노드간에 접속되며 콘트롤 게이트가 상기 제2전압 스위칭 회로의 제1출력단자에 접속된 제1메모리 셀과, 제2노드 및 접지간에 접속되며 콘트롤 게이트를 통해 전원전압을 공급받는 제3메모리 셀과, 상기 제1전압 스위칭 회로의 출력단자 및 제3노드간에 접속되며 게이트 단자가 상기 제1노드에 접속된 제2트랜지스터와, 상기 제3노드 및 제4노드간에 접속되며 콘트롤 게이트가 상기 제2전압 스위칭 회로의 제2출력단자에 접속된 제2메모리 셀과, 상기 제4노드 및 접지간에 접속되며 콘트롤 게이트를 통해 상기 전원전압을 공급받는 제4메모리 셀과, 상기 제1노드 및 제5노드간에 접속되며 게이트 단자를 통해 리페어 신호를 입력받는 제3트랜지스터와, 상기 제5노드 및 접지간에 접속되며 게이트 단자를 통해 반전된 어드레스 신호를 입력받는 제4트랜지스터와, 상기 제3노드 및 제6노드간에 접속되며 게이트 단자를 통해 상기 리페어 신호를 입력받는 제5트랜지스터와, 상기 제6노드 및 접지간에 접속되며 게이트 단자를 통해 어드레스 신호를 입력받는 제6트랜지스터와, 입력단자가 상기 제2노드 및 제4노드에 각각 접속되며 출력단자를 통해 리던던시 제어 신호를 출력하는 전압 콘트롤 회로로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자용 리던던시 제어 회로.
  5. 제4항에 있어서, 상기 제1 및 제2트랜지스터는 래치회로를 이룰 수 있도록 크로스 커플 방식으로 접속된 것을 특징으로 하는 플래쉬 메모리 소자용 리던던시 제어 회로.
  6. 제4항에 있어서, 제1 및 제3메모리 셀 그리고 상기 제2 및 제4메모리 셀은 각각 플로팅 게이트가 서로 접속되도록 구성된 것을 특징으로 하는 플래쉬 메모리 소자용 리던던시 제어 회로.
  7. 제4항에 있어서, 상기 전압 콘트롤 회로는 입력단자가 상기 제2노드 및 제4노드에 각각 접속된 노아 게이트와, 상기 노아 게이트의 출력신호를 반전시켜 상기 리던던시 제어 신호 출력단자로 전달하기 위한 인버터로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자용 리던던시 제어 회로.
KR1019940024259A 1994-09-27 1994-09-27 플래쉬 메모리 소자용 리던던시 제어 회로 KR0138625B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940024259A KR0138625B1 (ko) 1994-09-27 1994-09-27 플래쉬 메모리 소자용 리던던시 제어 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940024259A KR0138625B1 (ko) 1994-09-27 1994-09-27 플래쉬 메모리 소자용 리던던시 제어 회로

Publications (2)

Publication Number Publication Date
KR960012030A KR960012030A (ko) 1996-04-20
KR0138625B1 true KR0138625B1 (ko) 1998-06-15

Family

ID=19393524

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940024259A KR0138625B1 (ko) 1994-09-27 1994-09-27 플래쉬 메모리 소자용 리던던시 제어 회로

Country Status (1)

Country Link
KR (1) KR0138625B1 (ko)

Also Published As

Publication number Publication date
KR960012030A (ko) 1996-04-20

Similar Documents

Publication Publication Date Title
KR100265390B1 (ko) 자동 센싱시간 트래킹 회로를 구비한 플래쉬 메모리 셀의래치 회로
US5648930A (en) Non-volatile memory which is programmable from a power source
JPH11273360A (ja) 強誘電体記憶装置
JPH08321194A (ja) センスアンプ回路
KR100314644B1 (ko) 리페어퓨즈셀의과소거확인회로
KR20180012911A (ko) 전원 스위치 회로
KR0139889B1 (ko) 플래쉬 메모리 장치
KR0138625B1 (ko) 플래쉬 메모리 소자용 리던던시 제어 회로
KR20070079840A (ko) 마진 읽기를 제공하는 전기적인 퓨즈 회로
KR100255519B1 (ko) 안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법
KR100506191B1 (ko) 플래쉬 메모리 소자에서의 트림 비트 신호 생성 회로
KR0142640B1 (ko) 플래쉬 메모리 장치
KR0179549B1 (ko) 안정된 리페어 기능을 갖는 반도체 메모리 소자
KR970005650B1 (ko) 어드레스의 래치 및 매칭 겸용 회로
KR100205544B1 (ko) 불휘발성 반도체 메모리 장치의 센스앰프 구동회로
KR100314735B1 (ko) 리페어퓨즈제어회로의플래쉬메모리셀제어회로
KR100255146B1 (ko) 리페어 퓨즈 제어 회로
KR100833416B1 (ko) 파워업 리셋 회로
KR0150051B1 (ko) 플래쉬 메모리 장치용 리던던시 회로
KR100398036B1 (ko) 코드 저장 메모리 셀 센싱 회로
KR0149526B1 (ko) 플레쉬 메모리 소자용 리던던시 회로
KR0143034B1 (ko) 플래쉬 메모리 장치
US20170206972A1 (en) Latch circuit and semiconductor memory device
KR19990020378A (ko) 리페어 퓨즈 제어 회로
KR0146631B1 (ko) 플래쉬 메모리 장치용 리던던시 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090121

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee