KR19990020378A - 리페어 퓨즈 제어 회로 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 셀을 이용한 리페어 퓨즈 제어 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
리페어 퓨즈를 제어하기 위한 래치회로에 사용된 플래쉬 셀의 초기치 불안정으로 인한 퓨즈의 오동작을 방지함.
3. 발명의 해결방법의 요지
플래쉬 셀로 흐르는 전류와 인버터의 스레스홀드 전압을 이용하여 리페어 퓨즈를 제어할 수 있도록 함.
4. 발명의 중요한 용도
메모리 소자의 리페어 퓨즈 제어 회로.

Description

리페어 퓨즈 제어 회로
본 발명은 리페어 퓨즈(Repair Fuse) 제어 회로에 관한 것으로, 특히 플래쉬셀을 이용한 리페어 퓨즈 제어 회로에 관한 것이다.
도 1은 종래의 리페어 퓨즈 제어 회로도로서, 크로스 래치(Cross latch)구조를 이루고 있다. 먼저, 초기 상태에서는 리던던시 워드라인 입력단자(S1)에 고전압(Vcc)이 인가되고, 플래쉬 셀 프로그램 입력단자(S2)에는 저전위(0V)가 인가되게 된다. 이때, 전원전압(Vcc)은 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)를 통해 제 1 및 제 2플래쉬 셀(1 및 2)의 출력(드레인) 노드인 제 1 및 제 2노드(K1 및 K2)로 공급되게 된다.
자외선에 의해 소거(Erase)된 셀의 경우(리페어 하기 전의 상태에는 제 1플래쉬 셀(1) 부분은 셀이 하나이고, 제 2플래쉬 셀(2)은 셀이 두 개 이므로 제 2플래쉬 셀(2)을 통해 흐르는 전류는 제 1플래쉬 셀(1)을 통해 흐르는 전류의 2배가 된다. 전류가 많이 흐르는 제 2플래쉬 셀(2)의 출력 노드(K2)는 제 3 및 제 4NMOS 트랜지스터(N3 및 N4)를 통해 접지단자(Vss)와 연결되어 저전위(0V) 상태로 되게 된다. 또한, 제 1NMOS 트랜지스터(N1)는 턴온되는 반면 제 2NMOS 트랜지스터(N2)는 턴오프 되므로 전류가 적게 흐르는 제 1플래쉬 셀(1)의 제 1출력노드(K1)는 접지단자(Vss)와 분리된다. 그러므로, 출력 노드(K1)는 고전위(Vcc) 상태로 되게 된다. 그러므로, 제 1 및 제 2전송게이트(3 및 4)는 턴오프 되고, 제 3전송게이트(5)가 턴온 되어 출력단자(Vout)는 저전위(0V) 상태로 된다.
한편, 제 2플래쉬 셀(2)을 프로그램 하여 리페어 동작을 시행한 경우(즉, 플래쉬 셀 프로그램 입력단자(S2)에 고전위를 인가함)에는 제 2플래쉬 셀(2)로 흐르는 전류는 차단되게 되어 제 2플래쉬 셀(2)의 출력 노드인 제 2노드(K2)는 고전위 상태로 전이되고, 제 1플래쉬 셀(1)의 출력 노드인 제 1노드(K1)는 저전위 상태로 전이된다. 그러므로 제 3전송게이트(5)는 턴오프 되고, 제 1 및 제 2전송게이트(3 및 4)는 턴온되어 출력단자(Vout)는 고전위(Vcc) 상태로 된다.
그러나, 전원전압(Vcc)이 낮은 경우에 초기화하는 과정에서 래치(Latch)가 반대로 되어진다면 출력단자(Vout)에 원하지 않는 전압이 발생되어 리페어 퓨즈(도시안됨)가 잘못제어 된다. 즉, 전원전압(Vcc)이 낮은 경우에 리페어 퓨즈 회로가 초기화되는 과정에서 불안정하게 래치되면 전원전압(Vcc)이 충분히 상승되더라도 불안정한 데이터가 출력되게 되는 단점이 있다.
따라서, 본 발명은 기존의 플래쉬 셀의 크로스 래치 형태가 아닌 플래쉬 셀의 전류와 인버터의 로직 스레스홀드 전압을 사용하여 리페어 퓨즈를 제어하기 위한 데이터를 유지케 함으로써, 리페어 퓨즈 초기화 과정에서 발생되는 불안정한 데이터 출력을 방지하고, 레이 아웃 면적을 최소화 할 수 있는 리페어 퓨즈 제어 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 플래쉬 셀과, 상기 플래쉬 셀의 드레인 전위를 제어하는 제 1인버터와, 상기 플래쉬 셀과 병렬로 접속되어 스레스홀드 전압에 의해 상기 플래쉬 셀의 소오스 전위를 제어하는 제 2인버터로 구성되되, 상기 플래쉬 셀 및 상기 제 1인버터를 통해 전류 패스가 이루어져 퓨즈가 초기화되는 것을 특징으로 한다.
또한, 플래쉬 셀, 상기 플래쉬 셀의 드레인 전위를 제어하는 제 1인버터 및 상기 플래쉬 셀과 병렬로 접속되어 스레스홀드 전압에 의해 상기 플래쉬 셀의 소오스 전위를 제어하는 제 2인버터와, 상기 플래쉬 셀의 소오스 전위를 검출하여 리페어 퓨즈의 초기화 여부를 결정하는 제 3 및 제 4인버터를 더 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 리페어 퓨즈 제어 회로도.
도 2는 본 발명에 따른 리페어 퓨즈 제어 회로도.
도면의 주요부분에 대한 부호의 설명
11 : 플래쉬 셀12 내지 15 : 인버터
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 리페어 퓨즈 제어 회로도이다.
한쌍의 셀이 하나의 셀로 이루어진 플래쉬 셀(11)의 셀렉트 게이트(S13)에는 전원전압(Vcc)을 인가하고, 프로그램 게이트(S12)에는 전원전압 발생기(도시 안됨)로부터 약 3.8V의 전압을 인가하며 드레인 전압 입력단자(S11)에는 하이(High) 상태의 고전압을 인가하게 된다. 이때, 플래쉬 셀(11)은 소거되어 턴온 상태가 된다. 또한, 드레인 전압 입력단자(S11)를 통해 입력되는 하이 상태의 고전압은 제 1인버터(12)를 경유하여 로우(Low) 상태의 저전위로 천이되어, 제 1노드(K11)의 전위는 로우 상태로 된다. 제 1 내지 제 4인버터(12 내지 15) 각각은 PMOS 트랜지스터 및 NMOS 트랜지스터가 직렬접속된 구조를 갖는다. 또한, 제 1인버터의 전류 구동력은 제 2인버터의 전류 구동력보다 크다. 플래쉬 셀(11)의 오소스인 제 2노드(K12)의 전위는 턴온된 플래쉬 셀(11) 및 제 1노드(K11)를 통해 제 1인버터(12)의 NMOS 트랜지스터(도시 안됨)로 전류 패스(pass)가 이루어져 로우 상태로 된다. 그리고, 제 2인버터(13)의 PMOS 트랜지스터(도시 안됨)를 통해 유입되는 전류 또한 상기 턴온된 플래쉬 셀(11) 및 제 1노드(K11)를 통해 제 1인버터(12)의 NMOS 트랜지스터(도시 안됨)로 전류 패스(pass)가 이루어져 제 2노드(K12)의 전위는 상기 제 2인버터(13)의 스레스홀드 전압에 의해 로우 상태로 된다. 그러므로, 제 3 및 제 4인버터(14 및 15)를 경유해 출력단자(Vout)로 로우 상태의 신호가 출력된다.
한편, 플래쉬 셀(11)을 프로그램 하기 위해 드레인전압 입력단자(S11)에는 저전압(0V)을 인가하고, 플래쉬 셀(11)의 프로그램 입력단자(S12)에는 전원전압 발생기(도시 안됨)로부터 약 13V의 고전압을 인가할 경우, 플래쉬 셀(11)이 프로그램 되게 된다.
플래쉬 셀(11)이 프로그램 된 후 리드(Read) 동작을 시행할 경우, 드레인전압 입력단자(S11)에는 하이 상태의 전압을 인가하므로, 제 1인버터(12)를 경유한 제 1노드(K11)의 전위는 로우 상태로 된다. 이때 제 2인버터(13)를 경유한 제 2노드(K12)의 전위는 플래쉬 셀(11)이 턴오프 되어 하이 상태로 된다. 그러므로, 제 3 및 제 4인버터(14 및 14)를 경유해 출력단자(Vout)로 고전위(Vcc) 상태의 출력신호가 출력된다. 즉, 출력단자(Vout)로부터 출력되는 고전위 신호에 의해 리페어를 위한 퓨즈를 제어할 수 있다.
상술한 바와 같이 본 발명에 의하면 플래쉬 셀로 흐르는 전류와 인버터의 스레스홀드 전압을 이용하여 리페어 퓨즈를 제어하기 위한 신호를 생성함으로써, 종래크로스래치를 이용했을 때의 초기치 불안정으로 인한 퓨즈의 오동작을 방지할 수 있고, 회로가 간단해 짐으로 인해 레이 아웃 면적을 최소화 할 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 드레인, 소오스, 프로그램게이트 및 셀렉트게이트를 가지며, 제 1 인버터를 경유하여 상기 드레인에 공급되는 제 1전압, 상기 프로그램게이트에 공급되는 제 2전압 및 상기 셀렉트게이트에 공급되는 제 3전압에 따라 프로그램 또는 소거상태를 유지하는 플래쉬 셀,
    상기 플래쉬 셀에 병렬로 접속되는 제 2인버터,
    상기 플래쉬 셀의 소오스 및 출력단자 간에 직렬접속된 제 3 및 제 4인버터를 포함하여 구성되되,
    상기 플래쉬 셀이 소거 상태의 경우 상기 플래쉬 셀 및 상기 제 1인버터를 경유하는 전류 패스가 이루어져 상기 소오스 전위는 저전위 상태를 유지하고, 상기 플래쉬 셀이 프로그램 상태인 경우 상기 전류 패스는 차단되어 상기 소오스는 고전위 상태를 유지하도록 구성된 것을 특징으로 하는 리페어 퓨즈 제어 회로.
  2. 제 1항에 있어서,
    상기 제 1인버터의 전류 구동력은 상기 제 2인버터의 전류 구동력 보다 큰 것을 특징으로 하는 리페어 퓨즈 제어 회로.
  3. 제 1항에 있어서,
    상기 플래쉬 셀은 전류 구동력을 크게하기 위해 적어도 2개 이상의 플래쉬 셀이 병렬로 접속되는 것을 특징으로 하는 리페어 퓨즈 제어 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505406B1 (ko) * 1999-06-28 2005-08-04 주식회사 하이닉스반도체 리페어 퓨즈 회로
KR100546103B1 (ko) * 1999-08-18 2006-01-24 주식회사 하이닉스반도체 로오 리던던시 회로

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