KR100507370B1 - 워드라인 부트스트랩 회로 - Google Patents
워드라인 부트스트랩 회로Info
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 온도에 따라 온/오프 되는 모스(MOS) 트랜지스터의 문턱전압 차이를 이용하여 온도 감지회로를 구성하고, 온도 감지 회로의 출력에 따라 부트스트랩 파워를 발생시키기 위한 워드라인 부트스트랩 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
저전원 전원전압을 사용하는 플래쉬 메모리 장치에서 온도에 따른 문턱전압의 증가로 인한 메모리 셀의 불안전한 상태를 해결 하고자 함.
3.발명의 해결방법의 요지
본 발명은 온도 감지회로를 사용하여 낮은 온도(저온)에서는 부트스트랩 파워를 발생시켜 워드라인을 선택하기 위한 어드레스를 발생하고, 높은 온도(상온)에서는 일반적인 전원전압에 의해 워드라인을 선택하기 위한 어드레스를 발생시켜 워드라인 전압을 부트스트랩 함.
4.발명의 중요한 용도
워드라인 부트스트랩 회로.
Description
본 발명은 부트스트랩(Bootstrap) 회로에 관한 것으로, 특히 온도 감지회로를 사용하여 저온에서는 부트스트랩 파워(Bootstrap power)를 발생시켜 워드라인을 선택하기 위한 어드레스를 발생하고, 상온에서는 일반적인 전원전압에 의해 워드라인을 선택하기 위한 어드레스를 발생시켜 워드라인 전압을 상승시키도록 한 워드라인 부트스트랩 회로에 관한 것이다.
일반적으로, 에스램 셀(SRAM Cell)에 쓰기(Write) 동작을 수행할 때, 셀의 하이(High) 상태 쪽 노드에는 Vcc-Vtn(Vtn: 액세스 트랜지스터의 문턱전압)의 전압이 인가되고, 상기 전압이 로우(Low) 상태 쪽 NMOS 트랜지스터(드라이버 트랜지스터)를 턴온(Turn on) 시켜 쓰기 동작을 수행하게 된다. 그러나, 저온(Cold temperature)에서는 Vtn 값이 증가하기 때문에 Vcc-Vtn의 전압이 로우 상태 쪽 NMOS 트랜지스터를 완전히 턴온 시키지 못하게 되어 불안전한 상태를 유지하고, 프리챠지(Precharge)가 되면 셀의 데이터가 파손되어 쓰기 동작이 이루어지지 않게 된다.
이를 개선하기 위해 도 1의 워드라인 부트스트랩 회로를 사용하게 된다.
도 1은 종래의 워드라인 부트스트랩 회로도로서, 도 2를 참조하여 동작을 설명하면 다음과 같다.
예를 들어, 워드라인 부트스트랩 신호(PWL)가 로우 상태로 될 때, 인버터(I1 내지 I6)를 경유한 출력은 로우 상태이고, 인버터(I2)의 출력을 입력으로 하는 PMOS 트랜지스터(P1)가 턴온 된다. 그러므로, 상기 출력 단자(BPOWER)에는 초기에 캐패시터(C1)에 의한 충전을 통해 전원전압(Vcc) 이상의 파워(Power)를 만들고, 이 파워를 워드라인 생성회로에 적용하여 워드라인의 전압레벨을 도 2에 도시된 바와 같이 Vcc+Vtn 으로 높여주어 문턱전압(Vtn)을 높여 주었다.
그러나, 상온(Room temperature)에서는 문턱전압(Vtn)의 값이 1/2 수준으로 감소하기 때문에 저온에서 Vcc+Vtnc(Vtnc: 저온에서의 문턱전압)의 전압이 상온에서는 Vcc+Vtnr+α(Vtnr: 상온에서의 문턱전압)가 되어 α만큼의 필요이상의 전압이 액세스 트랜지스터의 전류를 증가시켜 셀이 불안정하게 동작됨으로써 셀이 데이터를 유지할 수 없게되는 단점이 있다.
따라서, 본 발명은 온도 감지회로를 사용하여 저온에서는 부트스트랩 파워를 발생시켜 워드라인을 선택하기 위한 어드레스를 발생하고, 상온에서는 일반적인 전원전압에 의해 워드라인을 선택하기 위한 어드레스를 발생시켜 워드라인 전압을 상승시키도록 함으로써, 상기한 단점을 해소할 수 있는 워드라인 부트스트랩 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 적어도 하나의 MOS 트랜지스터를 포함하고, 상온과 저온에서 각각 서로 다른 로직 레벨의 어드레스를 출력하는 온도감지 회로와, 상기 어드레스와 워드라인 부트스트랩 신호에 응답하여, 제1 또는 제2 로직 레벨의 제어신호를 출력하는 논리 수단과, 상기 제어신호가 상기 제1 로직 레벨일 때, 전원전압 레벨의 워드 라인 전압을 출력하고, 상기 제어신호가 상기 제2 로직 레벨일 때, 상기 전원전압보다 큰 워드라인 전압을 출력하는 부트스트랩핑 회로를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3 및 도 4는 본 발명에 적용되는 온도 감지 회로도이다.
도 3의 온도 감지 회로는 전원전압(Vcc) 및 접지전압(Vss)간에 제 1 출력 노드(K1)를 갖으며, 제 1 및 제 2 저항(R1 및 R2)이 직렬로 접속된다. 상기 제 1 및 제 2 저항(R1 및 R2)은 전압 분배에 의해 온도 변화에 무관하게 일정한 전압 레벨로 유지되는 제 1 제어전압(Vb1)을 상기 제 1 출력 노드(K1)에 발생한다. 상기 전원전압(Vcc) 및 접지전압(Vss)간에 제 3 저항(R3) 및 1 NMOS 트랜지스터(N1)가 직렬로 접속되어, 상기 제 1 제어전압(Vb1)에 응답하여, 제 2 출력 노드(K2)에 제 2 제어전압(Vb2)을 출력한다. 상기 전원전압(Vcc) 및 접지전압(Vss)간에 제 1 PMOS 트랜지스터(P2) 및 제 4 저항(R4)이 직렬로 접속되고, 상기 제 2 제어전압(Vb2)에 응답하여, 제 3 출력 노드(K3)에 제 3 제어전압(Vb3)을 출력한다. 또한, 상기 전원전압(Vcc) 및 접지전압(Vss)간에 제 5 저항(R5) 및 제 2 NMOS 트랜지스터(N2)가 직렬로 접속되어, 상기 제 3 제어전압(Vb3)에 응답하여, 제 4 출력 노드(K4)에 제 4 제어전압을 출력한다. 또한, 상기 제 4 출력 노드(K4)에 한 쌍의 인버터(I7 및 I8)가 직렬로 접속되어, 상기 제4 제어전압(Vb4)에 응답하여, 상기 한 쌍의 인버터(I7 및 I8)가 상기 어드레스(A)를 출력하게 된다.
이러한 온도 감지 회로에서, 모스 트랜지스터의 문턱전압은 온도가 감소하면 증가하게 된다. NMOS 트랜지스터의 경우 상온에서는 문턱전압이 0.7V이고, 저온 (-40℃)에서는 1.3V로 된다. 도 3은 이러한 문턱전압의 차이를 이용하여 만든 온도감지회로도로서 그 동작을 설명하면 다음과 같다.
도 3은 낮은 온도에서 하이 상태의 어드레스(A)를 출력하고, 높은 온도에서는 로우 상태의 어드레스(A)를 출력하게 된다.
즉, 전원전압(Vcc) 및 접지전압(Vss)간에 직렬로 접속된 두 저항(R1 및 R2)의 비율에 의해 상기 제 1 출력 노드(K1)의 전위는 일정전압 즉, 저온에서의 문턱전압(Vtnc)과 상온에서의 문턱전압(Vtnr)의 중간 전압을 유지하게 된다. 이때, 전원전압(Vcc)로부터 저항(R3)을 통해 상기 전원전압(Vcc)이 공급되며 상기 제 1 출력 노드(K1)의 상기 제 1 제어전압(Vb1)을 입력으로 하는 상기 제 1 NMOS 트랜지스터(N1)는 저온에서 턴 오프(Turn off)되고 상온에서는 턴 온 된다. 이후 다음 단의 상기 제 1 PMOS 트랜지스터(P2) 및 상기 저항(R4)에 의해 상기 제 3 출력 노드(K3)에 발생되는 상기 제 3 제어전압(Vb3)과, 상기 저항(R5) 및 상기 제 2 NMOS 트랜지스터(N2)에 의해 상기 제 4 출력 노드(K4)에 발생되는 상기 제 4 제어전압(Vb4)이 CMOS 레벨로 출력된다. 따라서, 상기 제 4 제어전압(Vb4)에 응답하여, 상기 인버터(I7 및 I8)가 출력하는 상기 어드레스(A)가 저온에서는 하이 상태로 되고, 상온에서는 로우 상태로 된다.
도 4는 온도 감지 회로의 또 다른 실시 예로서, 도 3의 회로에서 저항(R1 및 R2)을 대신해 기준전압 발생회로(1)가 온도 변화에 무관하게 일정한 전압 레벨로 유지되는 제 1 제어전압(Vb1)을 제 1 출력노드(K1)에 출력하도록 구성된 일실시예가 도시되어 있다.
도 5는 본 발명에 따른 워드라인 부트스트랩 회로도로서, 워드라인 부트스트랩 신호(PWL)가 하이 상태이고, 온도 감지 회로(11)에 의해 저온에서 어드레스(A)가 하이 상태로 출력 될 때, 상기 워드라인 부트스트랩 신호(PWL) 및 입력이 반전되어 상기 어드레스(A)를 각각 입력으로 하는 논리 수단(2)인 낸드게이트가 로직 하이 상태의 제어신호(CTL)를 출력한다. 이때, 상기 논리 수단(2)으로부터 출력되는 상기 제어신호(CTL)를 입력으로 하는 부트스트래핑 회로(12)에서 인버터(I9)를 경유한 출력은 로우 상태로 되고, 다수의 인버터(I10 내지 I13)를 경유한 출력은 로우 상태로 된다. 이때, 상기 인버터(I9)의 출력을 입력으로 하는 PMOS 트랜지스터(P11)가 턴 온 된다. 그러므로, 워드 라인 전압(BPOWER)이 초기에 상기 캐패시터(C11)에 의한 충전을 통해 전원전압(Vcc)보다 큰 전압(Vcc+Vtn) 레벨로 출력되게 된다.
그러나, 상온에서는 온도 감지 회로(11)에 의해 어드레스(A)가 로직 로우 상태로 출력되고, 상기 논리 수단(2)이 상기 제어신호(CTL)를 로직 로우 상태로 출력하게 되어, 워드라인을 구동하기 위한 상기 워드 라인 전압(BPOWER)이 전원전압(Vcc) 레벨이 출력되게 된다.
상술한 바와 같이 본 발명에 의하면 온도 감지회로를 사용하여 낮은 온도에서는 부트스트랩 파워를 발생시켜 워드라인을 선택하기 위한 어드레스를 발생하고, 높은 온도에서는 일반적인 전원전압에 의해 워드라인을 선택하기 위한 어드레스를 발생시켜 워드라인 전압을 상승시키도록 함으로써, 저전력 플래쉬 메모리 장치에서 메모리 셀의 동작을 안정화시킬 수 있는 탁월한 효과가 있다.
도 1은 종래의 워드라인 부트스트랩 회로도.
도 2는 도 1의 동작을 설명하기 위해 도시한 타이밍도.
도 3 및 도 4는 본 발명에 적용되는 온도 감지 회로도.
도 5는 본 발명에 따른 워드라인 부트스트랩 회로도.
<도면의 주요 부분에 대한 부호의 설명>
I1 내지 I13: 인버터 R1 내지 R8: 저항
N1 내지 N4: NMOS 트랜지스터 P1 및 P11: PMOS 트랜지스터
1: 기준전압 발생회로 2: 논리 수단
11: 온도감지 회로 12: 부트스트래핑 회로
Claims (5)
- 워드라인의 전압을 상승시키기 위한 부트스트랩 회로에 있어서,적어도 하나의 MOS 트랜지스터를 포함하고, 상온과 저온에서 각각 서로 다른 로직 레벨의 어드레스를 출력하는 온도 감지 회로와,상기 어드레스와 워드라인 부트스트랩 신호에 응답하여, 제1 또는 제2 로직 레벨의 제어신호를 출력하는 논리 수단과,상기 제어신호가 상기 제1 로직 레벨일 때, 전원전압 레벨의 워드 라인 전압을 출력하고, 상기 제어신호가 상기 제2 로직 레벨일 때, 상기 전원전압보다 큰 워드라인 전압을 출력하는 부트스트랩핑 회로를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
- 제 1 항에 있어서,상기 온도 감지 회로는 전원전압 및 접지전압간에 직렬로 접속되며, 전압 분배에 의해 온도 변화에 무관하게 일정한 레벨로 유지되는 제 1 제어전압을 제 1 출력 노드에 출력하는 제 1 및 제 2 저항과,상기 전원전압 및 상기 접지전압간에 직렬로 접속되며, 상기 제 1 제어전압에 응답하여, 제 2 출력 노드에 제 2 제어전압을 출력하는 제 3 저항 및 제 1 NMOS 트랜지스터와,상기 전원전압 및 상기 접지전압간에 직렬로 접속되며, 상기 제 2 제어전압에 응답하여, 제 3 출력 노드에 제 3 제어전압을 출력하는 제 1 PMOS 트랜지스터 및 제 4 저항과,상기 전원전압 및 상기 접지전압간에 직렬로 접속되며, 상기 제 3 제어전압에 응답하여, 제 4 출력 노드에 제 4 제어전압을 출력하는 제 5 저항 및 제 2 NMOS 트랜지스터와,상기 제 4 출력 노드에 직렬로 접속되며, 상기 제 4 제어전압에 응답하여, 상기 어드레스를 출력하는 한 쌍의 인버터를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
- 제 1 항에 있어서,상기 온도 감지 회로는 온도 변화에 무관하게 일정한 레벨로 유지되는 제1 제어전압을 제 1 출력 노드에 출력하는 기준전압 발생회로와,전원전압 및 접지전압간에 직렬로 접속되며, 상기 제 1 제어전압에 응답하여, 제 2 출력 노드에 제 2 제어전압을 출력하는 제 1 저항 및 제 1 NMOS 트랜지스터와,상기 전원전압 및 상기 접지전압간에 직렬로 접속되며, 상기 제 2 제어전압에 응답하여, 제 3 출력 노드에 제 3 제어전압을 출력하는 제 1 PMOS 트랜지스터 및 제 2 저항과,상기 전원전압 및 상기 접지전압간에 직렬로 접속되며, 상기 제 3 제어전압에 응답하여, 제 4 출력 노드에 제 4 제어전압을 출력하는 제 3 저항 및 제 2 NMOS 트랜지스터와,상기 제 4 출력 노드에 직렬로 접속되며, 상기 제 4 제어전압에 응답하여, 상기 어드레스를 출력하는 한 쌍의 인버터를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
- 제 1 항에 있어서,상기 부트스트래핑 회로는 상기 논리 수단의 출력단에 직렬로 접속되며, 각각 상기 제어신호를 반전 또는 비반전 시키는 다수의 인버터와,상기 다수의 인버터 중 마지막 인버터의 출력과 출력 노드 사이에 접속되어 충방전 동작을 수행하는 캐패시터와,상기 전원전압 및 상기 출력 노드 사이에 접속되며, 상기 제어신호의 반전된 신호에 응답하여 구동되는 트랜지스터를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
- 제 1 항에 있어서,상기 논리 수단은 상기 어드레스와 상기 워드라인 부트스트랩 신호를 각각 입력으로 하되, 상기 어드레스의 로직 레벨이 반전되어 입력되는 2입력 낸드게이트로 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980021704A KR100507370B1 (ko) | 1998-06-11 | 1998-06-11 | 워드라인 부트스트랩 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980021704A KR100507370B1 (ko) | 1998-06-11 | 1998-06-11 | 워드라인 부트스트랩 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000001439A KR20000001439A (ko) | 2000-01-15 |
| KR100507370B1 true KR100507370B1 (ko) | 2007-11-12 |
Family
ID=19539025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980021704A KR100507370B1 (ko) | 1998-06-11 | 1998-06-11 | 워드라인 부트스트랩 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100507370B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-06-11 KR KR1019980021704A patent/KR100507370B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20000001439A (ko) | 2000-01-15 |
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