KR0121780B1 - 셀프 리프레쉬용 링 오실레이터 회로 - Google Patents

Abstract

본 발명은 두개의 트랜지스터로 된 인버터와, 상기 인버터에 온도 변화에 따라 서브 문턱 전류가 가변되는 MOS형 트랜지스터를 연결하여 구성된 것으로서 서브 문턱 전류와 온도의 관계를 이용하여 셀프 리프레쉬 주기를 가변하는 메모리 소자의 셀프 리프레쉬 발생용 링 오실레이터이다.

Description

셀프 리프레쉬용 링 오실레이터 회로

제1도는 셀프 리프레쉬 주기를 발생시키기 위한 종래의 링 오실레이터를 도시한 블럭구성도,

제2도는 종래의 링 오실레이터의 회로구성도.

제3도는 본 발명의 제1실시예에 따른 링 오실레이터의 회로구성도.

제4도는 본 발명의 제2실시예에 따른 링 오실레이터의 회로구성도.

제5도는 본 발명의 제3실시예에 따른 링 오실레이터의 회로구성도.

제6도는 본 발명의 제4실시예에 따른 링 오실레이터의 회로구성도.

제7도는 본 발명의 제5실시예에 따른 링 오실레이터의 회로구성도.

제8도는 본 발명의 제6실시예에 따른 링 오실레이터의 회로구성도.

제9도는 본 발명의 제7실시예에 따른 링 오실레이터의 회로구성도.

제10도는 본 발명의 제8실시예에 따른 링 오실레이터의 회로구성도.

제11도는 본 발명의 제9실시예에 따른 링 오실레이터의 회로구성도.

제12도는 본 발명의 제10실시예에 따른 링 오실레이터의 회로구성도.

* 도면의 주요부분에 대한 부호의 설명

MP1~MP12 : PMOS 트랜지스터, MN1~MN12 : NMOS 트랜지스터.

본 발명은 반도체 멤뢰 소자의 셀프 리프레쉬용 링 오실레이터 회로에 관한 것으로서, 특히 셀프 리프레쉬 주기를 온도 변화에 따라 가변하여 전력 소모를 줄인 링 오실레이터에 관한 것이다.

일반적으로, 디램(DRAM)에서는 셀(cell)이 다이나믹으로 구성되어 있어서 누설 전류(leakage current에 의한 셀 데이타의 파괴가 있게 되므로, 셀의 테이타가 감지하지 못할 정도로 작아지기 이전에 셀의 데이터를 감지증폭시켜 셀에 다시 기록(Rewrite)하게 되는데 이러한 동작을 리프레쉬(refresh) 동작이라고 한다.

상기 리프레쉬 방법으로는 외부에서 리프레쉬할 형(Row) 어드레스를 입력하여 리프레쉬를 수행하는 방법과, 외부에서 리프레쉬를 위한 콘트롤 시그날(CBR)을 입력하고 내부에서 리프레쉬할 어드레스를 발생시켜 그 어드레스를 리프레쉬하는 방법(CBR 리프레쉬)과, 이러한 CBR 리프레쉬 동작이 노말 동작과 결부되어 나타나는 히든(Hidden) 리프레쉬 방법이 있다.

최근에는 외부 콘트롤 신호가 일정한 상태로 진입한 연후에 상태의 변환없이 지속되는 경우에 소자의 내부에서 주기적으로 CBR 상태를 만들어 리프레쉬를 수행하는 방식이 사용되는데, 이러한 방식을 셀프 리프레쉬(Self refesh)라고 한다.

셀에서 리프레쉬가 필요한 이유가 셀에서 생기는 누설전류에 의하여 셀의 데이터가 완전히 파괴되는 것을 방지하기 위한 것인데, 이러한 누설 전류는 온도와 밀접한 관련을 갖고 있어서(누설전류는 온도가 10℃ 증가하면 2배로 증가하는 특징이 있음) 리프레쉬 주기를 결정하는 중요한 요소로 작용한다. 따라서 소자를 만들 때는 여러가지 극한 상황에도 안전하게 동작되도록 회로를 구현하게 되는데, 셀에 저장된 데이타가 안전하게 데이타를 유지하고 있는 시간은 칩 주위온도가 10℃ 증가할때 1/2로 감소되고, 온도가 50℃ 증가하면 1/32로 감소하게 된다.

만약에 온도의 변화에 무관하게 일정한 주기로 리프레쉬가 행해진다면, 고온에서 안전하게 동작시키위해 리프레쉬 주기를 빨리 가져가게 되면 저온에서는 필요 이상의 많은 리프레쉬가 행해짐으로써 전력소모가 많아지게 된다. 그러면, 이와같은 종래의 문제점을 제1도 및 제2도에 도시된 회로도를 보면서 설명하기로 한다.

제1도는 셀프 리프레쉬 주기신호를 발생하기 위한 종래의 링 오시레이터를 도시한 블럭도이고, 제2도는 온도 변화에 따라 주기를 갖는 종래의 링 오실레이터의 회로도를 도시한 것이다 제2도에 도시된 저항(R)은 온도에 따라 저항율의 변화가 거의 없는 폴리-실리콘을 사용한 것으로, 온도 변화에 거의 일정한 주기를 갖는 펄스 신호를 링 오실레이터는 출력하게 된다. 그런데, 상기 구성을 갖는 종래의 링 오실레이터에서는 온도 변화에 대해 무관한 일정 주기의 펄스 신호를 출력함으로 많은 전력이 소모되는 문제점이 있었다. 즉, 칩 주위온도가 임계온도보다 높은 고온에서는 셀의 데이타가 빨리 누설이 되므로 리프레쉬 주기를 빨리 해주어야 함으로, 이제 맞추어 상기 상기 링 오실레이터를 설계하다보면, 오히려 저온에서는 고온에 맞추어 설계된 링 오실레이터를 사용할 경우 필요없이 자주 리프레쉬 동작이 수행됨으로써 많은 전력 소모를 가져오게 되는 문제점이 있었다.

따라서 본 발명의 목적은 셀프 리프레쉬 주기를 온도 변화에 따라 가변시킴으로써 전력 소모를 줄일 링 오실레이터 회로를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 셀프 리프레쉬용 링 오실레이터 회로는 셀프 리프레쉬 주기를 발생하도록 홀수개의 인버터로 구성된 링 오실레이터가 온도 변화에 따라 고온에서는 빠른 주기의 신호를 발생시키고, 저온에서는 느린 주기의 신호를 발생시키도록, 각각의 인버터는 온도의 변화에 따라 게이트-소오스 전압이 변하는 트랜지스터를 통하여 흐르는 전류에 의해 출력전위를 조절하는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면에 의거하여 상세히 기술한다.

제3도는 본 발명의 제1실시예에 의한 링 오실레이터의 회로로서, 소오스와 게이트가 공통으로 Vcc 단자에 접속되면 드레인이 노드 N1에 연결된 PMOS 트랜지스터 MP2와, 상기 노드 N1과 Vss 단자 사이에 PMOS 트랜지스터 MP1과 NMOS 트랜지스터 MN1으로 구성된 인버터를 구비한다. 제3도의 링 오실레이터는 상기 PMOS 트랜지스터 MP1 및 MP2, NMOS 트랜지스터 MN1으로 구성된 인버터와 그 구성이 동일한 인버터가 여러개로 결합하여 구성된 것인데, 첫번째 인버터단의 PMOS 트랜지스터 MP1과 NMOS 트랜지스터 MN1의 게이트로 인가되는 입력신호는 마지막 인버터단의 출력신호가 피드백되어 입력되게 된다. 그리고, 첫번째 인버터의 출력신호(N2)는 그 다음에 오는 인버터에 입력신호로 들어가게 된다. 상기 PMOS 트랜지스터 MP2는 온도에 따라 소오스-드레인 사이에 걸리는 전압값이 변하는 소자를 사용한 것으로, 칩주위 온도가 임계온도보다 높을 경우에는 저항이 작아져서 상기 MP2 트랜지스터를 통해 흐르는 전류가 증가되도록 하고, 반대로 온도가 낮을 경우에는 저항이 커져서 상기 MP2 트랜지스터를 통해 흐르는 전류가 감소되도록 한다.

상기 구성에 의한 동작을 살펴보면, 상기 트랜지스터 MP1과 MN1의 게이트, 즉 입력단(Vin)에 '로우'신호가 공급되면, P형 트랜지스터 MP1이 턴-온되어 출력노드 N2로 전하를 공급하게 된다. 이때, 칩 주위온도가 임계온도보다 높으면 상기 PMOS 트랜지스터 MP2를 통해 흐르는 전류가 증가되어 출력노드 N2로 전하를 저온일때에 빨리 차지-업 시키게 된다. 이는 셀프 리프레쉬 주기가 짧아진다는 의미이므로, 고온일때 셀의 데이타가 저온일 때에 비래 빨리 누설되므로, 리프레쉬를 빨리 해줌으로써, 칩의 오동작을 방지시킬 수 있다.

반면에, 칩 주위온도가 임계온도보다 낮으면 상기 PMOS 트랜지스터 MP2를 통해 흐르는 전류가 감소되어 출력 노드 N2로 저하를 고온일 때에 비해 천천히(또는, 늦게) 차지-업시키게 된다. 이는 셀프 리프레쉬 주기가 길어진다는 의미이므로, 저온일 때 셀의 데이타 고온일 때에 비해 서서히 누설되므로, 리프레쉬를 늦게 해줌으로써, 전류 소모를 줄일 수 있다.

제4도는 본 발명의 제2실시예에 링 오셀리이터의 회로도로서, 소오스와 게이트가 공통으로 Vss 단자 접속되며 드레인이 노드 N3에 연결된 NMOS 트랜지스터 MN2 , Vcc 단자와 상기 노드 N3 사이에 PMOS 트랜지스터 MP1의 NMOS 트랜지스터 MN1로 구성된 인버터를 구비한다. 제4도의 링 오실레이터는 상기 PMOS 트랜지스터 MP1, NMOS 트랜지스터 MN1 및 MN2로 구성된 인버터와 그 구성이 동일한 인버터가 여러개로 결합하여 구성된 것인데, 첫번째 인버터단의 PMOS 트랜지스터 MP1과 NMOS 트랜지스터 MN1의 게이트로 인가되는 입력신호는 마지막 인버터단의 출력신호가 피드백되어 입력되게 된다. 그리고, 첫번째 인버터의 출력신호(N4)는 그 다음에 오는 인버터의 입력신호로 돌아가게 된다. 상기 NMOS 트랜지스터 MN2는 온도에 따라 소오스-드레인 사이에 걸리는 전압값이 변하는 소자를 사용할 것으로, 칩 주위온도가 임계온도보다 높을 경우에는 저항이 작아져서 상기 MN2 트랜지스터를 통해 흐르는 전류가 증가되도록 하고, 반대로 온도가 낮을 경우에는 저항이 커져서 상기 MN2 트랜지스터를 통해 흐르는 전류가 감소되도록 한다.

상기 구성에 의한 동작을 살펴보면, 상기 트랜지스터 MP1과 MN1의 게이트, 즉 입력단(Vin)에 '하이'신호가 공급되면, N형 트랜지스터 MN1이 턴-온되어 출력 노드 N4로 접지 전하(Vss)를 공급하게 된다. 이때, 칩 주위온도가 임계온도보다 높으면 상기 NMOS 트랜지스터 MN2를 통해 흐리프레쉬는 전류가 증가되어 출력 노드 N4로 접지 전하를 저온일때에 비해 빨리 차지-업 시키게 된다. 이때 셀프 리프레쉬 주기가 짧아지다는 의미이므로, 고온일때 셀의 데이타가 저온일때에 비해 빨리 누설되므로, 리프레쉬를 빨리 해줌으로써, 칩의 오동작을 방지시킬 수 있다.

반면에, 칩 주위온도가 임계온도보다 낮으면 상기 NMOS 트랜지스터 MN2를 통해 흐르는 전류가 감소되어 출력 노드 N4로 전하를 고온일 때에 비해 천천히(또는, 늦게) 차지-업 시키게 된다. 이는 셀프 리프레쉬 주기가 길어진다는 의미이므로, 저온일때 셀의 데이타가 고온일 때에 비해 서서히 누설되므로, 리프레쉬를 늦게 해줌으로써, 전류 소모를 줄일 수 있다.

제5도는 본 발명의 제3실시예에 의한 링 오실레이터의 회로도로서, 본 발명의 제1실시예(제3도)와 제2실시예(제4도)를 결합하여 구성한 것이다. 즉, Vcc 단자와, 인버터의 풀-업 트랜지스터 MP1의 소오스 단자사이에 온도에 따라 저항값이 변하는 PMOS 트랜지스터 MP2와, 상기 인버터의 풀-다운 트랜지스터 MN1의 소오스 단자의 Vss 단자 사이에 온도에 따라 저항값이 변하는 NMOS 트랜지스터 MN2를 구성한 것이다. 그리고, 상기 PMOS 트랜지스터 MP2의 게이트는 소오스와 공통으로 Vcc 단자에 접속되고, 상기 NMOS 트랜지스터 MN2의 게이트는 소오스와 공통으로 Vss 단자에 접속되어 구성되어 칩 주위온도에 따라 그 저항값이 변하여 그 자신을 통해 흐르는 전류의 량을 조절하게 해 준다.

제6도는 본 발명의 제4실시예에 의한 링 오실레이터의 회로도를 도시한 것으로, Vcc 단자와 출력노드 사이에 접속되며 게이트로 입력신호가 인가되는 풀-업 트랜지스터 MP1과, 상기 출력노드와 Vss 단자 사이에 접속되며 게이트로 입력신호가 인가되는 풀-업 트랜지스터 MN1과, 상기 풀-업 트랜지스터 MP1의 드레인과 출력노드 사이에 접속되며 게이트가 상기 풀-업 트랜지스터 MP1의 드레인에 연결된 PMOS 트랜지스터 MP2로 구성된 인버터가 홀수개로 구현된 것이다. 상기 풀-업 및 풀-업 트랜지스터(MP1/MN1)의 게이트로 인가되는 입력신호는 제일 마지막단에 설치된 인버터의 출력신호가 피드백되어 입력되게 된다. 상기 구성에 의한 동작원리 및 효과는 본 발명의 제1 내지 제3실시예의 그것과 동일하다.

제7도는 본 발명의 제4실시예에 의한 링 오실레이터의 회로도로서, Vcc 단자와 출력노드 사이에 접속되며 게이트로 입력신호가 인가되는 풀-업 트랜지스터 MP1과, 상기 출력 노드와 Vss 단자 사이에 접속되며 게이트로 입력신호가 인가되는 풀-업 트랜지스터 MN1과, 상기 출력노드와 풀-업 트랜시스터 MN1의 드레인 사이에 접속되며 게이트가 상기 풀-다운 트랜지스터 MN1의 드레인에 연결된 NMOS 트랜지스터 MN1로 구성된 인버터가 홀수개로 구현된 것이다. 상기 풀-업 및 풀-업 트랜지스터(MP1/MN1)의 게이트로 인가되는 입력신호는 제일 마직막단에 설치된 인버터의 출력신호가 피드백되어 입력되게 된다. 상기 구성에 의한 동작원리 및 효과는 본 발명의 제1 내지 제3실시예의 그것과 동일하다.

제8도는 본 발명의 제5실시예에 의한 링 오실레이터의 회로도로서, 본 발명의 제3실시예(제6도)와 제4실시예(제7도)를 결합하여 구성한 것이다. 즉, 인버터의 풀-업 트랜지스터 MP1의 드레인 단자와 출력 노드사이에 온도에 따라 저항값이 변하는 PMOS 트랜지스터 MP2를 접속하고, 상기 출력 노드와 인버터의 풀-업 트랜지스터 MN1의 드레인 단자 사이에 온도에 따라 저항값과 변하는 NMOS 트랜지스터 MN2를 구성한 것이다. 그리고, 상기 PMOS 트랜지스터 MP2의 게이트는 소오스와 공통으로 상기 풀-업 트랜지스터 MP1의 드레인 단자에 접속되고, 상기 NMOS 트랜지스터 MN2의 게이트는 소오스와 공통으로 상기 풀-업 트랜지스터의 드레인 단자에 접속되어 구성되어 칩 주위온도에 따라 그 저항값이 변하여 그 자신을 통해 흐르는 전류의 량을 조절하게 해 준다.

제9도는 본 발명의 제6실시예의 의한 링 오실레이터의 회로도로서, Vcc 라인과 Vss 라인 사이에 직렬접속된 PMOS 트랜지스터 MP3 및 MP4, 그리고 NMOS 트랜지스터 MN3로 구성된 인버터가 다수 개로 구현되어 있다. 상기 트랜지스터 MP3와 MN3의 게이트로 입력되는 입력신호는 마지막 인버터의 출력신호가 피드백되어 입력된 신호이며, 상기 MP4와 MN3 트랜지스터 사이에 출력 노드(N6)가 접속되어 다음단의 인버터의 입력신호가 인가되게 된다. 한편, Vcc 라인과 노드 N5 사이에 접속되며 게이트가 상기 노드 N5에 공통으로 연결된 PMOS 트랜지스터 MP5와, 상기 노드 N5와 Vss 단자 사이에 접속되며 게이트가 Vss 단자에 접속된 NMOS 트랜지스터 MN4를 구비하며, 상기 노드 N5의 신호가 상기 인버터의 PMOS 트랜지스터 MP4의 게이트로 인가되게 된다. 상기 NMOS 트랜지스터 MN4는 온도에 따라 소오스-드레인 사이에 결리는 전압값이 변하는 소자를 사용한 것으로, 칩 주위온도가 임계온도보다 높을 경우에는 저항이 작아져서 상기 MN4 트랜지스터를 통해 흐르는 전류가 증가되도록 하고, 반대로 온도가 낮을 경우에는 저항이 커져서 상기 MN4 트랜지스터를 통해 흐르는 전류가 감소되도록 구현한 것이다.

제10도는 본 발명의 제7실시예에 따른 링 오실레이터의 회로도를 도시한 것으로, Vcc 단자와 제1출력노드(N8) 사이에 접속된 PMOS 트랜지스터 MP6과, 상기 제1출력노드(N8)과 제2출력노드(N9) 사이에 접속된 PMOS 트랜지스터 MP7과, 상기 제2출력노드(N9)와 Vss 단자 사이에 접속된 NMOS 트랜지스터 MP6과 NMOS 트랜지스터 MN5의 게이트로 입력되는 신호는 마지막번째의 인버터의 제1 및 제2출력신호가 피드백되어 인가된 것이다. 또한, Vcc 라인과 노드 N7 사이에 접속되며 게이트가 상기 노드 N7에 연결된 PMOS 트랜스터 MP8과, 상기 노드 N7과 Vss 라인 사이에 접속되며 게이트가 상기 Vss 라인에 연결된 NMOS 트랜지스터 MN6를 구비한다. 상기 노드 N7의 신호는 상기 인버터의 풀-업 및 풀-업 트랜지스터 사이에 접속된 PMOS 트랜지스터 MP7의 게이트로 인가되어 그 동작을 제어하게 된다. 그리고 상기 NMOS 트랜지스터 MN6은 온도에 따라 소오스-드레인 사이에 걸리는 전압값이 변하는 소자를 사용한 것으로, 칩 주위온도가 임계온도보다 높은 경우에는 저항이 작아져서 상기 MN6 트랜지스터를 통해 흐르는 전류가 증가되도록 하고, 반대로 온도가 낮을 경우에는 저항이 커져서 상기 MN6 트랜지스터를 통해 흐르는 전류가 감소되도록 구현한 것이다.

제11도는 본 발명의 제8실시예에 의한 링 오실레이터의 회로도로서, Vcc 라인과 Vss 라인 사이에 직렬 접속된 PMOS 트랜지스터 MP9, 그리고 NMOS 트랜지스터 MN7, MN8로 구성된 인버터가 다수 개로 구현되어 있다. 상기 트랜지스터 MP9와 MN8의 게이트로 입력되는 입력신호는 마지막 인버터의 출력신호가 피드백되어 입력되 신호이며, 상기 MN7과 MN8 트랜지스터 사이에 추력 노드(N13)가 접속되어 다음단의 인버터의 입력신호로 인가되게 된다. 한편, Vcc 라인과 노드 N12 사이에 접속되며 게이트가 상기 Vcc 라인에 공통으로 연결된 PMOS 트랜지스터 MP10과, 상기 노드 N12와 Vss 단자 사이에 접속되며 게이트가 상기 노드 N12에 접속된 NMOS 트랜지스터 MN9를 구비하며, 상기 노드 N12의 신호가 상기 인버터의 NMOS 트랜지스터 MN7의 게이트로 인가되게 된다. 상기 PMOS 트랜지스터 MP10은 온도에 따라 소오스-드레인 사이에 걸리는 전압값이 변하는 소자를 사용한 것으로, 칩 주위온도가 임계온도가보다 높을 경우에는 저항이 작아져서 상기 MP10 트랜지스터를 통해 흐르는 전류가 증가되도록 하고, 반대로 온도가 낮을 경우에는 저항이 커져서 상기 MP10 트랜지스터를 통해 흐르는 전류가 감소되도록 구현한 것이다.

제12도는 본 발명의 제9실시예에 따른 링 오실레이터의 회로도를 도시한 것으로, Vcc 단자와 제1출력노드(N16) 사이에 접속된 PMOS 트랜지스터 MP11과, 상기 제1출력노드(N11)와 제2출력노드(N11) 사이에 접속된 NMOS 트랜지스터 MN10과, 상기 제2출력노드(N17)와 Vss 단자 사이에 접속된 NMOS 트랜지스터 MN11로 구성된 인버터가 다수 개로 구현되어 있다. 상기 PMOS 트랜지스터 MP11과 NMOS 트랜지스터 MN11의 게이트로 입력되는 신호는 마지막번째의 인버터의 제1 및 제2출력신호가 피드백되어 인가된 것이다. 또한, Vcc 라인과 노드 N15 사이에 접속되며 게이트가 상기 Vcc 라인에 연결된 PMOS 트랜지스터 MP12와, 상기 노드 N15와 Vss 라인 사이에 접속되며 게이트가 상기 노드 N15에 연결된 NMOS 트랜지스터 MN12를 구비한다. 상기 노드 N15의 신호는 상기 인버터의 풀-업 및 풀-업 트랜지스터 사이에 접속된 NMOS 트랜지스터 MP10의 게이트로 인가되어 그 동작을 제어하게 된다. 그리고, 상기 PMOS 트랜지스터 MP12는 온도에 따라 소오스-드레인 시이에 걸리는 전압값이 변하는 소자를 사용한 것으로, 칩 주위 온도가 임계온도보다 높을 경우에는 저항이 작아져서 상기 MP12 트랜지스터를 통해 흐르는 전류가 증가되도록 하고, 반대로 온도가 낮을 경우에는 저항이 커져서 상기 MP12 트랜지스터를 통해 흐르는 전류가 감소되도록 구현한 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 링 오실레이터를 반도체 메모리 소자 내부에 구현하게 되면, 칩 주위온도가 임계온도보다 높을 경우 셀의 데이타가 Vss 라인으로 누설되는 속도가 증가되므로 리프레쉬 주기를 빠르게 해 주고, 반대로 온도가 내려가면 리프레쉬 주기를 늦춰주어 전력소모를 줄일 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능한 것이며, 이러한 수정 변경은 이하의 특히 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

1. 반도체 메모리 소자에 있어서, 셀프 리프레쉬 주기를 발생하도록 홀수개의 인버터로 구성된 링 오실레이터가 온도 변화에 따라 고온에서는 빠른 주기의 신호를 발생시키고, 저온에서는 느린 주기의 신호를 발생시키도록, 각각의 인버터는 온도의 변화에 따라 게이트-소오스 전압이 변하는 트랜지스터를 통하여 흐르는 전류에 의해 출력전위를 조절하는 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터 회로.
2. 제1항에 있어서, 상기 인버터는 소오스와 게이트가 공통으로 Vcc 단자에 접속되며 드레인이 A노드에 연결된 제1PMOS 트랜지스터와, 상기 A노드와 Vss 단자 사이에 제2PMOS 트랜지스터과 제1NMOS 트랜지스터로 구성된 인버터를 구비하며; 상기 첫번째 인버터단의 제2PMOS 트랜지스터과 제1NMOS 트랜지스터의 게이트로 인가되는 입력신호는 마지막 인버터단의 출력신호가 피드백되어 입력되고, 상기 첫번째 인버터의 출력신호는 그 다음에 오는 인버터의 입력신호로 인가되는 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터 회로.
3. 제1항에 있어서, 상기 인버터는 소오스와 게이트가 공통으로 Vss 단자에 접속되며 드레인이 B노드에 연결된 제2NMOS 트랜지스터와, Vcc 단자와 상기 B 노드 사이에 제3PMOS 트랜지스터와 제3NMOS 트랜지스터로 구성된 인버터를 구비하며; 상기 첫번째 인버터의 제3PMOS 트랜지스터와 제3NOMOS 트랜지스터의 게이트로 인가되는 입력신호는 마지막 인버터단의 출력신호가 피드백되어 입력되고, 상기 첫번째 인버터의 출력신호는 그 다음에 오는 인버터의 입력신호로 인가되는 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터 회로.
4. 제1항에 있어서, 상기 인버터는 Vcc 단자와 인버터의 풀-업 트랜지스터의 소오스 단자 사이에 온도에 따라 저항값이 변하는 제4PMOS 트랜지스터와, 풀-다운 트랜지스터의 소오스 단자와 Vss 단자 사이에 온도에 따라 저항값이 변하는 제4NMOS 트랜지스터로 구성된 인버터로 구비하며, 상기 첫번째 인버터의 풀-업 트랜지스터와 풀-다운 트랜지스터의 게이트로 인가되는 입력신호는 마지막 인버터단의 출력신호가 피드백되어 입력되고, 상기 첫번째 인버터의 출력신호는 그 다음에 오는 인버터의 입력신호로 인가되는 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터 회로.
5. 제1항에 있어서, 상기 인버터는 Vcc 단자와 출력노드사이에 접속되며 게이트로 입력신호가 인가되는 풀-업 트랜지스터와, 상기 출력노드와 Vss 단자 사이에 접속되며 게이트로 입력신호가 인가되는 풀-다운 트랜지스터와, 상기 풀-업 트랜지스터의 드레인과 출력 노드 사이의 접속되며 게이트가 상기 풀-업 트랜지스터의 드레인에 연결된 제5PMOS 트랜지스터로 구성된 인버터가 홀수개로 구비되며; 상기 풀-업 및 풀-다운 트랜지스터의 게이트로 인가되는 입력신호는 제일 마지막단에 설치된 인버터의 출력신호가 피드백되어 인가되는 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터 회로.
6. 제1항에 있어서, 상기 인버터는 Vcc 단자와 출력노드 사이에 접속되며 게이트로 입력신호가 인가되는 풀-업 트랜지스터와, 상기 출력 노드와 Vss 단자 사이에 접속되며 게이트로 입력신호가 인가되는 풀-업 트랜지스터와, 상기 출력 노드와 풀-업 트랜지스터의 드레인 사이에 접속되며 게이트가 상기 풀-업 트랜지스터의 드레인에 연결된 제5NMOS 트랜지스터로 구성된 인버터가 홀수개로 구비되며; 상기 풀-업 및 풀-업 트랜지스터의 게이트로 인가되는 입력신호는 제일 마지막단에 설치된 인버터의 출력신호가 피드백 되어 인가되는 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터 회로.
7. 제1항에 있어서, 상기 인버터는 풀-업 트랜지스터의 드레인 단자와 출력 노드 사이에 온도에 따라 저항값이 변하는 제6PMOS 트랜지스터를 접속하고, 상기 출력 노드와 인버터의 풀-업 트랜지스터의 드레인 단자사이에 온도에 따라 저항값이 변하는 제6PMOS 트랜지스터를 구비하며, 상기 제6PMOS 트랜지스터의 게이트는 소오스와 공통으로 상기 풀-업 트랜지스터의 드레인 단자에 접속되고, 상기 제6PMOS 트랜지스터의 게이트는 소오스와 공통으로 상기 풀-업 트랜지스터의 드레인 단자에 접속된 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터 회로.
8. 제1항에 있어서, 상기 인버터는 Vcc 라인과 Vss 라인 사이에 직렬접속된 제7, 제8PMOS 트랜지스터 및 제7NMOS 트랜지스터로 구성되며; 상기 제7PMOS 트랜지스터와 제7NMOS 트랜지스터 게이트로 입력되는 입력신호 마지막 인버터의 출력신호가 피드백되어 입력된 신호이고 상기 제8PMOS 트랜지스터와 제7NMOS 트랜지스터 사이에 출력 노드가 접속되어 다음단의 인버터의 입력신호가 인가되며; Vcc 라인과 C노드 사이에 접속되며 게이트가 상기 C노드에 공통으로 연결된 제9PMOS 트래니지스터와, 상기 C노드와 Vss 단자 사이에 접속되며 게이트가 Vss 단자에 접속된 제8NMOS 트랜지스터를 구비하며, 상기 C노드의 신호가 상기 인버터의 제8PMOS 트랜지스터의 게이트로 인가되는 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터로 회로.
9. 제1항에 있어서, 상기 인버터는 Vcc단자와 제1출력노드 사이에 접속되 제9PMOS 트랜지스터와, 상기 제1출력노드과 제2출력노드 사이에 접속된 제10PMOS 트랜지스터와, 상기 제2출력노드와 Vss 단자 사이에 접속된 제9NMOS 트랜지스터로 구성되며; 상기 제9PMOS 트랜지스터와 제9NMOS 트랜지스터의 게이트로 입력되는 신호는 제일 마지막 인버터의 제1 및 제2출력신호가 피드백되어 인가되고, Vcc 라인과 D노드 사이에 접속되며 게이트가 상기 D노드에 연결된 제11PMOS 트랜지스터와, 상기 D노드와 Vss 라인 사이에 접속되며 게이트가 상기 Vss 라인에 연결된 제10NMOS 트랜지스터를 구비하며, 상기 D노드의 신호는 상기 제10PMOS 트랜지스터의 게이트로 인가되는 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터 회로.
10. 제1항에 있어서, 상기 인버터는 Vcc 라인과 Vss 라인 사이에 직렬접속된 제12PMOS 트랜지스터 및 제11, 제12NMOS 트랜지스터로 구성되며, 상기 제12PMOS 트랜지스터와 제12PMOS 트랜지스터의 게이트로 입력되는 입력신호는 마지막 인버터의 출력신호가 피드백되어 인가되고, 상기 제11, 제12NMOS 트랜지스터 사이에 출력 노드가 접속되어 다음단의 인버터의 입력신호로 인가되게 되며; Vcc 라인 E노드 사이에 접속되며 게이트가 상기 Vcc 라인에 공통으로 연결된 제13PMOS 트랜지스터와, 상기 E 노드와 Vss 단자 사이에 접속되며 게이트가 상기 E노드에 접속된 제13NMOS 트랜지스터를 구비하며, 상기 E노드의 신호가 상기 인버터의 제11NMOS 트랜지스터의 게이트로 인가되는 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터 회로.
11. 제1항에 있어서, 상기 인버터는 Vcc 단자와 제1출력노드 사이에 접속된 제14PMOS 트랜지스터와, 상기 제1출력노드와 제2출력노드 사이에 접속된 제14NMOS 트랜지스터와, 상기 제2출력노드와 Vss 단자 사이에 접속된 제15NMOS 트랜지스터로 구성되며, 상기 제14PMOS 트랜지스터와 제15NMOS 트랜지스터의 게이트로 입력되는 신호는 마지막번째 인버터의 제1 및 제2출력신호가 피드백되어 인가되고; Vcc 라인과 F노드 사이에 접속되며 게이트가 상기 Vcc 라인에 연결된 제15PMOS 트랜지스터와, 상기 F노드와 Vss 라인 사이에 접속되며 게이트가 상기 F 노드에 연결된 제16NMOS 트랜지스터를 구비하며, 상기 F노드의 신호는 상기 제14NMOS 트랜지스터의 게이트로 인가되어 그 동작을 제어하는 것을 특징으로 하는 셀프 리프레쉬용 링 오실레이터 회로.