JPH08339693A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH08339693A JPH08339693A JP14849195A JP14849195A JPH08339693A JP H08339693 A JPH08339693 A JP H08339693A JP 14849195 A JP14849195 A JP 14849195A JP 14849195 A JP14849195 A JP 14849195A JP H08339693 A JPH08339693 A JP H08339693A
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Abstract
(57)【要約】
【目的】 ＦＬＡＳＨメモリにおいて、書き込み時／消
去時の温度と読み出し時の温度が大きく異なっていて
も、温度に影響されずに読み出し動作を正常に行えるよ
うにする。 【構成】 メモリチップの温度を検出する温度モニタ回
路２１を備え、データの書き込み時／消去時に、検出さ
れた温度に応じたベリファイ電圧をベリファイ電圧発生
回路１９から発生させ、そのベリファイ電圧により書き
込み時／消去時のＶth（スレッショルド電圧）のベリフ
ァイを行う。この温度に応じたベリファイ動作により、
Ｖthを規定の範囲内の値にし、温度に影響されずに読み
出し動作を正常に行わせることができる。
去時の温度と読み出し時の温度が大きく異なっていて
も、温度に影響されずに読み出し動作を正常に行えるよ
うにする。 【構成】 メモリチップの温度を検出する温度モニタ回
路２１を備え、データの書き込み時／消去時に、検出さ
れた温度に応じたベリファイ電圧をベリファイ電圧発生
回路１９から発生させ、そのベリファイ電圧により書き
込み時／消去時のＶth（スレッショルド電圧）のベリフ
ァイを行う。この温度に応じたベリファイ動作により、
Ｖthを規定の範囲内の値にし、温度に影響されずに読み
出し動作を正常に行わせることができる。
Description
【０００１】
【産業上の利用分野】本発明は、データを不揮発記憶す
る不揮発性半導体記憶装置に関する。
る不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】図７に、２層Ｐｏｌｙ Ｓｉ構造の１Ｔ
ｒ方式のスタック構造のＦＬＡＳＨ（フラッシュ）メモ
リの１つのセル構造を示す。（ａ）はデータの書き込み
状態、（ｂ）はデータの消去状態を示す。データの書き
込み時には、コントロールゲート（ＣＧ）、ソース
（Ｓ）、ドレイン（Ｄ）、Ｓｉ基板（Ｂ）の各電圧Ｖc
g、Ｖs 、Ｖd 、Ｖb を図７（ａ）に示すような状態に
して、フローティングゲート（ＦＧ）にトンネル酸化膜
を介してホットエレクトロンを注入し、データの書き込
みを行う。また、データの読み出し時には、コントロー
ルゲート電圧を５Ｖとして、ドレイン電流が流れている
か否かによりデータが書き込まれているか否かを検出す
る。
ｒ方式のスタック構造のＦＬＡＳＨ（フラッシュ）メモ
リの１つのセル構造を示す。（ａ）はデータの書き込み
状態、（ｂ）はデータの消去状態を示す。データの書き
込み時には、コントロールゲート（ＣＧ）、ソース
（Ｓ）、ドレイン（Ｄ）、Ｓｉ基板（Ｂ）の各電圧Ｖc
g、Ｖs 、Ｖd 、Ｖb を図７（ａ）に示すような状態に
して、フローティングゲート（ＦＧ）にトンネル酸化膜
を介してホットエレクトロンを注入し、データの書き込
みを行う。また、データの読み出し時には、コントロー
ルゲート電圧を５Ｖとして、ドレイン電流が流れている
か否かによりデータが書き込まれているか否かを検出す
る。
【０００３】また、データの消去時には、ソースに消去
パルスを印加し、その消去パルスがハイレベル（図の１
２Ｖ）の時に、フローティングゲートからトンネル酸化
膜を介したＦＮトンネル電流により電子をソースに放出
させるようにしている。この種のＦＬＡＳＨメモリの回
路構成については、特開平２ー１０５９８号公報および
特公平６ー３２２２６号公報に示されている。このもの
の基本的な構成を図８に示す。
パルスを印加し、その消去パルスがハイレベル（図の１
２Ｖ）の時に、フローティングゲートからトンネル酸化
膜を介したＦＮトンネル電流により電子をソースに放出
させるようにしている。この種のＦＬＡＳＨメモリの回
路構成については、特開平２ー１０５９８号公報および
特公平６ー３２２２６号公報に示されている。このもの
の基本的な構成を図８に示す。
【０００４】この図８に示すＦＬＡＳＨメモリには、外
部より制御信号ＣＥＢ（チップイネーブルバー）、ＯＥ
Ｂ（アウトプットイネーブルバー）、ＷＥＢ（ライトイ
ネーブルバー）が入力される。ＣＥＢはこのメモリチッ
プの選択を行うための制御信号、ＯＥＢはデータの出力
を行うための制御信号、ＷＥＢはデータの書き込みを行
うための制御信号である。制御回路（上記公報における
指令ポートコントローラ）１１はそれらの制御信号及び
データバスを介して入力される各種指令信号に基づき、
書き込み／読み出し／消去の制御を行う。
部より制御信号ＣＥＢ（チップイネーブルバー）、ＯＥ
Ｂ（アウトプットイネーブルバー）、ＷＥＢ（ライトイ
ネーブルバー）が入力される。ＣＥＢはこのメモリチッ
プの選択を行うための制御信号、ＯＥＢはデータの出力
を行うための制御信号、ＷＥＢはデータの書き込みを行
うための制御信号である。制御回路（上記公報における
指令ポートコントローラ）１１はそれらの制御信号及び
データバスを介して入力される各種指令信号に基づき、
書き込み／読み出し／消去の制御を行う。
【０００５】読み出し動作時には、入力されるアドレス
信号（Ａ０〜Ａ１５）に基づき、アドレスラッチ１２を
介したデコーダ１３ａ、１３ｂにより、マトリックス構
成のメモリセル１４のうち対応するメモリセルが選択さ
れ、そのメモリセルのデータがＹ選択回路１５、センス
アンプ１６を経由し、入出力バッファ１７からデータバ
ス（Ｄ０〜Ｄ１５）に出力される。
信号（Ａ０〜Ａ１５）に基づき、アドレスラッチ１２を
介したデコーダ１３ａ、１３ｂにより、マトリックス構
成のメモリセル１４のうち対応するメモリセルが選択さ
れ、そのメモリセルのデータがＹ選択回路１５、センス
アンプ１６を経由し、入出力バッファ１７からデータバ
ス（Ｄ０〜Ｄ１５）に出力される。
【０００６】書き込み／消去制御は、図９、図１０に示
すアルゴリズムに従って行われる。このアルゴリズム
も、特公平６ー３２２２６号公報に記載されてものと基
本的に同じである。すなわち、書き込み制御時には、図
９に示すように、書き込み先頭アドレスから順に書き込
みアドレスとデータ入力を行い、書き込み電圧発生回路
１８からの書き込み電圧を用いてデータの書き込みを行
う。その書き込みに対し、データが書き込まれたかどう
かを検証（ベリファイ）する。このベリファイは、ベリ
ファイ電圧発生回路１９から出力される書き込みベリフ
ァイ用の電圧を用い、その電圧印加時のＶth（スレッシ
ョルド値電圧）を検出することにより行われる。書き込
み状態になっていない時には再度書き込みを行う。
すアルゴリズムに従って行われる。このアルゴリズム
も、特公平６ー３２２２６号公報に記載されてものと基
本的に同じである。すなわち、書き込み制御時には、図
９に示すように、書き込み先頭アドレスから順に書き込
みアドレスとデータ入力を行い、書き込み電圧発生回路
１８からの書き込み電圧を用いてデータの書き込みを行
う。その書き込みに対し、データが書き込まれたかどう
かを検証（ベリファイ）する。このベリファイは、ベリ
ファイ電圧発生回路１９から出力される書き込みベリフ
ァイ用の電圧を用い、その電圧印加時のＶth（スレッシ
ョルド値電圧）を検出することにより行われる。書き込
み状態になっていない時には再度書き込みを行う。
【０００７】また、消去制御時には、図１０に示す消去
動作を行い、消去回路２０により全てのメモリセルに対
するデータの一括消去を行う。その消去に対し、ベリフ
ァイ電圧発生回路１９から出力される消去ベリファイ用
の電圧を用い、その電圧印加時のＶthを検出することに
より、消去が行われた否かをベリファイする。消去状態
になっていない時には再度消去動作を行う。
動作を行い、消去回路２０により全てのメモリセルに対
するデータの一括消去を行う。その消去に対し、ベリフ
ァイ電圧発生回路１９から出力される消去ベリファイ用
の電圧を用い、その電圧印加時のＶthを検出することに
より、消去が行われた否かをベリファイする。消去状態
になっていない時には再度消去動作を行う。
【０００８】なお、上記書き込み、消去動作において、
その動作を繰り返しを行っても所望の状態にならない時
は、異常と判断する。
その動作を繰り返しを行っても所望の状態にならない時
は、異常と判断する。
【０００９】
【発明が解決しようとする課題】上記ＦＬＡＳＨメモリ
において、ＦＮトネル電流を用いて消去を行う際、トン
ネル酸化膜のばらつき等が原因でメモリセル毎に特性が
異なり、図１１に示すように、書き込み時と消去時のＶ
thはある分布幅を有する。図の上側が書き込み時のＶth
分布、図の下側が消去時のＶth分布である。
において、ＦＮトネル電流を用いて消去を行う際、トン
ネル酸化膜のばらつき等が原因でメモリセル毎に特性が
異なり、図１１に示すように、書き込み時と消去時のＶ
thはある分布幅を有する。図の上側が書き込み時のＶth
分布、図の下側が消去時のＶth分布である。
【００１０】このようなＦＬＡＳＨメモリにおいて、書
き込み／消去時の動作を保証する保証温度は−４０℃〜
８５℃、読み出し時の保証温度は−４０℃〜１２５℃の
ように設定されている。しかしながら、そのような保証
温度であっても、書き込み時、消去時のＶth分布は温度
によって変化する。
き込み／消去時の動作を保証する保証温度は−４０℃〜
８５℃、読み出し時の保証温度は−４０℃〜１２５℃の
ように設定されている。しかしながら、そのような保証
温度であっても、書き込み時、消去時のＶth分布は温度
によって変化する。
【００１１】このため、消去を常温以下の低温、例えば
−４０℃で行い、その時のＶthの範囲が１〜２．５Ｖに
なったとすると、そのメモリを高温、例えば１２５℃で
読み出しを行う際、メモリのＶthが負の温度係数を持つ
ため、１２５℃の高温では、Ｖthが０以下になったデプ
レッション状態（Ｖth＜０の過剰消去状態）となり、正
確な読み出しが行えなくなる場合が生じる。また、デプ
レッション状態にならなくても、Ｖth分布が所定の規格
電圧（例えば１〜３Ｖ）を外れ、読み出し回路が正確に
動作せず誤読み出しの可能性がある。
−４０℃で行い、その時のＶthの範囲が１〜２．５Ｖに
なったとすると、そのメモリを高温、例えば１２５℃で
読み出しを行う際、メモリのＶthが負の温度係数を持つ
ため、１２５℃の高温では、Ｖthが０以下になったデプ
レッション状態（Ｖth＜０の過剰消去状態）となり、正
確な読み出しが行えなくなる場合が生じる。また、デプ
レッション状態にならなくても、Ｖth分布が所定の規格
電圧（例えば１〜３Ｖ）を外れ、読み出し回路が正確に
動作せず誤読み出しの可能性がある。
【００１２】逆に、８５℃の高温で消去を行いＶthを１
〜３Ｖに収めたとしても、−４０℃の低温で読み出す場
合、Ｖthが高電圧側にシフトし、規格の１〜３Ｖを外れ
てしまい、正常な読み出し動作が行えなくなる場合が生
じる。また、書き込みに関しても、消去と同様に温度に
よってＶthが変化するため、書き込み時と読み出し時の
温度が大きく変わる場合には正確なる読み出し動作を行
うことができない場合が生じる。
〜３Ｖに収めたとしても、−４０℃の低温で読み出す場
合、Ｖthが高電圧側にシフトし、規格の１〜３Ｖを外れ
てしまい、正常な読み出し動作が行えなくなる場合が生
じる。また、書き込みに関しても、消去と同様に温度に
よってＶthが変化するため、書き込み時と読み出し時の
温度が大きく変わる場合には正確なる読み出し動作を行
うことができない場合が生じる。
【００１３】本発明は、書き込み時および／または消去
時において、温度の影響によるメモリの正確なる読み出
し動作が行えない状態を回避することを目的とする。
時において、温度の影響によるメモリの正確なる読み出
し動作が行えない状態を回避することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、半導体基板に形
成された複数のメモリセル（１４）にデータを不揮発記
憶する不揮発性半導体記憶装置において、前記メモリセ
ルの温度を検出する温度検出手段（２１）を備え、この
検出された温度に応じて設定されるベリファイ電圧を用
いて前記データをメモリセルに書き込む際のスレッショ
ルド電圧の検証を行うことを特徴としている。
め、請求項１に記載の発明においては、半導体基板に形
成された複数のメモリセル（１４）にデータを不揮発記
憶する不揮発性半導体記憶装置において、前記メモリセ
ルの温度を検出する温度検出手段（２１）を備え、この
検出された温度に応じて設定されるベリファイ電圧を用
いて前記データをメモリセルに書き込む際のスレッショ
ルド電圧の検証を行うことを特徴としている。
【００１５】請求項２に記載の発明においては、半導体
基板に形成された複数のメモリセル（１４）にデータを
不揮発記憶する不揮発性半導体記憶装置において、前記
メモリセルの温度を検出する温度検出手段（２１）を備
え、この検出された温度に応じて設定されるベリファイ
電圧を用いて前記メモリセルのデータを消去する際のス
レッショルド電圧の検証を行うことを特徴としている。
基板に形成された複数のメモリセル（１４）にデータを
不揮発記憶する不揮発性半導体記憶装置において、前記
メモリセルの温度を検出する温度検出手段（２１）を備
え、この検出された温度に応じて設定されるベリファイ
電圧を用いて前記メモリセルのデータを消去する際のス
レッショルド電圧の検証を行うことを特徴としている。
【００１６】請求項３に記載の発明では、請求項１又は
２に記載の不揮発性半導体記憶装置において、前記温度
検出手段は、前記半導体基板に形成されたダイオード
（２１ａ）の順方向電圧を用いて前記温度を検出するこ
とを特徴としている。請求項４に記載の発明では、請求
項１又は２に記載の不揮発性半導体記憶装置において、
前記温度検出手段は、前記半導体基板に形成されたリン
グオシレータ（２１ｃ）の発振周波数を用いて前記温度
を検出することを特徴としている。
２に記載の不揮発性半導体記憶装置において、前記温度
検出手段は、前記半導体基板に形成されたダイオード
（２１ａ）の順方向電圧を用いて前記温度を検出するこ
とを特徴としている。請求項４に記載の発明では、請求
項１又は２に記載の不揮発性半導体記憶装置において、
前記温度検出手段は、前記半導体基板に形成されたリン
グオシレータ（２１ｃ）の発振周波数を用いて前記温度
を検出することを特徴としている。
【００１７】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。
述する実施例記載の具体的手段との対応関係を示すもの
である。
【００１８】
【発明の作用効果】請求項１に記載の発明によれば、メ
モリセルの温度に応じて設定される書き込み時のベリフ
ァイ電圧を用いてデータをメモリセルに書き込む際のス
レッショルド電圧の検証を行うようにしているから、そ
の書き込み時のベリファイ電圧を用いて検証されたスレ
ッショルド電圧は他の温度においても、規定のスレッシ
ョルド電圧になっており、従って書き込み時と読み出し
時の温度が異なっていても読み出し動作を正常に行わせ
ることができる。
モリセルの温度に応じて設定される書き込み時のベリフ
ァイ電圧を用いてデータをメモリセルに書き込む際のス
レッショルド電圧の検証を行うようにしているから、そ
の書き込み時のベリファイ電圧を用いて検証されたスレ
ッショルド電圧は他の温度においても、規定のスレッシ
ョルド電圧になっており、従って書き込み時と読み出し
時の温度が異なっていても読み出し動作を正常に行わせ
ることができる。
【００１９】請求項２に記載の発明によれば、メモリセ
ルの温度に応じて設定される消去時のベリファイ電圧を
用いてメモリセルのデータを消去する際のスレッショル
ド電圧の検証を行うようにしているから、その消去時の
ベリファイ電圧を用いて検証されたスレッショルド電圧
は他の温度においても、規定のスレッショルド電圧にな
っており、従って消去時と読み出し時の温度が異なって
いても読み出し動作を正常に行わせることができる。
ルの温度に応じて設定される消去時のベリファイ電圧を
用いてメモリセルのデータを消去する際のスレッショル
ド電圧の検証を行うようにしているから、その消去時の
ベリファイ電圧を用いて検証されたスレッショルド電圧
は他の温度においても、規定のスレッショルド電圧にな
っており、従って消去時と読み出し時の温度が異なって
いても読み出し動作を正常に行わせることができる。
【００２０】請求項３、４に記載の発明によれば、ダイ
オードの順方向電圧、リングオシレータの発振周波数を
用いてメモリセルの温度を検出することができる。
オードの順方向電圧、リングオシレータの発振周波数を
用いてメモリセルの温度を検出することができる。
【００２１】
【実施例】以下、本発明を図に示す実施例について説明
する。図１に本発明の一実施例を示すＦＬＡＳＨメモリ
の回路構成を示す。なお、メモリセルの構造は図７に示
すものと同じである。図１に示す本実施例においては、
当該メモリチップの温度を検出する温度モニタ回路２１
を備えており、その検出温度に基づいてデータの書き込
み／消去の制御を行うようにした点で図８に示す従来構
成のものと異なっている。
する。図１に本発明の一実施例を示すＦＬＡＳＨメモリ
の回路構成を示す。なお、メモリセルの構造は図７に示
すものと同じである。図１に示す本実施例においては、
当該メモリチップの温度を検出する温度モニタ回路２１
を備えており、その検出温度に基づいてデータの書き込
み／消去の制御を行うようにした点で図８に示す従来構
成のものと異なっている。
【００２２】温度モニタ回路２１としては、図２（ａ）
に示すように、チップに形成されたダイオード２１ａと
温度検出回路２１ｂで構成することができる。この場
合、ダイオード２１ａの順方向電圧が図２（ｂ）に示す
ように温度依存性を持つことを利用し、その順方向電圧
を温度検出回路２１ｂでモニタすることによりチップ温
度を検出する。
に示すように、チップに形成されたダイオード２１ａと
温度検出回路２１ｂで構成することができる。この場
合、ダイオード２１ａの順方向電圧が図２（ｂ）に示す
ように温度依存性を持つことを利用し、その順方向電圧
を温度検出回路２１ｂでモニタすることによりチップ温
度を検出する。
【００２３】また、温度モニタ回路２１の他の例として
は、図３（ａ）に示すように、チップに形成されたＣＭ
ＯＳインバータで構成されたリングオシレータ２１ｃと
温度検出回路２１ｄで構成することができる。この場
合、リングオシレータ２１ｃの発振周波数が温度依存性
を持つことを利用し、その発振周波数を温度検出回路２
１ｄでモニタすることによりチップ温度を検出する。
は、図３（ａ）に示すように、チップに形成されたＣＭ
ＯＳインバータで構成されたリングオシレータ２１ｃと
温度検出回路２１ｄで構成することができる。この場
合、リングオシレータ２１ｃの発振周波数が温度依存性
を持つことを利用し、その発振周波数を温度検出回路２
１ｄでモニタすることによりチップ温度を検出する。
【００２４】制御回路１１は、書き込み／消去を行う場
合、図４、図５に示すアルゴリズムに従って行う。書き
込み制御を行う場合、まず温度モニタ回路２１からの信
号によりチップ温度が所定の書き込み許可温度範囲にあ
るか否かを判定する。その温度範囲内にない時はエラー
とする。従来では、そのような温度範囲にあるか否かを
ユーザーが判断していたのであるが、本実施例ではその
判定を自動的に行い、その温度範囲内にある時にのみ書
き込みが行えるようにしている。
合、図４、図５に示すアルゴリズムに従って行う。書き
込み制御を行う場合、まず温度モニタ回路２１からの信
号によりチップ温度が所定の書き込み許可温度範囲にあ
るか否かを判定する。その温度範囲内にない時はエラー
とする。従来では、そのような温度範囲にあるか否かを
ユーザーが判断していたのであるが、本実施例ではその
判定を自動的に行い、その温度範囲内にある時にのみ書
き込みが行えるようにしている。
【００２５】そして、その書き込み温度範囲内にある時
は、検出されたチップ温度に応じ、図６に示す、チップ
温度に対して予め設定された書き込みベリファイ電圧特
性に従って書き込みベリファイ電圧を設定する。この書
き込みベリファイ電圧は、書き込み時のＶthの下限値で
ある。なお、図６に示すものにおいては、メモリのドレ
イン電圧Ｖd を１Ｖにした時のドレイン電流Ｉｄが１μ
Ａ流れる場合のコントロールゲートに印加される電圧を
Ｖthとしている。
は、検出されたチップ温度に応じ、図６に示す、チップ
温度に対して予め設定された書き込みベリファイ電圧特
性に従って書き込みベリファイ電圧を設定する。この書
き込みベリファイ電圧は、書き込み時のＶthの下限値で
ある。なお、図６に示すものにおいては、メモリのドレ
イン電圧Ｖd を１Ｖにした時のドレイン電流Ｉｄが１μ
Ａ流れる場合のコントロールゲートに印加される電圧を
Ｖthとしている。
【００２６】この後は、図９に示す従来のアルゴリズム
に従って書き込み動作が行われる。但し、そのベリファ
イのためには、上記設定された書き込みベリファイ電圧
が用いられる。このため、制御回路１１からその電圧レ
ベルを示す指令がベリファイ電圧発生回路１９に出力さ
れ、このベリファイ電圧発生回路１９にて書き込みベリ
ファイ電圧が作成される。
に従って書き込み動作が行われる。但し、そのベリファ
イのためには、上記設定された書き込みベリファイ電圧
が用いられる。このため、制御回路１１からその電圧レ
ベルを示す指令がベリファイ電圧発生回路１９に出力さ
れ、このベリファイ電圧発生回路１９にて書き込みベリ
ファイ電圧が作成される。
【００２７】このように、温度特性を考慮した書き込み
ベリファイ電圧にてベリファイされた場合には、書き込
み許可温度範囲内の全ての温度に亘って、Ｖthが規定さ
れた下限値以上となっていると考えることができ、従っ
て保証温度内での読み出し動作を正常に行わせることが
できる。同様に、消去制御を行う場合も、温度モニタ回
路２１からの信号によりチップ温度が所定の消去許可温
度範囲にあるか否かを判定する。その温度範囲内にある
時は、検出されたチップ温度に応じ、図６に示す、チッ
プ温度に対して予め設定された消去ベリファイ電圧特性
に従って消去ベリファイ電圧を設定する。なお、この消
去ベリファイ電圧は、消去時のＶthの上限値である。
ベリファイ電圧にてベリファイされた場合には、書き込
み許可温度範囲内の全ての温度に亘って、Ｖthが規定さ
れた下限値以上となっていると考えることができ、従っ
て保証温度内での読み出し動作を正常に行わせることが
できる。同様に、消去制御を行う場合も、温度モニタ回
路２１からの信号によりチップ温度が所定の消去許可温
度範囲にあるか否かを判定する。その温度範囲内にある
時は、検出されたチップ温度に応じ、図６に示す、チッ
プ温度に対して予め設定された消去ベリファイ電圧特性
に従って消去ベリファイ電圧を設定する。なお、この消
去ベリファイ電圧は、消去時のＶthの上限値である。
【００２８】この後は、図１０に示す従来のアルゴリズ
ムに従って消去動作が行われる。但し、そのベリファイ
のためには、上記設定された消去ベリファイ電圧が用い
られる。この場合も上記と同様に、制御回路１１からそ
の電圧レベルを示す指令がベリファイ電圧発生回路１９
に出力され、このベリファイ電圧発生回路１９にて消去
ベリファイ電圧が作成される。
ムに従って消去動作が行われる。但し、そのベリファイ
のためには、上記設定された消去ベリファイ電圧が用い
られる。この場合も上記と同様に、制御回路１１からそ
の電圧レベルを示す指令がベリファイ電圧発生回路１９
に出力され、このベリファイ電圧発生回路１９にて消去
ベリファイ電圧が作成される。
【００２９】このように、温度特性を考慮した消去ベリ
ファイ電圧にてベリファイされた場合には、消去許可温
度範囲内の全ての温度に亘って、Ｖthが規定された分布
幅の範囲内に入っていると考えることができ、従って保
証温度内での読み出し動作を正常に行わせることができ
る。なお、上記実施例では、消去時の消去ベリファイ電
圧を上限値としたが下限値としてもよい。また、書き込
み時と消去時のベリファイ電圧の両方に対して温度に応
じた電圧を設定するようにしたが、必要に応じそのいず
れか一方に対してのみ設定するようにしてもよい。
ファイ電圧にてベリファイされた場合には、消去許可温
度範囲内の全ての温度に亘って、Ｖthが規定された分布
幅の範囲内に入っていると考えることができ、従って保
証温度内での読み出し動作を正常に行わせることができ
る。なお、上記実施例では、消去時の消去ベリファイ電
圧を上限値としたが下限値としてもよい。また、書き込
み時と消去時のベリファイ電圧の両方に対して温度に応
じた電圧を設定するようにしたが、必要に応じそのいず
れか一方に対してのみ設定するようにしてもよい。
【００３０】また、図４、図５に示す書き込み／消去制
御については、制御回路１１内で行うものに限らず、外
部のＣＰＵからの指令に基づいてそれぞれの制御を行う
ようにしてもよい。また、メモリセルの温度を検出する
手段は、図２に示すもの以外の他の構成であってもよ
い。
御については、制御回路１１内で行うものに限らず、外
部のＣＰＵからの指令に基づいてそれぞれの制御を行う
ようにしてもよい。また、メモリセルの温度を検出する
手段は、図２に示すもの以外の他の構成であってもよ
い。
【００３１】さらに、本発明はＦＬＡＳＨメモリのみな
らず、ＥＰＲＯＭの書き込み動作時のベリファイ動作に
も適用することができる。
らず、ＥＰＲＯＭの書き込み動作時のベリファイ動作に
も適用することができる。
【図１】本発明の一実施例を示すＦＬＡＳＨメモリの回
路構成図である。
路構成図である。
【図２】（ａ）は図１中の温度モニタ回路の構成を示す
構成図で、（ｂ）は温度に対するダイオード順方向電圧
特性を示す特性図である。
構成図で、（ｂ）は温度に対するダイオード順方向電圧
特性を示す特性図である。
【図３】（ａ）は図１中の温度モニタ回路の他の構成を
示す構成図で、（ｂ）は温度に対するリングオシレータ
の発振周波数特性を示す特性図である。
示す構成図で、（ｂ）は温度に対するリングオシレータ
の発振周波数特性を示す特性図である。
【図４】図１に示す構成により行われる書き込みアルゴ
リズムを示すフローチャートである。
リズムを示すフローチャートである。
【図５】図１に示す構成により行われる消去アルゴリズ
ムを示すフローチャートである。
ムを示すフローチャートである。
【図６】温度に応じた書き込み／消去ベリファイ電圧の
設定を説明するための説明図である。
設定を説明するための説明図である。
【図７】ＦＬＡＳＨメモリの１つのセル構造を示す図で
あり、（ａ）はデータの書き込み状態を示し、（ｂ）は
データの消去状態を示す。
あり、（ａ）はデータの書き込み状態を示し、（ｂ）は
データの消去状態を示す。
【図８】従来のＦＬＡＳＨメモリの回路構成図である。
【図９】従来の書き込みアルゴリズムを示すフローチャ
ートである。
ートである。
【図１０】従来の消去アルゴリズムを示すフローチャー
トである。
トである。
【図１１】書き込み時および消去時のＶth分布を示す図
である。
である。
１１…制御回路、１４…メモリセル、１９…ベリファイ
電圧発生回路、２１…温度モニタ回路。２１ａダイオー
ド、２１ｃ…リングオシレータ、２１ｂ、２１ｄ…温度
検出回路。
電圧発生回路、２１…温度モニタ回路。２１ａダイオー
ド、２１ｃ…リングオシレータ、２１ｂ、２１ｄ…温度
検出回路。
Claims (4)
- 【請求項１】 半導体基板に形成された複数のメモリセ
ルにデータを不揮発記憶する不揮発性半導体記憶装置に
おいて、 前記メモリセルの温度を検出する温度検出手段を備え、 この検出された温度に応じて設定されるベリファイ電圧
を用いて前記データをメモリセルに書き込む際のスレッ
ショルド電圧の検証を行うことを特徴とする不揮発性半
導体記憶装置。 - 【請求項２】 半導体基板に形成された複数のメモリセ
ルにデータを不揮発記憶する不揮発性半導体記憶装置に
おいて、 前記メモリセルの温度を検出する温度検出手段を備え、 この検出された温度に応じて設定されるベリファイ電圧
を用いて前記メモリセルのデータを消去する際のスレッ
ショルド電圧の検証を行うことを特徴とする不揮発性半
導体記憶装置。 - 【請求項３】 前記温度検出手段は、前記半導体基板に
形成されたダイオードの順方向電圧を用いて前記温度を
検出することを特徴とする請求項１又は２に記載の不揮
発性半導体記憶装置。 - 【請求項４】 前記温度検出手段は、前記半導体基板に
形成されたリングオシレータの発振周波数を用いて前記
温度を検出することを特徴とする請求項１又は２に記載
の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14849195A JPH08339693A (ja) | 1995-06-15 | 1995-06-15 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14849195A JPH08339693A (ja) | 1995-06-15 | 1995-06-15 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08339693A true JPH08339693A (ja) | 1996-12-24 |
Family
ID=15453949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14849195A Pending JPH08339693A (ja) | 1995-06-15 | 1995-06-15 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08339693A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6026023A (en) * | 1997-11-20 | 2000-02-15 | Nec Corporation | Non-volatile semiconductor memory |
| KR100476888B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 온도보상기능을 가진 멀티비트 플래쉬메모리 |
| KR100507370B1 (ko) * | 1998-06-11 | 2007-11-12 | 주식회사 하이닉스반도체 | 워드라인 부트스트랩 회로 |
| US8027194B2 (en) | 1988-06-13 | 2011-09-27 | Samsung Electronics Co., Ltd. | Memory system and method of accessing a semiconductor memory device |
| JP2012145459A (ja) * | 2011-01-12 | 2012-08-02 | Tokyo Electron Ltd | 温度センサ、温度センサの製造方法、半導体装置、半導体装置の製造方法及び半導体装置の制御方法 |
| JP2014509769A (ja) * | 2011-03-02 | 2014-04-21 | アップル インコーポレイテッド | メモリ装置での温度センサの使用 |
| US10228872B2 (en) | 2016-03-10 | 2019-03-12 | Toshiba Memory Corporation | Semiconductor device, and information-processing device |
| US11461039B2 (en) | 2019-03-19 | 2022-10-04 | Kioxia Corporation | Nonvolatile memory that stores temperature information therein |
-
1995
- 1995-06-15 JP JP14849195A patent/JPH08339693A/ja active Pending
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| US8565021B2 (en) | 2008-06-13 | 2013-10-22 | Samsung Electronics Co., Ltd. | Memory system and method of accessing a semiconductor memory device |
| US8625344B2 (en) | 2008-06-13 | 2014-01-07 | Samsung Electronics Co., Ltd. | Memory system and method of accessing a semiconductor memory device |
| US8638585B2 (en) | 2008-06-13 | 2014-01-28 | Samsung Electronics Co., Ltd. | Memory system and method of accessing a semiconductor memory device |
| US8705272B2 (en) | 2008-06-13 | 2014-04-22 | Samsung Electronics Co., Ltd. | Memory system and method of accessing a semiconductor memory device |
| US8760918B2 (en) | 2008-06-13 | 2014-06-24 | Samsung Electronics Co., Ltd. | Memory system and method of accessing a semiconductor memory device |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040108 |
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