JPH09320300A

JPH09320300A - 半導体記憶装置

Info

Publication number: JPH09320300A
Application number: JP13360396A
Authority: JP
Inventors: Satoru Tamada; 悟玉田; Takeshi Nakayama; 武志中山; Minoru Okawa; 実大川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-05-28
Filing date: 1996-05-28
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】揮発不良により使用不可能になるのを防止す
ることが可能な半導体記憶装置を提供する。【解決手段】電圧発生回路１０８、書込制御回路１０
６、消去制御回路１０７、データバッファ１１７、マー
ジンレスアドレスバッファ１１０１、ステータスレジス
タ１１９、アドレスカウンタ１２１に接続されそれらを
制御するマージンチェック制御回路１１６を設け、その
マージンチェック制御回路１１６にコマンドラッチ／デ
コーダ１０５を接続して、コマンドラッチ／デコーダ１
０５に外部からマージンチェックコマンドが入力される
とマージンチェック制御回路１１６が起動し、マージン
チェックが開始される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、電気的書込可能な不揮発性の半導体記憶装置
に関する。

【０００２】

【従来の技術】電気的書込可能な半導体記憶装置は、一
般に、メモリセルに酸化膜などにより周囲と電気的に絶
縁されたフローティングゲートを持ち、フローティング
ゲート中に電子を多く蓄えるか否かによってデータを記
憶するものである。

【０００３】図２１は、半導体記憶装置の特性を説明す
るためのモデル図である。図２１を参照して、横軸はメ
モリセルのしきい値電圧Ｖｔｈを示し、縦軸はそのしき
い値を持つビット数を示している。

【０００４】フローティングゲート中に電子の少ない状
態ではメモリセルのしきい値は低く（状態１７０１）、
コントロールゲートに読出電圧１７０３を加えると、チ
ャネルがオンし電流が流れる。この状態を消去状態とい
う。一方、電子の多い状態ではしきい値が高く（状態１
７０２）、コントロールゲートに読出電圧１７０３を加
えても、チャネルがオンせず電流が流れない。この状態
を書込状態という。

【０００５】このように、半導体記憶装置は、電気的に
絶縁されたフローティングゲート中の電荷の多少によっ
て消去状態または書込状態を保持、すなわち、“１”ま
たは“０”を記憶しているため、電源を切っても状態
（データ）は保持される。

【０００６】半導体記憶装置の１種であるフラッシュメ
モリでは、チャネルホットエレクトロンにより電子をフ
ローティングゲートに注入することでデータの書込を行
ない、トンネル現象によりデータの消去を行なってい
る。このように物理的なメカニズムで書込／消去を行な
っているフラッシュメモリでは、１発のパルスでは書込
／消去を行なうことはできない。

【０００７】従来のフラッシュメモリにおいては、書込
時には、書込んだメモリセルが読出電圧に対して十分に
マージンを持つように、通常の読出時よりも高い電圧で
読出を行なってもデータが読出せるようになる（パスす
る）まで、データの書込と、通常の読出時よりも高い電
圧でのデータの読出とを繰返し行なっていた。また、消
去時には、データの消去と、通常の読出時よりも低い電
圧でのデータの読出とを繰返し行なっていた。この通常
の読出時の読出電圧よりも高い電圧でのデータ読出を書
込ベリファイ、低い電圧でのデータ読出を消去ベリファ
イと呼んでいる。ここで、消去の場合は、一括消去また
はブロック消去を行なうので、チップ内またはブロック
内の全アドレスをベリファイする。

【０００８】最近のフラッシュメモリでは、チップ内部
で書込／書込ベリファイ、消去／消去ベリファイの繰返
しを行ない、メモリセルが所望のしきい値になったあと
繰返しを終了する自動書込、消去機能を持ったものが多
い。この場合、チップ内部の情報（書込または消去中な
のか書込／消去の動作を終了したのか、正常に終了した
か否かなど）をデータピンなどから出力する機能を有す
る。

【０００９】

【発明が解決しようとする課題】しかしながら、書込状
態のメモリセルにおいて、リークが起こると、フローテ
ィングゲート中に蓄えられていた電子が徐々に周囲に抜
け、メモリセルトランジスタのしきい値電圧が低下する
ことがある。

【００１０】図２２は、従来の半導体記憶装置における
揮発不良を説明するためのモデル図である。

【００１１】図２２を参照して、リークにより低下した
メモリセルトランジスタのしきい値電圧が状態１７０５
で示されている。このように、リークを起こしたビット
の読出マージンが少なくなっていくと、ついには揮発不
良となってしまう。

【００１２】通常に使用している限り、つまり、常時読
出電圧１７０３で読出している限り、不良に至る前にメ
モリセルのしきい値電圧の低下に伴なう読出マージンの
減少を検出することはできない。したがって、揮発不良
になると、ユーザにとっては突然その製品が使用不可能
になることがあるという問題点があった。

【００１３】図２３は、従来の不揮発性半導体記憶装置
の一種であるフラッシュメモリ２３００の構成を示すブ
ロック図である。

【００１４】図２３を参照して、フラッシュメモリ１８
００は、アドレスが入力されるアドレスピン１０１と、
データが入力されるデータピン１０２と、制御信号が入
力されるコントロールピン１０３と、コントロールピン
１０３からの入力によりチップの状態を制御するチップ
イネーブル（ＣＥ）回路およびアウトプットイネーブル
（ＣＥ）回路１０４と、データピン１０２からのコマン
ド入力により書込／消去などを制御するコマンドラッチ
／デコーダ１０５と、コマンドラッチ／デコーダ１０５
からの書込コマンドに応答して書込を制御する書込制御
回路１０６と、コマンドラッチ／デコーダ１０５からの
消去コマンドに応答して消去を制御する消去制御回路１
０７と、書込、消去、書込ベリファイ、消去ベリファ
イ、通常読出のときに必要な電圧を発生する電圧発生回
路２３０８と、メモリセルアレイ１１５と、メモリセル
アレイ１１５内のメモリセルにデータの書込を行なう書
込回路１０９と、センスアンプ１１０と、アドレスピン
１０１のアドレス入力を受けて、Ｘアドレスを選択する
Ｘデコーダ１１３と、アドレスピン１０１のアドレス入
力を受けてＹアドレスを選択するＹデコーダ１１１とＶ
ｃｃ電源とＶｓｓ電源とを含む。電圧発生回路２３０８
は、さらに、消去電圧を発生する消去電圧発生回路１３
１と、書込電圧を発生する書込電圧発生回路１３２と、
消去ベリファイ電圧を発生する消去ベリファイ電圧発生
回路１３３と、書込ベリファイ電圧を発生する書込ベリ
ファイ電圧発生回路１３４と、通常読出電圧を発生する
通常読出電圧発生回路１３５とを含む。

【００１５】コントロールピン１０３にチップイネーブ
ル信号およびアウトプットイネーブル信号が入力される
と、チップイネーブル回路およびアウトプットイネーブ
ル回路１０４によりチップおよびデータ出力バッファ
（図示せず）が活性化される。データピン１０２から書
込コマンド、書込アドレス、および書込データとが入力
されると、コマンドラッチ／デコーダ１０５により書込
制御回路１０６が始動される。書込制御回路１０６は書
込回路１０９に書込データを送り、また、電圧発生回路
１０８内の書込電圧発生回路１３２から書込電圧を発生
させる。書込電圧発生回路１３２から発生された書込電
圧は、Ｘデコーダ１１３を介してアドレスピン１０１か
らのＸアドレス入力に従って選択肢された選択メモリセ
ル１１４のコントロールゲートに与えられる。書込電圧
は、さらに書込回路１０９にも与えられ、アドレスピン
１０１のＹアドレス入力に従い、Ｙデコーダ１１１を介
してＹゲート回路１１２内の対応するＹゲートが活性化
される。そして、そのＹゲートを介して書込回路１０９
から選択メモリセル１１４に書込データが書込まれる。

【００１６】この書込と繰返し行なわれる書込ベリファ
イは、まず、書込制御回路１０６により書込ベリファイ
電圧発生回路１３４から発生された書込ベリファイ電
圧、Ｘデコーダ１１３を介して、選択メモリセル１１４
のコントロールゲートに与えられる。そして、選択メモ
リセル１１４から、Ｙゲート回路１１２、センスアンプ
１１０を介してデータピン１０２からデータが読出さ
れ、選択メモリセル１１４内のメモリセルトランジスタ
のしきい値電圧が所望の値になったか否かが判断され
る。

【００１７】データピン１０２から消去コマンドが入力
された場合は、コマンドラッチ／デコーダ１０５により
消去制御回路１０７が始動される。消去制御回路１０７
は消去電圧発生回路１３１と消去ベリファイ電圧発生回
路とを動作させる。消去電圧発生回路１０８から発生さ
れた消去電圧は、アドレスピン１０１から入力されたＸ
アドレスに従い、Ｘデコーダ１１３を介してＸアドレス
に対応する同一ワード線上の複数のメモリセルのコント
ロールゲートに与えられ、記憶されていたデータが消去
される。

【００１８】この消去と交互に繰返し行なわれる消去ベ
リファイは、まず、消去制御回路１０７により消去ベリ
ファイ電圧発生回路１８０８から発生された消去ベリフ
ァイ電圧が、Ｘデコーダ１１３を介してＸアドレスに対
応する同一ワード線上の複数のメモリセルのコントロー
ルゲートに与えられる。そして、Ｙゲート回路１１２、
センスアンプ１１０を介して、データピン１０２からデ
ータが読出され、各メモリセルトランジスタのしきい値
電圧が所望の値となったか否かが判定される。

【００１９】通常読出時は、コントロールピン１０３か
ら通常読出コマンドが入力され、コマンドラッチ／デコ
ーダ１０５により、コマンドラッチ／デコーダ１０５は
通常読出電圧発生回路１３６から通常読出電圧が発生す
る。通常読出電圧は、アドレスピン１０１からのＸアド
レス入力に従い、Ｘデコーダ１１３を介して、対応する
選択メモリセル１１４のコントロールゲートに与えられ
る。また、アドレスピン１０１からのＹアドレス入力に
従い、Ｙデコーダ１１１を介してＹゲート回路１１２内
のＹゲートが活性化され、対応する選択メモリセル１１
４から読出データがＹゲート回路１１２、センスアンプ
１１０を介してデータピン１０２から読出される。

【００２０】特開昭６２−１２８０９７に開示されてい
る不揮発性メモリ装置においては、データ読出時に、所
定の第１のセンス電圧と、その第１のセンス電圧とデー
タ書込時のメモリセルトランジスタのしきい電圧の間に
ある第２のセンス電圧とを順に印加して読出動作を行な
い、読出される２つのデータの値が異なった場合にメモ
リセルがリフレッシュされる。

【００２１】これにより、不揮発性メモリ装置のメモリ
の保持特性をメモリ単体の保持特性よりもはるかに長く
し、リフレッシュも必要最小限の回数しか行なわれない
ため書込回数の制限の問題も回避することができる。

【００２２】しかしながら、メモリセルが読出電圧に対
して十分にマージンを持つか否かをチェックする（マー
ジンチェック）機能を有する不揮発性メモリ装置の概念
について述べているだけで、具体的な実現方法は述べら
れていなかった。

【００２３】本発明は以上のような問題点を解決するた
めになされたもので、揮発不良により使用不可能になる
のを未然に防止することが可能な半導体記憶装置を提供
することを目的とする。

【００２４】

【課題を解決するための手段】本発明の請求項１に係る
半導体記憶装置は、コントロールゲートに印加される電
圧によりデータが読出されるメモリセルと、メモリセル
のコントロールゲートに、第１のタイミングで第１の電
圧を印加し、第１と異なる第２タイミングで第１の電圧
と同符号でその絶対値が第１の電圧よりも大きい第２の
電圧を印加する電圧印加手段と、第１の電圧の印加によ
り読出された第１のデータと、第２の電圧の印加により
読出された第２のデータとを比較するデータ比較手段
と、比較の結果、第２のデータが第１のデータと異なっ
ている場合、メモリセルのアドレスを記憶するアドレス
記憶手段と、データ読出時に読出アドレスと記憶された
アドレスとを比較し、比較の結果、読出アドレスと記憶
されたアドレスとが一致した場合に第１のデータと同じ
データを出力するアドレス比較／データ出力手段と、を
設けたものである。

【００２５】本発明の請求項２に係る半導体記憶装置
は、コントロールゲートに印加される電圧によりデータ
が読出される第１のメモリセルと、コントロールゲート
に印加される電圧により第１のメモリセルに格納された
データに基づいて定められたパリティデータが読出され
る第２のメモリセルと、第１のメモリセルのコントロー
ルゲートと第２のメモリセルのコントロールゲートとに
第１の電圧を印加する第１の電圧印加手段と、第１の電
圧の印加により第１のメモリセルから読出された第１の
データのパリティと第１の電圧の印加により第２のメモ
リセルから読出された第１のパリティデータとを比較
し、第１のデータのパリティの正誤を判定する判定手段
と、判定の結果、第１のデータのパリティが誤りと判定
されると、第１の電圧と同符号でその絶対値が第１の電
圧よりも小さい第２の電圧を印加する第２の電圧印加手
段と、第２の電圧の印加により第１のメモリセルから読
出された第２のデータと第１のデータとを比較し、第２
の電圧の印加により第２のメモリセルから読出された第
２のパリティデータと第１のパリティデータとを比較す
るデータ比較手段とを設けたものである。

【００２６】本発明の請求項３に係る半導体記憶装置
は、請求項１または２の半導体記憶装置において、電圧
印加手段は、外部からの入力信号に応答して第１および
第２の電圧を印加する。

【００２７】本発明の請求項４に係る半導体記憶装置
は、請求項１または２の半導体記憶装置において、電源
導入を検出する電源投入検出手段を設け、電圧印加手段
は、電源投入検出手段により電源投入が検出されると電
圧の印加を開始する。

【００２８】本発明の請求項５に係る半導体記憶装置
は、コントロールゲートに印加される電圧によりデータ
が読出されるメモリセルと、外部からの入力信号に応答
して、メモリセルのコントロールゲートに第１のタイミ
ングで第１の電圧を印加し、第１と異なる第２のタイミ
ングで第１の電圧と同符号でその絶対値が第１の電圧よ
りも大きい第２の電圧を印加する電圧印加手段と、第１
の電圧の印加により読出された第１のデータと第２の電
圧の印加により読出された第２のデータとを比較するデ
ータ比較手段と、比較の結果、第２のデータが第１のデ
ータと異なっている場合、第１のデータをメモリセルに
書込む書込手段とを設けたものである。

【００２９】本発明の請求項６に係る半導体記憶装置
は、コントロールゲートに印加される電圧によりデータ
が読出されるメモリセルと、電源投入を検出する電源投
入検出手段と、電源投入検出手段により電源投入が検出
されると、メモリセルのコントロールゲートに第１のタ
イミングで第１の電圧を印加し、第１と異なる第２のタ
イミングで第１の電圧と同符号でその絶対値が前記第１
の電圧よりも大きい第２の電圧を印加する電圧印加手段
と、第１の電圧の印加により読出された第１のデータと
第２の電圧の印加により読出された第２のデータとを比
較するデータ比較手段と、比較の結果、第２のデータが
第１のデータと異なっている場合、第１のデータをメモ
リセルに書込む書込手段とを設けたものである。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００３１】（１）実施の形態１図１は、本発明の半導体記憶装置の実施の形態１のフラ
ッシュメモリ１００の構成の例を示すブロック図であ
る。図１を参照して、フラッシュメモリ１００は、図１
８のフラッシュメモリ１８００において、電圧発生回路
１８０８を電圧発生回路１０８に置換え、マージンチェ
ック動作を制御するマージンチェック制御回路１１６
と、読出データをラッチするデータバッファ１１７と、
チップ内の状態を表わすステータスレジスタ１１９と、
アドレスをカウントするアドレスカウンタ１２１とと
を、さらに備えたものである。

【００３２】電圧発生回路１０８は、図２３の電圧発生
回路２３０８と同様に、消去電圧発生回路１３１と、書
込電圧発生回路１３２と、消去ベリファイ電圧発生回路
１３３と、書込ベリファイ電圧発生回路１３４と、通常
読出電圧を発生する通常読出電圧発生回路１３５とを含
み、さらに、マージンチェック電圧を発生するマージン
チェック電圧発生回路１３６を含む。ステータスレジス
タ１１９は、チップ内がマージンチェックを行なってい
るか否かを表わすマージンチェックレジスタと、チップ
内が書込／消去状態か否かを表わすレディビジーレジス
タとを含む。

【００３３】コマンドラッチ／デコーダ１０５は、デー
タピン１０２とマージンチェック制御回路１１６とに接
続されている。マージンチェック制御回路１１６は、書
込制御回路１０６と消去制御回路１０７と電圧発生回路
１０８内のマージンチェック電圧発生回路１３６とステ
ータスレジスタ１１９とアドレスカウンタ１２１とに接
続されている。データバッファ１１７は、マージンチェ
ック制御回路１１６と書込回路１０９とに接続されてい
る。ステータスレジスタ１１９は、書込制御回路１０６
と消去制御回路１０７とに接続されている。

【００３４】図２は、図１のフラッシュメモリ１００の
マージンチェック制御回路１１６による制御を説明する
ためのフローチャートである。

【００３５】図２のフローチャートを用いてフラッシュ
メモリ１００の動作を説明する。外部からコマンドラッ
チ／デコーダ１３０にマージンチェックコマンドが入力
され、ラッチ／デコードされてマージンチェック制御回
路１１６に入力されると、マージンチェック制御回路１
１６により、ステップＳ２０１（以下、ステップを略
す）で、アドレスカウンタ１２１がリセット（０番地
に）され、Ｓ２０２で、ステータスレジスタ１１９中の
マージンチェックレジスタとレディビジーレジスタとが
リセットされる。

【００３６】Ｓ２０３で、まず、通常読出が行なわれ
る。すなわち、マージンチェック制御回路１１６からの
制御信号により、電圧発生回路１０８中の通常読出電圧
発生回路１３５から通常の読出時の電圧（以下、通常読
出電圧と称す）が発生され、Ｘデコーダ１１３を介して
ワード線に与えられ、あるアドレスの選択メモリセル１
１４のコントロールゲートに印加される。Ｓ２０４で、
Ｓ２０３の通常読出電圧の印加により通常読出データＤ
ｕが読出され、Ｙゲート回路１１２、センスアンプ１１
０を介してデータバッファ１１７にラッチされる。

【００３７】次に、Ｓ２０５で、この選択メモリセル１
１４がｎ型である場合、通常読出電圧よりも高い電圧
（以下、マージンチェック電圧と称す）が、選択メモリ
セル１１４のコントロールゲートに与えられる。

【００３８】図３は、図１の電圧発生回路１０８内の書
込ベリファイ電圧発生回路１３４と通常読出電圧発生回
路１３５とマージンチェック電圧発生回路１３６との例
を示す回路図である。

【００３９】図３を参照して、書込ベリファイ電圧発生
回路１３４は、一方端がＶｃｃ電源に接続された抵抗Ｒ
₁と、一方端が抵抗Ｒ₁の他方端に接続され、他方端が
接地された抵抗Ｒ₂とを含み、抵抗Ｒ₁と抵抗Ｒ₂との
接続ノードから書込ベリファイ電位が発生される。書込
ベリファイリファレンス電位はトランスファゲート４０
１と差動増幅回路４０４とを介してＸデコーダ１１３に
出力される。

【００４０】通常読出電圧発生回路１３５は、書込ベリ
ファイ電圧発生回路１３４において抵抗Ｒ₁，Ｒ₂を、
それぞれ抵抗Ｒ₅，Ｒ₆に置換えたものである。抵抗Ｒ
₅と抵抗Ｒ₆との接続ノードから通常読出リファレンス
電位が発生される。通常読出リファレンス電位は、トラ
ンスファゲート４０２と差動増幅回路４０４とを介して
Ｘデコーダ１１３に出力される。

【００４１】マージンチェック電圧発生回路１３６は、
書込ベリファイ電圧発生回路１３４において、抵抗
Ｒ₁，Ｒ₂を、それぞれ抵抗Ｒ₃，Ｒ₄に置換えたもの
である。抵抗Ｒ₃と抵抗Ｒ₄との接続ノードからマージ
ンチェックリファレンス電位が発生される。マージンチ
ェックリファレンス電位は、トランスファゲート４０３
と差動増幅回路４０４とを介してマージンチェック電圧
となってＸデコーダ１１３に出力される。

【００４２】ここで、各抵抗は、Ｒ₂／Ｒ₁≧Ｒ₄／Ｒ
₃≧Ｒ₅／Ｒ₆の関係を有する。したがって、書込ベリ
ファイリファレンス電位、通常読出リファレンス電位、
マージンチェックリファレンス電位の中で、書込ベリフ
ァイリファレンス電位が最も高電位であり、通常読出リ
ファレンス電位が最も低電位である。

【００４３】電圧発生回路１０８には、そのほかに消去
電圧発生回路１３１、書込電圧発生回路１３２、および
消去ベリファイ電圧発生回路１３３が含まれているが、
図４に示した各電圧発生回路と同様にして構成すること
ができる。

【００４４】図２のＳ２０６で、Ｓ２０５のマージンチ
ェック電圧の印加により、Ｘデコーダ１１３を介してマ
ージンチェック読出データＤｍが読出され、Ｙゲート回
路１１２，センスアンプ１１０を介してデータバッファ
１１７にラッチされる。

【００４５】Ｓ２０７で、データバッファ１１７におい
て、通常読出データＤｕとマージンチェック読出データ
Ｄｍとが比較される。通常読出データＤｕとマージンチ
ェック読出データＤｍとが一致していれば、Ｓ２０８
で、その選択メモリセルのアドレスが最終アドレスか否
かが判定される。そして、最終アドレスであった場合
は、Ｓ２０９で、レディビジーレジスタがセットされ、
チップがレディ状態であることが表わされる。最終アド
レスでなかった場合は、Ｓ２１０で、アドレスカウンタ
１２１のアドレスがインクリメントされ、そのアドレス
のメモリセルについて、Ｓ２０３に戻ってＳ２０８まで
の上記と同様の動作が繰返される。

【００４６】Ｓ２０７で、通常読出データＤｕとマージ
ンチェック読出データＤｍとが一致していなければ、Ｓ
２１１で、マージンチェックレジスタがセットされる。

【００４７】Ｓ２１３で、マージンレスアドレスの選択
メモリセル１１４に正しいデータが再書込（リフレッシ
ュ）される。その後、Ｓ２０８に進み、前述のＳ２０８
〜Ｓ２０９の動作が行なわれる。

【００４８】図４は、図１のデータバッファ１１７の例
を示す回路図である。図４を参照して、データバッファ
１１７は、２個のｐチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと称す）と２個のｎチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称
す）とが直列に接続された回路５０１，５０２と、トラ
ンスファゲート５０３，５０４と、ラッチ５０５，５０
６と、ＯＲ回路５０７と、インバータ５０８とを含む。

【００４９】回路５０１，５０２はともにセンスアンプ
１１０に接続され、回路５０１はラッチ５０５に接続さ
れ、トランスファゲート５０３を介してＯＲ回路５０７
の一方端子に接続され、回路５０２はラッチ５０６に接
続され、トランスファゲート５０４を介してＯＲ回路５
０７の他方端子に接続されている。ＯＲ回路５０７の出
力端子はマージンチェック制御回路１１６と、インバー
タ５０６を介して書込回路１０９に接続されている。

【００５０】通常読出データＤｕは、ラッチ５０５でラ
ッチされ、マージンチェック読出データＤｍはラッチ５
０６にラッチされる。そして、ＯＲ回路５０７で、ラッ
チ５０５にラッチされた通常読出データＤｕとラッチ５
０６にラッチされたマージンチェック読出データＤｍと
が比較される。

【００５１】比較の結果、通常読出データＤｕとマージ
ンチェック読出データＤｍとが一致（Ｄｕ＝Ｄｍ＝０
（書込状態））していれば、ＯＲ回路５０７の出力デー
タ（マージンチェックフラグと称す）が“０”となって
マージンチェックパスし、次のアドレスのメモリセルに
動作が移される。通常読出データＤｕとマージンチェッ
ク読出データＤｍとが一致していなければ（Ｄｕ＝０
（書込状態），Ｄｍ＝１（消去状態））、マージンチェ
ックフラグが“１”となってマージンチェックフェイル
し、マージンチェック制御回路１１６によりステータス
レジスタ１１９内のマージンチェックレジスタがセット
され、マージンレスアドレスバッファ１１８にそのメモ
リセルのアドレスがマージンレスアドレスとして記憶さ
れ、書込回路１０９に再書込（リフレッシュ）の命令が
出力される。再書込は、出力データ“１”（マージンチ
ェックフェイルを示す）がインバータ５０８により反転
されて、書込状態を示す“０”が書込回路１０９に送ら
れ、書込回路１０９によってメモリセルに“０”が書込
まれる。

【００５２】図１では、マージンチェック制御回路１１
６はコマンドラッチ／デコーダ１０５に接続され、コマ
ンドラッチ／デコーダ１０５にマージンチェックコマン
ドが入力されることによりマージンチェック制御回路１
１６が起動され、マージンチェックが行なわれていた
が、次のような他の起動方法を用いることも可能であ
る。

【００５３】図５は、図１のフラッシュメモリ１００の
マージンチェック制御回路１１６の他の起動方法の例を
説明するためのブロック図であり、（ａ）は、リフレッ
シュ端子５０１を用いた起動方法、（ｂ）は電源投入検
出回路６０２を用いた起動方法を説明するためのブロッ
ク図である。

【００５４】図５（ａ）を参照して、マージンチェック
制御回路１１６に接続されたリフレッシュ端子６０１に
再書込命令（リフレッシュコマンド）が入力されると、
メモリセルアレイ１１５内の全メモリセルの再書込が行
なわれる際に、前述と同様のマージンチェックが行なわ
れる。

【００５５】図５（ｂ）を参照して、Ｖｃｃ電源および
Ｖｓｓ電源に接続された電源投入検出回路６０２がマー
ジンチェック制御回路１１６に接続され、電源投入が検
出されると、前述と同様のマージンチェックが行なわれ
る。

【００５６】以上のように、本発明の半導体記憶装置の
実施の形態１のフラッシュメモリは、マージンチェック
制御回路１１６にコマンドラッチ／デコーダ１０５やリ
フレッシュ端子６０１を接続して、外部からユーザがマ
ージンチェックコマンドやリフレッシュコマンドを入力
することにより、所望の時間に、簡単にマージンチェッ
ク機能を実施することができる。また、マージンチェッ
ク制御回路１１６に電源に接続された電源投入検出回路
を接続し、電源投入が検出されると自動的にマージンチ
ェック制御回路が起動しマージンチェックを行なうよう
にすることにより、ユーザは特別な操作なしでより簡単
にマージンチェック機能を実施させることができる。

【００５７】図６は、揮発が進行したときの揮発ビット
のしきい値電圧を示す状態図である。

【００５８】図６を参照して、前述のように、通常読出
電圧１７０３よりも少し高い電圧（マージンチェック電
圧）７０３で揮発の進行したビットを検出する以外に
も、揮発が進行し、揮発ビットのしきい値電圧７０１が
通常読出電圧１７０３よりも低くなった場合、つまり揮
発不良となった場合に、前述のような再書込の代わりに
次のような方法で正しいデータを読出すこともできる。

【００５９】すなわち、通常読出電圧発生回路１３５か
ら出力される通常読出電圧を、それまでの通常読出電圧
１７０３より低く、かつ、消去ベリファイ電圧よりも高
い電圧７０２に変更する。これにより、それまでの通常
読出では揮発不良となるメモリセルからデータが読出せ
るようになり、その揮発ビットを救済することが可能と
なる。この方法は、以下で述べる実施の形態２〜４のフ
ラッシュメモリについても用いることができる。

【００６０】（２）実施の形態２本発明の半導体記憶装置の実施の形態２のフラッシュメ
モリは、パリティを用いたマージンチェック機能を有す
るものである。

【００６１】図７は、本発明の半導体記憶装置の実施の
形態２のフラッシュメモリ８００の構成を示すブロック
図である。

【００６２】図７を参照して、フラッシュメモリ８００
は、図１のフラッシュメモリ１００において、書込回路
１０９を書込回路８０９に、センスアンプ１１０をセン
スアンプ８１０に、Ｙゲート回路１１２をＹゲート回路
８１２に、Ｙデコーダ１１３をＹデコーダ８１１に、メ
モリセルアレイ１１５をメモリセルアレイ８１５にそれ
ぞれ置換え、パリティを演算するパリティ演算回路８０
１と、パリティの正誤を判定するパリティ判定回路８０
３とをさらに含む。

【００６３】他の構成およびそれらの接続関係はフラッ
シュメモリ１００と同様であるので説明を省略する。

【００６４】図８は、図７のフラッシュメモリ８００の
主要部分の構成の一例を詳しく示すブロック図である。

【００６５】図８を参照して、メモリセルアレイ８１５
は、データが×４ビット、パリティデータが×１ビット
出力される構成となっており、データビットｂ０〜ｂ３
と、パリティデータビットｂｐとを含む。

【００６６】書込回路８０９は、データビットｂ０〜ｂ
３に加えて、パリティビットｂｐにデータの書込が可能
である。Ｙゲート回路８１２は、データビットｂ０〜ｂ
３に加えて、パリティデータビットｂｐの選択が可能な
選択ゲートである。Ｙデコーダ８１１は、Ｙゲート回路
８１２に対応したものである。

【００６７】センスアンプ８１０は、データビットｂ０
〜ｂ３用のセンスアンプＳＡ０〜ＳＡ３と、パリティデ
ータビットｂｐ用のセンスアンプＳＡｐとを含む。

【００６８】データビットｂ０〜ｂ３，ｂｐは、それぞ
れＹゲート回路８１２を介して、対応するセンスアンプ
ＳＡ０〜ＳＡ３，ＳＡｐに接続されている。センスアン
プＳＡ０〜ＳＡ３，ＳＡｐは、データバッファ１１７に
接続されている。データバッファ１１７は、データビッ
トｂ０〜ｂ３用のデータバッファ（図示せず）のみがパ
リティ演算回路８０１を介してパリティ判定回路８０３
に接続され、パリティデータビットｂｐ用のデータバッ
ファ（図示せず）はそのままパリティ判定回路８０３に
接続されている。そして、パリティ判定回路８０３の出
力は、マージンチェック制御回路１１６に接続されてい
る。

【００６９】図９は、図７のフラッシュメモリ８００の
動作を示すフローチャートである。図９のフローチャー
トを用いて、図８のフラッシュメモリ８００の動作を説
明する。

【００７０】図９を参照して、ステップＳ１００１（以
下、ステップを略す）で、アドレスカウンタ１２１がリ
セットされ、Ｓ１００２で、ステータスレジスタ１１９
内のマージンチェックレジスタとレディビジィレジスタ
とがリセットされる。

【００７１】Ｓ１００３で、電圧発生回路１０８内のマ
ージンチェック電圧発生回路１３６からマージンチェッ
ク電圧が発生され、アドレスピン１０１に入力されたＸ
アドレスに対応するメモリセルアレイ８１５内のメモリ
セルについて、マージンチェック読出が行なわれる。こ
のとき、メモリセルアレイ８１５内の不揮発性メモリセ
ル１ビット分を利用して設けられたパリティビットｂｐ
においても、同様にマージンチェック読出が行なわれ
る。Ｓ１００４で、Ｓ１００３で行なわれたマージンチ
ェック読出により各ビットｂ０〜ｂ３およびパリティビ
ットｂｐから得られたマージンチェック読出データＤｍ
０〜Ｄｍ３およびマージンチェック読出パリティデータ
Ｄｍｐが、データバッファ８１７にラッチされる。Ｓ１
００５で、Ｓ１００４で得られたマージンチェック読出
データＤｍ０〜Ｄｍ３のパリティＰｍが、パリティ演算
回路８０１で演算される。そして、Ｓ１００６で、Ｓ１
００５で演算されたマージンチェック読出データＤｍ０
〜Ｄｍ３のパリティＰｍと、パリティビットｂｐから読
出されデータバッファ８１７にラッチされていたマージ
ンチェック読出パリティデータＤｍｐとがパリティ判定
回路により比較され、マージンチェック読出データＤｍ
０〜Ｄｍ３のパリティＰｍがマージンチェック読出パリ
ティデータＤｍｐと等しければパリティは“正”と判定
される。

【００７２】Ｓ１００６で、パリティが“正”であれ
ば、Ｓ１００７で、そのときのＸアドレスが最終アドレ
スであったか否かが判定される。

【００７３】パリティが“誤”、すなわち、演算された
マージンチェック読出データＤｍ０〜Ｄｍ３のパリティ
Ｐｍがマージンチェック読出パリティデータＤｍｐと異
なっていた場合は、パリティは“誤”とされ、Ｓ１００
９で、通常読出電圧発生回路１３５から通常読出電圧が
発生され、通常読出が行なわれる。このとき、パリティ
ビットのメモリセルにおいても通常読出が行なわれる。
Ｓ１０１０で、読出された通常読出データＤｕ０〜Ｄｕ
３，通常読出パリティデータＤｕｐは、データバッファ
１１７にラッチされ、書込回路１０９に送られる。Ｓ１
０１１で、書込制御回路１０６により書込回路１０９が
駆動され、通常読出データＤｕ０〜Ｄｕ３，通常読出パ
リティデータＤｕｐがそれぞれ対応するメモリセルに再
書込される。そして、Ｓ１００７に進む。

【００７４】Ｓ１００７で、もし、最終アドレスであっ
た場合は、Ｓ１００８で、レディビジィレジスタがセッ
トされ、書込／消去可能な状態になったことが示され
る。Ｓ１００７で、もし、そのときのアドレスが最終ア
ドレスでなかった場合は、Ｓ１０１３で、アドレスカウ
ンタ１２１の値が１インクリメントされる。そして、そ
の新しいアドレスに対応するメモリセルについて、前述
のＳ１００３以降の動作が行なわれる。

【００７５】図８を用いて、上記Ｓ１００３〜Ｓ１０１
３の動作を詳細に説明する。データビットｂ０〜ｂ３に
書込まれたデータに基づいた演算されたパリティがパリ
ティデータビットｂｐに予め格納されている。

【００７６】マージンチェック制御回路１１６により電
圧発生回路１０８内のマージンチェック電圧発生回路１
３６に制御信号が送られ、マージンチェック電圧発生回
路１３６によりマージンチェック電圧が各データビット
ｂ０〜ｂ３，パリティデータビットｂｐのコントロール
ゲートに印加される。マージンチェック電圧の印加によ
りデータビットｂ０〜ｂ３，パリティデータビットｂｐ
からマージンチェック読出データが順次読出される（Ｓ
１００３）。データビットｂ０〜ｂ３からのマージンチ
ェック読出データＤｍ０〜Ｄｍ３は、Ｙゲート回路８１
２と、対応するセンスアンプＳＡ０〜ＳＡ３，ＳＡｐと
を介して、データバッファ１１７からパリティ演算回路
８０１に入力される。パリティ演算回路８０１では、マ
ージンチェック読出データＤｍ０〜Ｄｍ３のパリティが
演算され、演算結果がパリティ判定回路８０３に入力さ
れる。一方、パリティデータビットｂｐから読出された
パリティデータＤｍｐは、Ｙゲート回路８１２とセンス
アンプＳＡｐとを介して、データバッファ１１７からパ
リティ判定回路８０３に入力される（Ｓ１００４〜Ｓ１
００５）。

【００７７】パリティ判定回路８０３で、パリティ演算
回路８０１から入力された演算結果ＰとセンスアンプＳ
Ａｐから入力されたパリティデータＤｍｐとが比較さ
れ、これらが一致していれば正、一致していなければ誤
という判定結果がマージンチェック制御回路１１６に出
力される（Ｓ１００６）。マージンチェック制御回路１
１６は、その判定結果が正で、かつ最終アドレスでなけ
れば、アドレスカウンタ１２１のアドレスを１インクリ
メントさせる（Ｓ１００７〜Ｓ１０１３）。もし、判定
結果が誤であれば、電圧発生回路１０８内の通常読出電
圧発生回路１３５に制御信号が送られ、データビットｂ
０〜ｂ３，パリティデータビットｂｐのコントロールゲ
ートに、順次、通常読出電圧が印加される（Ｓ１００
９）。そして、得られた通常読出データＤｕ０〜Ｄｕ
３、および通常読出パリティデータＤｕｐは、Ｙゲート
回路８１２，センスアンプＳＡ０〜ＳＡ３，ＳＡｐ，お
よびデータバッファ１１７を介して、書込回路１０９に
入力される（Ｓ１０１０）。書込制御回路１０６は、書
込回路１０９を制御して、各メモリセルにそれら通常読
出データを再書込する（Ｓ１０１１）。以上のようにし
て、全Ｘアドレスについて、順次、マージンチェック電
圧がメモリセルのコントロールゲートに印加され、マー
ジンチェック読出データが読出され、マージンチェック
読出データのパリティ演算結果とパリティとが比較さ
れ、パリティが一致しないＸアドレス（ワード線）が検
出される。それにより、そのＸアドレス（ワード線上）
のメモリセルのいずれかが揮発している（マージンレス
である）ことを知ることができる。さらに、そのＸアド
レス（ワード線上）の各メモリセルのコントロールゲー
トに通常読出電圧が印加され、通常読出データが読出さ
れ、この通常読出データが、パリティ演算により誤と判
定されたＸアドレスのメモリセルにのみ再書込されるの
で、マージンチェックや再書込に使用される電力および
時間が削減できる。

【００７８】本発明の実施の形態２のフラッシュメモリ
において、実施の形態１のフラッシュメモリ１００で図
５を用いて説明したマージンチェック制御回路１１６の
制御方法を用いることができる。

【００７９】実施の形態１のフラッシュメモリと同様
に、再書込の代わりに、通常読出電圧を低く設定してデ
ータ読出、揮発ビットを救済することも可能である。

【００８０】以上のように、本発明の半導体記憶装置の
実施の形態２のフラッシュメモリは、実施の形態１のフ
ラッシュメモリの効果に加えて、マージンチェック読出
データのパリティを演算し、マージンチェック読出パリ
ティデータと演算により求められたパリティとを比較し
て、一致しなかった場合のみそのメモリセルに再書込を
行なうので、揮発したメモリセルを検出するために通常
読出を行なうときに使用される電力に時間を削減でき、
より容易に、揮発不良によりメモリが使用不可能になる
のを防止することができる。

【００８１】（３）実施の形態３図１０は、本発明の半導体記憶装置の実施の形態３のフ
ラッシュメモリ１１００の構成を示すブロック図であ
る。

【００８２】図１０を参照して、フラッシュメモリ１１
００は、図１のフラッシュメモリ１００において、メモ
リセルアレイ１１５をメモリセルアレイ１１１５に、置
換えたものであり、マージンレスアドレスバッファ１１
０１と、アドレス比較／データ出力バッファ回路１１２
３をさらに含む。

【００８３】アドレス比較／データ出力バッファ回路１
１２３は、マージンレスアドレスバッファ１１８とセン
スアンプ１１０とに接続されている。

【００８４】他の構成およびそれらの接続関係は、図１
のフラッシュメモリ１００と同様であるので説明を省略
する。

【００８５】図１１〜１４は、図１１のメモリセルアレ
イ１１１５とマージンレスアドレスバッファ１１０１と
アドレス比較／データ出力バッファ１１２３との例と、
それらの動作を説明するための構成図であり、図１１
は、通常メモリセルが消去状態であるときの、図１２
は、通常メモリセルが書込状態であるときの、図１３
は、マージンチェック時の、図１４は、マージンチェッ
ク後の通常読出時の様子を示す構成図である。

【００８６】図１１〜１４を参照して、メモリセルアレ
イ１１１５は、Ｘアドレス（Ｘ０，Ｘ１）の４本のワー
ド線ＷＬ（Ｘ０，Ｘ１）（Ｘ０，Ｘ１）＝｛０，１｝
と、それらと交差するＹアドレス（０、１）の４本のビ
ット線ＢＬ（Ｙ０，Ｙ１）、（Ｙ０，Ｙ１）＝｛０，
１｝と、それらの交差点に設けられた１６個のメモリセ
ルＭＣ（Ｘ０，Ｘ１，Ｙ０，Ｙ１）、（Ｘ０，Ｘ１，Ｙ
０，Ｙ１）＝｛０，１｝と、さらに他の４本のワード線
Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１とを含む。

【００８７】マージンレスアドレスバッファ１１０１
は、マージンレスアドレスバッファビット線ＭＬＢと、
メモリセルアレイ１１１５内の８本のワード線ＷＬ（Ｘ
０，Ｘ１）（Ｘ０，Ｘ１）＝｛０，１｝，Ｙ００，Ｙ０
１，Ｙ１０，Ｙ１１に対応するメモリセルＭＣａ〜ＭＣ
ｈとを含む。アドレス比較／データ出力バッファ１１２
３は、マージンレスアドレスバッファセンスアンプ１２
０１と、ＮＡＮＤ回路１２０３と、インバータ１２０５
とを含む。

【００８８】メモリアレイ１１０１において、マージン
レスアドレスバッファビット線ＭＬＢはビット線ＢＬ０
〜ＢＬ３，Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１と交差し、
それらの交差点にメモリセルＭＣａ〜ＭＣｈが設けられ
ている。

【００８９】アドレス比較／データ出力バッファ１１２
３において、マージンレスアドレスバッファセンスアン
プ１２０１の出力ノードはＮＡＮＤ回路１２０３の一方
の入力ノードに接続されている。ＮＡＮＤ回路１２０３
の他方の入力ノードはセンスアンプ１１０の出力ノード
に接続され、ＮＡＮＤ回路１２０３の出力ノードはイン
バータ１２０５の入力ノードに接続されている。

【００９０】図１１〜１４において、データ消去状態
“１”は×印、データ書込状態“０”は○印で表わされ
ている。

【００９１】マージンレスアドレスバッファビット線Ｍ
ＬＢ上のメモリセルＭＣａ〜ＭＣｈは、それぞれＸアド
レス（Ｘ０，Ｘ１）＝（０，０）、（０，１）、（１，
０）、（１，１）、Ｙアドレス（Ｙ０，Ｙ１）＝（０，
０）、（０，１）、（１，０）、（１，１）に対応して
いるものとする。

【００９２】図１５は、図１０のフラッシュメモリ１１
００のマージンチェック時の動作を示すフローチャート
である。

【００９３】図１５を参照して、フラッシュメモリ１１
００のマージンチェック時のフローチャートは、図２の
実施の形態１のフラッシュメモリ１００のマージンチェ
ック時のフローチャートにおいて、Ｓ２１３の再書込動
作を、マージンレスアドレスバッファへのアドレス記憶
動作に置換えたものである。

【００９４】図１６は、図１０のフラッシュメモリ１１
００のマージンチェック制御回路１１６による各回路の
制御を説明するためのタイミングチャートである。

【００９５】一例として、アドレスが０番地のときマー
ジンレスであると判定され（マージンチェックフェイ
ル）、アドレスが１番地のときマージンが十分であると
判定される（マージンチェックパス）の場合について示
したものである。

【００９６】図１６を参照して、まず、アドレスカウン
トリセット信号Ａのパルスｐ１によりアドレスカウンタ
１２１がリセットされ（Ｓ１６０１）、マージンチェッ
クレジスタリセット信号Ｂのパルスｐ２によりマージン
チェックレジスタがリセットされ、レディビジーレジス
タリセット信号Ｃによりレディビジーレジスタがリセッ
トされる（Ｓ１６０２）。

【００９７】通常読出信号Ｅのパルスｐ４により通常読
出が行なわれ（Ｓ１６０３）、データラッチ信号Ｆのパ
ルスｐ５によりデータバッファ比較回路１１１７に通常
読出データＤｕが転送されラッチされる（Ｓ１６０
４）。続いて、マージンチェック読出信号Ｇのパルスｐ
６によりマージンチェック読出が行なわれ（Ｓ１６０
５）、データラッチ信号Ｈのパルスｐ７によりマージン
チェック読出データＤｍがデータバッファ／比較回路１
１１７に転送されラッチされる（Ｓ１６０６）。

【００９８】データ比較信号Ｉのパルスｐ８によりデー
タバッファ／比較回路１１１７で通常読出時の通常読出
データＤｕとマージンチェック読出時のマージンチェッ
ク読出データＤｍとが比較される（Ｓ１６０７）。この
例では、Ｄｕ≠Ｄｍとなるので、アドレスが０番地のと
きマージンレスであることが検出され、マージンチェッ
クフェイルとなってマージンチェックフラグＪ（パルス
ｐ９）が発生する。すると、マージンチェックレジスタ
セット信号Ｌのパルスｐ１０によりマージンチェックレ
ジスタがセットされ（Ｓ１６１１）、アドレス記憶信号
Ｋのパルスｐ１１によりアドレスカウンタ１２１からマ
ージンレスアドレスバッファ１１０１へそのときのアド
レス（０番地）がマージンレスアドレスとして送られ記
憶される（Ｓ１６１２）。

【００９９】次に、そのアドレスが最終アドレスではな
いので（Ｓ１６０８）、アドレスカウンタインクリメン
ト信号Ｄのパルスｐ１２によりアドレスカウンタ１２１
のアドレスがインクリメントされ１番地となる（Ｓ１６
１０）。

【０１００】続いて、通常読出信号Ｅのパルスｐ１３に
より通常読出が行なわれる（Ｓ１６０３）。データ転送
信号Ｆのパルスｐ１４により通常読出データはデータバ
ッファ／比較回路１１１７に転送されラッチされる（Ｓ
１６０４）。

【０１０１】続いて、マージンチェック読出信号Ｇのパ
ルスｐ１５でマージンチェック読出が行なわれる（Ｓ１
６０５）。データ転送信号Ｈのパルスｐ１６によりマー
ジンチェック読出データはデータバッファ／比較回路１
１１７へ転送されラッチされる（Ｓ１６０６）。データ
比較信号Ｉのパルスｐ１７によりデータバッファ／比較
回路１１１７で通常読出時の通常読出データＤｕとマー
ジンチェック読出時のマージンチェック読出データＤｍ
とが比較される（Ｓ１６０７）。この例では、Ｄｕ＝Ｄ
ｍとなるので、アドレスが１番地のときはマージンレス
ではないことが検出され（Ｓ１６０８）、マージンチェ
ックパスとなってアドレスが１番地のときのマージンチ
ェックの動作が終了する。

【０１０２】ここで、マージンレスアドレスバッファに
マージンレスアドレスが記憶される際の動作について、
以下に例を用いてより詳しく説明する。

【０１０３】今、メモリセルに揮発不良が発生した場合
を考える。図１３を参照して、Ｘアドレス（Ｘ０，Ｘ
１）＝（０，１）でＹアドレス（Ｙ０，Ｙ１）＝（１，
０）のメモリセルＭＣ（０，１，１，０）に書込まれて
いたデータの揮発がかなり進行していたとする（△
印）。

【０１０４】実施の形態１の場合と同様にしてマージン
チェックを行なうと、マージンチェック読出時、メモリ
セルＭＣ（０，１，１，０）からＹゲート６１２とセン
スアンプ１１０とを介して得られたマージンチェック読
出データは、揮発により消去状態を表わす“１”とな
る。よって、マージンチェック不良と判定され、この判
定結果によって、メモリセルＭＣ（０，１，１，０）の
Ｘアドレスに対応するワード線ＷＬ（０，１）とマージ
ンレスアドレスバッファビット線ＭＬＢとの交差点にあ
るメモリセルＭＣｂと、Ｙアドレス（Ｙ０，Ｙ１）＝
（１，０）を表わすワード線Ｙ０１，Ｙ１０とマージン
レスアドレスバッファビット線ＭＬＢとの交差点にある
メモリセルＭＣｆ，ＭＣｇとが選択され、データ“０”
が書込まれる。すなわち、メモリセルＭＣ（０，１，
１，０）のアドレスが記憶される。そして、マージンチ
ェック後の通常読出時には、メモリセルＭＣ（０，１，
１，０）が選択されたときのみ、アドレス比較／データ
出力バッファ回路１１２３内のマージンレスアドレスバ
ッファセンスアンプ１２０１を介してデータ“０”が読
出される。読出されたデータ“０”は、ＮＡＮＤ回路１
２０３の一方の入力ノードに与えられる。

【０１０５】図１４を参照して、メモリセルＭＣ（０，
１，１，０）の揮発がさらに進行し、マージンチェック
後の通常読出時に通常読出データが“１”となったとす
る。この通常読出データ“１”は、Ｙゲート１１２を介
してセンスアンプ１１０からアドレス比較／データ出力
バッファ回路１１２３内のＮＡＮＤ回路１２０３の他方
の入力ノードに与えられる。

【０１０６】ＮＡＮＤ回路１２０３には、データ“１”
とデータ“０”とが入力されるのでデータ“１”が出力
され、インバータ１２０５により反転されてデータ
“０”（書込状態）が読出データとして出力される。つ
まり、メモリセルＭＣ（０，１，１，０）に格納されて
いたデータの揮発にかかわらず、常に通常読出データは
“０”（書込状態）となり、正しい読出データが出力さ
れるようになる。

【０１０７】ここで、マージンレスアドレスバッファ１
１０１に記憶されたマージンレスアドレスは、外部から
ユーザが任意に読出せるようになっている。したがっ
て、揮発の進行したメモリセルを容易に知ることができ
る。

【０１０８】また、マージンレスアドレスバッファ１１
０１に記憶されたマージンレスアドレスは、そのアドレ
スが示すメモリセルに格納されているデータが消去され
たとき、同時に消去されるようにしておく。たとえば、
電気的一括消去可能な半導体記憶装置の場合、消去ブロ
ックごとにマージンレスアドレスバッファを設ける。そ
して、その消去ブロック内のデータが消去されるとき
に、同時にマージンレスアドレスバッファに記憶されて
いたその消去ブロック内のメモリセルのマージンレスア
ドレスも消去されるようにする。多ビット品の場合は、
各入出力Ｉ／Ｏごとにマージンレスアドレスバッファを
設ける。

【０１０９】図１７は、図１０のフラッシュメモリ１１
００のマージンチェック後の通常読出時の動作を示すフ
ローチャートである。

【０１１０】図１７を参照して、Ｓ１７０１で、メモリ
セルのアドレスが入力されると、Ｓ１３０２で、マージ
ンレスアドレスバッファ１１０１に記憶されているマー
ジンレスアドレスと入力されたアドレスとが一致するか
否かが判断される。もし、アドレスが一致した場合は、
マージンレスであると判断され、Ｓ１７０３で、アドレ
ス比較／データ出力バッファ回路１１２３からデータ
“０”（書込状態）が出力される。そして、Ｓ１７０４
で、入力されたアドレスのＸアドレスが最終アドレスか
否かが判定される。Ｓ１７０２で、もし、アドレスが一
致しなかった場合は、そのメモリセルはマージンが十分
あると判断され、通常通りデータが読出される。そし
て、Ｓ１７０４へ進む。

【０１１１】Ｓ１７０４で、入力されたアドレスが最終
アドレスであった場合は、動作を終了する。最終アドレ
スでなかった場合は、Ｓ１７０６で、アドレスカウンタ
１２１のアドレスが１インクリメントされる。そして、
インクリメントされたアドレスに対応するメモリセルに
ついて、前述したＳ１７０１以降の動作が行なわれる。

【０１１２】本発明の実施の形態３のフラッシュメモリ
には、実施の形態１のフラッシュメモリ１００で図５を
用いて説明したマージンチェック制御回路１１６の制御
方法を用いることができる。

【０１１３】以上のように、本発明の半導体記憶装置の
実施の形態３のフラッシュメモリは、揮発が進行したメ
モリセルのアドレスが記憶され、通常読出時に、記憶さ
れたアドレスが入力されると、そのメモリセルからでは
なく他に設けられたデータ出力手段から揮発前（書込状
態）の正しいデータが生成され、それが読出されるの
で、再書込（リフレッシュ）を行なう実施の形態１およ
び２のフラッシュメモリに比べて、リフレッシュ回数が
少なくて済む。また、揮発を起こすメモリセルは何らか
の欠陥を有しており、再書込を行なっても再び揮発して
しまう場合が多いが、この実施の形態３のフラッシュメ
モリによれば、その揮発したメモリセルにデータを書込
まなくてよいので、高信頼性を確保することができると
いう効果が得られる。

【０１１４】（４）実施の形態４図１８は、本発明の半導体記憶装置の実施の形態４のフ
ラッシュメモリ１８００の構成を示すブロック図であ
る。

【０１１５】図１８を参照して、フラッシュメモリ１８
００は、図８の実施の形態２のフラッシュメモリ８００
において、図１１のマージンレスアドレスバッファ１１
０１とアドレス比較／データ出力バッファ回路１１２３
とをさらに含み、メモリセルアレイ８１５を、図１１の
メモリセルアレイ１１１５を図８のパリティビットを含
むメモリセルアレイ８１５に適用したメモリセルアレイ
１８１５に、データバッファ１１７２を図１０のデータ
バッファ／比較回路１１１７に置換えたものである。

【０１１６】その他の構成およびそれらの接続関係は図
７および図１０の場合と同様であるので説明は省略す
る。

【０１１７】図１９は、図１８のフラッシュメモリ１８
００の主要部分の構成の一例を詳しく示すブロック図で
ある。

【０１１８】図１９を参照して、メモリセルアレイ１８
１５は、図８のメモリセルアレイ８１５と同様に、デー
タが×４ビット、パリティデータが×１ビット出力され
る構成となっており、データビットｂ０〜ｂ３と、パリ
ティデータビットｂｐとを含む。

【０１１９】データバッファ／比較回路１１１７は、図
８のデータバッファ１１７と、さらにデータ比較回路１
９０１とを含む。データ比較回路１９０１は、データバ
ッファとマージンチェック制御回路１１６とに接続され
ている。

【０１２０】図２０は、図１８のフラッシュメモリ１８
００のマージンチェック時の動作を説明するためのフロ
ーチャートである。

【０１２１】図２０のフローチャートを用いて、図１８
のフラッシュメモリ１８００および図１９に示したその
主要部分の動作を説明する。

【０１２２】図２０を参照して、Ｓ２００１で、アドレ
スカウンタ１２１がリセットされ、Ｓ２００２で、ステ
ータスレジスタ１１９１Ａのマージンチェックレジスタ
とレディビジーレジスタとがリセットされる。

【０１２３】Ｓ２００３で、パリティデータビットｂｐ
を含めたマージンチェック読出が行なわれる。Ｓ２００
４で、マージンチェック読出データがデータバッファ８
９０にラッチされ、Ｓ２００５で、ラッチされたマージ
ンチェック読出データのパリティがパリティ演算回路８
０で演算される。Ｓ２００６で、Ｓ２００５で演算され
たパリティＰｍがＳ２００３で読出されたパリティデー
タビットｂｐのパリティデータＤｍｐと一致するか否か
が判定され、もし一致していれば“正”としてＳ２００
７へ進む。もし、パリティが一致しなければ、Ｓ２００
９で、パリティデータビットｂｐを含めた通常読出が行
なわれ、Ｓ２０１０で、読出された通常読出データが、
データバッファ／比較回路１１１７内のデータバッファ
１１７にラッチされる。そして、Ｓ２０１１で、各ビッ
ト（４ビットの場合は、Ｉ＝０，１，２，３）について
それぞれ対応するデータバッファ１１７０にラッチされ
たマージンチェック読出データＤｍＩと通常読出データ
ＤｕＩとがデータ比較回路１９０１で比較される。

【０１２４】もし、一致しないビットが見つかれば、Ｓ
２０１２で、マージンチェック制御回路１１６によりそ
のときのＸアドレスとＹアドレスとがマージンレスアド
レスとしてマージンレスアドレスバッファ１１０１に記
憶され、Ｓ２００７に進む。もし、マージンチェック読
出データＤｍＩと通常読出データＤｕＩとが一致すれ
ば、パリティデータビットｂｐのパリティデータＤｕｐ
が揮発したと考えられるので、マージンレスアドレスバ
ッファ１１０１にはそのときのアドレスが記憶されな
い。その後、Ｓ２００７で、そのときのＸアドレスが最
終アドレスか否かが判定される。もし最終アドレスであ
れば、Ｓ２００８でレディビジーレジスタ１３９がセッ
トされ、動作は終了する。最終アドレスでなければ、Ｓ
２０１３でアドレスカウンタ１２１が１インクリメント
され、その新しいＸアドレスに対応するメモリセルにつ
いて、前述したＳ２００３以降の動作が同様に行なわれ
る。

【０１２５】マージンチェック後、マージンレスアドレ
スバッファ１１０１に記憶されたアドレスが通常読出時
に入力されると、実施の形態３のフラッシュメモリの場
合と同様に、アドレス比較／データ出力バッファ回路１
１２３により揮発前（書込状態）の正しいデータが生成
され読出される。

【０１２６】本発明の実施の形態４のフラッシュメモリ
において、実施の形態１のフラッシュメモリ１００で図
５を用いて説明したマージンチェック制御回路１１６の
制御方法を用いることができる。

【０１２７】以上のように、本発明の半導体記憶装置の
実施の形態４のフラッシュメモリは、パリティデータを
付加したデータを読出すので、マージンチェックを行な
い、パリティ演算の結果パリティが一致しない場合のみ
そのときのＸアドレスに対応するメモリセルについて通
常読出を行なえば、マージンレスとなったメモリセルを
検出することができるので、実施の形態２のフラッシュ
メモリの場合と同様に、揮発したメモリセルの検出のた
めの電力や時間を削減することができる。また、揮発し
たメモリセルに再書込を行なわず、他のデータ出力手段
により正しいデータを出力するので、揮発したメモリセ
ルにデータを書込まなくてもよいため、実施の形態３の
フラッシュメモリの場合と同様に、高信頼性を確保でき
るという効果が得られる。

【０１２８】

【発明の効果】本発明の請求項１の半導体記憶装置は、
メモリセルのコントロールゲートに、第１のタイミング
で第１の電圧が印加され、第１と異なる第２のタイミン
グで第１の電圧と同符号でその絶対値が第１の電圧より
も大きい第２の電圧が印加され、第１の電圧の印加によ
り読出された第１のデータと、第２の電圧の印加により
読出された第２のデータとが比較され、比較の結果、第
２のデータが第１のデータと異なっている場合、メモリ
セルのアドレスが記憶され、データ読出時に読出アドレ
スと記憶されたアドレスとが比較され、比較の結果、読
出アドレスと比較されたアドレスとが一致した場合に第
１のデータと同じデータが出力されるので、揮発が進行
したメモリセルのアドレスが記憶され、データ読出時に
記憶されたアドレスが入力されると、他に設けられたデ
ータ出力手段から揮発前の正しいデータが出力され、そ
れが読出されるため、揮発不良により使用不可能になる
のを未然に防止することが可能となる。また、再書込の
回数が少なくて済むとともに、揮発したメモリセルにデ
ータを書込まなくてよいので、高信頼性を確保すること
ができる。

【０１２９】本発明の請求項２の半導体記憶装置は、コ
ントロールゲートに印加される電圧によりデータが読出
される第１のメモリセルのコントロールゲートと、コン
トロールゲートに印加される電圧により第１のメモリセ
ルに格納されたデータに基づいて定められたパリティデ
ータが読出される第２のメモリセルのコントロールゲー
トとに第１の電圧が印加され、第１の電圧の印加により
第１のメモリセルから読出された第１のデータのパリテ
ィと、第１の電圧の印加により第２のメモリセルから読
出された第１のパリティデータとが比較され、第１のデ
ータのパリティの正誤が判定され、判定の結果、第１の
データのパリティが誤りと判定されると、第１の電圧と
同符号でその絶対値が第１の電圧よりも小さい第２の電
圧が印加され、第２の電圧の印加により第１のメモリセ
ルから読出された第２のデータと第１のデータとが比較
され、第２の電圧の印加により第２のメモリセルから読
出された第２のパリティデータと第１のパリティデータ
とが比較されるので、第１のデータのパリティが誤りで
あった場合、第２のデータと第１のデータとが一致せ
ず、第２のパリティデータと第１のパリティデータとが
一致していれば、そのメモリセルが揮発していることを
検出できる。したがって、揮発不良により使用不可能に
なるのを未然に防止することが可能となる。

【０１３０】本発明の請求項３に係る半導体記憶装置
は、請求項１または２の半導体記憶装置の効果に加え
て、外部からの入力信号に応答して第１および第２の電
圧が印加されるので、外部から信号を入力することによ
り、所望の時間にデータの揮発を検出することができ
る。

【０１３１】本発明の請求項４の半導体記憶装置は、請
求項１または２の半導体記憶装置の効果に加えて、電源
投入が検出されると電圧の印加が開始されるので、電源
投入時に自動的にデータの揮発を検出することができ
る。

【０１３２】本発明の請求項５の半導体記憶装置は、外
部からの入力信号に応答して、コントロールゲートに印
加される電圧によりデータが読出されるメモリセルのコ
ントロールゲートに第１のタイミングで第１の電圧が印
加され、第１と異なる第２のタイミングで第１の電圧と
同符号でその絶対値が第１の電圧よりも大きい第２の電
圧が印加され、第１の電圧の印加により読出された第１
のデータと、第２の電圧の印加により読出された第２の
データとが比較され、比較の結果、第２のデータが第１
のデータと異なっている場合、第１のデータがメモリセ
ルに書込まれるので、揮発したメモリセルに揮発前の正
しいデータが書込まれ、揮発不良により使用不可能にな
るのを未然に防止することが可能となる。

【０１３３】本発明の請求項６の半導体記憶装置は、電
源投入が検出されると、コントロールゲートに印加され
る電圧によりデータが読出されるメモリセルのコントロ
ールゲートに第１のタイミングで第１の電圧が印加さ
れ、第１と異なる第２のタイミングで第１の電圧と同符
号でその絶対値が第１の電圧よりも大きい第２の電圧が
印加され、第１の電圧の印加により読出された第１のデ
ータと、第２の電圧の印加により読出された第２のデー
タとが比較され、比較の結果、第２のデータが第１のデ
ータと異なっている場合、第１のデータがメモリセルに
書込まれるので、電源が投入されると自動的にデータの
揮発が検出され、揮発前のデータがメモリセルに書込ま
れるので、電源投入時に自動的に正しいデータがメモリ
セルに書込まれ、揮発不良により使用不可能になるのを
未然に防止することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の実施の形態１のフ
ラッシュメモリの構成の例を示すブロック図である。

【図２】図１のフラッシュメモリのマージンチェック
制御回路による制御を説明するためのフローチャートで
ある。

【図３】図１のフラッシュメモリの電圧発生回路内の
書込ベリファイ電圧発生回路と通常電圧発生回路とマー
ジンチェック電圧発生回路との例を示す回路図である。

【図４】図１のフラッシュメモリのデータバッファの
例を示す回路図である。

【図５】図１のフラッシュメモリのマージンチェック
制御回路の他の制御方法の例を説明するためのブロック
図である。

【図６】揮発が進行したときの揮発ビットのしきい値
電圧を示すモデル図である。

【図７】本発明の半導体記憶装置の実施の形態２のフ
ラッシュメモリの構成の例を示すブロック図である。

【図８】図７のフラッシュメモリの主要部分の構成の
一例を詳しく示すブロック図である。

【図９】図７フラッシュメモリの動作を示すタイミン
グチャートである。

【図１０】本発明の半導体記憶装置の実施の形態３の
フラッシュメモリの構成を示すブロック図である。

【図１１】図１０のメモリセルアレイとマージンレス
アドレスバッファとアドレス比較／データ出力バッファ
回路との例とそれらの動作を説明するための構成図であ
る。

【図１２】図１０のメモリセルアレイとマージンレス
アドレスバッファとアドレス比較／データ出力バッファ
回路との例とそれらの動作を説明するための構成図であ
る。

【図１３】図１０のメモリセルアレイとマージンレス
アドレスバッファとアドレス比較／データ出力バッファ
回路との例とそれらの動作を説明するための構成図であ
る。

【図１４】図１０のメモリセルアレイとマージンレス
アドレスバッファとアドレス比較／データ出力バッファ
回路との例とそれらの動作を説明するための構成図であ
る。

【図１５】図１０のフラッシュメモリのマージンチェ
ック時の動作を示すフローチャートである。

【図１６】図１０のフラッシュメモリのマージンチェ
ック制御回路による各回路の制御を説明するためのタイ
ミングチャートである。

【図１７】図１０のフラッシュメモリのマージンチェ
ック後の通常読出時の動作を示すフローチャートであ
る。

【図１８】本発明の半導体記憶装置の実施の形態４の
フラッシュメモリの構成を示すブロック図である。

【図１９】図１０のフラッシュメモリの主要部分の構
成の一例を詳しく示すブロック図である。

【図２０】図１８のフラッシュメモリのマージンチェ
ック時の動作を示すフローチャートである。

【図２１】半導体記憶装置の特性を説明するためのモ
デル図である。

【図２２】従来の半導体記憶装置における揮発不良を
説明するためのモデル図である。

【図２３】従来の半導体記憶装置の一種であるフラッ
シュメモリの構成を示すブロック図である。

【符号の説明】

１１４選択メモリセル、１１５，８１５，１４１５
メモリセルアレイ、１０８電圧発生回路、１３５通
常電圧発生回路、１３６マージンチェック電圧発生回
路、１１６マージンチェック制御回路、１１７デー
タバッファ、１１１７データバッファ／比較回路、１
９０１データ比較回路、１１０１マージンレスアド
レスバッファ、１０６書込制御回路、１０９書込回
路、１１２３アドレス比較／データ出力バッファ回
路、６０１リフレッシュ端子、６０２電源投入検出
回路、１００，８００，１１００，１８００フラッシ
ュメモリ。

Claims

【特許請求の範囲】

【請求項１】コントロールゲートに印加される電圧に
よりデータが読出されるメモリセルと、前記メモリセルのコントロールゲートに、第１のタイミ
ングで第１の電圧を印加し、前記第１と異なる第２のタ
イミングで前記第１の電圧と同符号でその絶対値が前記
第１の電圧よりも大きい第２の電圧を印加する電圧印加
手段と、前記第１の電圧の印加により読出された第１のデータ
と、前記第２の電圧の印加により読出された第２のデー
タとを比較するデータ比較手段と、前記比較の結果、前記第２のデータが前記第１のデータ
と異なっている場合、前記メモリセルのアドレスを記憶
するアドレス記憶手段と、データ読出時に読出アドレスと記憶されたアドレスとを
比較し、前記比較の結果、前記読出アドレスと前記記憶
されたアドレスとが一致した場合に前記第１のデータと
同じデータを出力するアドレス比較／データ出力手段
と、を備えた半導体記憶装置。
【請求項２】コントロールゲートに印加される電圧に
よりデータが読出される第１のメモリセルと、コントロールゲートに印加される電圧により、前記第１
のメモリセルに格納されたデータに基づいて定められた
パリティデータが読出される第２のメモリセルと、前記第１のメモリセルのコントロールゲートと前記第２
のメモリセルのコントロールゲートとに第１の電圧を印
加する第１の電圧印加手段と、前記第１の電圧の印加により前記第１のメモリセルから
読出された第１のデータのパリティと、前記第１の電圧
の印加により前記第２のメモリセルから読出された第１
のパリティデータとを比較し、前記第１のデータのパリ
ティの正誤を判定する判定手段と、前記判定の結果、前記第１のデータのパリティが誤りと
判定されると、前記第１の電圧と同符号で、その絶対値
が前記第１の電圧よりも小さい第２の電圧を印加する第
２の電圧印加手段と、前記第２の電圧の印加により前記第１のメモリセルから
読出された第２のデータと前記第１のデータとを比較
し、前記第２の電圧の印加により前記第２のメモリセル
から読出された第２のパリティデータと前記第１のパリ
ティデータとを比較するデータ比較手段と、を備えた半
導体記憶装置。
【請求項３】前記電圧印加手段は、外部からの入力信
号に応答して前記第１および第２の電圧を印加する、請
求項１または２に記載の半導体記憶装置。
【請求項４】電源投入を検出する電源投入検出手段、
を備え、前記電圧印加手段は、前記電源投入検出手段により電源
投入が検出されると、前記電圧の印加を開始する、請求
項１または２に記載の半導体記憶装置。
【請求項５】コントロールゲートに印加される電圧に
よりデータが読出されるメモリセルと、外部からの入力信号に応答して、前記メモリセルのコン
トロールゲートに第１のタイミングで第１の電圧を印加
し、前記第１と異なる第２のタイミングで前記第１の電
圧と同符号でその絶対値が第１の電圧よりも大きい第２
の電圧を印加する電圧印加手段と、前記第１の電圧の印加により読出された第１のデータ
と、前記第２の電圧の印加により読出された第２のデー
タとを比較するデータ比較手段と、前記比較の結果、前記第２のデータが前記第１のデータ
と異なっている場合、前記第１のデータを前記メモリセ
ルに書込む書込手段と、を備えた、半導体記憶装置。
【請求項６】コントロールゲートに印加される電圧に
よりデータが読出されるメモリセルと、電源投入を検出する電源投入検出手段と、前記電源投入検出手段により電源投入が検出されると、
前記メモリセルのコントロールゲートに、第１のタイミ
ングで第１の電圧を印加し、前記第１と異なる第２のタ
イミングで前記第１の電圧と同符号でその絶対値が前記
第１の電圧よりも大きい第２の電圧を印加する電圧印加
手段と、前記第１の電圧の印加により読出された第１のデータ
と、前記第２の電圧の印加により読出された第２のデー
タとを比較するデータ比較手段と、前記比較の結果、前記第２のデータが前記第１のデータ
と異なっている場合、前記第１のデータを前記メモリセ
ルに書込む書込手段と、を備えた半導体記憶装置。