JP2001266599A - 半導体記憶装置の試験方法および試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 低コストで半導体記憶装置の信頼性を向上さ
せる。 【解決手段】 判定電圧供給回路２は、制御回路１の制
御のもとでリード電圧を生成し、アドレスデータＡｄｄ
ｒｅｓｓで決まるワード線Ｗｉを通じメモリセルアレイ
７に供給する。判定回路６はこのとき読み出されるデー
タをＹセレクタ５およびセンスアンプ８を通じて取得
し、保持する。判定電圧供給回路２は次に、リード電圧
とライトベリファイ電圧との中間のディターミンベリフ
ァイ電圧を生成し、同様にメモリセルアレイ７に供給す
る。判定回路６はこのとき読み出されるデータと、先に
保持しているデータとを比較する。メモリセルアレイ７
の記憶素子が劣化し、ゲート電圧の閾値が低下している
場合にはディターミンベリファイ電圧では正しくデータ
を読み出すことができず、判定回路６における比較結果
は不一致となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き替え
可能な不揮発性半導体記憶装置を試験する方法および装
置に関するものである。

【０００２】

【従来の技術】電気的に書き替え可能な不揮発性半導体
記憶装置は、トランジスタにより構成された電気的に書
き替え可能な不揮発性の記憶素子を多数含み、各記憶素
子は、トランジスタをオン・オフさせる際のゲート電圧
の閾値電圧の違いにより書き込み状態または消去状態と
なる。そして、ゲート電圧としてリード電圧をトランジ
スタに印加したときトランジスタがオンするかオフする
かにより、記憶素子の状態にもとづく記憶情報が読み出
される。

【０００３】このような不揮発性半導体記憶装置、特に
チャネルホットエレクトロン型のフラッシュメモリで
は、通常、記憶情報の書き替えを繰り返す事によって、
しだいに必要な閾値電圧を確保することが困難となる。
図２０はチャネルホットエレクトロン型のフラッシュメ
モリにおける書き替え回数と、書き込み記憶素子におけ
る閾値電圧との関係を示すグラフ、図２１はチャネルホ
ットエレクトロン型のフラッシュメモリにおける消去回
数と、消去記憶素子における閾値電圧との関係を示すグ
ラフである。図中、縦軸は閾値電圧の変化分（電圧）を
表し、横軸は書き替え回数を表している。図２０から分
かるように、書き込み状態にある記憶素子では、書き替
え回数が増すにつれて閾値電圧はしだいに低下してい
る。また、図２１から分かるように、消去状態にある記
憶素子では、書き替え回数が増すにつれて閾値電圧はし
だいに上昇している。

【０００４】したがって、この種のメモリでは、書き替
え回数が多くなると、書き込みおよび消去を行えなくな
り、また、書き替えを行ったとしても、たとえば書き込
み状態の記憶素子にリード電圧を印加した際、閾値が低
下していることから記憶素子を構成するトランジスタが
オンしてしまうことがあり、本来の記憶情報を正しく読
み出せない結果となる。同様に、消去状態の記憶素子に
リード電圧を印加した場合にも、書き替え回数が多く、
閾値が上昇していると、記憶素子を構成するトランジス
タがオフのままとなり、本来の記憶情報を正しく読み出
せない結果となる。このような現象は、記憶素子を成す
各トランジスタにおいてフローティングゲート下の酸化
膜に、書き替えによる電気的ストレスが加わることでホ
ールあるいはキャリアが蓄積したり、あるいは酸化膜の
劣化が進むために起こるものである。

【０００５】また、書き替え回数の増大に伴う特性劣化
の度合いは、製品、製造プロセス、製造ライン、製品の
使用状況など様々な要因によって変動するため、初期不
良品を排除して残った良品であっても、書き替え回数の
保証範囲内にあるにも係わらず書き替えが行えなくなっ
たり、あるいは書き込まれている記憶情報が読み出せな
くなるといった不具合を起こす場合がある。このような
潜在的な不良品は、製造時に選別ラインでスクリーニン
グして排除することは極めて困難であり、そのため、品
質を確保するには、例えば選別ラインで不良品が発見さ
れたロットは全て廃棄するといった対応をとらざるを得
ず、製造コストの増大を招いていた。

【０００６】また、従来のこの種のメモリでは外部アド
レスと記憶素子との関係が固定されていたため、同一ア
ドレスの内容を書きかえる場合には、常に同一記憶素子
（セルブロック）が書き替えられていた。さらに、記憶
素子をブロック毎に書き替える機能を持つメモリでは、
メモリを使用するプログラムの性質によっては、ブロッ
ク毎の書き替え回数にかなりの偏りのある場合も考えら
れる。例えばＥＥＰＲＯＭの最大書き替え可能回数は、
一般的に１万回から１０万回程度であるため、使用プロ
グラムによっては、多くのブロックで書き替え回数が最
大書き替え可能回数に比較してまだかなり少ないにも係
わらず、特定のブロックの書き替え回数が最大書き替え
回数に達してしまい、ＥＥＰＲＯＭの交換が必要となる
場合がある。

【０００７】このような不揮発性半導体記憶装置の信頼
性を向上させるべく、たとえば特願平９−１８３４８６
号公報には、選別工程において消去動作時の消去パルス
を通常より少ないパルスにして、初期不良をより確実に
スクリーニングする技術が開示されている。しかし、こ
の方法ではウェハーまたはチップの不純物注入量やゲー
ト寸法のバラツキ、あるいは製造ロット間の特性のバラ
ツキまでをも含めて初期不良と判断してしまい、製造効
率の低下から製造コストの増大につながる。

【０００８】あるいはまた、特願平８−２６３３２６号
公報には、書き替えによる消去動作回数を低減させるこ
とで寿命の延長を図った技術が開示されているが、これ
には以下に説明するように製造コストの増大および信頼
性の低下を招くという欠点がある。まず、チャネルホッ
トエレクトロン書き込み型の記憶素子の書き込み特性は
２つの状態に分かれている。第１の状態は、書き込み動
作を開始してから数μｓのわずかな書き込み時間で、記
憶素子の閾値が数Ｖまで急激に上昇する状態である（こ
れを過渡期という）。第２の状態は、数十μｓ程度の十
分な書き込み時間を与えても、記憶素子の閾値はゼロコ
ンマ数ボルトほどしか上昇しない状態である（これを安
定期という）。

【０００９】一般的に、この過渡期および安定期におけ
る、書き込み時間に対する記憶素子の閾値の上昇の度合
いは、フローティングゲート下の酸化膜の厚みや、ゲー
ト寸法、あるいはウェハー、ロットのばらつきによって
大きく異なる。この過渡期の書き込み特性からも明らか
な様に、記憶素子の閾値を意図したレベルに制御するこ
とは困難であり、１回の書き込みで記憶素子の閾値が上
昇しすぎてしまい、２回目以降の書き替えで書き込みを
行わず、記憶素子が“１”を保持している状態でも、
“０”を保持していると判断してしまい、必要以上の消
去動作を行わねばならなくなる。

【００１０】また、意図したレベルに制御するために十
分な書き込み時間を与えた場合には、書き込み時間が増
大するため、選別工程に長時間を要することになる。一
方、書き込み時間をある程度の長さに制限した場合に
は、意図したレベルまで書き込めない事による歩留まり
の低下を招き、製造コストの増大につながる。また、セ
クタステータスレジスタはＲＡＭなどの揮発性メモリで
は実現できないため、不揮発性メモリでしか実現せざる
を得ず、このセクタステータスレジスタの特性が書き替
えによって劣化した場合には、これを抑制する手段がな
いため、信頼性の低下を招く。

【００１１】さらにまた、特願平５−１９８１９８号公
報にはメモリセル（記憶素子）アレイに対して書き替え
回数の履歴を保持して書き替えの偏りを解消し、メモリ
の寿命の延長を図る技術が開示されている。しかし、こ
の技術では、上記公報に実施例１として記載さているよ
うに、履歴情報保持手段として同一プロセスのメモリを
使用しており、この履歴情報保持手段が書き替えによる
特性劣化で破壊した場合には、書き替え回数が品質保証
範囲を超えても同一ブロックに書き込んでしまったり、
あるいは品質保証範囲内の書き替え回数であってもブロ
ックが選択されずに書き込みを行えないといった問題が
生じる。

【００１２】さらに、履歴情報保持手段のメモリが正常
に機能していても、不良ビット（記憶素子）を含むブロ
ックがあった場合、書き替え回数が品質保証範囲内であ
る限り必ずこのブロックが選択されるため、不良ビット
を含む部材を避けて使用することはできない。また、各
ブロック間の書き替え回数を平均化するために予備のブ
ロックを設けているため、チップ面積の増大を招いてい
る。

【００１３】そして、上記実施例１において、不揮発性
記憶素子であるフラッシュメモリのブロック選択を行う
機能をもつ回路として揮発性記憶素子であるＲＡＭを使
用しており、このＲＡＭの電源をシステムとは別系統で
確保しなければならず、また常時電源を通電状態にして
おく必要があるため、消費電力が増大し、さらにはシス
テムの規模が大きくなるという問題がある。さらに、上
記実施例１および同じく上記公報に記載された実施例２
に示されているように、強制的な各ブロックの書き替え
によって特性の良いビット（すなわち信頼性の高いビッ
ト）も頻繁に書き替えられることになり、当該ビットの
特性劣化を招くことになる。

【００１４】この先行技術文献に開示された手法は、書
き替え回数を記憶保持しなくてはならず、そのために不
揮発性記憶回路を用いる必要がある。したがって、この
不揮発性記憶回路自体が劣化した場合には、書き替え回
数を記憶保持することができなくなり、書き替え回数の
管理は不可能となってしまう。さらに、上述したように
潜在的な不良品が存在するため、単に書き替え回数が少
ないメモリセルアレイを選択するだけでは、選択したメ
モリセルアレイに不良ビットが含まれる場合もあり、情
報が正しく保持されることを保証することはできない。

【００１５】

【発明が解決しようとする課題】本発明はこのような問
題を解決するためになされたもので、その目的は、電気
的に書き替え可能な不揮発性半導体記憶装置を、常に高
い信頼性で使用できるようにする、低コストの半導体記
憶装置の試験方法および試験装置を提供することにあ
る。

【００１６】

【課題を解決するための手段】本発明は、上記目的を達
成するため、トランジスタにより構成された電気的に書
き替え可能な不揮発性の記憶素子を多数含み、各記憶素
子は、前記トランジスタをオン・オフさせる際のゲート
電圧の閾値電圧の違いにより書き込み状態または消去状
態となり、前記ゲート電圧としてリード電圧を前記トラ
ンジスタに印加したとき前記トランジスタがオンするか
オフするかにより、前記記憶素子の前記状態にもとづく
記憶情報が読み出され、書き込みを行った前記記憶素子
の前記トランジスタに対し、前記ゲート電圧としてライ
トベリファイ電圧を印加したとき読み出される記憶情報
により前記記憶素子が書き込み状態にあることが確認さ
れる半導体記憶装置を試験する方法であって、書き込み
状態にある前記記憶素子を成す前記トランジスタに対
し、前記ゲート電圧として前記リード電圧を印加して第
１の記憶情報を読み出し、書き込み状態にある前記記憶
素子を成す前記トランジスタに対し、前記ゲート電圧と
して前記リード電圧と前記ライトベリファイ電圧との中
間の第１のディターミンベリファイ電圧を印加して第２
の記憶情報を読み出し、前記第１および第２の記憶情報
が一致するか否かにより前記半導体記憶装置が劣化して
いるか否かを判定することを特徴とする。

【００１７】また、本発明は、トランジスタにより構成
された電気的に書き替え可能な不揮発性の記憶素子を多
数含み、各記憶素子は、前記トランジスタをオン・オフ
させる際のゲート電圧の閾値電圧の違いにより書き込み
状態または消去状態となり、前記ゲート電圧としてリー
ド電圧を前記トランジスタに印加したとき前記トランジ
スタがオンするかオフするかにより、前記記憶素子の前
記状態にもとづく記憶情報が読み出され、消去を行った
前記記憶素子の前記トランジスタに対し、前記ゲート電
圧としてイレーズベリファイ電圧を印加したとき読み出
される記憶情報により前記記憶素子が消去状態にあるこ
とが確認される半導体記憶装置を試験する方法であっ
て、消去状態にある前記記憶素子を成す前記トランジス
タに対し、前記ゲート電圧として前記リード電圧を印加
して第３の記憶情報を読み出し、消去状態にある前記記
憶素子を成す前記トランジスタに対し、前記ゲート電圧
として前記リード電圧と前記イレーズベリファイ電圧と
の中間の第２のディターミンベリファイ電圧を印加して
第４の記憶情報を読み出し、前記第３および第４の記憶
情報が一致するか否かにより前記半導体記憶装置が劣化
しているか否かを判定することを特徴とする。

【００１８】したがって、本発明の半導体記憶装置の試
験方法では、半導体記憶装置の劣化により書き込み状態
のトランジスタにおけるゲート電圧の閾値がたとえば低
下している場合、このトランジスタに対し第１のディタ
ーミンベリファイ電圧を印加すると、上記トランジスタ
はオンしてしまうことから、第２の記憶情報は、正しい
記憶情報である第１の記憶情報とは異なったものとな
り、半導体記憶装置は劣化していると判定されることに
なる。また、本発明の半導体記憶装置の試験方法では、
半導体記憶装置の劣化により消去状態のトランジスタに
おけるゲート電圧の閾値がたとえば上昇している場合、
このトランジスタに対し第２のディターミンベリファイ
電圧を印加しても、上記トランジスタがオンしないこと
から、第４の記憶情報は、正しい記憶情報である第３の
記憶情報とは異なったものとなり、半導体記憶装置は劣
化していると判定されることになる。

【００１９】よって、電気的に書き替え可能な不揮発性
半導体記憶装置を書き替える際などに、あらかじめ本発
明の半導体記憶装置の試験方法にもとづいて半導体記憶
装置を試験すれば、半導体記憶装置が劣化しているか否
かを確実に知ることができ、劣化している場合には、劣
化していない記憶領域を用いたり、あるいは半導体記憶
装置を交換するといった必要な対策を執ることができ
る。その結果、電気的に書き替え可能な不揮発性半導体
記憶装置を常に高い信頼性で使用することが可能とな
る。しかも、本発明では、従来のように書き替え回数を
記憶保持する回路を設けたりする必要がなく、ディター
ミンベリファイ電圧を印加する回路や読み出した情報の
比較回路を設けるのみで済むため、本法は低コストで実
施することができる。

【００２０】また、本発明は、トランジスタにより構成
された電気的に書き替え可能な不揮発性の記憶素子を多
数含み、各記憶素子は、前記トランジスタをオン・オフ
させる際のゲート電圧の閾値電圧の違いにより書き込み
状態または消去状態となり、前記ゲート電圧としてリー
ド電圧を前記トランジスタに印加したとき前記トランジ
スタがオンするかオフするかにより、前記記憶素子の前
記状態にもとづく記憶情報が読み出され、書き込みを行
った前記記憶素子の前記トランジスタに対し、前記ゲー
ト電圧としてライトベリファイ電圧を印加したとき読み
出される記憶情報により前記記憶素子が書き込み状態に
あることが確認される半導体記憶装置を試験する装置で
あって、書き込み状態にある前記記憶素子を成す前記ト
ランジスタに対し、前記ゲート電圧として前記リード電
圧を印加して第１の記憶情報を読み出す第１の読み出し
手段と、書き込み状態にある前記記憶素子を成す前記ト
ランジスタに対し、前記ゲート電圧として前記リード電
圧と前記ライトベリファイ電圧との中間の第１のディタ
ーミンベリファイ電圧を印加して第２の記憶情報を読み
出す第２の読み出し手段と、前記第１および第２の読み
出し手段が読み出した前記第１および第２の記憶情報が
一致するか否かにより前記半導体記憶装置が劣化してい
るか否かを判定し判定結果を表す信号を出力する第１の
判定手段とを備えたことを特徴とする。また、本発明
は、トランジスタにより構成された電気的に書き替え可
能な不揮発性の記憶素子を多数含み、各記憶素子は、前
記トランジスタをオン・オフさせる際のゲート電圧の閾
値電圧の違いにより書き込み状態または消去状態とな
り、前記ゲート電圧としてリード電圧を前記トランジス
タに印加したとき前記トランジスタがオンするかオフす
るかにより、前記記憶素子の前記状態にもとづく記憶情
報が読み出され、消去を行った前記記憶素子の前記トラ
ンジスタに対し、前記ゲート電圧としてイレーズベリフ
ァイ電圧を印加したとき読み出される記憶情報により前
記記憶素子が消去状態にあることが確認される半導体記
憶装置を試験する装置であって、消去状態にある前記記
憶素子を成す前記トランジスタに対し、前記ゲート電圧
として前記リード電圧を印加して第３の記憶情報を読み
出す第３の読み出し手段と、消去状態にある前記記憶素
子を成す前記トランジスタに対し、前記ゲート電圧とし
て前記リード電圧と前記イレーズベリファイ電圧との中
間の第２のディターミンベリファイ電圧を印加して第４
の記憶情報を読み出す第４の読み出し手段と、前記第３
および第４の記憶情報が一致するか否かにより前記半導
体記憶装置が劣化しているか否かを判定し判定結果を表
す信号を出力する第２の判定手段とを備えたことを特徴
とする。

【００２１】本発明の試験装置では、第１の読み出し手
段は、書き込み状態にある記憶素子を成すトランジスタ
に対し、ゲート電圧としてリード電圧を印加して第１の
記憶情報を読み出し、第２の読み出し手段は、書き込み
状態にある記憶素子を成すトランジスタに対し、ゲート
電圧としてリード電圧とライトベリファイ電圧との中間
の第１のディターミンベリファイ電圧を印加して第２の
記憶情報を読み出す。そして、第１の判定手段は、第１
および第２の読み出し手段が読み出した第１および第２
の記憶情報が一致するか否かにより半導体記憶装置が劣
化しているか否かを判定し判定結果を表す信号を出力す
る。したがって、本発明の試験装置では、半導体記憶装
置の劣化により書き込み状態のトランジスタにおけるゲ
ート電圧の閾値がたとえば低下している場合、このトラ
ンジスタに対し第１のディターミンベリファイ電圧を印
加すると、上記トランジスタはオンしてしまうことか
ら、第２の読み出し手段が読み出す第２の記憶情報は、
第１の読み出し手段が読み出す正しい記憶情報である第
１の記憶情報とは異なったものとなり、第１の判定手段
は、半導体記憶装置は劣化していると判定することにな
る。

【００２２】また、本発明の試験装置では、第３の読み
出し手段は、消去状態にある記憶素子を成すトランジス
タに対し、ゲート電圧としてリード電圧を印加して第３
の記憶情報を読み出し、第４の読み出し手段は、消去状
態にある記憶素子を成すトランジスタに対し、ゲート電
圧としてリード電圧とイレーズベリファイ電圧との中間
の第２のディターミンベリファイ電圧を印加して第４の
記憶情報を読み出す。そして、第２の判定手段は、第３
および第４の記憶情報が一致するか否かにより半導体記
憶装置が劣化しているか否かを判定し判定結果を表す信
号を出力する。したがって、本発明の試験装置では、半
導体記憶装置の劣化により消去状態のトランジスタにお
けるゲート電圧の閾値がたとえば上昇している場合、こ
のトランジスタに対し第２のディターミンベリファイ電
圧を印加しても、上記トランジスタがオンしないことか
ら、第４の読み出し手段が読み出す第４の記憶情報は、
第３の読み出し手段が読み出す正しい記憶情報である第
３の記憶情報とは異なったものとなり、第２の判定手段
は半導体記憶装置は劣化していると判定することにな
る。

【００２３】よって、電気的に書き替え可能な不揮発性
半導体記憶装置を書き替える際などに、あらかじめ本発
明の試験装置にもとづいて半導体記憶装置を試験すれ
ば、半導体記憶装置が劣化しているか否かを確実に知る
ことができ、劣化している場合には、劣化していない記
憶領域を用いたり、あるいは半導体記憶装置を交換する
といった必要な対策を執ることができる。その結果、電
気的に書き替え可能な不揮発性半導体記憶装置を常に高
い信頼性で使用することが可能となる。しかも、本発明
の試験装置では、従来のように書き替え回数を記憶保持
する回路を設けたりする必要はなく、ディターミンベリ
ファイ電圧を印加する回路や読み出した情報の比較回路
を設けるのみで済むため、装置を低コストで構成するこ
とができる。

【００２４】

【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による試験装
置の一例を含む半導体記憶装置を示すブロック図、図２
は図１の試験装置を構成する判定電圧供給回路を詳しく
示す回路図、図３は図１の試験装置を構成する判定回路
を詳しく示す回路図である。以下では、これらの図面を
参照して本発明による試験装置の一例について説明する
と同時に本発明による半導体記憶装置の試験方法の実施
の形態例について説明する。

【００２５】本実施の形態例の試験装置１４は、一例と
してフラッシュメモリを試験するものであり、特に、フ
ラッシュメモリにおける書き込み状態の記憶素子が劣化
しているか否かを試験すべく構成されている。図１に示
したように、試験装置１４を含む半導体記憶装置１００
は、入出力回路３を有し、この入出力回路３は、外部よ
りアドレスデータＡｄｄｒｅｓｓを受け取り、上位アド
レスを信号ＸｉとしてＸデコーダ４に出力する一方、下
位アドレスを信号ＹｉとしてＹセレクタ５に出力する。
入出力回路３はまた、外部より動作を制御するモード信
号Ｍｏｄｅを受け取って制御回路１に出力し、さらに外
部よりデータＤａｔａを受け取り判定回路６に出力する
と共に判定回路６からデータＤｉを受け取って外部に出
力する。

【００２６】制御回路１は入出力回路３よりモード信号
Ｍｏｄｅを受け取り、このモード信号Ｍｏｄｅがリード
動作を表す場合はリード信号Ｒｅａｄを、ベリファイ動
作を表す場合はＶｅｒｉｆｙ信号を、あるいはディター
ミン（Ｄｅｔｅｒｍｉｎｅ）ベリファイ動作を表す場合
はディターミンベリファイ信号ＤＶｅｒｉｆｙを、判定
回路６、判定電圧供給回路２、Ｘデコーダ４、ならびに
Ｙセレクタ５に出力する。

【００２７】判定電圧供給回路２は、制御回路１よりベ
リファイ信号Ｖｅｒｉｆｙ、ディターミンベリファイ信
号ＤＶｅｒｉｆｙ、あるいはリード信号Ｒｅａｄを受け
取り、ＶＰＭ信号をＸデコーダ４に出力する。判定電圧
供給回路２は詳しくは、図２に示したように、抵抗素子
９、トランジスタＱ１、Ｑ２、Ｑ３を含んで構成されて
いる。抵抗素子９は電源ＶＰＰとグランドとの間に接続
され、中間タップ２０からライトベリファイ電圧ＷＶＶ
を出力し、中間タップ３２からライトベリファイ電圧よ
り低いディターミンベリファイ電圧ＤＶＶを出力する。

【００２８】トランジスタＱ１、Ｑ２のドレインはそれ
ぞれ中間タップ２０、３２に接続され、一方、ソースは
共通接続されてＶＰＭ信号の出力端子３４に接続されて
いる。またトランジスタＱ３のドレインはＶＤＤ電源に
接続され、ソースは上記出力端子３４に接続されてい
る。このＶＤＤ電源の電圧はリード電圧としてメモリセ
ルアレイ７に印加されるものであり、上記ディターミン
ベリファイ電圧はこのリード電圧とライトベリファイ電
圧との中間の値となっている。

【００２９】また、トランジスタＱ１〜Ｑ３の各ゲート
には制御回路１からのベリファイ信号Ｖｅｒｉｆｙ、デ
ィターミンベリファイ信号ＤＶｅｒｉｆｙ、ならびにリ
ード信号Ｒｅａｄがそれぞれ印加され、これらの信号に
よりいずれかのトランジスタがオンして対応する電圧が
出力端子３４よりＶＰＭ信号として出力される構成とな
っている。

【００３０】一般的に、チャネルホットエレクトロン型
のフラッシュ記憶素子に“０”データを書き込む場合、
同記憶素子を構成するトランジスタのゲート電圧の閾値
が一定基準の電位に到達した時点で書き込み動作完了と
なるが、この書き込み動作時の基準となる電位をライト
ベリファイ電圧と呼ぶ。すなわちこのライトベリファイ
電圧を記憶素子のトランジスタに印加してもトランジス
タがオンしなかった場合には、ゲート電圧の閾値は必要
なレベルに上昇しており、同トランジスタは書き込み状
態にあることが確認できたとして、書き込み作業を完了
することになる。

【００３１】また同様に、チャネルホットエレクトロン
型のフラッシュ記憶素子に消去を行う場合、同記憶素子
の閾値が一定基準の電位に到達した時点で消去動作が完
了するが、この消去動作時の基準となる電位をイレーズ
ベリファイ電圧と呼ぶ。すなわちこのイレーズベリファ
イ電圧を記憶素子のトランジスタに印加してもトランジ
スタがオフしなかった場合には、ゲート電圧の閾値は必
要なレベルに低下しており、同トランジスタは消去状態
にあることが確認できたとして、消去作業を完了するこ
とになる。なお、ライトベリファイ電圧およびイレーズ
ベリファイ電圧の具体的な値は記憶素子の特性などによ
り決まるものである。

【００３２】Ｘデコーダ４（図１）は、上位アドレスデ
ータＸｉで選択されるワード線Ｗｉに対して、ＶＰＭ信
号を供給し、非選択のワード線に対してはＧＮＤレベル
の電位を供給する。メモリセルアレイ７はチャネルホッ
トエレクトロン型のフラッシュ記憶素子をアレイ状に配
列して構成した回路であり、前述の選択されたワード線
Ｗｉにつながる記憶素子より、データをビット線Ｂｉに
出力する。Ｙセレクタ５は下位アドレスデータＹｉによ
り、ビット線Ｂｉから出力されるデータを選択してデー
タＹＳＩｉとしてセンスアンプ８に出力する。センスア
ンプ８は、Ｙセレクタ５が出力するデータＹＳＩｉを、
データＹＳＯｉとして判定回路６に出力する。

【００３３】判定回路６（本発明に係わる判定手段）
は、図３に示したように、ラッチ回路１１、ＯＲ回路１
０、ＥＸＯＲ回路１２（エクスクルーシブＯＲ回路）、
トランジスタＱ４〜Ｑ６により構成されている。ラッチ
回路１１はデータＹＳＯｉをトランジスタＱ４を通じて
取り込んで保持し、結果をデータＬａｔｃｈＤａｔａと
してＥＸＯＲ回路１２の一方の入力端子に供給する。Ｅ
ＸＯＲ回路１２のもう一方の入力端子にはセンスアンプ
８からのデータＹＳＯｉが直接供給され、ＥＸＯＲ回路
１２が出力する判定信号ＥＸＯＲｏｕｔはトランジスタ
Ｑ６を通じデータＤｉとして入出力回路３に出力され
る。

【００３４】また、制御回路１からのリード信号Ｒｅａ
ｄはトランジスタＱ４のゲートとＯＲ回路１０の一方の
入力端子に供給され、制御回路１からのディターミンベ
リファイ信号ＤＶｅｒｉｆｙはトランジスタＱ６のゲー
トに入力されている。そして、制御回路１からのベリフ
ァイ信号ＶｅｒｉｆｙはＯＲゲートのもう一方の入力端
子に供給されている。ＯＲ回路１０の出力端子はトラン
ジスタＱ５のゲートに接続され、センスアンプ８からの
データＹＳＯｉはトランジスタＱ５を通じてデータＤｉ
として出力される。

【００３５】図１に示したセンスアンプ８、Ｘデコーダ
４、ならびにＹセレクタ５は、当業者にとって周知の要
素であり、また本発明とは直接関係しないので、それら
の構成について詳しい説明は省略する。このような構成
において、特に制御回路１、判定電圧供給回路２、Ｘデ
コーダ４、Ｙセレクタ５、ならびにセンスアンプ８は本
発明に係わる第１および第２の読み出し手段を構成して
いる。

【００３６】次に、本実施の形態例の動作について説明
する。図４は実施の形態例の試験装置１４の動作を示す
タイミングチャート、図５は同フローチャートである。
また、図６は実施の形態例の試験装置１４を用いてメモ
リの書き替えを行う場合の基本的な手順を示すフローチ
ャートである。以下では適宜、これらの図面をも参照す
る。

【００３７】メモリセルアレイ７の記憶内容を書き替え
る基本手順は、図６に示したように、まず記憶素子の閾
値を調査し（ステップＳ６０１）、その結果、問題とな
る閾値の低下が生じていない場合には（ステップＳ６０
２でＹｅｓ）、メモリセルアレイ７において一括消去を
行い（ステップＳ６０３）、その後、新しいデータを書
き込む。一方、問題となる閾値の低下が生じていた場合
には（ステップＳ６０２でＮｏ）、書き替えを行おうと
する記憶領域の記憶素子は劣化していることになるの
で、他の未使用領域を使用すべくアドレスを変更した上
で（ステップＳ６０４）、ステップＳ６０３に進む。

【００３８】以下、上記ステップＳ６０１の内容につい
て詳しく説明する。まず、外部から供給するモード信号
Ｍｏｄｅをｉｎｈｉｂｉｔ動作からｒｅａｄ動作を表す
ものに変え（図４のタイミングＴ１；図５のステップＳ
１）、入出力回路３を通じて制御回路１に入力する。こ
れにより制御回路１はリード信号Ｒｅａｄをローレベル
からハイレベルに変化させ（タイミングＴ２；ステップ
Ｓ３）、これを受けて判定電圧供給回路２ではトランジ
スタＱ３がオンし、ＶＰＭ信号としてリード電圧（ＶＤ
Ｄ）が出力される（ステップＳ５）。このリード電圧は
Ｘデコーダ４に供給される。

【００３９】一方、入出力回路３は外部よりアドレスデ
ータＡｄｄｒｅｓｓを読み込み、上位アドレスを信号Ｘ
ｉ、下位アドレスを信号Ｙｉとして、Ｘデコーダ４およ
びＹセレクタ５にそれぞれ出力する（ステップＳ２）。
Ｘデコーダ４は信号Ｘｉにもとづいてワード線Ｗｉを選
択し（ステップＳ４）、前述のリード電圧を、選択した
ワード線Ｗｉを介してメモリセルアレイ７に供給する
（ステップＳ６）。メモリセルアレイ７では、選択され
たワード線Ｗｉにつながる記憶素子が書き込み状態
“０”であれば、記憶素子を構成するトランジスタのオ
ン・オフにおけるゲート電圧の閾値は、リード電圧より
高いので記憶素子のドレイン−ソース間は絶縁状態（オ
フ状態）のままであり、ビット線Ｂｉはプリチャージさ
れたままである。一方、選択されたワード線Ｗｉに繋が
る記憶素子が消去状態“１”であれば、ゲート電圧の閾
値はリード電圧より低いので、記憶素子のドレイン−ソ
ース間は通電状態（オン状態）となり、ビット線Ｂｉが
ディスチャージされる。

【００４０】Ｙセレクタ５は信号Ｙｉにもとづいて、ビ
ット線Ｂｉの中から１つのビット線を選択し（ステップ
Ｓ７）、信号ＹＳＩｉとしてセンスアンプ８に出力する
（ステップＳ８）。センスアンプ８は、ビット線Ｂｉが
ディスチャージされている場合にには“１”の信号ＹＳ
Ｏｉを出力し、プリチャージされたままの場合は“０”
の信号ＹＳＯｉを判定回路６に供給する（ステップＳ
９）。判定回路６では、リード信号Ｒｅａｄがゲートに
供給されていることからトランジスタＱ４はオンしてお
り、ラッチ回路１１はトランジスタＱ４を通じて信号Ｙ
ＳＯｉをラッチする（ステップＳ１１）。また、リード
信号ＲｅａｄはＯＲ回路１０を通じてトランジスタＱ５
に供給され、トランジスタＱ５もオンしているので、信
号ＹＳＯｉはデータＤｉとしてトランジスタＱ５を通じ
入出力回路３に出力される（ステップＳ１２）。

【００４１】入出力回路３はこのデータＤｉを受け取
り、データＤａｔａとして外部に出力する（ステップＳ
１３）。データＤａｔａが出力されたのを確認したの
ち、外部においてモード信号Ｍｏｄｅをリード動作から
ｉｎｈｉｂｉｔ動作を表すものに変更する（ステップＳ
１４）。これにより制御回路１はリード信号Ｒｅａｄの
供給を停止し、したがって判定電圧供給回路２ではトラ
ンジスタＱ３がオフすることから、リード電圧のメモリ
セルアレイ７への供給は解除される（ステップＳ１５、
Ｓ１６）。

【００４２】次に、外部においてモード信号Ｍｏｄｅを
ｉｎｈｉｂｉｔからｄｅｔｅｒｍｉｎａｔｉｏｎ−ベリ
ファイ動作を表すものに切り替える（タイミングＴ３；
ステップＳ１７）。その結果、制御回路１はディターミ
ンベリファイ信号ＤＶｅｒｉｆｙをローレベルからハイ
レベルに変化させ（タイミングＴ４；ステップＳ１
９）、これを受けて判定電圧供給回路２ではトランジス
タＱ２がオンし、ＶＰＭ信号としてディターミンベリフ
ァイ電圧ＤＶＶが出力される（タイミングＴ５；ステッ
プＳ２１）。このディターミンベリファイ電圧はＸデコ
ーダ４に供給される。

【００４３】一方、入出力回路３は外部よりアドレスデ
ータＡｄｄｒｅｓｓを読み込み、上位アドレスを信号Ｘ
ｉ、下位アドレスを信号Ｙｉとして、それぞれＸデコー
ダ４およびＹセレクタ５に出力する（ステップＳ１
８）。Ｘデコーダ４は信号Ｘｉにもとづいてワード線Ｗ
ｉを選択し（ステップＳ２０）、前述のディターミンベ
リファイ電圧を、選択したワード線Ｗｉを介してメモリ
セルアレイ７に供給する（ステップＳ２２）。

【００４４】ここで、メモリセルアレイ７を構成する記
憶素子のうち選択されたワード線Ｗｉに繋がる記憶素子
が正常な書き込み状態“０”であれば、閾値がディター
ミンベリファイ電圧より高いので記憶素子のドレイン−
ソース間は絶縁状態のままであり、ビット線Ｂｉはプリ
チャージされたままである。一方、選択されたワード線
Ｗｉに繋がる記憶素子が書き込み状態“０”であっても
ストレスなどにより記憶素子の劣化が著しく、ゲート電
圧の閾値が低下している状態であれば、閾値がディター
ミンベリファイ電圧より低いので記憶素子のドレイン−
ソース間は通電状態となり、ビット線Ｂｉはディスチャ
ージされる。なお、記憶素子が消去状態“１”の場合に
は、ゲート電圧の閾値はディターミンベリファイ電圧よ
り低いので、この場合にもビット線Ｂｉはディスチャー
ジされる。

【００４５】Ｙセレクタ５は信号Ｙｉにもとづいて、ビ
ット線Ｂｉの中から１本を選択し、選択したビット線か
らの信号を信号ＹＳＩｉとしてセンスアンプ８に出力す
る（ステップＳ２４）。センスアンプ８は、信号ＹＳＩ
ｉがビット線Ｂｉを通じてディスチャージされていれば
“１”を、プリチャージのままであれば“０”を信号Ｙ
ＳＯｉとして判定回路６に供給する（ステップＳ２
５）。判定回路６では、センスアンプ８からの上記信号
ＹＳＯｉは、上述のようにしてラッチ回路１１にすでに
保持されているデータＬａｔｃｈＤａｔａとＥＸＯＲ回
路１２により比較される（ステップＳ２７）。その結
果、記憶素子が劣化しておらず、新たに供給された信号
ＹＳＯｉがデータＬａｔｃｈＤａｔａと一致している場
合には、“１”の判定信号ＥＸＯＲｏｕｔがトランジス
タＱ６を通じデータＤｉとして出力され、一方、記憶素
子が劣化していて、新たに供給された信号ＹＳＯｉがデ
ータＬａｔｃｈＤａｔａと一致しない場合は、“０”の
判定信号ＥＸＯＲｏｕｔがトランジスタＱ６を通じデー
タＤｉとして出力される。

【００４６】入出力回路３はこのデータＤｉを判定回路
６よりを読み込み、データＤａｔａとして外部に出力す
る（ステップＳ２８）。外部では、データＤａｔａが出
力されたのを確認したのち、モード信号Ｍｏｄｅをディ
ターミンベリファイ動作からｉｎｈｉｂｉｔに変更する
（ステップＳ２９）。これにより、制御回路１はディタ
ーミンベリファイ信号ＤＶｅｒｉｆｙの出力を停止し、
その結果、ディターミンベリファイ電圧のメモリセルア
レイ７への供給は解消される（ステップＳ３０、Ｓ３
１）。

【００４７】外部ではアドレスデータＡｄｄｒｅｓｓ
を、書き替え対象領域内で順次変えて各アドレスごとに
このような試験を行い、一度でも“０”の判定信号ＥＸ
ＯＲｏｕｔ、したがって“０”のデータＤａｔａが出力
された場合には、該当領域の記憶素子は劣化しているこ
とになるので、試験を中止して未使用の記憶領域を使用
することで記憶素子の劣化に対処する（図６のステップ
Ｓ６０４）。なお、消去状態の記憶素子の場合には、そ
の記憶素子が劣化していて閾値が上昇していたとしても
その電圧は上記ディターミンベリファイ電圧より低いの
で、記憶素子が劣化していると判定されることはない。

【００４８】このように、電気的に書き替え可能なメモ
リセルアレイ７を書き替える際などに、あらかじめ本実
施の形態例の試験装置１４によりメモリセルアレイ７の
該当書き替え領域を試験すれば、メモリセルアレイ７が
劣化しているか否かを確実に知ることができ、劣化して
いる場合には劣化していない記憶領域を用いるといった
必要な対策を執ることができる。

【００４９】その結果、電気的に書き替え可能な不揮発
性半導体記憶装置を、常に高い信頼性で使用することが
可能となる。しかも、従来のように書き替え回数を記憶
保持する回路を設けたりする必要はなく、ディターミン
ベリファイ電圧を印加する判定電圧供給回路２や判定回
路６を設けるのみで済むため、低コストで構成すること
ができる。また、図１に示した各構成要素は通常、すべ
て同一の半導体チップ上に形成することになるが、回路
構成が簡素であることから半導体チップの小型化にも有
利となる。

【００５０】なお、上記ディターミンベリファイ電圧Ｄ
ＶＶとしては具体的には、ライトベリファイ電圧ＷＶＶ
より０．５Ｖ程度低いレベルに設定することができる。
この数値は以下の事実を根拠としている。すなわち、書
き込みを行う場合には、書き込みを行う記憶素子とワー
ド線を共有している他の記憶素子にもコントロールゲー
トに高電圧が供給されるため、フローティングゲートと
コントロールゲートとの間に電位差が生じることによる
ストレス（以降、ＦＣストレスと呼ぶ）が加わる。ま
た、書き込みを行う記憶素子とビット線を共有している
記憶素子にもドレインに電圧がかかるため、フローティ
ングゲートとドレイン間に電位差が生じることによるス
トレス（以降、ＦＤストレスと呼ぶ）が加わる。これら
２つのストレスによって、既に書き込みが行われている
記憶素子の閾値は０．３Ｖほど低下する。

【００５１】また、書き替えを行うことによってゲート
酸化膜にダメージが与えられるため、このストレスによ
って閾値はさらに０．２Ｖほど低下する。したがって記
憶素子のゲート電圧の閾値は、合計で約０．５Ｖ低下す
ることになり、よって、ディターミンベリファイ電圧を
ライトベリファイ電圧より０．５Ｖ程度低いレベルに設
定することで、上記ストレスなどに伴う記憶素子の劣化
を確実に検出することができる。無論この値はあくまで
も一例であり、記憶素子の構造、製造プロセス、製造マ
ージンなどによって調整する必要がある。

【００５２】本実施の形態例では、書き込み状態の記憶
素子において記憶素子の劣化の有無を試験したが、基本
的に同様の構成でディターミンベリファイ電圧を変更す
ることにより、消去状態の記憶素子において記憶素子の
劣化を試験することが可能である。すなわち、試験装置
１４では、ディターミンベリファイ電圧ＤＶＶを、ライ
トベリファイ電圧ＷＶＶとリード電圧（ＶＤＤ）の中間
の電圧に設定したが、消去状態“１”の記憶素子で劣化
を検出する場合には、ディターミンベリファイ電圧ＤＶ
Ｖをイレーズベリファイ電圧とリード電圧との中間の値
に設定する。ディターミンベリファイ電圧をこのような
電圧に設定すると、消去状態の記憶素子が劣化している
場合、記憶素子を構成するトランジスタのゲート電圧の
閾値が上昇していることから、リード電圧を記憶素子に
印加した場合はトランジスタはオンして正しくデータが
読み出されるものの、ディターミンベリファイ電圧を印
加した場合には、同電圧が閾値を下回りトランジスタは
オンせず、データは正しく読み出されない結果となる。
したがって判定回路６が出力するデータＤｉは“０”と
なり、記憶素子が劣化していると判定することになる。
したがって、この場合にも、書き込み状態の記憶素子を
対象に試験を行った場合と同様の効果が得られる。

【００５３】なお、消去状態の記憶素子の劣化を調査す
るために、ディターミンベリファイ電圧は、たとえばイ
レーズベリファイ電圧より０．３Ｖ程度高いレベルに設
定することができる。上記ＦＣストレスおよびＦＤスト
レスによって、既に消去が行われている記憶素子の閾値
は０．１Ｖほど上昇し、さらに書き替えのストレスによ
って記憶素子の閾値は０．２Ｖほど上昇する。したがっ
て合計で閾値は０．３Ｖ程度上昇することになり、ディ
ターミンベリファイ電圧をレーズベリファイ電圧より
０．３Ｖ程度高いレベルに設定すれば、上記ストレスに
よる劣化を確実に検出することができる。無論この値は
あくまでも一例であり、記憶素子の構造、製造プロセ
ス、製造マージンなどによって調整する必要がある。

【００５４】さらに、ディターミンベリファイ電圧を切
り替えて、書き込み状態の記憶素子と、消去状態の記憶
素子の両方において試験を行い、試験結果の信頼性をさ
らに高めるように図ることも可能である。なお、本実施
の形態例では、記憶装置はフラッシュメモリであるとし
たが、記憶素子がＥＥＰＲＯＭである場合にも本発明は
有効であり、同様の効果を得ることができる。

【００５５】次に、本発明の第２の実施の形態例につい
て説明する。図７は第２の実施の形態例の試験装置を含
む半導体記憶装置を示すブロック図、図８は図７の試験
装置を構成する判定電圧供給回路を詳しく示す回路図、
図９は図７の試験装置を構成する判定回路を詳しく示す
回路図、図１０は図９の判定回路を構成するＮＧ判定回
路を詳しく示す回路図である。以下では、これらの図面
を参照して本発明の第２の実施の形態例としての半導体
記憶装置の試験装置について説明すると共に第２の実施
の形態例の半導体記憶装置の試験方法について説明す
る。

【００５６】第２の実施の形態例の試験装置３６は、異
なる複数のディターミンベリファイ電圧をメモリセルア
レイ７に供給して記憶素子の劣化の程度をより精密に把
握できるようにした点で上記実施の形態例と異なってい
る。第２の実施の形態例の試験装置３６は、図７に示し
たように、入出力回路１５を有し、入出力回路１５は、
外部よりアドレスデータＡｄｄｒｅｓｓを受け取り、上
位アドレスを信号ＸｉとしてＸデコーダ１６に出力し、
下位アドレスを信号ＹｉとしてＹセレクタ１７に出力す
る。また外部より動作を制御するモード信号Ｍｏｄｅを
受け取って制御回路１３に出力し、外部よりデータＤａ
ｔａを受け取って判定回路１８に出力する。入出力回路
１５はさらに、ベリファイ信号Ｖｅｒｉｆｙ、もしくは
リード信号Ｒｅａｄがハイレベルの期間は判定回路１８
よりデータＤｉを受け取って外部に出力し、ディターミ
ンベリファイ信号ＤＶｅｒｉｆｙがハイレベルの期間は
判定回路１８よりデータＶＤを受け取って外部に出力す
る。入出力回路１５はまた、外部よりクロック信号ｃｌ
ｋを受け取り、Ｘデコーダ１６、Ｙセレクタ１７、判定
回路１８、ならびに制御回路１３に供給する。

【００５７】制御回路１３は入出力回路１５よりモード
信号Ｍｏｄｅを受け取り、このモード信号Ｍｏｄｅがリ
ード動作を表す場合はリード信号Ｒｅａｄを、ベリファ
イ動作を表す場合はベリファイ信号Ｖｅｒｉｆｙを、あ
るいはディターミンベリファイ動作であればディターミ
ンベリファイ信号ＤＶｅｒｉｆｙを、それぞれ判定回路
１８、判定電圧供給回路１４、Ｘデコーダ１６、ならび
にＹセレクタ１７に出力する。

【００５８】判定電圧供給回路１４は、制御回路１３よ
りリード信号Ｒｅａｄ、ベリファイ信号Ｖｅｒｉｆｙ、
あるいはディターミンベリファイ信号ＤＶｅｒｉｆｙを
受け取り、また判定回路１８よりＲｅｇ信号を受け取る
一方、ＶＰＭ信号をＸデコーダ１６に出力する。判定電
圧供給回路１４は、図８に示したように、高電圧ＶＰＰ
を抵抗１９によって分圧し、ライトベリファイ電圧ＷＶ
Ｖ、ディターミンベリファイ電圧ＤＶｅｒｉｆｙ１、デ
ィターミンベリファイ電圧ＤＶｅｒｉｆｙ２、ならびに
ディターミンベリファイ電圧ＤＶｅｒｉｆｙ３を生成す
る。

【００５９】ライトベリファイ電圧ＷＶＶは、制御回路
１３からベリファイ信号Ｖｅｒｉｆｙが供給されたとき
トランジスタＱ７を通じて出力端子３４からＶＰＭ信号
として出力される。ディターミンベリファイ電圧ＤＶｅ
ｒｉｆｙ１、２、３は、判定回路６からのＲｅｇ信号が
ｒｅｇ１１、ｒｅｇ１０、ｒｅｇ０１のいずれであるか
に応じてトランジスタＱ８〜Ｑ１０がオンすることでい
ずれかが選択され、制御回路１３からのディターミンベ
リファイ信号ＤＶｅｒｉｆｙが供給されたとき、トラン
ジスタＱ１１がオンしＶＰＭ信号として出力端子３４よ
り出力される。また、制御回路１３からリード信号Ｒｅ
ａｄが供給されたときはトランジスタＱ１２がオンし、
電圧ＶＤＤがリード電圧として出力端子３４より出力さ
れる。

【００６０】Ｘデコーダ１６は、上位アドレスデータＸ
ｉで選択されるワード線Ｗｉに対して、ＶＰＭ信号を供
給し、非選択のワード線に対してはＧＮＤレベルの電位
を供給する。メモリセルアレイ７はチャネルホットエレ
クトロン型のフラッシュ記憶素子をアレイ状に配列して
構成されており、前述の選択されたワード線Ｗｉにつな
がる記憶素子より、データをビット線Ｂｉに出力する。
Ｙセレクタ１７は下位アドレスデータＹｉにもとづい
て、ビット線Ｂｉから読み出されたデータを選択しデー
タＹＳＩｉとしてセンスアンプ８に出力する。センスア
ンプ８は、Ｙセレクタ１７が出力するデータＹＳＩｉ
を、データＹＳＯｉとして判定回路１８に出力する。

【００６１】判定回路１８は、図９に示したように、立
ち上がり検出回路２２を有し、ディターミンベリファイ
信号ＤＶｅｒｉｆｙの立ち上がりエッジを検出するとハ
イレベルのディターミンベリファイハイ信号ＤＶｅｒｉ
ｆｙＨをカウンタ回路２０に出力する。カウンタ回路２
０はディターミンベリファイ信号ＤＶｅｒｉｆｙがハイ
レベルの期間、クロック信号ｃｌｋのパルスが４回入力
されるごとにカウントアップし、カウント値をデータｏ
ｕｔとしてセレクター回路２１、およびＮＧ判定回路２
３に出力する。このカウント値はディターミンベリファ
イハイ信号ＤＶｅｒｉｆｙＨがハイレベルになったのを
受けて“０１”に初期設定される。

【００６２】セレクター回路２１は、データｏｕｔによ
りＲｅｇ信号を選択し、判定電圧供給回路１４に出力す
る。ラッチ回路１１は、リード信号Ｒｅａｄがハイレベ
ルの期間、センスアンプ８より得られたデータＹＳＯｉ
をラッチする。また、このときデータＹＳＯｉはトラン
ジスタＱ１４を通じ入出力回路１５へデータＤｉとして
出力される。そしてベリファイ信号Ｖｅｒｉｆｙがハイ
レベルの場合にも、データＹＳＯｉがトランジスタＱ１
４を通じデータＤｉとして出力される。また、ＥＸＯＲ
回路１２は、ディターミンベリファイ信号ＤＶｅｒｉｆ
ｙがハイレベルであれば、ラッチ回路１１がラッチした
データＬａｔｃｈＤａｔａとデータＹＳＯｉとの排他的
論理和を算出し、結果としての判定信号ＥＸＯＲｏｕｔ
をＮＧ判定回路２３へ出力する。

【００６３】ＮＧ判定回路２３は、図１０に示したよう
に、カウンタ回路２４を有し、カウンタ回路２４はクロ
ック信号ｃｌｋのパルスが４回入力される毎にパルス信
号であるチェック信号ｃｈｅｃｋを出力する。そしてＮ
Ｇ判定回路２３は、ディターミンベリファイ信号ＤＶｅ
ｒｉｆｙ、および判定信号ＥＸＯＲｏｕｔがハイレベル
であれば、データｏｕｔの値をデータＶＤとして出力
し、チェック信号ｃｈｅｃｋ、ディターミンベリファイ
信号ＤＶｅｒｉｆｙならびにデータｏｕｔがハイレベル
であり、かつ判定信号ＥＸＯＲｏｕｔがローレベルであ
れば、ＧＮＤレベルのデータＶＤを出力する。図７およ
び図９に示したセンスアンプ８、Ｘデコーダ４、Ｙセレ
クタ５、カウンタ回路は、当業者にとってよく知られて
おり、また本発明とは直接関係しないので、その構成に
関する詳しい説明は省略する。

【００６４】次に、このように構成された試験装置３６
の動作について説明する。図１１および図１２は第２の
実施の形態例の動作を示すタイミングチャートである。
また、図１３および図１４は第２の実施の形態例の動作
を示すフローチャートである。以下ではこれらの図面を
も適宜参照する。外部から与えるモード信号Ｍｏｄｅを
ｉｎｈｉｂｉｔを表すものからｒｅａｄ動作を表すもの
に切り替えると（図１１のタイミングＴ２１：図１３の
Ｓ１３０１）、制御回路１３はリード信号Ｒｅａｄをロ
ーレベルからハイレベルに変化させる（ステップＳ１３
０３）。これを受けて判定電圧供給回路１４ではトラン
ジスタＱ１２がオンし、ＶＰＭ信号としてリード電圧
（ＶＤＤ）が出力される（タイミング２２；ステップＳ
１３０５）。このリード電圧はＸデコーダ１６に供給さ
れる。一方、入出力回路１５は外部よりアドレスデータ
Ａｄｄｒｅｓｓを読み込み、上位アドレスを信号Ｘｉ、
下位アドレスを信号Ｙｉとして、Ｘデコーダ１６、およ
びＹセレクタ１７に出力する（ステップＳ１３０２）。
Ｘデコーダ１６は信号Ｘｉにもとづいてワード線Ｗｉを
選択し（ステップＳ１３０４）、前述のリード電圧をワ
ード線Ｗｉを介してメモリセルアレイ７に供給する（ス
テップＳ１３０６）。メモリセルアレイ７を構成する記
憶素子のうち選択されたワード線Ｗｉに繋がる記憶素子
が書き込み状態“０”であれば、閾値がリード電圧より
高いので記憶素子のドレイン−ソース間は絶縁状態のま
まであり、ビット線Ｂｉはプリチャージされたままとな
る。一方、選択されたワード線Ｗｉにつながる記憶素子
が消去状態“１”であれば、閾値がリード電圧より低い
ので記憶素子のドレイン−ソース間は通電状態となり、
ビット線Ｂｉがディスチャージされる。

【００６５】Ｙセレクタ１７は信号Ｙｉにもとづいてビ
ット線Ｂｉを選択し（ステップＳ１３０７）、選択した
ビット線の信号を信号ＹＳＩｉとしてセンスアンプ８に
出力する（ステップＳ１３０８）。センスアンプ８は、
ビット線Ｂｉがディスチャージされていれば“１”の信
号ＹＳＯｉを、プリチャージのままであれば“０”の信
号ＹＳＯｉを判定回路１８に供給する（ステップＳ１３
０９）。判定回路１８は信号ＹＳＯｉをラッチするとと
もに（ステップＳ１３１１）、データＤｉとして入出力
回路１５に出力する（ステップＳ１３１２）。入出力回
路１５はデータＤｉをデータＤａｔａとして外部に出力
する（ステップＳ１３１３）。データＤａｔａが出力さ
れたのを確認したのち、外部においてモード信号Ｍｏｄ
ｅをリード動作からｉｎｈｉｂｉｔを表すものに変更し
（ステップＳ１３１４）、その結果、リード信号Ｒｅａ
ｄはオフされ、リード電圧のメモリセルアレイ７への供
給は解消される（ステップＳ１３１５、Ｓ１３１６）。

【００６６】次に、モード信号Ｍｏｄｅをｉｎｈｉｂｉ
ｔからディターミンベリファイ動作を表すものに切り替
えると（タイミングＴ２３；図１４のステップＳ１３１
７）、このモード信号は入出力回路１５を介して制御回
路１３に入力され、制御回路１３はディターミンベリフ
ァイ信号ＤＶｅｒｉｆｙをローレベルからハイレベルに
変化させて判定回路１８に出力する（タイミングＴ２
４；ステップＳ１３１９）。

【００６７】その結果、判定回路１８では、ディターミ
ンベリファイ信号ＤＶｅｒｉｆｙがハイレベルになった
のを受けて立ち上がり検出回路２２（図９）はディター
ミンベリファイハイ信号ＤＶｅｒｉｆｙＨをハイレベル
にし（ステップＳ１３２１）、同時にカウンタ回路２０
はカウンタ値を“０１”にセットする（ステップＳ１３
２２）。そして、セレクター回路２１は、カウンタ回路
２０より受け取ったデータｏｕｔの値にもとづき、信号
線ｒｅｇ０１のみハイレベルとする。

【００６８】そして、判定電圧供給回路１４では、図８
に示したように、判定回路１８に接続された信号線のう
ち信号線ｒｅｇ０１のみがハイレベルであることからト
ランジスタＱ８がオンし、ディターミンベリファイ電圧
ＤＶｅｒｉｆｙ１がＶＰＭ信号として出力される（ステ
ップＳ１３２３）。このディターミンベリファイ電圧Ｄ
Ｖｅｒｉｆｙ１はＸデコーダ１６に供給される。一方、
入出力回路１５は、外部よりアドレスデータＡｄｄｒｅ
ｓｓを読み込み、信号Ｘｉおよび信号Ｙｉとして、Ｘデ
コーダ１６およびＹセレクタ１７にそれぞれ供給する
（ステップＳ１３１８）。Ｘデコーダ１６は信号Ｘｉに
もとづいてワード線Ｗｉを選択し（ステップＳ１３２
０）、前述のディターミンベリファイ電圧ＤＶｅｒｉｆ
ｙ１をワード線Ｗｉを介してメモリセルアレイ７に供給
する（ステップＳ１３２４）。メモリセルアレイ７を構
成する記憶素子のうち選択されたワード線Ｗｉに繋がる
記憶素子が書き込み状態“０”にあり、ストレスなどに
より記憶素子の閾値の低下が著しい状態になっている場
合には、閾値がディターミンベリファイ電圧ＤＶｅｒｉ
ｆｙ１より低いので記憶素子のドレイン−ソース間は通
電状態となり、ビット線Ｂｉはディスチャージされる。
一方、選択されたワード線Ｗｉにつながる記憶素子が正
常な書き込み状態“０”であれば、閾値がディターミン
ベリファイ電圧より高いので記憶素子のドレイン−ソー
ス間は絶縁状態のままであり、ビット線Ｂｉはプリチャ
ージされたままである。

【００６９】なお、選択されたワード線Ｗｉにつながる
記憶素子が状態消去状態“１”にある場合には、記憶素
子がある程度劣化していても、閾値はディターミンベリ
ファイ電圧ＤＶｅｒｉｆｙ１より低いので記憶素子のド
レイン−ソース間は通電状態となり、ビット線Ｂｉはデ
ィスチャージされる。

【００７０】Ｙセレクタ１７は信号Ｙｉにもとづいて、
ビット線Ｂｉの中から１つを選択し（ステップＳ１３２
５）、信号ＹＳＩｉとしてセンスアンプ８に出力する
（ステップＳ１３２６）。センスアンプ８は、ビット線
Ｂｉがディスチャージされていれば“１”の信号ＹＳＯ
ｉを、一方プリチャージのままであれば“０”の信号Ｙ
ＳＯｉを判定回路１８に供給する（ステップＳ１３２
８）。判定回路１８は入力された信号ＹＳＯｉと前述の
ラッチデータとの比較を行う（ステップＳ１３２９）。
判定回路１８では、図９に示したように、ラッチしてい
るデータＬａｔｃｈＤａｔａと入力信号ＹＳＯｉとの排
他的論理和演算をＥＸＯＲ回路１２が行い、一致してい
ればデータ“１”の判定信号ＥＸＯＲｏｕｔを、不一致
であれば“０”の判定信号ＥＸＯＲｏｕｔをＮＧ判定回
路２３に出力する。

【００７１】ＮＧ判定回路２３では、図１１に示したよ
うに、判定信号ＥＸＯＲｏｕｔの値がデータの一致を表
す“１”であれば、トランジスタＱ１６がオンするた
め、カウンタ回路２０からのデータｏｕｔがトランジス
タＱ１６、Ｑ１８を通じてデータＶＤとして出力される
（ステップＳ１３３０）。

【００７２】データが不一致であれば、データＶＤとし
てデータｏｕｔは出力されず、その後、カウンタ回路２
０は４つのクロック信号ｃｌｋをカウントしたところで
カウント値に１を加算し（ステップＳ１３３２）、その
結果、セレクタ回路２１は信号線ｒｅｇ１０のみをハイ
レベルとする。これにより、判定電圧供給回路１４では
トランジスタＱ９がオンし、先のディターミンベリファ
イ電圧ＤＶｅｒｉｆｙ１よりやや低いディターミンベリ
ファイ電圧ＤＶｅｒｉｆｙ２がトランジスタＱ９、Ｑ１
１を通じ、ＶＰＭ信号としてＸデコーダ４に出力され
る。

【００７３】そして、上述の場合と同様、このディター
ミンベリファイ電圧ＤＶｅｒｉｆｙ２によりメモリセル
アレイ７から読み出されるデータ値が、ラッチ回路１１
が保持しているデータと比較される。その後、カウンタ
回路２０は４つのクロック信号ｃｌｋをカウントしたと
ころでカウント値にさらに１を加算して“１１”とし、
その結果、セレクタ回路２１は信号線ｒｅｇ１１のみを
ハイレベルとする。これにより、判定電圧供給回路１４
ではトランジスタＱ１０がオンし、先のディターミンベ
リファイ電圧ＤＶｅｒｉｆｙ２よりさらにやや低いディ
ターミンベリファイ電圧ＤＶｅｒｉｆｙ３がトランジス
タＱ１０、Ｑ１１を通じ、ＶＰＭ信号としてＸデコーダ
４に出力される。

【００７４】そして、上述の場合と同様、このディター
ミンベリファイ電圧ＤＶｅｒｉｆｙ２によりメモリセル
アレイ７から読み出されるデータ値が、ラッチ回路１１
が保持しているデータと比較される。そして、カウント
値がこのように“１１”であり、かつデータが不一致で
あれば（ステップＳ１３３１）、ＮＧ判定回路２３内の
論理積回路２５の出力がハイレベルとなり、トランジス
タＱ１５がオンしてＮＧ信号がハイレベルとなる（ステ
ップＳ１３３３）。これを受けてトランジスタＱ１７が
オンすることからデータＶＤの値は“００”となる（ス
テップＳ１３３４）。入出力回路１５は判定回路１８よ
り、上記データＶＤを読み込み、データＤａｔａとして
外部に出力する（ステップＳ１３３５）。したがって、
この場合には、ディターミンベリファイ電圧をディター
ミンベリファイ電圧ＤＶｅｒｉｆｙ３まで下げてもデー
タが正しく読み出されず、記憶素子は劣化していると判
定することになる。

【００７５】一方、図１２に示したように、たとえばタ
イミングＴ２５で判定回路６が信号線ｒｅｇ１０をハイ
レベルとして、ディターミンベリファイ電圧ＤＶｅｒｉ
ｆｙ２をメモリセルアレイ７に印加した段階で判定信号
ＥＸＯＲｏｕｔが“１”となった場合には、記憶素子は
あまり劣化していないと判定することができる。外部で
は、データＤａｔａが出力されたのを確認した後、モー
ド信号Ｍｏｄｅをディターミンベリファイ動作からｉｎ
ｈｉｂｉｔを表すものに変更し（ステップＳ１３３
６）、その結果、ディターミンベリファイ信号ＤＶｅｒ
ｉｆｙはオフとなり、ディターミンベリファイ電圧の供
給は停止される（ステップＳ１３３７、Ｓ１３３８）。

【００７６】すなわち、第２の実施の形態例では、書き
込み状態の記憶素子に対し３種類のディターミンベリフ
ァイ電圧を高いものから順番に印加し、正しくデータが
読み出された場合には、そのとき印加されているディタ
ーミンベリファイ電圧がどの電圧であるかを表すカウン
タ回路２０の出力データｏｕｔがデータＶＤとして出力
される。したがって、外部ではこのデータＶＤの値によ
り、どのディターミンベリファイ電圧を印加したときデ
ータが正しく読み出されるかを知ることができ、記憶素
子の劣化の程度をより正確に把握して、電気的に書き替
え可能な半導体記憶装置を使用する上でいっそう高い信
頼性を確保することができる。

【００７７】なお、図１０では図面が必要以上に複雑と
なることを避けるため、トランジスタＱ１５〜Ｑ１８
は、カウンタ回路２０の出力データｏｕｔの１ビット分
に対するもののみが示されているが、実際には、出力デ
ータｏｕｔの各ビット（本例では２ビット）ごとに設け
られている。

【００７８】また、第２の実施の形態例では、ディター
ミンベリファイ電圧として３種類の電圧を用いたが、こ
の電圧を２種類としたり、あるいは４種類以上とするこ
とも無論可能である。そして、第２の実施の形態例で
は、書き込み状態の記憶素子において試験が可能である
が、第１の実施の形態例の場合にも説明したように、デ
ィターミンベリファイ電圧をリード電圧とイレーズベリ
ファイ電圧との中間の値に設定すれば、消去状態の記憶
素子において記憶素子の劣化を調べることができる。

【００７９】次に本発明の第３の実施の形態例について
説明する。図１５は第３の実施の形態例の試験装置を含
む電気的に書き替え可能な半導体記憶装置を示すブロッ
ク図、図１６は図１５の半導体記憶装置を構成するメモ
リセルアレイおよびサンプルメモリの一部を詳しく示す
回路図、図１７は図１５の試験装置を構成するサンプル
メモリ用Ｙセレクタを詳しく示すブロック図である。以
下では、これらの図面を参照して本発明の第３の実施の
形態例としての試験装置について説明すると共に第３の
実施の形態例の半導体記憶装置の試験方法について説明
する。

【００８０】上記実施の形態例ではメモリセルアレイ７
において書き替えを行う全記憶領域で各素子ごとに閾値
変化に伴う記憶素子の劣化を試験したが、第３の実施の
形態例は、試験専用の記憶領域を確保し、その記憶領域
で試験を行う点で上記実施の形態例と異なっている。図
１５に示したように、第３の実施の形態例の試験装置３
８を含む半導体記憶装置４０は、チャネルホットエレク
トロン型のフラッシュメモリで構成されるメモリセルア
レイ７を有すると共に、メモリセルアレイ７と同一構造
の記憶素子で構成されるサンプルメモリ２９を有してい
る。図１６に詳しく示したように、サンプルメモリ２９
はメモリセルアレイ７とワード線Ｗｉ（Ｗ１、Ｗ２、Ｗ
３、……）を共有しており、メモリセルアレイ７が書き
替えられる際には、同一ワード線を共有するサンプルメ
モリ２９も同時に書き替えられる。

【００８１】サンプルメモリ用Ｙセレクタ３０は、図１
７に示したように、Ｙセレクタ５、およびマルチセレク
タ３１を有している。マルチセレクタ３１は、ディター
ミンベリファイ信号ＤＶｅｒｉｆｙがハイレベルの期間
は、サンプルメモリ２９からのビット線ＢＳを通じてデ
ータを受け取りデータＤＩｉとして出力し、それ以外の
動作時（書き込み信号Ｗｒｉｔｅ、ベリファイ信号Ｖｅ
ｒｉｆｙ、あるいはリード信号Ｒｅａｄがハイレベルの
期間）には、データＹＳＩｉをデータＤＩｉとして出力
する。

【００８２】また、サンプルメモリ用Ｙセレクタ３０で
は、書き込み信号Ｗｒｉｔｅ、あるいはディターミンベ
リファイ信号ＤＶｅｒｉｆｙがハイレベルの期間はトラ
ンジスタＱ１９またはＱ２０がオンすることから常にビ
ット線ＢＳが選択される。そして、ディターミンベリフ
ァイ動作時には、サンプルメモリ２９からのデータのみ
が出力され、一方、書き込み動作時には、トランジスタ
Ｑ２０がオンして電圧ＶＤＤがビット線ＢＳに印加され
ることから、必ずサンプルメモリ２９にもデータが書き
込まれる構成となっている。また、本実施の形態例では
フラッシュメモリによる一括消去が行われるため、メモ
リセルアレイ７が消去される際には、サンプルメモリ２
９も必ず消去される。

【００８３】次に、第３の実施の形態例の動作について
説明する。図１８は第３の実施の形態例の動作を示すタ
イミングチャート、図１９は同フローチャートである。
外部から供給するモード信号Ｍｏｄｅをｉｎｈｉｂｉｔ
からｄｅｔｅｒｍｉｎａｔｉｏｎ−ベリファイ動作を指
定するものに切り替えると（図１８のタイミングＴ３
１；図１９のステップＳ１８０１）、制御回路２６はデ
ィターミンベリファイ信号ＤＶｅｒｉｆｙをローレベル
からハイレベルに変化させる（タイミングＴ３２；ステ
ップＳ１８０３）。その結果、判定電圧供給回路２７
は、ディターミンベリファイ電圧をＶＰＭ信号として出
力する（タイミングＴ３３；ステップＳ１８０５）。こ
のディターミンベリファイ電圧はＸデコーダ２８に供給
される。

【００８４】一方、Ｘデコーダ２８は、外部よりアドレ
スデータＡｄｄｒｅｓｓを読み込み、信号ＸｉとしてＸ
デコーダ２８に供給する（ステップＳ１８０２）。ま
た、サンプルメモリ用Ｙセレクタ３０では、ディターミ
ンベリファイ信号ＤＶｅｒｉｆｙが供給されている期間
中は、常にビット線ＢＳが選択されている。Ｘデコーダ
４は信号Ｘｉからワード線Ｗｉを選択し（ステップＳ１
８０４）、前述のディターミンベリファイ電圧をワード
線Ｗｉを介してサンプルメモリ２９に供給する（ステッ
プＳ１８０６）。

【００８５】サンプルメモリ２９のうち選択されたワー
ド線Ｗｉに繋がる記憶素子がストレスなどにより閾値の
低下が著しい状態であれば、閾値がディターミンベリフ
ァイ電圧より低くなるので記憶素子のドレイン−ソース
間は通電状態となり、ビット線ＢＳがディスチャージさ
れる（ステップＳ１８０７）。また、サンプルメモリ２
９において、選択されたワード線Ｗｉにつながる記憶素
子で劣化が生じていない場合には、閾値がディターミン
ベリファイ電圧より高いので記憶素子のドレイン−ソー
ス間は絶縁状態のままであり、ビット線ＢＳはプリチャ
ージされたままとなる。

【００８６】サンプルメモリ用Ｙセレクタ３０は、ビッ
ト線ＢＳからの信号をＤＩｉ信号としてセンスアンプ８
に出力する（ステップＳ１８０８）。センスアンプ８
は、ＤＩｉ信号がビット線ＢＳを通じてディスチャージ
されていれば“１”を、プリチャージのままであれば
“０”をデータＤｉとして入出力回路３に供給する（ス
テップＳ１８０９、Ｓ１８１０）。入出力回路３は、こ
のデータＤｉを受け取り、データＤａｔａとして外部に
出力する（ステップＳ１８１１）。データＤａｔａが出
力されたのを確認したのち、外部においてモード信号Ｍ
ｏｄｅをディターミンベリファイ動作からｉｎｈｉｂｉ
ｔを表すものに変更すると（タイミングＴ３４；ステッ
プＳ１８１２）、制御回路２６はディターミンベリファ
イ信号ＤＶｅｒｉｆｙの出力を停止し、その結果、判定
電圧供給回路２７はディターミンベリファイ電圧の出力
を停止する（ステップＳ１８１３、Ｓ１８１４）。

【００８７】したがって、本実施の形態例では、ユーザ
ーは入出力回路３を通じて入力したアドレスに対し、同
一ワード線を共有しているサンプルメモリ２９が正常で
あることを示す“１”、あるいは劣化が著しいことを示
す“０”を試験結果として取得することができる。そし
て、サンプルメモリ２９とメモリセルアレイ７は同一構
造の記憶素子から成るので、サンプルメモリ２９の記憶
素子が劣化している場合には、メモリセルアレイ７にお
いて同一ワード線に接続された記憶素子も劣化している
と判断でき、その場合には、使用する記憶領域を変更す
るなどの対応を執ることができる。

【００８８】近年、メモリの記憶容量はますます大きく
なる傾向にあるが、記憶容量の大きいメモリの場合に
は、すべてのアドレスに対して閾値の調査を行うと非常
に時間がかかってしまう。したがって、本実施の形態例
のように、メモリ本体と同一構造の記憶素子から成る記
憶容量の小さいサンプルメモリ２９を設け、そのサンプ
ルメモリ２９で試験を行うことで、試験に要する時間を
大幅に短縮することが可能となる。

【００８９】なお、第３の実施の形態例では、書き込み
状態の記憶素子で試験を行うとしたが、第１および第２
の実施の形態例の場合と同様、ディターミンベリファイ
電圧としてリード電圧とイレーズベリファイ電圧との中
間の電圧を用い、またメモリセルアレイ７が消去される
ときサンプルメモリ２９も同時に消去される構成として
おいて、消去状態の記憶素子で記憶素子の劣化を試験す
ることも無論可能である。

【００９０】

【発明の効果】以上説明したように本発明の半導体記憶
装置の試験方法では、半導体記憶装置の劣化により書き
込み状態のトランジスタにおけるゲート電圧の閾値がた
とえば低下している場合、このトランジスタに対し第１
のディターミンベリファイ電圧を印加すると、上記トラ
ンジスタはオンしてしまうことから、第２の記憶情報
は、正しい記憶情報である第１の記憶情報とは異なった
ものとなり、半導体記憶装置は劣化していると判定され
ることになる。また、本発明の半導体記憶装置の試験方
法では、半導体記憶装置の劣化により消去状態のトラン
ジスタにおけるゲート電圧の閾値がたとえば上昇してい
る場合、このトランジスタに対し第２のディターミンベ
リファイ電圧を印加しても、上記トランジスタがオンし
ないことから、第４の記憶情報は、正しい記憶情報であ
る第３の記憶情報とは異なったものとなり、半導体記憶
装置は劣化していると判定されることになる。

【００９１】よって、電気的に書き替え可能な不揮発性
半導体記憶装置を書き替える際などに、あらかじめ本発
明の半導体記憶装置の試験方法にもとづいて半導体記憶
装置を試験すれば、半導体記憶装置が劣化しているか否
かを確実に知ることができ、劣化している場合には、劣
化していない記憶領域を用いたり、あるいは半導体記憶
装置を交換するといった必要な対策を執ることができ
る。その結果、電気的に書き替え可能な不揮発性半導体
記憶装置を常に高い信頼性で使用することが可能とな
る。しかも、本発明では、従来のように書き替え回数を
記憶保持する回路を設けたりする必要がなく、ディター
ミンベリファイ電圧を印加する回路や読み出した情報の
比較回路を設けるのみで済むため、本法は低コストで実
施することができる。

【００９２】また、本発明の試験装置では、第１の読み
出し手段は、書き込み状態にある記憶素子を成すトラン
ジスタに対し、ゲート電圧としてリード電圧を印加して
第１の記憶情報を読み出し、第２の読み出し手段は、書
き込み状態にある記憶素子を成すトランジスタに対し、
ゲート電圧としてリード電圧とライトベリファイ電圧と
の中間の第１のディターミンベリファイ電圧を印加して
第２の記憶情報を読み出す。そして、第１の判定手段
は、第１および第２の読み出し手段が読み出した第１お
よび第２の記憶情報が一致するか否かにより半導体記憶
装置が劣化しているか否かを判定し判定結果を表す信号
を出力する。したがって、本発明の試験装置では、半導
体記憶装置の劣化により書き込み状態のトランジスタに
おけるゲート電圧の閾値がたとえば低下している場合、
このトランジスタに対し第１のディターミンベリファイ
電圧を印加すると、上記トランジスタはオンしてしまう
ことから、第２の読み出し手段が読み出す第２の記憶情
報は、第１の読み出し手段が読み出す正しい記憶情報で
ある第１の記憶情報とは異なったものとなり、第１の判
定手段は、半導体記憶装置は劣化していると判定するこ
とになる。

【００９３】また、本発明の試験装置では、第３の読み
出し手段は、消去状態にある記憶素子を成すトランジス
タに対し、ゲート電圧としてリード電圧を印加して第３
の記憶情報を読み出し、第４の読み出し手段は、消去状
態にある記憶素子を成すトランジスタに対し、ゲート電
圧としてリード電圧とイレーズベリファイ電圧との中間
の第２のディターミンベリファイ電圧を印加して第４の
記憶情報を読み出す。そして、第２の判定手段は、第３
および第４の記憶情報が一致するか否かにより半導体記
憶装置が劣化しているか否かを判定し判定結果を表す信
号を出力する。したがって、本発明の試験装置では、半
導体記憶装置の劣化により消去状態のトランジスタにお
けるゲート電圧の閾値がたとえば上昇している場合、こ
のトランジスタに対し第２のディターミンベリファイ電
圧を印加しても、上記トランジスタがオンしないことか
ら、第４の読み出し手段が読み出す第４の記憶情報は、
第３の読み出し手段が読み出す正しい記憶情報である第
３の記憶情報とは異なったものとなり、第２の判定手段
は半導体記憶装置は劣化していると判定することにな
る。

【００９４】よって、電気的に書き替え可能な不揮発性
半導体記憶装置を書き替える際などに、あらかじめ本発
明の試験装置にもとづいて半導体記憶装置を試験すれ
ば、半導体記憶装置が劣化しているか否かを確実に知る
ことができ、劣化している場合には、劣化していない記
憶領域を用いたり、あるいは半導体記憶装置を交換する
といった必要な対策を執ることができる。その結果、電
気的に書き替え可能な不揮発性半導体記憶装置を常に高
い信頼性で使用することが可能となる。しかも、本発明
の試験装置では、従来のように書き替え回数を記憶保持
する回路を設けたりする必要はなく、ディターミンベリ
ファイ電圧を印加する回路や読み出した情報の比較回路
を設けるのみで済むため、装置を低コストで構成するこ
とができる。

【図面の簡単な説明】

【図１】本発明による試験装置の一例を含む半導体記憶
装置を示すブロック図である。

【図２】図１の試験装置を構成する判定電圧供給回路を
詳しく示す回路図である。

【図３】図１の試験装置を構成する判定回路を詳しく示
す回路図である。

【図４】実施の形態例の試験装置の動作を示すタイミン
グチャートである。

【図５】実施の形態例の試験装置の動作を示すフローチ
ャートである。

【図６】実施の形態例の試験装置を用いてメモリの書き
替えを行う場合の基本的な手順を示すフローチャートで
ある。

【図７】第２の実施の形態例の試験装置を含む半導体記
憶装置を示すブロック図である。

【図８】図７の試験装置を構成する判定電圧供給回路を
詳しく示す回路図である。

【図９】図７の試験装置を構成する判定回路を詳しく示
す回路図である。

【図１０】図９の判定回路を構成するＮＧ判定回路を詳
しく示す回路図である。

【図１１】第２の実施の形態例の動作を示すタイミング
チャートである。

【図１２】第２の実施の形態例の動作を示すタイミング
チャートである。

【図１３】第２の実施の形態例の動作を示すフローチャ
ートである。

【図１４】第２の実施の形態例の動作を示すフローチャ
ートである。

【図１５】第３の実施の形態例の試験装置を含む電気的
に書き替え可能な半導体記憶装置を示すブロック図であ
る。

【図１６】図１５の半導体記憶装置を構成するメモリセ
ルアレイおよびサンプルメモリの一部を詳しく示す回路
図である。

【図１７】図１５の試験装置を構成するサンプルメモリ
用Ｙセレクタを詳しく示すブロック図である。

【図１８】第３の実施の形態例の動作を示すタイミング
チャートである。

【図１９】第３の実施の形態例の動作を示すフローチャ
ートである。

【図２０】チャネルホットエレクトロン型のフラッシュ
メモリにおける書き替え回数と、書き込み記憶素子にお
ける閾値電圧との関係を示すグラフである。

【図２１】チャネルホットエレクトロン型のフラッシュ
メモリにおける消去回数と、消去記憶素子における閾値
電圧との関係を示すグラフである。

【符号の説明】

１……制御回路、２……判定電圧供給回路、３……入出
力回路、４……Ｘデコーダ、５……Ｙセレクタ、６……
判定回路、７……メモリセルアレイ、８……センスアン
プ、９……抵抗素子、１０……ＯＲ回路、１１……ラッ
チ回路、１２……ＥＸＯＲ回路、１３……制御回路、１
４……試験装置、１５……入出力回路、１６……Ｘデコ
ーダ、１７……Ｙセレクタ、１８……判定回路、１９…
…抵抗、２０……中間タップ、２２……検出回路、２４
……カウンタ回路、２６……制御回路、２７……判定電
圧供給回路、２８……Ｘデコーダ、２９……サンプルメ
モリ、３０……サンプルメモリ用Ｙセレクタ、３１……
マルチセレクタ、３２……中間タップ、３４……出力端
子、３６……試験装置、３８……試験装置、４０……半
導体記憶装置。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） ９Ａ００１ Ｆターム(参考） 2G003 AA08 AH02 AH10 2G032 AA08 AB01 AB04 AC03 AG01 AH07 AK11 AL14 5B003 AA05 AB05 AC00 AD03 AD04 AD08 AD09 AE04 5B018 GA03 GA06 HA01 HA23 KA18 NA06 QA13 5L106 AA10 DD22 DD31 GG07 9A001 BB03 BB05 HH34 JJ45 LL08

Claims (12)

【特許請求の範囲】
1. 【請求項１】 トランジスタにより構成された電気的に
   書き替え可能な不揮発性の記憶素子を多数含み、 各記憶素子は、前記トランジスタをオン・オフさせる際
   のゲート電圧の閾値電圧の違いにより書き込み状態また
   は消去状態となり、 前記ゲート電圧としてリード電圧を前記トランジスタに
   印加したとき前記トランジスタがオンするかオフするか
   により、前記記憶素子の前記状態にもとづく記憶情報が
   読み出され、 書き込みを行った前記記憶素子の前記トランジスタに対
   し、前記ゲート電圧としてライトベリファイ電圧を印加
   したとき読み出される記憶情報により前記記憶素子が書
   き込み状態にあることが確認される半導体記憶装置を試
   験する方法であって、 書き込み状態にある前記記憶素子を成す前記トランジス
   タに対し、前記ゲート電圧として前記リード電圧を印加
   して第１の記憶情報を読み出し、 書き込み状態にある前記記憶素子を成す前記トランジス
   タに対し、前記ゲート電圧として前記リード電圧と前記
   ライトベリファイ電圧との中間の第１のディターミンベ
   リファイ電圧を印加して第２の記憶情報を読み出し、 前記第１および第２の記憶情報が一致するか否かにより
   前記半導体記憶装置が劣化しているか否かを判定するこ
   とを特徴とする半導体記憶装置の試験方法。
2. 【請求項２】 書き込み状態にある前記記憶素子を成す
   前記トランジスタに対し、前記ゲート電圧として複数の
   前記第１のディターミンベリファイ電圧を印加し、各電
   圧を印加するごとに読み出された前記第２の記憶情報と
   前記第１の記憶情報とが一致するか否かにより前記半導
   体記憶装置が劣化しているか否かを判定することを特徴
   とする請求項１記載の半導体記憶装置の試験方法。
3. 【請求項３】 前記半導体記憶装置は複数のビット線を
   通じて記憶情報を出力し、前記記憶素子は複数のグルー
   プに分けられて各グループの前記記憶素子はそれぞれ異
   なる前記ビット線を通じて記憶情報を出力し、前記複数
   のグループのうちの特定グループの前記記憶素子を試験
   用の前記記憶素子として確保し、前記第１および第２の
   記憶情報は前記試験用の前記記憶素子から対応する前記
   ビット線を通じ取得することを特徴とする請求項１記載
   の半導体記憶装置の試験方法。
4. 【請求項４】 トランジスタにより構成された電気的に
   書き替え可能な不揮発性の記憶素子を多数含み、 各記憶素子は、前記トランジスタをオン・オフさせる際
   のゲート電圧の閾値電圧の違いにより書き込み状態また
   は消去状態となり、 前記ゲート電圧としてリード電圧を前記トランジスタに
   印加したとき前記トランジスタがオンするかオフするか
   により、前記記憶素子の前記状態にもとづく記憶情報が
   読み出され、 消去を行った前記記憶素子の前記トランジスタに対し、
   前記ゲート電圧としてイレーズベリファイ電圧を印加し
   たとき読み出される記憶情報により前記記憶素子が消去
   状態にあることが確認される半導体記憶装置を試験する
   方法であって、 消去状態にある前記記憶素子を成す前記トランジスタに
   対し、前記ゲート電圧として前記リード電圧を印加して
   第３の記憶情報を読み出し、 消去状態にある前記記憶素子を成す前記トランジスタに
   対し、前記ゲート電圧として前記リード電圧と前記イレ
   ーズベリファイ電圧との中間の第２のディターミンベリ
   ファイ電圧を印加して第４の記憶情報を読み出し、 前記第３および第４の記憶情報が一致するか否かにより
   前記半導体記憶装置が劣化しているか否かを判定するこ
   とを特徴とする半導体記憶装置の試験方法。
5. 【請求項５】 消去状態にある前記記憶素子を成す前記
   トランジスタに対し、前記ゲート電圧として複数の前記
   第２のディターミンベリファイ電圧を印加し、各電圧を
   印加するごとに読み出された前記第４の記憶情報と前記
   第３の記憶情報とが一致するか否かにより前記半導体記
   憶装置が劣化しているか否かを判定することを特徴とす
   る請求項４記載の半導体記憶装置の試験方法。
6. 【請求項６】 前記半導体記憶装置は複数のビット線を
   通じて記憶情報を出力し、前記記憶素子は複数のグルー
   プに分けられて各グループの前記記憶素子はそれぞれ異
   なる前記ビット線を通じて記憶情報を出力し、前記複数
   のグループのうちの特定グループの前記記憶素子を試験
   用の前記記憶素子として確保し、前記第３および第４の
   記憶情報は前記試験用の前記記憶素子から対応する前記
   ビット線を通じ取得することを特徴とする請求項４記載
   の半導体記憶装置の試験方法。
7. 【請求項７】 トランジスタにより構成された電気的に
   書き替え可能な不揮発性の記憶素子を多数含み、 各記憶素子は、前記トランジスタをオン・オフさせる際
   のゲート電圧の閾値電圧の違いにより書き込み状態また
   は消去状態となり、 前記ゲート電圧としてリード電圧を前記トランジスタに
   印加したとき前記トランジスタがオンするかオフするか
   により、前記記憶素子の前記状態にもとづく記憶情報が
   読み出され、 書き込みを行った前記記憶素子の前記トランジスタに対
   し、前記ゲート電圧としてライトベリファイ電圧を印加
   したとき読み出される記憶情報により前記記憶素子が書
   き込み状態にあることが確認される半導体記憶装置を試
   験する装置であって、 書き込み状態にある前記記憶素子を成す前記トランジス
   タに対し、前記ゲート電圧として前記リード電圧を印加
   して第１の記憶情報を読み出す第１の読み出し手段と、 書き込み状態にある前記記憶素子を成す前記トランジス
   タに対し、前記ゲート電圧として前記リード電圧と前記
   ライトベリファイ電圧との中間の第１のディターミンベ
   リファイ電圧を印加して第２の記憶情報を読み出す第２
   の読み出し手段と、 前記第１および第２の読み出し手段が読み出した前記第
   １および第２の記憶情報が一致するか否かにより前記半
   導体記憶装置が劣化しているか否かを判定し判定結果を
   表す信号を出力する第１の判定手段とを備えたことを特
   徴とする試験装置。
8. 【請求項８】 前記第２の読み出し手段は、書き込み状
   態にある前記記憶素子を成す前記トランジスタに対し、
   前記ゲート電圧として複数の前記第１のディターミンベ
   リファイ電圧を印加して各電圧を印加するごとに前記第
   ２の記憶情報を読み出し、前記第１の判定手段は、前記
   第２の読み出し手段が読み出した各第２の記憶情報ごと
   に、前記第２の記憶情報と前記第１の記憶情報とが一致
   するか否かにより前記半導体記憶装置が劣化しているか
   否かを判定することを特徴とする請求項７記載の試験装
   置。
9. 【請求項９】 前記半導体記憶装置は複数のビット線を
   通じて記憶情報を出力し、前記記憶素子は複数のグルー
   プに分けられて各グループの前記記憶素子はそれぞれ異
   なる前記ビット線を通じて記憶情報を出力し、前記第１
   および第２の読み出し手段は、前記複数のグループのう
   ち試験用に確保された特定グループの前記記憶素子から
   対応する前記ビット線を通じ前記第１および第２の記憶
   情報を読み出すことを特徴とする請求項７記載の試験装
   置。
10. 【請求項１０】 トランジスタにより構成された電気的
    に書き替え可能な不揮発性の記憶素子を多数含み、 各記憶素子は、前記トランジスタをオン・オフさせる際
    のゲート電圧の閾値電圧の違いにより書き込み状態また
    は消去状態となり、 前記ゲート電圧としてリード電圧を前記トランジスタに
    印加したとき前記トランジスタがオンするかオフするか
    により、前記記憶素子の前記状態にもとづく記憶情報が
    読み出され、 消去を行った前記記憶素子の前記トランジスタに対し、
    前記ゲート電圧としてイレーズベリファイ電圧を印加し
    たとき読み出される記憶情報により前記記憶素子が消去
    状態にあることが確認される半導体記憶装置を試験する
    装置であって、 消去状態にある前記記憶素子を成す前記トランジスタに
    対し、前記ゲート電圧として前記リード電圧を印加して
    第３の記憶情報を読み出す第３の読み出し手段と、 消去状態にある前記記憶素子を成す前記トランジスタに
    対し、前記ゲート電圧として前記リード電圧と前記イレ
    ーズベリファイ電圧との中間の第２のディターミンベリ
    ファイ電圧を印加して第４の記憶情報を読み出す第４の
    読み出し手段と、 前記第３および第４の記憶情報が一致するか否かにより
    前記半導体記憶装置が劣化しているか否かを判定し判定
    結果を表す信号を出力する第２の判定手段とを備えたこ
    とを特徴とする試験装置。
11. 【請求項１１】 前記第４の読み出し手段は、消去状態
    にある前記記憶素子を成す前記トランジスタに対し、前
    記ゲート電圧として複数の前記第２のディターミンベリ
    ファイ電圧を印加して各電圧を印加するごとに前記第４
    の記憶情報を読み出し、第２の判定手段は、前記第４の
    読み出し手段が読み出した各第４の記憶情報ごとに、前
    記第４の記憶情報と前記第３の記憶情報とが一致するか
    否かにより前記半導体記憶装置が劣化しているか否かを
    判定することを特徴とする請求項１０記載の試験装置。
12. 【請求項１２】 前記半導体記憶装置は複数のビット線
    を通じて記憶情報を出力し、前記記憶素子は複数のグル
    ープに分けられて各グループの前記記憶素子はそれぞれ
    異なる前記ビット線を通じて記憶情報を出力し、前記第
    ３および第４の読み出し手段は、前記複数のグループの
    うち試験用に確保された特定グループの前記記憶素子か
    ら対応する前記ビット線を通じ前記第３および第４の記
    憶情報を読み出すことを特徴とする請求項１０記載の試
    験装置。