JPH0855499A - フラッシュｅｅｐｒｏｍ素子の工場試験方法 - Google Patents

フラッシュｅｅｐｒｏｍ素子の工場試験方法

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JPH0855499A
JPH0855499A JP13943595A JP13943595A JPH0855499A JP H0855499 A JPH0855499 A JP H0855499A JP 13943595 A JP13943595 A JP 13943595A JP 13943595 A JP13943595 A JP 13943595A JP H0855499 A JPH0855499 A JP H0855499A
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JP
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memory
memory cells
memory cell
redundant
test method
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JP13943595A
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Stefano Mazzali
マッツァーリ ステファノ
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STMicroelectronics SRL
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STMicroelectronics SRL
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  • Techniques For Improving Reliability Of Storages (AREA)
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  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 速い消去ビットの存在を識別するのに適した
フラッシュＥＥＰＲＯＭ素子の工場試験方法を提供す
る。 【構成】 メモリセル（１）のマトリックスと欠陥メモ
リセル（１″）を機能的に置換するための冗長メモリセ
ル（１′）とを具えたフラッシュＥＥＰＲＯＭ素子の工
場試験方法において、以下のステップ：すなわちメモリ
素子のすべてのメモリセル（１）をプログラムする；メ
モリ素子のすべてのメモリセル（１）をメモリセル
（１）の平均消去時間よりずっと短い時間で予備の電気
的消去をする；メモリ素子のすべてのメモリセル（１）
に記憶された情報を読み取る；消去されたメモリセルと
して読み取られた欠陥のあるメモリセル（１″）のアド
レスを覚える；欠陥のあるメモリセル（１″）を置換せ
ねばならぬ冗長メモリセル（１′）に関連した、メモリ
素子の冗長レジスタ（１５，２０）に前記欠陥のあるメ
モリセル（１″）のアドレスを記憶する；を含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はフラッシュ（flash)Ｅ
ＥＰＲＯＭ素子の工場試験方法に関するものである。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭ素子の最も重要
な特徴のなかの１つはプログラム／消去サイクル持続期
間（また“サイクルの信頼性”と呼ばれる）、すなわ
ち、誤りが発生する前にメモリ素子が受ける可能な電気
的プログラム／消去サイクルの数である。次世代のフラ
ッシュＥＥＰＲＯＭ素子の場合、製作者は使用者にフル
稼動で１０万回または１００万回もプログラム／消去サ
イクル操作の可能性を保証するようになるだろう。フラ
ッシュＥＥＰＲＯＭはＵＶ ＥＰＲＯＭセルと構造的に
全く同じで、ただゲート酸化膜膜厚が相違するのみで：
事実ＵＶ ＥＰＲＯＭセルはゲート酸化膜の膜厚が約２
００Ａであるのに対し、フラッシュＥＥＰＲＯＭセルの
ゲート酸化膜膜厚は１２０Ａのオーダ（order)である。
このことは２種のメモリセル間の異なった消去機構（電
子がセルの浮遊ゲートから離脱する機構）、すなわち、
ＵＶ光照射の代りにゲート酸化膜を介する電子のトンネ
リング（tunneling,それ故“トンネル酸化膜”と称す）
に起因する。トンネル酸化膜にわたって約１０ＭＶ／ｃ
ｍの電界が発生するトンネリングにとって必要であるか
ら、２００Ａの酸化膜膜厚の場合約２０Ｖの電圧が必要
とされ、これは高大規模集積回路（ＶＬＳＩ）にとって
耐えられる電圧ではなく、一方約１２０Ａのトンネル酸
化膜の場合要求される電界に到達するのに１１−１３Ｖ
のより低い電圧で十分である。
【０００３】サイクルにおける信頼性はトンネル酸化膜
の質に依存するということが確認されてきており、この
ことは薄い酸化層が高度に欠陥に影響されるということ
を考えれば保証は容易ではない。
【０００４】
【発明が解決しようとする課題】フラッシュＥＥＰＲＯ
Ｍセルが招く典型的な欠陥は、それが幾千回のプログラ
ム／消去サイクルを受けた時、その消去状態（“１”状
態）の閾値を負の値に低めてしまい、このことはメモリ
セルを空乏モードの（空乏化された）トランジスタに変
換してしまい；空乏化されたメモリセルはアドレスされ
ていない時でも常にチャンネル電流が導通して、その空
乏化されたセルが属するメモリマトリックスビットライ
ンの漏洩を発生し、前記ビットラインに接続されプログ
ラムされた（“０”状態の）メモリセルの正確な読み取
りをさまたげてしまう。工場試験では、この問題に影響
されたメモリセルがランダムに分布していることが示さ
れてきており、あるプログラム／消去サイクル後それら
は空乏化状態でみい出される。
【０００５】フラッシュＥＥＰＲＯＭ素子のメモリセル
にランダムに影響を及ぼす他の典型的欠陥は“利得劣
化”と呼ばれるもので、これはメモリセルの“１”状態
のチャンネル電流を、かかるセルがメモリ素子の感知回
路により消去されたセルとしてもはや識別されないレベ
ルまで低めてしまうことからなり；これは前述の欠陥と
は異なり永久的な欠陥である。
【０００６】利得劣化の欠陥を受けたメモリセルのある
ものは変則的な消去時間によって特徴づけられ：標準の
メモリセルの電気的消去が平均１秒かかるのに対し、１
０ミリ秒後にはほとんど完全に消去されてしまうような
メモリセルになり；かかるメモリセルは“速い消去ビッ
ト”と呼ばれる。期待される所のものとは異り、消去手
順の終りでかかるメモリセルは非常に低い閾値電圧に到
達するが空乏化はしない。この特性は空乏欠陥により影
響されるそれらメモリセルに対して速い消去ビットを特
徴づけ：これらビットは平均的メモリセルよりも消去は
速いが、負になりうる閾値電圧に到達する前記サイクル
回数の限界を低めることはない。
【０００７】速い消去ビットの振舞いに基づく機構は未
だ一義的に決定されていない。２つの解釈があり、その
１つは、トンネル酸化膜の局所的に薄い部分が発生し、
それが電界の局所的な増加を引き起し、電子のトンネル
が電界のより高い領域に発生し、それで電界に指数関数
的に依存する消去時間が著しく削減されるという考え方
である。もう１つはおそらく、トンネル酸化膜内に電荷
トラップにより導入されるエネルギレベルが存在すると
いう解釈で、このことは酸化膜の伝導帯と価電子帯間エ
ネルギギャツプを削減し、この欠陥はプログラム／消去
サイクルのある回数後には活性化される。上記従来技術
の観点に立って、本願発明の目的は速い消去ビットの存
在を識別するのに適したフラッシュＥＥＰＲＯＭ素子の
工場試験方法を提供せんとするものである。
【０００８】
【課題を解決するための手段】本発明によれば、この目
的は、メモリセルのマトリックスと欠陥のあるメモリセ
ルを機能的に置換するための冗長メモリセルとを具えた
フラッシュＥＥＰＲＯＭ素子の工場試験方法において、
以下のステップ：すなわち ａ）メモリ素子のすべてのメモリセルをプログラムす
る； ｂ）メモリ素子のすべてのメモリセルをメモリセルの平
均消去時間よりずっと短い時間で予備の電気的消去をす
る； ｃ）メモリ素子のすべてのメモリセルに記憶された情報
を読み取る； ｄ）ステップｃ）で消去されたメモリセルとして読み取
られた欠陥のあるメモリセルのアドレスを覚える； ｅ）欠陥のあるメモリセルを置換せねばならぬ冗長メモ
リセルに関連した、メモリ素子の冗長レジスタに前記欠
陥のあるメモリセルのアドレスを記憶する；を含むこと
を特徴とするフラッシュＥＥＰＲＯＭ素子の工場試験方
法により達成される。
【０００９】本発明による方法は、先ず第１に、プログ
ラム／消去サイクルの任意の回数後に、メモリ素子に欠
陥を生じさせるだろう速い消去ビットの存在をあらかじ
め検出すべく工場選別を行い、もしあれば、その速い消
去ビットは、欠陥メモリセルをできるだけ速い段階で置
換するため、メモリ素子に普通設けられる冗長メモリセ
ルにより機能的に置き換えられる。メモリ素子の不良を
引き起こす欠陥の５０％がこのようにして工場試験の間
に検出され修復されることが実験的に証明されてきてい
る。このことは製作者により販売されるメモリ素子チッ
プの困難性を大いに改善する。
【００１０】
【実施例】本発明の特徴は、概略的にフラッシュＥＥＰ
ＲＯＭ素子を示す添付図面図１の、これに限定されない
一実施例を用いて以下詳細に説明される。
【００１１】フラッシュＥＥＰＲＯＭは本質的に公知の
方法で、積層ゲートＭＯＳトランジスタで表示されるメ
モリセル１の二次元アレイ（“メモリマトリックス”と
称する）を具えており、そのメモリセル１は行ＷＬ
（“ワードライン”）と列ＢＬ（“ビットライン”）の
交点に置かれている。以下の説明では、簡単化のためフ
ラッシュＥＥＰＲＯＭ素子は単一のビットデータバスを
有するものと仮定され；当業者のだれにも公知のよう
に、複数のフラッシュＥＥＰＲＯＭ素子はその代り、８
または１６バイト幅のデータバスでバイトまたはワード
編制されている。メモリマトリックスの各メモリセル１
はそれぞれのビットラインＢＬへ接続されるドレイン電
極、すべてのメモリセル１に共通なマトリックスソース
平面２２へ接続されるソース電極およびそれぞれのワー
ドラインＷＬへ接続される制御ゲート電極を有してい
る。
【００１２】すべてのビットラインＢＬは、列アドレス
信号バス３よりまた給電を受け、列アドレス信号の論理
状態に依存して１つのビットラインＢＬを出力信号ライ
ン４へ電気的に接続する列アドレスデコーダおよび選択
回路２へ接続されている。この出力信号ラインは、スイ
ッチ５を介して、スイッチ５の位置に依存して、感知回
路６またはプログラムロード回路７へ接続される。感知
回路６はチップパッドＶＣＣへ印加された電源電圧で給
電され、一方プログラムロード回路７はチップパッドＶ
ＰＰに印加されたプログラム用電源電圧で給電される。
感知回路６とプログラムロード回路７は、それぞれの信
号ライン１２と１３を介して、データ入力／出力バッフ
ァ回路１４へ接続され、回路１４はまた入力／出力チッ
プパッドＩ／Ｏへ接続されている。
【００１３】すべてのワードラインＷＬは行アドレス信
号バス９で給電される行アドレスデコーダおよび選択回
路８に接続されている。
【００１４】列アドレス信号バス３と行アドレス信号バ
ス９はアドレス信号入力バッファ回路１０により活性さ
れ、回路１０はアドレス入力チップパッドＡＤＤへ印加
されるすべてのアドレス入力信号により給電される。
【００１５】メモリマトリックスには冗長メモリセル
１′がさらに備えられ；実施例に示されているように、
冗長メモリセル１′は１つの冗長ビットラインＢＬ′と
１つの冗長ワードラインＷＬ′とに接続されている。
【００１６】冗長ビットラインＢＬ′は、冗長ビットラ
インＢＬ′を信号ライン４へ電気的に接続するため、冗
長列選択信号１８により制御される冗長列選択回路１７
へ接続されており；冗長列選択信号１８は欠陥のあるメ
モリセル１を含むビットラインＢＬのアドレスを（永久
的に）記憶するべくプログラムされうる列冗長レジスタ
１５により給電され；この目的のため、列冗長レジスタ
１５は列アドレス信号バス３で給電され；冗長列選択信
号１８はビットラインＢＬの選択を禁ずるよう、列アド
レスデコーダおよび選択回路２へもまた給電される。
【００１７】冗長ワードラインＷＬ′は、冗長ワードラ
インＷＬ′を選択するため、冗長行選択信号１９により
制御される冗長行選択回路１６へ接続され；冗長行選択
信号１９は、欠陥のあるメモリセル１を含むワードライ
ンＷＬのアドレスを（永久的に）記憶するべくプログラ
ムされうる行冗長レジスタ２０により給電され；この目
的のため、行冗長レジスタ２０は行アドレス信号バス９
で給電され；冗長行選択信号１９はワードラインＷＬの
選択を禁ずるよう、行アドレスデコーダおよび選択回路
８へもまた給電される。
【００１８】メモリマトリックスソース平面２２はスイ
ッチ２１を介してチップパッドＶＰＰまたはアースライ
ンＧＮＤへ択一的に接続されることができる。
【００１９】本発明による方法では最初にフラッシュＥ
ＥＰＲＯＭのすべてのメモリセル１がプログラムされ；
次に“プログラム”および“消去”によりメモリセルの
浮遊ゲート上で電子を転送させたり除去させたりする動
作をそれぞれさせる。プログラムされたメモリセルの閾
値電圧は消去されたメモリセルのそれよりも高く、それ
で読み取りにアドレスされる時にはチャンネル電流は導
通しない。プログラムされたメモリセルはしばしば
“０”状態と称せられ、一方消去されたメモリセルは
“１”状態と称せられる。メモリ素子のすべてのメモリ
セル１をプログラムするステップは公知の試験手順で一
般的にすでに呈示されており、“すべてが０状態”と呼
ばれている。
【００２０】すべてのメモリセル１をプログラムするに
はメモリ素子はプログラムモードに置かれねばならず；
チップパッドＶＣＣとＶＰＰはそれぞれ５Ｖの電圧源お
よび（約）１２Ｖの電圧源に接続されねばならず、各メ
モリセル１はアドレスチップパッドＡＤＤでのアドレス
信号の論理組み合わせを順次に変えて順次にアドレスさ
れねばならない。スイッチ５と２１は図１では実線で示
されている位置にあり、それで選択ビットラインＢＬは
プログラムロード回路７へ接続され、メモリセル１のソ
ース電極はアースされている。パッドＩ／Ｏで印加され
る信号はプログラムロード回路７が信号ライン４をＶＰ
Ｐパッドに接続するような信号である。行アドレスデコ
ーダおよび選択回路８は選択されたワードラインＷＬの
電圧をパッドＶＰＰで印加されるプログラム電圧まで持
ち上げる。公知のプログラムアルゴリズムのどれをも使
用することができる。プログラムステップが完了した後
は、メモリセル１は高い閾値電圧状態になる。
【００２１】各メモリセル１は正しくプログラムされた
かどうかを確認するためにアドレスされ；メモリ素子は
読み取りモードに置かれ、スイッチ５は図１で破線で示
される位置に切り替えられ、それで信号ライン４は感知
回路６へ接続される。各メモリセル１はパッドＡＤＤに
おける信号を順次に変えることによりアドレスされ；行
アドレスデコーダおよび選択回路８は選択されたワード
ラインＷＬの電圧をパッドＶＣＣで印加される電圧値ま
で持ち上げる。順次にアドレスされるメモリセル１に記
憶された情報はパッドＩ／Ｏにおかれた試験器により読
み取られる。このステップは、感知回路６の感度を最大
にするため、メモリ素子の作業が保証される最小値に等
しい電圧を供給する電圧源にメモリ素子のパッドＶＣＣ
を接続することにより実施される。もし正確にプログラ
ムされていないメモリセル１が存在すると、プログラム
ステップは繰り返され、さもなければ次のステップが実
施される。
【００２２】すべてのメモリセル１は次にはじめにメモ
リセル１の平均消去時間よりずっと短い時間で電気的な
消去を受ける。この目的で、スイッチ２１は図１に破線
で示される位置に切り換えられ、それでメモリセル１の
ソース電極はパッドＶＰＰに現れる（約１２Ｖの）電圧
に接続され；すべてのワードラインはアースに保持され
る。この予備の消去時間は例えば１ミリ秒程度であるこ
とができ、１秒程度である先の平均時間よりずっと短
く；このようにして、速い消去ビット（すなわち平均の
メモリセルよりもずっと速く消去されるメモリセル）が
メモリマトリックスに存在すると、それらは殆ど完全に
消去され、一方標準ビットはまだほぼ完全にプログラム
されているということが確実におこる。
【００２３】各メモリセル１は次にそのプログラム状態
を読み取るためにアドレスされ；これは前述の読み取り
ステップとは異なり、パッドＶＣＣは情報読み取りがノ
イズの問題で影響されるのを除去するため、ＶＣＣmin
よりわずかに高い電圧を供給する電圧源に接続され；そ
のＶＣＣパッドに印加される電圧はＶＣＣmin ＋３００
ｍＶに等しい電圧で十分である。速い消去ビットが存在
すると、それらはパッドＩ／Ｏでプログラムされない
（消去された）ものとして読み取られる。かかるプログ
ラムされないビットのアドレスは前述の試験器におぼえ
込まれる。
【００２４】メモリセル１の消去は次に完成され、それ
ですべてのメモリセル１は低い閾値電圧状態になる。
【００２５】速い消去ビットは今や冗長メモリセル１′
により冗長化され（すなわち機能的に置換され）ねばな
らず；試験器によりおぼえ込まれた速い消去ビットのア
ドレスは、機能的に速い消去ビットを置換するために選
択される冗長メモリセル１′と関連するメモリ素子の冗
長レジスタにプログラムされる。図１に示される実施例
を参照するに、１つの速い消去メモリセル１″が存在す
る場合には、冗長ビットラインＢＬ′に接続されるビッ
トラインＢＬ″を機能的に置換するか、または冗長ワー
ドラインＷＬ′に接続されるワードラインＷＬ″を機能
的に置換するかしてそれが冗長化され；第１の場合に
は、ビットラインＢＬ″の列アドレスは列冗長レジスタ
１５にプログラムされ、それでビットラインＢＬ″をア
ドレスするためのどのような引き続く試みも、ビットラ
インＢＬ″の選択の禁止と冗長ビットラインＢＬ′の選
択のため、信号１８を活性化する列冗長レジスタ１５に
より認知され；第２の場合には、ワードラインＷＬ″の
行アドレスは冗長レジスタ２０にプログラムされ、それ
でワードラインＷＬ″をアドレスするためのどのような
引き続く試みも、ワードラインＷＬ″の選択の禁止と冗
長ワードラインＷＬ′の選択のため、信号１９を活性化
する行冗長レジスタ２０により認知される。
【００２６】本発明による方法がたとえ単１つの入力／
出力データビットを備えた唯１個の簡単化されたフラッ
シュＥＥＰＲＯＭメモリ素子について記載されていたと
しても、かかる方法がそのままの形でバイトまたはワー
ド編成された複数メモリ素子にも適用できるとすること
は当業者に自明であろう。
【００２７】さらに本発明による方法がメモリセルのデ
ータ保持のような公知の試験モード（“寿命試験”）を
具えたより包括的な試験手順に含まれ得ることも自明で
あろう。
【図面の簡単な説明】
【図１】概略的にフラッシュＥＥＰＲＯＭ素子の構成を
示す図である。
【符号の説明】
１ メモリセル １′ 冗長メモリセル １″ 欠陥メモリセル ２ 列アドレスデコーダおよび選択回路 ３ 列アドレス信号バス ４，１２，１３ 信号ライン ５，２１ スイッチ ６ 感知回路 ７ プログラムロード回路 ８ 行アドレスデコーダおよび選択回路 ９ 行アドレス信号バス １０ アドレス信号入力バッファ回路 １４ データ入力／出力バッファ回路 １５ 列冗長レジスタ １６ 冗長行選択回路 １７ 冗長列選択回路 １８ 冗長列選択信号 １９ 冗長行選択信号 ２０ 行冗長レジスタ ２２ マトリックスソース平面

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル（１）のマトリックスと欠陥
    のあるメモリセル（１″）を機能的に置換するための冗
    長メモリセル（１′）とを具えたフラッシュＥＥＰＲＯ
    Ｍ素子の工場試験方法において、以下のステップ：すな
    わち ａ）メモリ素子のすべてのメモリセル（１）をプログラ
    ムする； ｂ）メモリ素子のすべてのメモリセル（１）をメモリセ
    ル（１）の平均消去時間よりずっと短い時間で予備の電
    気的消去をする； ｃ）メモリ素子のすべてのメモリセル（１）に記憶され
    た情報を読み取る； ｄ）ステップｃ）で消去されたメモリセルとして読み取
    られた欠陥のあるメモリセル（１″）のアドレスを覚え
    る； ｅ）欠陥のあるメモリセル（１″）を置換せねばならぬ
    冗長メモリセル（１′）に関連した、メモリ素子の冗長
    レジスタ（１５，２０）に前記欠陥のあるメモリセル
    （１″）のアドレスを記憶する；を含むことを特徴とす
    るフラッシュＥＥＰＲＯＭ素子の工場試験方法。
  2. 【請求項２】 請求項１記載の方法において、前記予備
    の電気的消去時間期間が前記平均消去時間の３オーダの
    大きさだけ短いことを特徴とするフラッシュＥＥＰＲＯ
    Ｍ素子の工場試験方法。
  3. 【請求項３】 請求項１記載の方法において、ステップ
    ｃ）の間にメモリ素子に許容できる最小の電圧供給値
    （ＶＣＣmin)にほぼ等しい電圧をメモリ素子が給電され
    ることを特徴とするフラッシュＥＥＰＲＯＭ素子の工場
    試験方法。
  4. 【請求項４】 請求項１記載の方法において、それらの
    プログラム状態を確認するため、すべてのメモリセル
    （１）に記憶された情報の読み取りを提供する確認ステ
    ップがステップａ）とステップｂ）の間に存在すること
    を特徴とするフラッシュＥＥＰＲＯＭ素子の工場試験方
    法。
  5. 【請求項５】 請求項４記載の方法において、前記確認
    ステップの間にメモリ素子に許容できる最小の電圧供給
    値（ＶＣＣmin)にほぼ等しい電圧をメモリ素子が給電さ
    れることを特徴とするフラッシュＥＥＰＲＯＭ素子の工
    場試験方法。
  6. 【請求項６】 請求項１記載の方法において、ステップ
    ｄ）とステップｅ）の間に、前記平均消去時間にほぼ等
    しい時間にすべてのメモリセル（１）が電気的に消去さ
    れることを特徴とするフラッシュＥＥＰＲＯＭ素子の工
    場試験方法。
JP13943595A 1994-06-07 1995-06-06 フラッシュｅｅｐｒｏｍ素子の工場試験方法 Pending JPH0855499A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP94830276A EP0686978B1 (en) 1994-06-07 1994-06-07 A method for in-factory testing of flash EEPROM devices
IT94830276:5 1994-06-07

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JPH0855499A true JPH0855499A (ja) 1996-02-27

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ID=8218462

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Application Number Title Priority Date Filing Date
JP13943595A Pending JPH0855499A (ja) 1994-06-07 1995-06-06 フラッシュｅｅｐｒｏｍ素子の工場試験方法

Country Status (4)

Country Link
US (1) US5590075A (ja)
EP (1) EP0686978B1 (ja)
JP (1) JPH0855499A (ja)
DE (1) DE69426817T2 (ja)

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