KR100446675B1 - 반도체 장치 및 그 테스트 방법 - Google Patents

반도체 장치 및 그 테스트 방법 Download PDF

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Abstract

불휘발성 메모리셀을 포함하는 메모리셀 어레이, 상기 메모리셀 어레이 내의 불량 영역의 어드레스를 저장하는 제1 레지스터, 복수개의 내부 전압 생성 회로, 및 상기 복수개의 내부 전압 생성 회로의 각각에 대응하여 설치되고, 각 생성 회로에서 생성되는 내부 전압치를 설정하기 위한 트리밍치를 저장하는 제2 레지스터를 포함하고, 반도체 칩 상에 집적된 불휘발성 반도체 메모리의 테스트 방법에 있어서,
상기 제1 레지스터에 저장된 불량 영역의 어드레스 및 상기 제2 레지스터에 저장된 트리밍치를 리세트하고,
상기 제1 레지스터에 저장된 불량 영역의 어드레스 및 상기 제2 레지스터에 저장된 트리밍치를 각 반도체 칩마다의 소성에 따른 값으로 설정하는 것을 포함하는 테스트를 전원을 투입한 후에 전원을 끄지 않고 계속하여 행하는 것을 특징으로 하는 불휘발성 반도체 메모리의 테스트 방법.

Description

반도체 장치 및 그 테스트 방법{SEMICONDUCTOR DEVICE AND TESTING METHOD THEREOF}
본 발명은, 펄스 생성 회로, 내부 전압 생성 회로를 포함하고, 이들의 회로에서 생성되는 펄스의 펄스 폭 및 내부 전압의 값을 조정할 수 있는 반도체 장치에 관한 것으로, 특히 기준 전압, 기입 전압, 소거 전압 및 판독 전압을 내부에서 생성하는 불휘발성 반도체 메모리에 관한 것이다.
불휘발성 반도체 메모리의 일종인 NAND형 플래시 메모리에 대해서는, 예를 들면「K. Imamiya et. al. "A 130-㎟ 256-Mb NAND Flash with Shallow Trench Isolation Technology", IEEE J. So1id State Circuits, Vo1.34, pp. 1536-1543, Nov. 1999」 등의 문헌에 의해서 발표되어 있다.
이러한 불휘발성 반도체 메모리에서는, 웨이퍼 테스트의 공정에서 전압 트리밍과 불량 셀의 리던던시 치환이 행해진다.
도 35는 종래의 웨이퍼 테스트 공정의 개략을 나타내는 플로우차트이다. 각 공정의 동작 내용은 다음과 같다.
DC 테스트에서는 컨택트 체크, 스탠바이 전류 등의 DC 체크를 행한다. Vref(기준 전압) 트리밍에서는 우선 웨이퍼 상의 각 칩의 Vref를 모니터하고, 계속해서 이들을 타겟치로 보정하기 위해서 트리밍치를 얼마로 하면 좋은지를 계산한다.
다음에 Vpgm (기입 전압) 초기값 트리밍을 행한다. NAND형 플래시 메모리에서는 기입 전압 Vpgm을 초기값에서부터 단계적으로 올려 가는 Incremental Step Pulse Programming Scheme를 채용하고 있다. 이 방법에 대해서는, 예를 들면「K. D. Suh et. al., "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme", ISSCC Digest of Technical Papers, pp.128-129, Feb.1995」에 기재되어 있다. 이 기입 방법에서는, 기입 시간 (혹은 기입 루프 횟수)이 소정의 시간(횟수) 내에 들어가도록 하기 위해서, Vpgm의 초기값을 최적화할 필요가 있다. 이를 위해서는 우선, 메모리셀 어레이 내로부터 기입 소거가 가능한 블록(정상 블록)을 찾아 낼 필요가 있다. 그 이유는 이 단계에서는 아직 불량 셀의 리던던시 치환이 이루어지고 있지 않기 때문이다.
정상 블록이 발견되면, Vpgm의 초기값을 변경하면서 그 블록에 기입을 행하여 최적치를 결정한다.
계속해서 전압 트리밍용 퓨즈 컷트를 행한다. 이 공정에서는 웨이퍼를 레이저 블로우 장치로 이송하여, 상기 Vref 트리밍, Vpgm 초기값 트리밍으로 결정한 트리밍치에 따라서 퓨즈 컷트한다.
계속해서 불량 컬럼 로우 검출을 행한다. 여기서는, 리던던시 치환을 위해서 메모리셀 어레이에 수개의 가지수의 데이터 패턴을 기입하여, 불량 컬럼 로우를 검출한다.
다음에 리던던시용 퓨즈 컷트를 행한다. 여기서는 웨이퍼를 재차 레이저 블로우 장치로 이송하여, 리던던시 치환의 퓨즈 컷트를 행한다.
또, 이 플로우차트에 있어서, 불량 컬럼 로우 검출 이전에 전압 트리밍용의 퓨즈 컷트를 행하는 것은, Vpgm 등의 내부 생성 전압이 어긋난 상태에서 불량 컬럼 로우 검출을 행하면 불량을 발견할 수 없을 가능성이 있기 때문이다.
상기한 바와 같은 웨이퍼 테스트 공정의 테스트 시간은, 칩의 비용에 반영된다. 따라서 칩 비용을 삭감하기 위해서는 필요한 웨이퍼 테스트를 행하면서 테스트 시간을 최대한 단축하는 것이 필요하다.
상술한 웨이퍼 테스트의 공정에서는, 테스트 시간을 길게 하는 요인이 두개 있다. 하나는 퓨즈 컷트 공정의 존재 자체에 있다. 레이저 블로우에 의해 퓨즈 컷트를 행하기 위해서는, 웨이퍼를 테스터로부터 추출하여 레이저 블로우 장치로 옮길 필요가 있어, 여기서 시간의 오버헤드가 생긴다. 상기 웨이퍼 테스트 공정에서는 특히, 퓨즈 컷트를 2회에 나눠 행할 필요가 있기 때문에 오버헤드가 보다 현저하게 되어 있다.
제2 요인은 테스터의 연산 시간에 있다. 테스트 시간 단축을 위해, 웨이퍼 테스트 공정에서는 100개 정도의 칩에 대하여 동시에 커맨드를 제공하고, 게다가 출력을 동시에 측정할 수 있는 테스터가 이용된다. 그러나, 이러한 테스터라도, 모니터한 전압으로부터 트리밍치를 산출하는 연산이나, 판독한 데이터 패턴으로부터 불량 컬럼 로우를 검출하는 연산을, 완전하게 병렬로 행할 수는 없다. 병렬 처리가 가능한 칩 수는 기껏해야 10개 정도이다. 따라서 100 칩 분의 데이터를 동시에 취득할 수 있다고 해도, 그 데이터에 대한 연산 처리는 10회로 분할하여 행하지않으면 안되고, 여기서 시간의 오버헤드가 생긴다.
상기 두개의 요인 중, 퓨즈 컷트 공정분의 시간을 삭감하기 위한 방법이, 본 출원인에 의한 일본 특원평 11-351396호의 출원에 따른 발명으로 진술되어 있다. 그 개요는 이하와 같다.
불휘발성 반도체 메모리에서는 메모리셀이 불휘발성으로 정보를 기억할 수 있기 때문에, 전압의 트리밍치나 리던던시의 정보를 메모리셀 어레이 내에 기억시키면, 퓨즈 및 퓨즈 컷트 공정을 없앨 수 있다. 불휘발성 반도체 메모리가 통상의 동작 상태에 있을 때는 앞의 트리밍치나 리던던시 정보가 소정의 레지스터에 저장되어 있을 필요가 있지만, 그 저장 동작, 즉 메모리셀 어레이 내로부터 정보를 추출하여 레지스터에 저장한다고 하는 동작은, 불휘발성 반도체 메모리에 전원을 투입한 시점에서 행하면 좋다.
도 1은 본 발명에 따른 NAND형 플래시 메모리의 개략적인 구성을 나타내는 블록도.
도 2는 도 1의 메모리의 메모리셀 어레이의 일부의 구성을 나타내는 회로도.
도 3은 도 1의 메모리의 웨이퍼 테스트 공정의 플로우차트.
도 4는 도 1 중의 타이머 회로(22), 트리밍 데이터 레지스터(23) 및 이들의 회로에 관계하는 제어 회로(25) 내의 회로의 구체적 구성을 나타내는 회로도.
도 5는 도 4의 회로의 동작의 일례를 나타내는 타이밍차트.
도 6은 도 4 중의 기준 클럭 생성 회로(22B)의 한 구체예를 나타내는 회로도.
도 7은 도 6 중의 가변 저항 회로 R의 구체적인 구성예를 나타내는 회로도.
도 8은 도 4 중의 트리밍 데이터 레지스터(23)의 상세한 구성을 나타내는 회로도.
도 9는 도 8의 레지스터(23) 내의 데이터와 시간 TINT의 어긋남(ΔTint)과의 관계를 나타내는 도면.
도 10은 도 4 중의 타이머 회로(22)의 트리밍 시의 시퀀스를 나타내는 도면.
도 11은 도 4 중의 타이머 회로(22)의 트리밍 시의 타이밍차트를 나타내는 도면.
도 12는 도 1 중의 I/O 버퍼(16)에 레지스터 컨트롤 커맨드를 공급했을 때의 동작 순서를 나타내는 플로우차트.
도 13은 도 1 중의 내부 전압 생성 회로(20), 트리밍 데이터 레지스터(21) 및 이들의 회로에 관계하는 제어 회로(25) 내의 회로의 구체적 구성을 나타내는 회로도.
도 14는 도 13에 나타내는 회로에서 레지스터(21)에 기억되는 데이터와 기준 전압 Vref와의 대응 관계를 나타내는 도면.
도 15는 도 13의 회로의 테스트 시퀀스를 나타내는 도면.
도 16은 도 1 중의 내부 전압 생성 회로(20) 중 비선택 셀 워드선 전압 Vread의 생성에 관한 부분의 회로를 트리밍 데이터 레지스터(21) 및 이들의 회로에 관계하는 제어 회로(25) 내의 회로와 함께 나타내는 회로도.
도 17은 각 전압의 트리밍을 행하는 경우의 트리밍 횟수와 트리밍 후의 전압과의 관계를 나타내는 도면.
도 18은 도 1 중의 메모리셀 어레이(11) 및 페이지 버퍼(13)의 일부의 개요를 나타내는 회로도.
도 19는 도 1의 메모리에 있어서의 컬럼 리던던시에 관계하는 회로의 구성을 나타내는 회로도.
도 20은 도 19 중의 불량 컬럼 어드레스 레지스터(19)의 1 단위의 회로 구성을 나타내는 회로도.
도 21은 도 1의 메모리에 있어서의 불량 컬럼 검출 및 치환의 시퀀스의 플로우차트.
도 22는 도 1의 메모리에 있어서의 리던던시 영역의 컬럼 체크의 공정을 나타내는 플로우차트.
도 23은 도 1의 메모리에 있어서의 오픈 불량, 쇼트/누설 불량의 검출/치환의 시퀀스를 나타내는 플로우차트.
도 24는 도 1의 메모리에 있어서의 리던던시 영역의 컬럼 중 오픈 불량의 컬럼을 검출하여 등록하는 조작의 플로우차트.
도 25는 도 1의 메모리에 있어서의 불량의 검출/치환 조작의 플로우차트.
도 26은 도 1의 메모리에 있어서의 정상적인 메모리 블록의 조사의 시퀀스를 나타내는 플로우차트.
도 27은 도 1의 메모리에 있어서의 Vpgm 초기값 트리밍의 시퀀스를 나타내는 플로우차트.
도 28은 도 27의 시퀀스로 기입 전압 Vpgm이 변화해 가는 양태를 나타내는 도면.
도 29는 도 1에 있어서의 블록 불량 검지계에 관한 회로의 구성을 나타내는 회로도.
도 30은 도 1에 있어서의 불량 블록 검출의 시퀀스를 나타내는 플로우차트.
도 31은 불량 블록 검출시의 "1" 데이터의 판독 체크의 순서를 나타내는 플로우차트.
도 32는 불량 블록 검출의 때의 물리 체크 패턴의 판독 체크의 순서를 나타내는 플로우차트.
도 33은 불량 블록 검출의 후에 불량 블록의 플래그 수를 카운트하는 시퀀스를 나타내는 플로우차트.
도 34는 본 발명의 제2 실시예에 따른 테스트 방법을 설명하기 위한 도면.
도 35는 종래의 웨이퍼 테스트 공정의 개략을 나타내는 플로우차트.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리셀 어레이
12 : 로우 디코더
13 : 페이지 버퍼
14 : 컬럼 게이트 회로
15 : I/O 버스
16 : I/O 버퍼
17 : 어드레스 버퍼
18 : 커맨드 버퍼
19 : 불량 컬럼 어드레스 레지스터
20 : 내부 전압 생성 회로
21 : 트리밍 데이터 레지스터
22 : 타이머 회로
BL : 비트선
본 발명은 불휘발성 메모리셀을 포함하는 메모리셀 어레이, 상기 메모리셀 어레이 내의 불량 영역의 어드레스를 저장하는 제1 레지스터, 복수개의 내부 전압 생성 회로, 및 상기 복수개의 내부 전압 생성 회로의 각각에 대응하여 설치되고, 각 생성 회로에서 생성되는 내부 전압치를 설정하기 위한 트리밍치를 저장하는 제2 레지스터를 포함하고, 반도체 칩 상에 집적된 불휘발성 반도체 메모리의 테스트 방법에 있어서, 상기 제1 레지스터에 저장된 불량 영역의 어드레스 및 상기 제2 레지스터에 저장된 트리밍치를 리세트하는 단계, 및 상기 제1 레지스터에 저장된 불량 영역의 어드레스 및 상기 제2 레지스터에 저장된 트리밍치를 각 반도체 칩마다의소성에 따른 값으로 설정하는 단계를 포함하는 테스트를 전원을 투입한 후에 전원을 끄지 않고 계속하여 행하는 불휘발성 반도체 메모리의 테스트 방법을 제공한다.
본 발명은 또한 레지스터에 저장된 데이터에 기초하여 동작 혹은 기능이 변화하는 내부 회로를 갖고, 반도체 칩 상에 집적된 반도체 장치의 테스트 방법을 제공하는데, 패스, 페일 중 어느 하나의 결과를 출력하는 자기 판정 테스트를 상기 내부 회로에 대하여 행하도록 하는 제1 조작과, 상기 자기 판정 테스트에서의 패스 혹은 페일의 결과에 따라서 다른 제어를 상기 레지스터에 대하여 실시하는 제2 조작을 교대로 소정 횟수 반복하여 행함으로써, 상기 레지스터에 각 반도체 칩마다의 특성을 나타내는 데이터를 설정한다.
본 발명은 또한, N 비트(N은 양의 정수)의 데이터를 보유할 수 있는 레지스터에 의해 출력을 2N만큼 트리밍할 수 있는 내부 회로를 갖는 반도체 장치에 있어서, 제1회째 테스트에서, 상기 N 비트의 데이터를 제1 상태로 하여 상기 내부 회로의 출력을 판정함으로써 상기 N 비트의 데이터 중의 최상위 비트의 데이터를 결정하고, 제k회째(k=2, 3, …, N) 테스트에서, 최상위 비트로부터 (k-1) 비트째까지의 데이터를 제1회째부터 제(k-1)회째까지의 테스트에서 결정된 값으로 유지하면서, 남은 비트를 소정의 상태로 하여 상기 내부 회로의 출력을 판정함으로써 k 비트째의 데이터를 결정하고, 상기 N회의 테스트에 의해 상기 레지스터에 각 반도체 장치마다의 특성을 나타내는 데이터를 설정한다.
본 발명은 또한, 기입, 소거 가능한 불휘발성 메모리셀이 컬럼, 로우 방향으로 매트릭스 형태로 배열된 메모리셀 어레이, 감지 증폭기, 및 컬럼 방향으로 연장하여, 상기 메모리셀 어레이의 데이터를 상기 감지 증폭기로 전달하는 비트선을 갖는 불휘발성 반도체 메모리의 테스트 방법에 있어서, 상기 메모리셀 어레이 내의 셀 어레이의 컬럼 불량의 검출을, 메모리셀에 대한 기입 및 소거 동작을 행하지 않고, 상기 비트선 및 감지 증폭기 내의 오픈, 쇼트, 누설의 유무를 검출함으로써 행하도록 한다.
본 발명은 또한, 메모리셀이 컬럼, 로우 방향으로 매트릭스 형태로 배열되어 컬럼 영역, 로우 영역을 갖는 메모리셀 어레이, 상기 메모리셀 어레이 내의 불량 컬럼과 치환하기 위한 M개의 컬럼 리던던시로 이루어지는 컬럼 리던던시 영역, 상기 컬럼 리던던시로 치환해야 되는 컬럼 어드레스를 기억하는 M개의 레지스터, 및 감지 증폭기를 갖고, 상기 M개의 레지스터의 각각에는 대응하는 컬럼 리던던시가 사용 가능한지의 여부에 따라서 각각 제1 또는 제2 신호 상태가 되는 래치가 포함되고, 또한, 상기 M개의 레지스터를 순서대로 선택하는 카운터, 및 상기 감지 증폭기로부터 출력되는 선택 컬럼의 데이터가, 주어진 기대치와 일치하는지의 여부에 따라서 패스, 페일 신호를 출력하는 판정 회로를 갖는 불휘발성 반도체 메모리에서의 불량 컬럼의 검출 및 치환 방법에 있어서, 상기 메모리셀 어레이 내의 불량 컬럼을 검출할 때는, 컬럼 어드레스 및 상기 카운터를 선두 번지로 설정한 상태로부터 개시하고, 상기 판정 회로의 출력이 패스이면 상기 컬럼 어드레스를 증가시키고, 상기 판정 회로의 출력이 페일이고 또한 상기 카운터에 의해 선택된 레지스터의 래치가 제1 신호 상태인 경우에는 상기 컬럼 어드레스를 상기 레지스터에 저장한 후, 컬럼 어드레스 및 카운터를 증가시키고, 상기 판정 회로의 출력이 페일이고 또한 상기 카운터에 의해 선택된 레지스터의 래치가 제2 신호 상태인 경우에는, 래치가 제1 신호 상태에 있는 레지스터에 도달할 때까지 카운터를 증가시킨 후, 상기 컬럼 어드레스를 레지스터에 저장하고, 이어서 컬럼 어드레스 및 카운터를 증가시키고, 이상의 조작을 최종 컬럼 어드레스에 도달할 때까지 행한다.
본 발명은 또한, 비트선, 상기 비트선에 접속된 복수의 메모리셀, 상기 비트선의 일단에 접속된 감지 증폭기, 및 상기 비트선에 접속된 복수의 메모리셀을 전부 비선택 상태로 하고, 또한 상기 비트선의 타단을 스위치를 통해 소정 전위에 접속한 상태에서 상기 감지 증폭기에 의해 데이터를 판독하고, 이 판독 데이터에 따라서 상기 비트선의 오픈 불량을 검출하는 불량 검출 회로를 포함하는 반도체 메모리를 제공한다.
본 발명은 또한, 기입, 소거 가능한 불휘발성 메모리셀이 컬럼, 로우 방향으로 매트릭스 형태로 배열된 메모리셀 어레이, 상기 메모리셀 어레이 내의 소거 및 기입을 행하는 메모리셀의 단위를 기억하는 어드레스 레지스터, 및 소거 대상인 메모리셀이 전부 소거되어 있는지의 여부에 따라서 패스, 페일 신호를 출력하는 소거 검증 동작과, 기입 대상인 메모리셀이 전부 기입되어 있는지의 여부에 따라서 패스, 페일 신호를 출력하는 기입 검증 동작과, 제1 커맨드를 받아 기동되고, 상기 소거 검증 및 기입 검증의 결과 중 어느 하나가 페일인 경우에는 상기 어드레스 레지스터의 데이터를 변경하여, 모두 패스인 경우에는 상기 어드레스 레지스터의 데이터를 변경하지 않는 조작을 행하는 제어 회로를 포함하는 불휘발성 반도체 메모리를 제공한다.
본 발명은 또한, 메모리셀과, 커맨드 입력에 의해 기동되어, 패스 혹은 페일 신호를 출력하는 테스트 동작을 복수 종류 갖고, 또한 상기 테스트 동작 중 직전에 실시된 테스트의 결과가 패스이면 데이터를 변경하지 않고, 페일이면 데이터를 소정의 신호 상태로 설정하는 레지스터를 포함하는 반도체 메모리를 제공한다.
상기 반도체 메모리의 테스트 방법에 있어서, 복수 종류의 상기 테스트 동작을 행한 후, 상기 레지스터의 데이터가 소정의 신호 상태로 설정되어 있는지의 여부를 판별함으로써, 양품과 불량품을 판별한다.
본 발명은 또한, 메모리셀, 소거 및 기입을 행하는 메모리셀의 단위를 기억하는 어드레스 레지스터, 소거 검증 뒤의 패스, 페일 결과를 저장하는 제1 레지스터, 기입 검증 뒤의 버스, 페일 결과를 저장하는 제2 레지스터, 각 소거 단위마다 설치되고, 이 소거 단위 내의 메모리셀이 기입 소거 가능한지의 여부에 따라서 제1 또는 제2 신호 상태를 저장하는 제3 레지스터, 및 제1 커맨드 입력을 받아 기동되고, 상기 제1 레지스터 및 제2 레지스터의 데이터 중 적어도 한쪽이 페일인 경우에는 상기 어드레스 레지스터에 의해 선택된 어드레스에 대응하는 제3 레지스터를 제1 신호 상태로 하고, 상기 제1 레지스터 및 제2 레지스터의 데이터가 모두 패스인 경우에는 상기 제3 레지스터를 제2 신호 상태로 하는 조작을 행하는 제어 회로를 포함하는 소거 검증 및 기입 검증의 기능을 갖는 불휘발성 반도체 메모리를 제공한다.
본 발명은 또한, 레지스터에 저장된 데이터에 기초하여 동작 혹은 기능이 변화하는 내부 회로와, 패스, 페일 중 어느 하나의 결과를 출력하는 자기 판정 테스트를 상기 내부 회로에 대하여 행하게 하는 제1 조작과, 상기 자기 판정 테스트에 있어서의 패스 혹은 페일의 결과에 따라서 다른 제어를 상기 레지스터에 대하여 실시하는 제2 조작을 교대로 소정의 횟수 반복하여 행하는 제어 회로를 포함하고, 상기 레지스터에 각 반도체 장치마다의 특성을 나타내는 데이터를 설정하는 반도체 장치를 제공한다.
본 발명은 또한, N 비트(N은 양의 정수)의 데이터를 보유할 수 있는 레지스터에 의해 출력을 2N만큼 트리밍할 수 있는 내부 회로, 및 제1회째 테스트에서, 상기 N 비트의 데이터를 제1 상태로 하여 상기 내부 회로의 출력을 판정함으로써 상기 N 비트의 데이터 중의 최상위 비트의 데이터를 결정하고, 제k회째(k=2, 3, …, N) 테스트에서, 최상위 비트로부터 (k-1) 비트째까지의 데이터를 제1회째부터 제(k-1)회째까지의 테스트에서 결정된 값으로 유지하면서, 남은 비트를 소정의 상태로 하여 상기 내부 회로의 출력을 판정함으로써 k 비트째의 데이터를 결정하고, 상기 N 회의 테스트에 의해 상기 레지스터에 각 반도체 장치마다의 특성을 나타내는 데이터를 설정하는 데이터 설정 회로를 포함하는 반도체 장치를 제공한다.
본 발명은 또한, 메모리셀이 컬럼, 로우 방향으로 매트릭스 형태로 배열되어 컬럼 영역, 로우 영역을 갖는 메모리셀 어레이, 상기 메모리셀 어레이 내의 불량 칼럼과 치환하기 위한 M개의 컬럼 리던던시를 포함하는 컬럼 리던던시 영역, 상기 컬럼 리던던시로 치환해야 되는 컬럼 어드레스를 기억하는 M개의 레지스터, 감지증폭기, 상기 M개의 레지스터의 각각에는 대응하는 컬럼 리던던시가 사용 가능인지의 여부에 따라서 각각 제1 또는 제2 신호 상태가 되는 래치, 상기 M개의 레지스터를 순서대로 선택하는 카운터, 상기 감지 증폭기로부터 출력되는 선택 컬럼의 데이터가, 주어진 기대치와 일치하는지의 여부에 따라서 패스, 페일 신호를 출력하는 판정 회로, 및 상기 메모리셀 어레이 내의 불량 컬럼을 검출할 때는, 컬럼 어드레스 및 상기 카운터를 선두 번지로 설정한 상태로부터 개시하여, 상기 판정 회로의 출력이 패스이면 상기 컬럼 어드레스를 증가시키고, 상기 판정 회로의 출력이 페일이고 또한 상기 카운터에 의해 선택된 레지스터의 래치가 제1 신호 상태인 경우에는 상기 컬럼 어드레스를 상기 레지스터에 저장한 후, 컬럼 어드레스 및 카운터를 증가시키고, 상기 판정 회로의 출력이 페일이고 또한 상기 카운터에 의해 선택된 레지스터의 래치가 제2 신호 상태인 경우에는 래치가 제1 신호 상태에 있는 레지스터에 도달할 때까지 카운터를 증가시킨 후, 상기 컬럼 어드레스를 레지스터에 저장하고, 이어서 컬럼 어드레스 및 카운터를 증가시키고, 이상의 조작을 최종 컬럼 어드레스에 도달할 때까지 행하게 하는 제어 회로가 설치되어 있는 불휘발성 반도체 메모리를 제공한다.
본 발명은 또한, 기입, 소거 가능한 불휘발성 메모리셀이 컬럼, 로우 방향으로 매트릭스 형태로 배열된 메모리셀 어레이, 감지 증폭기, 컬럼 방향으로 연장하고, 상기 메모리셀 어레이의 데이터를 상기 감지 증폭기로 전달하는 비트선, 및 상기 메모리셀에 대한 기입 및 소거 동작을 행하지 않고, 상기 메모리셀 어레이 내의 셀 어레이의 컬럼 불량을 검출하는 칼럼 불량 검출 회로를 포함하는 불휘발성 반도체 메모리를 제공한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명에 따른 반도체 칩 상에 형성된 NAND형 플래시 메모리의 개략적인 구성을 나타내는 블록도, 도 2는 도 1의 메모리의 메모리셀 어레이의 일부의 구성을 나타내는 회로도이고, 또한 도 3은 도 1의 메모리의 웨이퍼 테스트 공정의 플로우차트이다.
도 1에 있어서, 메모리셀 어레이(Memory Cell Array; 11)는 전기적 재기입이 가능한 불휘발성 메모리셀(도시하지 않음)이 컬럼, 로우 방향으로 매트릭스 형태로 배열되어 구성되어 있다. 상기 각 불휘발성 메모리셀은 컨트롤 게이트와 플로팅 게이트가 적층된 스택드 게이트형의 MOS 트랜지스터 구조를 갖고 있다.
여기서, 메모리셀 어레이(11)는 다른 영역과는 절연 분리된 웰 영역 상에 형성되어 있고, 메모리셀 어레이(11) 내의 메모리셀의 데이터를 소거할 때는, 소거 동작을 복수 단계로 나누어 단계 시퀀스에 대응시켜 상기 웰 영역에 제공하는 소거 전압을 초기 전압으로부터 일정 전압씩 올려가는 소거 방법이 채용된다.
또한, 메모리셀 어레이(11)에는, 불량 셀에 치환하여 사용되기 위한 리던던시(용장) 컬럼이 설치되어 있다. 또한, 메모리셀 어레이(11)에는, 초기 설정 데이터를 저장하기 위한 초기 설정 데이터 영역이 설정되어 있다.
상기 메모리셀 어레이(11)에는, 상호 교차하도록 각각 복수개의 워드선 WL 및 복수개의 비트선 BL이 설치되어 있고, 복수개의 워드선은 로우 디코더(Row Decoder; 12)의 디코드 출력에 의해서 선택적으로 구동된다. 데이터의 판독 시에,메모리셀 어레이(11) 내의 메모리셀로부터 판독된 데이터는 비트선 BL을 통해 페이지 버퍼(Page Buffer; 13)로 공급되고, 여기서 감지된다. 페이지 버퍼(13)에서 감지된 데이터는, 컬럼 게이트 회로(Column Gate; 14)에 의해서 컬럼 단위로 선택되어 I/O 버스(I/O Bus; 15)에 공급되고, 또한 I/O 버퍼(I/O Buffer; 16)로부터 반도체 칩 외부로 출력된다. 데이터의 기입 시에는, 상기와는 반대로 반도체 칩 외부로부터 공급되는 기입 데이터가 I/O 버퍼(16), I/O 버스(15)를 통해 컬럼 게이트 회로(14)에 공급되고, 또한, 페이지 버퍼(13)를 통해 비트선 BL에 기입 데이터에 따른 전압이 공급되어, 선택 메모리셀에 데이터가 기입된다.
또한, 상기 I/O 버퍼(16)에는, 칩 외부로부터, 데이터 기입 시에는 상기 기입 데이터가 공급되는 것 외에, 메모리셀을 선택하기 위한 어드레스나 메모리의 동작을 제어하기 위한 커맨드가 공급된다. 어드레스는 어드레스 버퍼(Address Buffer; 17)로 입력되고, 커맨드는 커맨드 버퍼(Command Buffer; 18)로 입력된다. 어드레스 버퍼(17)로 입력된 어드레스 중, 로우 어드레스는 로우 디코더(12)에 공급되고, 컬럼 어드레스는 컬럼 게이트 회로(14)에 공급된다.
상기 메모리셀(11)에 불량 컬럼이 존재하고 있는 경우에, 이 불량 컬럼에 대응한 어드레스, 즉 불량 컬럼 어드레스를 저장하기 위한 불량 컬럼 어드레스 레지스터(Bad Column Add. Register; 19)가 설치되어 있다. 즉, 불량 컬럼 어드레스 레지스터(19)는, 스페어 컬럼으로 치환되어야하는 (즉 리던던시 치환이 이루어져야 하는) 불량 컬럼의 어드레스를 저장하는 레지스터이다. 또, 본 실시예에 있어서의 메모리에서는 불량 블록을 검출하여 플래그를 부가하여, 사용자에게 불량 블록 어드레스를 판단하도록 하고 있다. 불량 블록의 플래그 정보는 로우 디코더(12) 내의 래치에 기억된다. 이 불량 컬럼 어드레스 레지스터(19)는 상기 I/O 버스(15)에 접속되어 있다.
내부 전압 생성 회로(Voltage Generators; 20)는, 칩 내부에서 사용되는 각종 전압을 생성하는 것이고, 이 전압에는 예를 들면 Vref(기준 전압), Vpgm(기입 전압), 내부 강압 전압(Vdd), 소거 전압(Verase), 비선택 셀의 워드선에 공급되는 비선택 셀 워드선 전압(Vread) 등이 있다. 내부 전압 생성 회로(20)에서 생성된 각종 전압은 로우 디코더(12) 등에 공급된다.
트리밍 데이터 레지스터(Trim. Data Register; 21)는, 상기 내부 전압 생성 회로(20)에서 상기 각종 전압을 생성할 때에 사용되는 조정용 데이터(트리밍 데이터)를 저장한다.
타이머 회로(Timer; 22)는 칩 내부에서 사용되는 각종 타이밍 펄스를 생성한다.
트리밍 데이터 레지스터(Trim. Data Register; 23)는, 상기 타이머 회로(22)에서 상기 각종 타이밍 펄스를 생성할 때에 사용되는 조정용 데이터(트리밍 데이터)를 저장한다. 트리밍 데이터 레지스터(23)에는 전원 투입 시에, 메모리셀 어레이(11) 내의 후술하는 초기 설정 데이터 영역으로부터 레지스터에 저장하여야 할 데이터가 판독되어, I/O 버스(15)를 통해 트리밍 데이터 레지스터(21, 23)에 순차 저장된다.
I/O 제어 회로(I/O Control; 24)는, 칩 외부로부터 공급되는 칩 인에이블 신호/CE, 판독 인에이블 신호/RE, 기록 인에이블 신호/WE 등의 각종 제어 신호를 수신한다. I/O 제어 회로(24)에 입력된 제어 신호 및 상기 커맨드 버퍼(18)에 입력된 커맨드는 제어 회로(Control Logic; 25)에 공급된다.
상기 제어 회로(25)는, I/O 제어 회로(24)로부터의 제어 신호 및 커맨드를 디코드한 결과에 기초하여 칩 내부의 각 회로의 동작을 제어한다. 이 제어 회로(25) 내에는 제어용의 데이터를 저장하기 위한 각종 레지스터가 설치되어 있다. 또한, 제어 회로(25)는 외부 회로에 대하여, 칩이 액세스 가능한 지의 여부의 상태를 나타내는 래디/비지 신호(R/Bn)를 출력하는 기능을 갖고 있다.
도 2에 도시되는 메모리셀 어레이(11)에는, 예를 들면 16개의 메모리셀이 직렬 접속되어 NAND 셀 유닛을 구성하고 있다. 워드선 WL (WL0∼WL15)이 접속된 복수의 NAND 셀 유닛은, 데이터 소거의 최소 단위가 되는 셀 블록을 구성하고 있고, 복수의 셀 블록 B0, B1, ‥ , Bn이 비트선 BL을 공통으로 하여 배치되어 있다.
이러한 메모리셀 어레이(11)에서, 예를 들면 셀 블록 Bn이 초기 설정 데이터를 저장하기 위한 초기 설정 데이터 영역으로서 사용된다. 이 초기 설정 데이터 영역은, 비트선 BL 및 워드선 WL의 선택 구동에 의해, 데이터의 기입, 소거 및 판독이 가능하지만, 메모리의 통상의 동작에 있어서는 외부로부터는 액세스되지 않는다. 따라서, 데이터의 일괄 소거 혹은 블록 단위의 소거 시에도, 이 초기 설정 데이터 영역 내의 데이터는 소거되지 않는다.
다음에, 상기한 바와 같은 구성의 메모리의 웨이퍼 테스트시에 있어서 각 공정의 동작을, 도 3의 플로우차트를 참조하여 설명한다.
웨이퍼 테스트는 이하의 공정으로 이루어진다.
(1) DC 테스트(DC Test)
(2) 디폴트 리세트(Default Reset)
(3) 타이머 및 전압 트리밍(Timer Voltage Trimming)
(4) 불량 컬럼 검출 및 치환 (Bad Co1. Detection Repair)
(5) 정상 메모리 블록의 조사(Good Block Search)
(6) Vpgm 초기값 트리밍(Vpgm Initial Value Trimming)
(7) 불량 메모리 블록 검출(Bad Block Detection)
(8) 옵션 세트(Option Set)
(9) ROM 퓨즈 프로그램(ROM-Fuse Program)
(1O) 파워 오프, 온 시의 레지스터 상태의 검증(Power Off, On Verification of Register State)
이러한 웨이퍼 테스트 중, (2)의 디폴트 리세트로부터 (9)의 ROM 퓨즈 프로그램까지의 공정은, 전원을 투입한 후에 전원을 끄는 일 없이 계속하여 행해진다.
다음에 각 항목에 대하여 설명한다.
(1) DC 테스트
우선, 종래 기술의 경우와 동일한 DC 테스트를 행한다. 이 부분은 자동 테스트화가 가능하지는 않지만, 총 테스트 시간에의 점유 비율이 작기 때문에 테스트 시간에의 영향은 적다.
(2) 디폴트 리세트
DC 테스트의 후에 모든 레지스터를 디폴트(초기) 상태로 세트한다. 트리밍 데이터 레지스터(21, 23)에 대해서는, 각 레지스터의 저장치가 디폴트의 트리밍치가 되도록 리세트한다. 한편, 불량 컬럼 어드레스 레지스터(19)와 상기 불량 블록 플래그에 관해서는, 불량 컬럼 및 불량 블록이 없는 상태로 리세트한다.
(3) 타이머 및 전압 트리밍
이 공정에서는, 타이머 회로(22)에서 생성하는 펄스 신호의 펄스 폭의 트리밍 및 내부 전압 생성 회로(20)에서 생성하는 전압의 값의 트리밍을 행한다. 여기서 트리밍하는 전압은, 기준 전압 Vref, 내부 강압 전압 Vdd 및 비선택 셀 워드선 전압 Vread의 3개이다.
이하 각 항목마다 테스트 방법을 설명한다.
[타이머 트리밍(Timer Trimming)]
도 4는, 도 1 중의 타이머 회로(22), 트리밍 데이터 레지스터(23), 및 이들의 회로에 관계하는 제어 회로(25) 내의 회로의 구체적 구성을 나타내고 있다.
타이머 회로(22)는 타이머 신호 생성 회로(22A)와 기준 클럭 생성 회로(22B)로 구성된다.
타이머 신호 생성 회로(22A)는, 기준 클럭 생성 회로(22B)에 의해 생성된 기본 클럭 PULSE로부터, 도 5의 타이밍차트에 도시한 바와 같이 펄스 TMCLK를 생성한다. 여기서, 펄스 TMINT는 기본 클럭의 정수배에 상당하는 펄스이고, 타이머 리세트 신호 TMRST를 트리거로 하여 생성된다. 펄스 TMCLK는, 펄스 TMINT가 "H"가 된 후, TINT의 시간만큼 경과하고 나서 "H"가 된다. 시간 TINT와 펄스 TMCLK의 펄스 폭(100ns)은 기준 클럭으로부터 생성되기 때문에, 기준 클럭의 변동에 따라서 증감한다.
타이머 신호 생성 회로(22A)에서 생성된 펄스 TMCLK는, 칩의 패드(Pad; 31)에 공급되는, 원하는 펄스 폭 Text을 갖는 펄스 TMEXT와 함께 AND 게이트(32)에 공급된다.
상기 AND 게이트(32)의 출력은 세트 리세트형의 플립플롭(33)의 세트 단자에 공급된다. 또한 플립플롭(33)의 리세트 단자에는 타이머-리세트 신호 TMRST가 공급된다. 이 플립플롭(33)의 출력은, 플래그 FLAG로서 트리밍 데이터 레지스터 제어 회로(Register Control; 34)에 공급된다. 이 제어 회로(34)는, 상기 플래그 FLAG의 상태에 따라서, 상기 트리밍 데이터 레지스터(23)에 대하여 증가 신호 inc 또는 리세트 신호 rst를 공급한다.
상기 기준 클럭 생성 회로(22B)의 한 구체예를 도 6의 회로도에 나타낸다. 여기서, 두개의 기준 지연 생성 회로(35A 및 35B)는 동일한 회로 구성을 갖고 있고, 차동 증폭기(41), 두개의 N채널 MOS 트랜지스터(42, 43), 트리밍 신호에 따라서 양단자 사이의 저항치가 변화하는 가변 저항 회로 R, P채널 MOS 트랜지스터(44) 및 캐패시터 C로 구성되고, 기준 지연 생성 회로(35A 및 35B)는 각각 가변 저항 회로 R 에서의 저항치와 캐패시터 C의 용량치와의 곱 RC에 상당하는 지연 시간을 생성한다.
상기 양 기준 지연 생성 회로(35A, 35B)의 출력은. 타이머-리세트 신호 TMRSTn와 함께, 2개의 NAND 회로로 이루어지는 플립플롭(45)에 공급된다. 이 플립플롭(45)의 한쪽의 출력 신호는, AND 회로(46)에 의해서 타이머-리세트 신호 TMRSTn과의 AND 논리가 취해지는 것에 의해 제어 신호 DEN1가 생성된다. 이 제어 신호 DEN1은 한쪽의 기준 지연 생성 회로(35B) 내의 P채널 MOS 트랜지스터(44)의 게이트에 공급된다. 또한, 상기 플립플롭(45)의 다른 쪽의 출력 신호는, AND 회로(47)에 의해서 타이머-리세트 신호 TMRSTn과의 AND 논리가 취해짐으로써 제어 신호 DEN0를 생성한다. 이 제어 신호 DEN0는, 다른 쪽의 기준 지연 생성 회로(35A) 내의 P채널 MOS 트랜지스터(44)의 게이트에 공급됨과 함께, 인버터(48)에 의해 반전되어 기본 클럭 PULSE (기본 클럭 펄스)가 된다.
이러한 구성의 기준 클럭 생성 회로(22B)에서, 기준 지연 생성 회로(35A, 35B)에서는, 제어 신호 DEN0 또는 DEN1이 "L"로 되어 있는 기간에 P채널 MOS 트랜지스터(44)가 온되고, 캐패시터 C가 전원 전압에 의해 충전되어 있다. 여기서 N채널 MOS 트랜지스터(42)의 임계치 전압을 Vth라고 하면, 차동 증폭기(41)의 (-) 단자의 전압은 Vth로 설정되어 있다.
다음에, 제어 신호 DEN0 또는 DEN1이 "H"로 변하면, P채널 MOS 트랜지스터(44)가 오프하여, 캐패시터 C의 충전이 행해지지 않게 된다. 여기서, N채널 MOS 트랜지스터(42, 43)는 전류 미러 회로를 구성하고 있고, 가변 저항 회로 R를 통해 N채널 MOS 트랜지스터(42)에 흐르는 전류에 비례한 전류가 N채널 MOS 트랜지스터(43)에 흐르고, 캐패시터 C는 이번은 이 전류에 의해서 방전된다. 그리고, 캐패시터 C의 단자 전압이, 차동 증폭기(41)의 (-) 단자의 전압 Vth보다도 낮아지면, 차동 증폭기(41)의 출력이 "H"에서 "L"로 반전한다. 그리고, 제어 신호 DEN0 또는 DEN1이 "L"에서 "H"로 반전한 후에, 다음에 차동 증폭기(41)의 출력 신호가 "H"에서 "L"로 반전하기까지의 지연 시간은 가변 저항 회로 R에서의 저항치와 캐패시터 C의 용량치와의 상기 곱인 RC에 상당한다. 이러한 동작이 두개의 기준 지연 생성 회로(35A, 35B)에서 교대로 반복됨으로써, 인버터(48)로부터는 상기 지연 시간 RC의 2배의 주기를 갖는 기본 클럭 PULSE가 출력된다. 여기서, 가변 저항 회로 R는 트리밍 신호의 값에 따라서 저항치를 바꿀 수 있기 때문에, 트리밍 신호에 의해 기준 지연 시간을 조정할 수 있다. 또 기준 클럭 생성 회로(22B)는 도 6에 도시된 것에 한정되지 않고, 트리밍 신호에 의해 기준 클럭을 조정할 수 있는 것이면, 다른 회로 구성을 사용해도 좋다.
도 7은, 도 6 중의 가변 저항 회로 R의 구체적인 구성예를 나타내는 회로도이다. 이 가변 저항 회로 R는, 디코더 회로(Decoder; 49)와, 서로 값이 다른 8개의 저항 R0∼R7 및 이들의 각 저항에 대하여 각각 직렬 접속된 8개의 N채널 MOS 트랜지스터 Q로 구성되어 있다.
상기 디코더 회로(49)는, 예를 들면 3 비트의 트리밍 신호 TTMR0∼TTMR2를 디코드하여, 8가지의 디코드 신호를 출력한다. 그리고, 이들 8가지의 디코드 신호의 각각이 상기 8개의 N채널 MOS 트랜지스터 Q의 게이트에 공급된다.
이와 같이 구성된 가변 저항 회로 R에는, 3 비트의 트리밍 신호 TTMR0∼TTMR2에 기초하여 8개의 N채널 MOS 트랜지스터 Q 중 어느 하나가 온 상태가됨으로써, 양단자간(저항 R0∼R7 각각과 8개의 N채널 MOS 트랜지스터 Q 각각과의 직렬 회로의 양단자간)의 저항치가 8가지로 변화한다.
도 8은, 도 4 중의 트리밍 데이터 레지스터(23)의 상세한 회로 구성을 보이고 있다. 이 레지스터(23)는 예를 들면 4 비트의 데이터를 보유한다. 이 중의 1 비트는 인덱스(INDEX) 비트이다. 이 인덱스 비트는 트리밍 테스트를 행했는지의 여부를 나타내는 지표의 역할을 한다. 남은 3 비트 TTMR0 ∼TTMR2가 중요한 트리밍 정보가 된다.
도 8에 도시한 바와 같이, 직렬 접속된 3개의 D형 플립플롭(DFF; 50)에 의해 구성된 카운터가 트리밍 정보 TTMR0∼TTMR2를 기억하는 레지스터를 겸하고 있다. 인덱스 비트는 래치 회로(INDEX latch; 51)에서 기억된다. 각 플립플롭(50) 및 래치 회로(51)의 데이터는, 각 플립플롭(50) 및 래치 회로(51)에 대하여 각각 설치된 각 2개의 클럭드 인버터(52, 53)를 통해 I/O 버스(15) 간에 입출력된다.
레지스터(23)의 데이터를 메모리셀에 기입할 때는 I/O 버스(15)를 통해 페이지 버퍼(13)(도 1에 도시)에 전송하고, 또한 전원 투입 후에 트리밍 데이터를 메모리셀로부터 레지스터(23)에 전송할 때는, 페이지 버퍼(13)로부터 I/O 버스(15)를 통해 레지스터(23)에 데이터를 입력한다.
도 9는, 레지스터(23) 내의 데이터(TTMR0∼TTMR2 및 INDEX)와 상기 TINT와의 어긋남(ΔTint)과의 관계를 나타낸 것이다. 디폴트 리세트의 상태에서는 INDEX 비트는 "0"이 되고, TTMR0∼TTMR2는 TINT와의 어긋남이 0%가 되는 값으로 설정된다. 타이머 트리밍의 테스트가 개시되면 레지스터 데이터는 우선 초기 상태로 세트된다. 이 때, INDEX 비트는 "1"이 된다. 또, 초기 상태에서는 TTMR0∼TTMR2은 전부 "0"이다.
다음에, 도 4 중의 제어 회로(34)로부터 증가 신호 inc가 생성될 때마다, TTMR0∼TTMR2의 데이터가 순차 증가된다. 도 9에 도시한 바와 같이, TINT의 시간은 TTMR0∼TTMR2가 증가됨에 따라 순차 길어지도록 제어된다.
이러한 레지스터 기능 및 회로 구성을 이용하면, 다음과 같이 타이머 회로의 트리밍을 할 수 있다.
도 10은 타이머 회로(22)의 트리밍 시의 시퀀스, 도 11은 트리밍 시의 타이밍차트를 나타내고, 도 12는 도 1 중의 I/O 버퍼(16)에 레지스터 컨트롤 커맨드를 공급했을 때의 동작 순서를 나타내는 플로우차트이다.
우선, 테스트 개시 커맨드를 입력하면, 레지스터(23)가 초기 상태로 세트되고, 타이머 회로(22)의 테스트가 가능한 상태가 된다.
다음에, 도 4에 나타내어진 패드(31)에 원하는 폭 Text을 갖는 펄스 TMEXT를 입력한다. 이에 의해, TMEXT를 트리거로 하여 TMRST, TMINT, TMCLK의 펄스가 성립한다. 여기서, 도 11(a)에 도시한 바와 같이, TMEXT가 "H"인 기간 중에 펄스 TMCLK가 성립하면, FLAG가 "H"가 되고, 한편, 도 11(b)에 도시한 바와 같이. TMEXT가 "L"인 기간 중에 펄스 TMCLK가 성립하면, 플래그 FLAG는 "L"이 된다.
다음에, 레지스터 컨트롤 커맨드를 입력한다. 이 커맨드를 입력하면, FLAG이 "H"인 경우에 제어 회로(34)는 증가 신호 inc를 생성하고, FLAG가 "L"이면 증가 신호 inc를 생성하지 않는다. 또한, 레지스터 컨트롤 커맨드의 형태로서는, 통상의 커맨드 입력이더라도 좋고, /WE 신호의 토글과 같은 형태이더라도 좋다.
도 10의 시퀀스에 따라서 테스트를 하면, Tint<Text 인 사이는 레지스터 데이터가 순차 증가되어, 타이머 시간이 순차 길어지고, Tint>Text가 된 단계에서 증가되지 않게 된다. 따라서, 테스트 종료 커맨드가 공급되어, 시퀀스가 종료한 시점에서는, 레지스터 데이터는 Tint과 Text가 거의 같게 되는 값으로 세트되고 있는 것으로 된다.
또, 기본 클럭의 펄스 폭의 타겟치는 100㎱ 이지만, TINT 의 시간은 이것보다도 충분히 긴 값, 예를 들면 100㎲로 한다. 그 이유는, TINT 에 차지하는 논리 지연의 영향을 충분히 작게 하기 위해서 이다.
여기서, 도 12에 나타낸 플로우차트에 대하여 간단히 설명한다.
테스트 커맨드가 공급되면(Command input), 단계 S1에 있어서 R/Bn (래디/비지) 신호가 "L"이 되고 (R/Bn="L), 칩이 비지 상태인 것이 외부에 알려진다. 다음에, 단계 S2에 있어서 플래그 FLAG가 "H"인지 여부가 판단된다(FLAG="H" ?). 이 때, 플래그 FLAG가 "H"아니면, 기본 클럭의 펄스 폭은 이미 타겟치이기 때문에, 그 후, 스테이터스(Status)가 패스(Pass) 상태(Status="Pass")가 된 후에 R/Bn 신호가 "H"로 되어 타이머 트리밍의 테스트 동작이 종료한다.
한편, 단계 S2에 있어서 플래그 FLAG가 "H"이라고 판단되면, 다음에 단계 S3에 있어서 트리밍 데이터가 최대치에 달하여 있는지의 여부가 판단된다(Trim. Data= Max ?). 여기서 이미 최대치에 달하고 있으면, 단계 S4에 있어서 레지스터(23)가 리세트되고(Register Reset), 트리밍에 실패하였다고 해서 스테이터스가 페일(Fail) 상태(Status="Fail)로 된 후에 R/Bn 신호가 "H"로 되어 타이머 트리밍의 테스트 동작이 종료한다.
단계 S3에 있어서 트리밍 데이터가 최대치에 달하고 있지 않다고 판단되면, 다음에 단계 S5에서 레지스터(23)의 데이터가 증가되어 (Increment Register Data), 스테이터스가 페일 상태(Status="Fail")로 된 후에 R/Bn 신호가 "H"로 된다.
상술한 테스트 수법은, 다음과 같은 이점을 가지고 있다.
(1) 테스터는 각각의 칩에 대하여 공통의 커맨드를 입력하는 것만으로 좋다. 특히, 테스터의 CPU를 이용하여 트리밍 데이터를 결정하는 연산을 행할 필요가 없어진다. (2)또한, 테스터가 칩마다의 특성 데이터를 저장하는 메모리를 갖지 않더라도 좋다.
이러한 것은, 100개 정도의 칩에 대하여 병렬로 테스트를 할 수 있는 것을 의미한다. 또한 고성능, 고기능의 테스터를 이용하지 않더라도 트리밍 테스트를 할 수 있다는 것을 의미한다. 따라서, 종래의 테스트 방법에 비하여, 테스트 시간의 대폭적인 단축과 테스트 비용의 대폭적인 삭감을 도모할 수 있다.
또, 여기서는 타이머 회로(22)의 트리밍의 테스트에 대하여 설명하였지만, 이하에 진술한 바와 같이, 이 테스트의 본질은 전압 트리밍이나 리던던시 계산에도 적용할 수 있다.
또한 본 방식은, 트리밍 데이터를 메모리셀 어레이(11)에 기입할 수 있는 메모리를 전제로 하고 있지만, 트리밍 데이터를 레이저 퓨즈에 기억시키는 메모리에도 적용 가능하다. 그 경우는 상기한 바와 같은 방법으로 트리밍 데이터를 결정한 후, 레지스터(21, 23) 내의 데이터를 테스터의 메모리로 옮겨, 그 후, 그 데이터에 기초하여 퓨즈 컷트를 행하면 좋다. 이 경우, 상기 (2)의 이점은 잃게 되지만, 상기 (1)의 이점은 유지되기 때문에, 테스트 시간의 단축이 가능해진다.
[전압 트리밍(Voltage Trimming)]
칩 내부에서 사용되는 각 전압의 트리밍도 상기 타이머 회로(22)의 트리밍의 경우와 마찬가지로 행할 수 있다.
도 13은, 도 1 중의 내부 전압 생성 회로(20), 트리밍 데이터 레지스터(21) 및 이들의 회로에 관계하는 제어 회로(25) 내의 회로의 구체적 구성을 보이고 있다. 이 경우에는 기준 전압 Vref의 생성을 예로 하여 설명한다.
내부 전압 생성 회로(20)는, 이 내부 전압 생성 회로(20)에서 생성되는 기준 전압 Vref를, 혹은 칩의 외부로부터 패드(61)(Monitor PAD)에 공급되어, 원하는 기준 전압에 상당하는 참조 전압을, 저항 분할하는 직렬 접속된 가변 저항 회로(62) 및 저항(63)으로 이루어지는 분할 회로와, 밴드갭형 정전압 생성 회로(BGR Circuit; 64)에서 생성되는 BGR 전압 Vbgr과 상기 가변 저항 회로(62) 및 저항(63)으로 이루어지는 분할 회로에서 분할된 전압을 비교하는 비교기(65)와, 이 비교기(65)의 출력 신호 및 테스트 신호 VREFTEST에 기초하여 플래그 FLAG를 생성하는 플래그 생성 회로(66)와, 비교기(65)의 출력 신호 및 테스트 신호 VREFTEST에 기초하여 기준 전압 Vref의 노드를 전원 전압에 접속하는 직렬 접속된 2개의 P채널 MOS 트랜지스터로 이루어지는 스위치 회로(67)와, 상기 플래그 FLAG에 기초하고 레지스터(21)에 대하여 증가 신호 inc 혹은 리세트 신호 rst을 공급하는 레지스터 제어 회로(control; 68)로 구성되어 있다.
여기서, 레지스터(21)로부터 출력되는 트리밍 신호는 예를 들면 TVREF0∼TVREF3의 4 비트로 한다. 이 레지스터(21)의 구성은 타이머 트리밍의 것과 마찬가지로 좋다. 가변 저항 회로(62)는, 상기 4 비트의 트리밍 신호 TVREF0∼TVREF3에 따라서 그 양단의 저항이 변화한다. 이 가변 저항 회로(62)는, 도 7에 나타내는 경우와 마찬가지로 구성해도 좋다. 단, 이 경우, 상기 디코더 회로(49)에 대응한 디코더 회로는 4 비트의 트리밍 신호에 따라서 16개의 디코드 신호를 출력하여, 상기 저항 R0∼R7에 대응하는 저항은 16개 설치되고, 이것에 따라 상기 N채널 MOS 트랜지스터 Q에 대응하는 MOS 트랜지스터도 16개 설치된다.
도 14는, 도 13에 나타내는 회로에서, 레지스터(21)에 기억되는 데이터와 기준 전압 Vref와의 대응 관계를 나타낸 것이고, 또한, 도 15는 도 13의 회로의 테스트 시퀀스를 보이고 있다.
도 15에 도시한 바와 같이, 기준 전압 Vref의 트리밍을 할 때는, 우선 패드(61)에 참조 전압을 입력한다. 계속해서 테스트 개시 커맨드를 입력하면, 도 13 중의 테스트 신호 VREFTEST가 "H"로 되고, 스위치 회로(67)가 오프로 되어, 패드(61)에 입력된 참조 전압이 가변 저항 회로(62) 및 저항(63)으로 이루어지는 분할 회로에 의해서 분할되어, 칩 내부에서 생성된 BGR 전압 Vbgr와 비교기(65)에서 비교된다. 또한, 테스트 신호 VREFTEST가 "H"일 때는 플래그 생성 회로(66)가 동작 가능해지고, 비교기(65)의 비교 결과가 플래그 FLAG에 반영된다.
여기서, 레지스터 데이터와 출력 전압(Vref)과는 도 14에 도시한 바와 같은 관계로 되어 있고, 출력 전압 Vref가 그 타겟치보다도 작은 동안에는 레지스터 컨트롤 커맨드(도 15 중의 B)를 입력 할 때마다 레지스터 데이터가 증가(inc)된다. 그리고, 출력 전압 Vref가 그 타겟치보다도 커진 시점에서 증가가 정지한다. 이와 같이 하여, 타이머 트리밍과 마찬가지, 병렬 테스트로 전압의 트리밍을 할 수 있다.
내부 강압 전압 Vdd의 트리밍도 상기 기준 전압 Vref의 트리밍과 마찬가지의 회로 및 방법으로 행할 수 있다.
또, 도 15에 도시한 바와 같이, 레지스터 컨트롤 커맨드 B를 외부로부터 입력하는 것은 아니고, 칩 내부의 타이머 회로(22)와 제어 회로를 이용하여, 자동적으로 레지스터 컨트롤 동작을 행하게 하도록 해도 좋다.
한편, 비선택 셀 워드선 전압 Vread과 같은 승압 전압을 트리밍하는 경우에는, 도 16에 도시한 바와 같은 구성의 회로를 이용한다. 즉, 도 16은, 도 1 중의 내부 전압 생성 회로(20) 중 비선택 셀 워드선 전압 Vread의 생성에 관한 부분의 회로를, 트리밍 데이터 레지스터(21) 및 이들의 회로에 관계하는 제어 회로(25) 내의 회로와 함께 나타내고 있다.
비선택 셀 워드선 전압 Vread는 승압 회로(Vread Charge Pump; 71)에서 생성된다. 이 승압 회로(71)에서 생성되는 전압 Vread 혹은 칩의 외부로부터 패드(Monitor PAD; 72)에 공급되어 원하는 비선택 셀 워드선 전압에 상당하는 참조 전압은, 직렬 접속된 가변 저항 회로(73) 및 저항(74)으로 이루어지는 분할 회로에 의해서 저항 분할된다. 상기 분할된 전압 VMON은 비교기(75)에 의해 기준 전압 Vref와 비교된다. 이 비교기(75)의 출력은 인버터(76)에 의해서 반전되어, 플래그 FLAG로서 레지스터 제어 회로(68)에 공급된다. 이 레지스터 제어 회로(68)는, 상기 플래그 FLAG에 기초하여 레지스터(21)에 대하여 증가 신호 inc 혹은 리세트 신호 rst를 공급한다.
지금, 패드(72)에 참조 전압이 입력된 상태에서 테스트 개시 커맨드를 입력하면, 디스에이블 신호 disable에 기초하여 승압 회로(71)가 비동작 상태가 되고, 또한 인에이블 신호 enable에 기초하여 비교기(75)가 동작 상태가 된다. 그리고, 패드(72)에 입력된 참조 전압은, 가변 저항 회로(73) 및 저항(74)으로 이루어지는 분할 회로에 의해서 저항 분할되어, 분할된 전압은 비교기(75)에서 기준 전압 Vref와 비교되어, 이 비교 결과에 기초하여 발생되는 플래그 FLAG에 따라서, 레지스터 제어 회로(68)로부터 증가 신호 inc 또는 리세트 신호 rst가 레지스터(21)에 공급된다.
또, 도 16에 도시한 바와 같이, 패드(72)와 가변 저항 회로(73) 사이에는 배선에 부수한 기생 저항 Rpad가 존재하고 있다. 이 기생 저항 Rpad가 크면, 패드(72)에 옳은 참조 전압을 입력해도 트리밍 후의 전압이 어긋나버린다. 그와 같은 경우에는, Rpad의 값이 영향받지 않도록, 패드(72)에 사전에 높은 참조 전압을 입력하면 좋다. 이것은, 기준 전압 Vref 및 내부 강압 전압 Vdd의 트리밍의 때에 대응하는 패드로부터 입력하는 참조 전압에 있어서도 유효하다.
도 17은, 상기한 바와 같이 각 전압의 트리밍을 행하는 경우의, 트리밍 횟수와 트리밍 후의 전압과의 관계를 나타내고 있다. 각 전압의 트리밍을 행하는 경우, 도 17에 도시한 바와 같이 각 칩의 초기 전압은, 제조 프로세스 등의 조건에 의해서 소정의 변동이 발생하고 있다(Initial Distributing). 예를 들어, 칩 A(Chip A)의 초기 전압이 칩 B(Chip B)에 비하여 높다고 하면, 트리밍이 종료한 시점에서는 칩 A와 B 사이에는 최대 1 단계당의 단계 전압 Vstep의 변동이 생긴다(Final Distributing).
그래서, 트리밍 시에 패드에 입력하는 참조 전압으로서 타겟치(Target)에 대하여 Vstep/2만 낮은 전압, 즉 타겟치-Vstep/2의 전압을 입력하면, 트리밍 후의 전압은 타겟치에 정확히 일치하게 되어, 칩 간에 변동이 발생하지 않게 된다. 반대로, 타겟치를, 패드에 입력하는 참조 전압 Vpad에 대하여 Vstep/2 만큼 높은 전압, 즉 Vpad+Vstep/2로 하여도 좋다.
(4) 불량 컬럼 검출 및 치환
종래에는 정상적인 메모리 블록(Good Block)을 검출하여 Vpgm의 초기값의 트리밍을 행한 후에 불량 컬럼 검출을 실시하고 있었다.
그러나 불량 컬럼이 존재하면 칩 내에 정상적인 메모리 블록이 존재하지 않는다는 사태가 발생할 수 있다. 왜냐하면, 정상적인 메모리 블록인지 아닌지는 기입 소거를 행한 뒤 확인을 위한 일괄 검지를 통과하는지의 여부로 판정하지만, 불량 컬럼이 있으면 일괄 검지에서 항상 페일(Fail)로 되기 때문이다.
그래서, 이 실시예에 의한 메모리에서는, 불량 컬럼의 검출 및 검출된 불량 컬럼의 스페어 컬럼으로의 치환을 행한 뒤 정상적인 메모리 블록의 조사(GoodBlock Search)를 행하여, Vpgm의 초기값의 트리밍을 실시한다.
Vpgm의 초기값의 트리밍을 행하기 전에 불량 컬럼의 검출 및 검출된 불량 컬럼의 스페어 칼럼으로의 치환을 행하기 위해서는, 기입 소거하지 않고서 불량 컬럼을 검출할 필요가 있다. 그래서, 비트선의 누설 체크나 오픈 체크 등을 행하여 불량 컬럼을 검출한다. 반대로 말하면, 이러한 수법으로 불량 칼럼을 검출할 수 있기 때문에, 불량 컬럼 검출의 공정을 Vpgm의 초기값의 트리밍 공정의 앞에 가지고 오는 것이 가능해진다.
구체적인 불량 컬럼 검출/치환의 방법을 이하에 진술한다. 우선, 불량 컬럼 검출/치환에 관한 회로의 구성을 설명한다.
도 18은, 도 1 중의 메모리셀 어레이(11) 및 페이지 버퍼(13)의 일부의 개요를 보이고 있다. 여기서, 메모리셀 어레이(11)의 1 페이지는 1024+32=1056 바이트(Byte)로 이루어진다. 데이터의 입출력은 바이트 단위로 행해지기 때문에, 컬럼 어드레스는 A0로부터 A10까지 11비트가 있다. 메인 영역의 불량 컬럼은, 바이트 단위로 리던던시 컬럼으로 치환된다. 리던던시 컬럼은 하나의 프레임에 따라 8 바이트가 있다. 또한, 하나의 페이지 버퍼(PB)에 관하여 2개의 비트선 BL이 할당되어 있고, 그 어디에 접속할지는 신호선 BLTRe, BLTRo, BLCUe, BLCUo에 의해 결정된다. 예를 들면 BLTRe="H", BLTRo= "L"일 때는 짝수번째의 비트선 BL 이 페이지 버퍼 PB에 접속된다, 이 때 BLCUe="L", BLCUo="H"로 되고, 비선택의 비트선 BL은 접지(gnd)에 접속된다. 짝수번째의 비트선과 홀수번째의 비트선은 별개의 페이지에 속한다고 간주된다.
도 19는, 도 1의 메모리에 있어서의 컬럼 리던던시에 관계하는 회로의 구성을 보이고 있다. 불량 컬럼의 검출 및 검출된 불량 컬럼의 스페어 칼럼으로의 치환의 조작이 완료한 단계에서는, 불량 컬럼의 어드레스는 불량 컬럼 어드레스 레지스터(19)에 저장되어 있다. 상기 어드레스 버퍼(17)의 일부인 컬럼 어드레스 버퍼(17A)에 입력된 컬럼 어드레스가 불량 컬럼 어드레스 레지스터(19) 내의 어드레스와 일치하면, 메인 칼럼 영역이 비선택으로 되고, 리던던시 컬럼 영역이 선택된다.
판독 동작의 경우에는, 선택된 8개(1 바이트)의 페이지 버퍼 PB의 데이터가 버퍼 회로(Buffer; 81)를 통해 I/O 버스(15)에 출력된다. 페이지 버퍼 PB에 기입 데이터를 입력할(데이터 로드) 때는 이것과는 역의 경로로 데이터가 전송된다.
도 19 중의 신호선 LSENLR는 일괄 검지 동작에서 사용한다. 그 때, 불량 컬럼이나 미사용의 리던던시 컬럼 영역의 정보가 일괄 검지 동작에 반영되지 않도록 하기 위해서, 이들의 페이지 버퍼 PB와 신호선 LSENLR 사이의 신호 경로를 차단할 필요가 있다. 8개의 페이지 버퍼 PB 마다 설치된 아이솔레이션 래치 회로(Isolation Latch; 82)는, 상기한 신호 경로를 차단할 지의 정보를 저장하기 위한 것이다.
또, 도 19에 있어서, 83은 버퍼 회로(81)를 통해 I/O 버스(15)에 출력되는 데이터를 판정하는 판정 회로(Decision Circuit), 84는 제어 회로(Control), 85는 레지스터 카운터(Register Counter)이다.
도 20은, 도 19 중의 불량 컬럼 어드레스 레지스터(19)의 1 단위분의 회로구성을 보이고 있다. 이 1 단위분의 회로에서 하나의 불량 컬럼 어드레스 A0∼A10를 기억하기 때문에, 이 1 단위분의 회로에는 11 비트분의 래치 회로(91)가 포함되어 있다. 컬럼 어드레스 버퍼(17A)에 입력된 컬럼 어드레스가, 불량 컬럼 어드레스 레지스터(19)에 저장되어 있는 어드레스와 일치하는지의 여부는, 11개의 래치 회로(91) 마다 설치된 EX-OR 회로(배타적 논리합 회로; 92)에서 판정된다. 래치 회로(93)는 인덱스 비트(INDEX)를 저장한다. 이 인덱스 비트는, 다른 11개의 래치 회로(91)에 저장되어 있는 데이터가 유효한지 여부를 판별하는 지표로서의 역할을 한다. 래치 회로(93)에 데이터 "1"가 저장되어 있는 경우에는, 래치 회로(91) 내의 데이터가 불량 칼럼 어드레스인 것을 나타내고, 데이터 "0"가 들어가 있는 경우에는 래치 회로(91) 내의 데이터에 의미가 없는 것을 나타낸다.
상기 EX-OR 회로(92)의 출력은 NOR 회로(94)에 입력된다. 이 NOR 회로(94)의 출력은 NAND 회로(95)에 입력되고, 또한 NAND 회로(95)에는 상기 래치 회로(93)의 저장 데이터가 공급된다. 또, 96 및 97은 각각 디코더이고, 98 및 99는 각각 NAND 회로이다. 또, 도 20의 회로의 상세에 대해서는 후술한다.
다음에, 불량 컬럼 검출 및 치환의 시퀀스에 대하여 설명한다.
도 21은 불량 컬럼 검출 및 치환의 시퀀스의 플로우차트이다. 이 공정은 다음의 6개의 부분으로 이루어진다.
(1) 컬럼 리던던시 레지스터 리세트(Column. R/D Register Reset)
이 공정에서는 모든 불량 컬럼 어드레스 레지스터를 리세트한다. 또한, 인덱스용의 래치 회로는 전부 "0"로 한다.
(2) 리던던시 영역의 컬럼 체크(R/D Area Co1. Check) 메인 컬럼 영역의 불량을 검출하기 전에, 리던던시 영역의 불량 컬럼을 검출하여, 불량의 임의의 리던던시 컬럼이 선택되지 않도록 한다. 이 공정은 도 22에 도시한 바와 같이 4개의 공정으로 이루어진다.
(2-1) 오픈 체크 리드(Open Check Read)
이 공정에서는 비트선의 오픈 불량을 검출하기 위한 판독(리드)을 행한다. 그 때문에 모든 블록을 비선택 상태로 하고, 또한 도 18 중의 BLCUe, BLCUo에 게이트가 접속된 트랜지스터의 게이트를 개방한 상태에서 리드를 행한다. 비트선 BL이 메모리셀 어레이(11) 내에서 끊어져 있으면 페이지 버퍼 PB에는 데이터 "0"(오프 상태의 셀에 상당)이 판독되고, 끊어져 있지 않으면 데이터 "1"(온 상태의 셀에 상당)이 판독된다. 비트선 BL이 끊여져 고저항으로 되어 있는 상태도 검출할 수 있도록 하기 위해서, 판독 시간은 통상 동작의 판독 시간보다도 짧게 설정한다. 이 리드 동작은 짝수번째(even) 및 홀수번째(odd)의 모든 비트선에 대하여 행하기 위해서, 최초로 짝수번째의 비트선에 대하여 판독을 행한다면, 다음에 홀수번째의 비트선에 대하여 판독을 행한다.
(2-2) 불량 리던던시 컬럼의 검출(Bad R/D Co1. Detect)
리던던시 영역의 컬럼 중, 오픈 불량의 컬럼을 검출하여 등록한다. 이 조작의 플로우차트를 도 24에 나타낸다. 우선, 컬럼 리던던시 영역에 직접 액세스할 수 있도록 하는 커맨드를 입력한다(단계 S11). 이에 따라 도 20의 신호 RDAC가 성립하고, 컬럼 어드레스의 하위 3 비트 A0-A2로 컬럼 리던던시를 선택할 수 있게 된다. 즉, 신호 RDAC가 "H"가 되는 것에 의해, 컬럼 어드레스의 하위 3 비트 A0-A2를 디코드하는 디코더(97)의 출력 레벨에 따라서 NAND 회로(98)의 출력 레벨이 결정되고, 또한 NAND 회로(99)를 통해 리던던시 히트 신호 RDHITi의 레벨이 설정된다.
계속해서, 테스트 커맨드 TR1을 입력한다(단계 S12). 여기서, TR0 는, 리던던시 영역의 페이지 버퍼의 데이터가 모두 "0"로 되어있는지의 여부를 검출하는 테스트 커맨드이다. TR1는, 리던던시 영역의 페이지 버퍼의 데이터가 모두 "1"로 되어 있는지의 여부를 검출하는 테스트 커맨드이다. 테스트 커맨드 TR0를 입력했을 때의 페이지 버퍼의 데이터의 기대치(exp-val)는 전부 모두 "0"이고, 테스트 커맨드 TR1을 입력했을 때의 페이지 버퍼의 데이터의 기대치(exp-val)는 전부 모두 "1"이다. 또, 도 24 중의 플로우차트에 있어서, 굵은 화살표는 외부로부터의 커맨드 입력에 의한 천이를 나타내고, 가는 화살표는 칩 내부의 제어 회로에 의한 자동적인 천이를 나타낸다.
커맨드가 입력되면, 단계 S13에 있어서 R/Bn (래디/비지) 신호가 "L"이 되어, 도 19 중의 컬럼 어드레스 버퍼(17A)와 레지스터 카운터(85)가 리세트된다. 컬럼 어드레스 버퍼(17A)는, A0, A1, A2가 "0"로 남은 것이 전부 "1"의 상태("00011 …1")로 되도록 리세트된다.
다음에, 선택된 리던던시의 페이지 버퍼의 데이터가 도 19 중의 버퍼 회로(81)를 통해 판정 회로(83)에 전송되어, 그 데이터가 모두 "1"인지의 여부가 판정된다(단계 S14). 모두 "1"이 아니라고 판정되면, 그 칼럼에 오픈 불량이 있어, 리던던시로서 쓸 수 없는 것을 의미한다.
이 경우에는, 다음의 단계 S15에 있어서, 컬럼 어드레스 버퍼(17A)의 데이터를 레지스터 카운터(85)에 의해 선택되어 있는 불량 컬럼 어드레스 레지스터(19) 내의 1 단위분의 회로 내의 래치 회로(91)에 저장하여, 그 1 단위분의 회로 내의 래치 회로(93)의 인덱스 비트(INDEX)를 "1"로 한다. 또, 여기서 저장된 어드레스(A0, A1, A2 이외가 전부 "l")는 메모리셀 영역에는 실제로는 존재하지 않는다. 따라서, 통상 동작 시는 컬럼 어드레스 버퍼(17A)에 어떠한 어드레스가 입력되더라도, 이 컬럼 리던던시로 치환되는 일이 없다.
한편, 판정 회로(83)에서 모두 "1"이라고 판정하면, 다음의 단계 S16에 있어서, 컬럼 어드레스 버퍼(17A)와 레지스터 카운터(85)가 함께 증가되어, 다음의 컬럼 리던던시를 선택해 간다. 최후의 컬럼 리던던시까지 상기 조작을 반복하고, 단계 S17에 있어서 최종 컬럼 리던던시에 도달한 것이 판정되면 시퀀스가 종료한다.
(2-3) 쇼트/누설 체크 리드(Short/Leak Check Read)
이 공정에서는, 비트선 사이의 쇼트나 누설에 기인한 불량을 검출하기 위한 리드를 행한다. 그 때문에 모든 블록을 비선택 상태로 하여 리드를 행한다. 마진을 갖게 하기 위해서 리드 시간은 통상 동작 시보다도 길게 한다.
컬럼이 정상이면 페이지 버퍼에 데이터 "0"가 판독되고, 쇼트나 누설이 있으면 데이터 "1"가 판독된다.
(2-4) 불량 리던던시 컬럼의 검출(Bad R/D col, Detect)
이 공정에서는, 리던던시 영역의 컬럼 중, 쇼트, 누설 불량의 컬럼을 검출하여 등록한다. 이번은 정상이면 페이지 버퍼에 데이터 "0"가 들어가 있을 것이기 때문에(기대치 exp-val.= All "0"), TR0 커맨드를 입력한다. 시퀀스의 내용은 앞의 (2-2)와 같다.
이상의 조작이 종료하면, 비트선의 even, odd를 반전시켜 (2-1)∼(2-4)와 마찬가지의 조작을 반복한다. 비트선의 even과 odd는 전용의 어드레스에 의해 지정할 수 있다.
(3) [리던던시 영역의 페이지 버퍼에 대한 데이터 입출력 체크(R/0 Area P/B Din/Dout Check)]
리던던시 영역의 페이지 버퍼에 대하여 데이터 로드와 데이터 판독을 행하여, 페이지 버퍼의 논리 회로에 불량(stuck-at-fault)이 없는 것을 확인한다. 구체적으로는 우선 모든 페이지 버퍼에 데이터 "1"을 로드한다. 계속해서 도 22 중의 (2-2)과 마찬가지의 조작을 행하고 불량을 검출/등록한다. 다음에 데이터 "0"을 로드하여, 도 22 중의 (2-4)과 마찬가지의 조작을 행한다.
여기까지의 공정에서, 리던던시 영역의 불량 컬럼은 전부 검출/등록된다. 불량으로 판정된 리던던시의 레지스터에는 INDEX에 "1"가 성립되어 있다.
(4) [메인 영역의 칼럼 체크(Main Area Co1, Check)]
다음에 메인 영역의 불량 컬럼을 검출하여, 리던던시 컬럼으로 치환한다. 우선 오픈 불량, 쇼트/누설 불량의 검출/치환(Bad Column Detection Repair)을 행한다. 이 시퀀스를 도 23에 나타낸다. 이 중 오픈 불량 검출 리드, 쇼트/누설 불량 검출 리드의 공정은 도 24의 경우와 완전히 동일하다.
불량의 검출/치환 조작의 플로우차트를 도 25에 나타낸다. 커맨드는, 기대치(exp-val.) "0"의 검출을 행할지 "1"의 검출을 할 지에 따라서 TR0, TR1을 입력한다(단계 S21).
다음에, 단계 S22에 있어서, R/Bn="L"라고 되어, 도 19 중의 컬럼 어드레스 버퍼(17A)와 레지스터 카운터(85)가 리세트된다. 컬럼 어드레스 버퍼(17A)에서, 메인 영역의 선두 번지가 선택된 상태가 된다. 다음에, 단계 S23에 있어서, 1 바이트마다 페이지 버퍼 PB의 데이터를 검출한다(Byte by Byte comparison). 페이지 버퍼 PB의 데이터가 기대치와 다르면, 단계 S24에 있어서, 그 시점에서 선택되어 있는 레지스터의 인덱스 비트(INDEX)를 본다. INDEX="O"이면, 단계 S 25에 있어서, 그 레지스터에 불량 어드레스를 저장하여, INDEX="1"로 한다.
단계 S24에 있어서, INDEX="1"이면, 그 리던던시 칼럼에 불량이 있거나 혹은 그 리던던시 컬럼이 이미 사용되고 있는 것을 의미하기 때문에, 단계 S26에 있어서, 레지스터 카운터(85)를 증가하고, 다음에 단계 S27에 있어서, INDEX="0"의 레지스터를 찾는다. 최후까지 증가해도 INDEX="0"의 레지스터가 없으면, 다음에 단계 S28에 있어서, 스테이터스(Status) 래치에 "Fail"의 플래그를 성립시킨다. 스테이터스 래치의 상태는, 테스트 종료 후, 스테이터스 래치를 리드함으로써 알 수 있다.
한편, 단계 S23에 있어서, 페이지 버퍼 PB의 데이터가 기대치와 일치하거나, 단계 S25의 종료 후에는, 단계 S29에 있어서, 컬럼 어드레스를 증가하고, 그 후,단계 S30에 있어서, 리던던시 치환이 정상적으로 종료하면(Final Col. Add가 검출되면), 다음에 단계 S31에 있어서 스테이터스 래치에 "Pass"의 플래그를 성립시킨다.
(5) [메인 영역 페이지 버퍼에 대한 데이터 입출력 체크(Main Area P/B Din/Dout Check)]
다음에 메인 영역의 페이지 버퍼의 로직 회로의 불량을 검출한다. 불량의 검출 및 치환은 도 25의 플로우차트에 따라서 행한다.
(6)[아이솔레이션 래치 회로의 세트(isolation Latch Set)]
리던던시 치환이 전부 종료하면, 도 19 중의 아이솔레이션 래치 회로(82)를 세트한다. 우선, 커맨드를 입력하여, 제어 회로(84)로부터 출력되는 아이솔레이션 래치 리세트 신호 isolatrst를 "H"로 한다. 이에 따라 도 19 중의 모든 페이지 버퍼 PB가 일괄 검지선 LSENLR에서 분리된 상태가 된다. 다음에, 제어 회로(84)로부터 출력되는 아이솔레이션 래치 인에이블 신호 isolaten 신호를 "H"로 하여, 이 상태에서 1 페이지분의 데이터를 로드한다. 선택된 컬럼은 아이솔레이션 래치 회로(82)의 데이터가 반전하기 때문에, 1 페이지분 어드레스를 스캔함으로써 아이솔레이션 래치 회로(82)의 세트가 완료한다.
이상에서 불량 컬럼의 검출 및 치환의 조작이 완료한다. 또, 여기까지는 메모리 프레임이 하나의 경우에 대해 설명하여 왔지만, 프레임이 복수개 있는 경우에도 용이하게 확장할 수 있다.
다음에 도 3의 플로우차트에 있어서, (5) 정상적인 메모리 블록의 조사(Good Block Search)의 공정에 대하여 설명한다.
Vpgm의 초기값을 결정하기 위한 기입 동작은, 기입 소거 가능한 블록으로 행할 필요가 있다. 그래서, 정상적인 메모리 블록의 조사을 행한다.
이 공정의 시퀀스를 도 26의 플로우차트에 나타낸다. 우선 적당한 초기 블록 어드레스를 입력한다(Input Initial Block Address). 초기 블록 어드레스는 선두 블록 어드레스가 아니더라도 좋다. 다음에 블록 소거 커맨드를 입력하여, 이 블록을 소거한다(Block Erase).
소거 동작에 이어, 소거 검증(일괄 검지로 전부 "1" 상태로 되어 있는 것을 체크함)이 행해지고, 그 결과를 도 1 중의 제어 회로(25) 등에 설치되어 있는 제1 스테이터스 레지스터에 저장한다.
다음에, 메뉴얼 프로그램(Manual Program) 커맨드를 입력하여, 선택되어 있는 페이지에 대하여 전부 "O" 기입을 행한다. 이 메뉴얼 프로그램에서는 기입 루프 횟수를 1회로 하고, Vpgm은 최대치 혹은 그것에 가까운 값으로 한다. 프로그램 후에는 검증 동작을 행하여, 그 결과를 동일하게 제어 회로(25) 등에 설치되어 있는 제2 스테이터스 레지스터에 저장한다(Manual All "0" Program(Vpgm fix)).
계속해서, 어드레스 레지스터 컨트롤 커맨드를 입력한다(Input Address Register control Command). 이에 따라, 상기 제1, 제2 스테이터스 레지스터의 내용 중 어느 하나 혹은 양방이 페일(Fail)이면 블록 어드레스가 증가된다. 양방의 스테이터스 레지스터의 내용이 패스(Pass)이면 그 어드레스에 멈춘다.
또한, 상기한 바와 같이 제1, 제2 스테이터스 레지스터의 스테이터스 상태를 관찰하는 대신에, 패스/페일 결과를 누적하고 기억하는 하나의 스테이터스 레지스터를 이용하여 상기 조작을 행하여도 좋다. 즉, 직전의 소거 혹은 기입 검증의 결과가 패스이면 레지스터의 데이터를 바꾸지 않고, 페일이면 레지스터의 상태를 강제적으로 제1 신호 상태로 하는 것 같은 스테이터스 레지스터를 설치하여, 이 레지스터 데이터가 페일인 경우에 블록 어드레스를 증가시키도록 한다. 최초에 이 스테이터스 레지스터를 패스 상태로 하여 두고나서, 소거 기입을 행하면, 소거 혹은 기입의 어느 하나가 페일일 때, 이 레지스터는 페일 상태가 된다. 따라서, 하나의 스테이터스 레지스터에 의해 상기와 마찬가지의 기능을 실현할 수 있다.
블록 소거로부터 어드레스 레지스터 컨트롤 커맨드 입력까지의 시퀀스를 소정의 횟수 반복한다. 이 결과, 시퀀스가 종료한 시점에는 블록 어드레스의 버퍼에 각각의 칩의 정상적인 메모리 블록(Good Block)의 어드레스가 들어가 있는 것으로 된다. 이 조작은 타이머 트리밍이나 전압 트리밍의 경우와 마찬가지로, 병렬 동작이 가능하다. 어드레스 레지스터 컨트롤 커맨드의 역할은, 타이머 트리밍이나 전압 트리밍에 있어서의 레지스터 컨트롤 커맨드의 역할에 상당하고 있다.
다음에 도 3의 플로우차트에 있어서의, (6) Vpgm 초기값 트리밍(Vpgm Initial Value Trimming)의 공정을 설명한다.
도 27은, 이 Vpgm 초기값 트리밍의 시퀀스를 나타내는 플로우차트이다.
최초에, Vpgm의 초기값을 저장하는 레지스터를 리세트한다(Vpgm ini Register Reset). 이 레지스터는, 도 8에 나타내는 레지스터와 마찬가지로 카운터의 기능을 갖고 있고, 제어 회로에서 증가 신호가 발생되면, 레지스터 내의 데이터를 증가한다.
다음에, 원하는 프로그램 루프 수를 입력하고, 소정의 레지스터에 저장한다(Program Loop # Input). 이 상태에서 자동 프로그램(Auto Program)을 실행하면, 입력된 루프 횟수분 Vpgm이 스텝 업된다. 프로그램 뒤의 패스/페일(Pass/Fail) 정보는 상기 제2 스테이터스 레지스터에 저장한다.
이 단계에서 레지스터 컨트롤 커맨드를 입력하면(Input Register Control Command), 프로그램 스테이터스가 페일(Fail)이면 Vpgm의 초기값의 레지스터 치가 증가되고, 한편 패스(Pass)이면 그 레지스터 상태가 유지된다. 따라서, 이 자동 프로그램과 레지스터 컨트롤의 쌍을 소정 횟수 반복한 후에, Vpgm의 초기값의 레지스터에 원하는 프로그램 루프 수에서 기입이 종료하는 Vpgm의 초기값이 입력되어 있는 것으로 된다.
도 28은, 상기한 시퀀스로 기입 전압 Vpgm이 어떻게 변화해 가는 가를 나타낸 것이다. 여기서는, 프로그램 루프 수는 5회로 설정되어 있다. 제 1회째의 기입 시퀀스(Sequence)에서는 Vpgm의 초기값은 최소의 값으로 설정되어 있다. 여기에서 Vpgm의 값이 4회 스텝 업(Step Up)하고, 그 후 스테이터스가 판정된다. 스테이터스가 페일(Status Fail)의 동안은 Vpgm의 초기값이 증가되기를 계속하고, 스테이터스가 패스(Status Pass)가 되면 Vpgm의 초기값은 그 상태를 유지한다. 따라서, 소정 횟수의 시퀀스를 반복한 후에는, Vpgm의 초기값이 그 칩에 따른 최적값으로 설정되어 있게 된다.
또, 프로그램 시에는 비선택 워드선 전압 Vpass도 스텝 업한다. 이 Vpass의초기값은, Vpgm의 초기값에 연동하여 변하도록 설정해 두면 좋다.
또한 여기서는, Vpgm의 초기값의 최적화의 방법만을 설명하였지만, 필요하면 소거 전압 Verase의 초기값도 마찬가지의 방법으로 최적화할 수 있다.
다음에 도 3의 플로우차트에 있어서의, (7) 불량 메모리 블록 검출(Bad Block Detection)의 공정을 설명한다.
NAND형 플래시 메모리에서는 블록 불량에 대해서는 플래그 Flag (B ad Block Flag)를 성립시키고, 리던던시 치환은 행하지 않는다. 이하에서는, 불량 블록을 검출하여 플래그 Flag를 성립시키는 시퀀스에 대하여 설명한다.
도 29는, 도 1에 있어서의 불량 블록 검지계에 관계한 회로 구성을 나타낸다.
도 29에 있어서, 101은 불량 블록수 카운터(Bad Block # Counter), 17B는 상기 어드레스 버퍼(17)의 일부를 구성하는 로우 어드레스 버퍼, 102는 상기 로우 어드레스 버퍼(17B)의 출력을 디코드하는 블록 어드레스 프리디코더(Blk Address PreDecoder), PBUSB는 배선, 103은 이 배선의 신호를 검출하는 제어 회로이고, 이 제어 회로(103)의 출력 신호 및 I/O 버스(15)를 경유한 컬럼 게이트 회로(14)의 출력 신호가 상기 불량 블록수 카운터(101) 및 로우 어드레스 버퍼(17B)에 공급된다.
여기서, 상기 로우 디코더(12)에는 메모리셀 어레이(11) 내의 메모리 블록에 대응한 수의 부분 디코더 회로(104)가 설치되어 있다. 상기 각 부분 디코더 회로(104)는 각각, 상기 블록 어드레스 프리디코더(102)의 출력 신호를 디코드하는 디코드 회로(Dec.; 105)와, 이 디코드 회로(105)의 출력 신호를 레벨 변환하여 대응하는 메모리셀 블록에 공급하는 레벨 시프트 회로(L/S; 106)와, 불량 블록 플래그 레지스터(Bad Block Flag Register; 107)와, 이 불량 블록 플래그 레지스터(107)를 상기 디코드 회로(105)의 출력 신호 및 플래그 레지스터 세트 신호 FRSET에 기초하여 세트하기 위한 직렬 접속된 2개의 N채널 MOS 트랜지스터로 이루어지는 세트 회로(108)와, 불량 블록 플래그 레지스터(107)의 내용을 상기 디코드 회로(105)의 출력 신호 및 레지스터 감지 신호 BLKSENS에 기초하여 상기 배선 PBUSB에 판독하기 위한 직렬 접속된 3개의 N채널 MOS 트랜지스터로 이루어지는 판독 회로(109)로 이루어진다.
또, 도 30은 불량 블록 검출(Bad Block Detection)의 시퀀스이다. 또, 도 30에 있어서, 모두 "1" 판독 체크(Read All "1" Check)는 모든 메모리셀로부터 "1" 데이터를 판독하여 체크하고, 체커 패턴(Checker Pattern) 판독 체크(Read "C" Check)는 "1" 데이터와 "0" 데이터가 격자형으로 배열된 데이터를 판독하여 체크하고, 또한 반전 체크 패턴 판독 체크(Read "/C" Check)는 "1" 데이터와 "0" 데이터가 체크 패턴에 대하여 상보 관계에 있는 체크 패턴을 판독하여 체크하는 것을 의미한다.
또, 이 검출 테스트를 행하는 단계에서는 이미 컬럼의 리던던시 치환은 종료되고, 또한 기입 소거 전압의 최적화도 완료하고 있다. 따라서, 이 시점에서 판독 데이터에 불량이 있으면, 그것은 블록 불량으로 간주한다. 이 경우, 가령 단체(單體) 셀에 기인한 불량이더라도 블록 불량으로 간주한다.
이하, 시퀀스의 동작을 순서대로 설명한다.
(1) 불량 블록 플래그 레지스터의 리세트(Bad Block Flag Reset)
모든 불량 블록 플래그 레지스터(107)를 리세트한다.
(2) 칩 소거(Chip Erase)
여기서는 모든 셀의 데이터를 소거한다. 이 칩 소거 동작은 블록 소거를 전 블록분 반복하는 것에 의해 행한다.
(3) "1" 데이터의 판독 체크 (Read All "1" Check)
셀 데이터가 소거 상태("1")인 것을 체크한다. 우선 선두 블록의 어드레스를 지정하여, 도 31의 순서로 검출한다. 선두 페이지를 읽고, 일괄 검지 동작을 행한다. 일괄 검지에서 All "1"가 아니라고 판정되면 스테이터스 레지스터에 페일(Fail)의 플래그가 성립된다. 이어서 플래그 세트 커맨드(Flag Set Command)를 입력한다. 이에 따라 스테이터스가 페일이면, 해당 블록에 대응한 불량 블록 플래그 레지스터(107)에 플래그가 성립된다. 이 플래그는 도 29 중의 신호 FRSET를 "H"로 함으로써 세트된다. 이 조작을 짝수 페이지(Even Page) 및 홀수 페이지(Odd Page)에 대하여 반복한 후, 페이지 어드레스(Page Address)를 증가시킨다. 셀 어레이의 최후의 페이지에 도달하면 종료한다.
(4) 물리 체커 패턴 프로그램(Phys. "C" Program)
모든 메모리셀에 대하여 물리 체크 패턴을 기입한다.
(5) 물리 체크 패턴의 판독 체크(Read All "C" Check)
도 32에 나타낸 순서에 따라서 체크 패턴을 읽고, 불량이 검출되면 그 블록에 대응한 불량 블록 플래그 레지스터(107)에 플래그를 성립시킨다. 이 조작은 판독 패턴이 다른 이외는 상기 (3)의 경우와 동일하다. 또, 물리 체크 패턴에서는 짝수번째(Even) 및 홀수번째(Odd)의 비트선에 교대로 "1", "O"의 데이터가 쓰여지기 때문에, 예를 들면 짝수번째의 페이지(Even Page)를 판독할 때는 전부가 "1"이나 "0"의 데이터가 판독되게 된다. 따라서, 일괄 검지 동작을 활용하여 체크 패턴의 검증을 행할 수 있다.
(6) 칩 소거(Chip Erase)
앞의 (2)의 경우와 마찬가지로 모든 셀의 데이터를 소거하고, (4)에서 기입한 패턴을 소거한다.
(7) 물리 체크 패턴("/C") 프로그램(Phys. "/C" Program)
모든 메모리셀에 물리 체크 패턴 "/C"을 기입한다.
(8) 물리 체크 패턴의 판독 체크(Read All "/C)
(5)의 경우와 마찬가지의 방법으로 "/C"를 읽고, 불량이 검출되면 그 블록에 대응한 불량 블록 플래그 레지스터(107)에 플래그를 성립시킨다.
또, 불량 블록수의 상한은 사양으로 결정되어 있다. 그래서, 불량 블록 검출(Bad Block Detection)의 시퀀스로 검출된 불량의 수가 사양으로 정해진 값에 들어가 있는지의 여부를 조사하기 위해서, 도 33의 불량 블록의 플래그 수 카운트(Bad Block Flag # Count)의 시퀀스를 주행시킨다. 선택된 블록에 대응한 불량 블록 플래그 레지스터(107)에 플래그가 성립해 있는지의 여부는, 도 29 중의 배선 PBUSB를 제어 회로(103)에 의해 사전에 프리차지해 놓고, 레지스터 감지 신호 BLKSENS를 "H"로 하여 배선 PBUSB가 방전되는지 여부를 제어 회로(103)에 의해 검출하면 된다.
다음에 도 3의 플로우차트에 있어서의, (8) 옵션 세트(Option Set)의 공정에 대하여 설명한다.
지금까지의 조작에서, 메모리셀 어레이(11)의 초기 설정 데이터 영역에 저장하는 데이터 중, 각종 트리밍이나 셀 어레이부의 불량에 관한 정보는 확정되게 된다. 초기 설정 데이터 영역에는 이 외, 칩의 옵션(Option)에 관한 정보, 예를 들면 칩을 다치 제품으로서 사용할지 2치 제품으로 사용할지 등의 정보가 기입된다. 이러한 정보는, 이 시점에서 테스터로부터 각 칩에 입력한다. 입력된 데이터는 소정의 레지스터에 저장된다.
다음에 도 3의 플로우차트에 있어서의, (9) ROM 퓨즈 프로그램(ROM-Fuse Program)의 공정에 대하여 설명한다.
여기서는, 각 레지스터에 저장되어 있는 데이터를 순차 페이지 버퍼에 전송하고, 계속해서 초기 설정 데이터 영역에 기입한다. 기입이 종료하면 전원을 일단 절단하여, 재차 전원을 투입한다. 칩 내에서는 파워 온을 검지하여 초기 설정 데이터 영역으로부터 데이터가 판독되어, 각 레지스터에 순차 데이터가 전송된다. 이에 따라 각종 트리밍이나 셀 어레이부의 불량에 관한 정보가 이후의 칩 동작에 반영된다. 필요하면, 이것을 검증하기 위해서 각종 전압, 타이머를 모니터하거나, 메모리셀로의 기입/소거/판독 동작을 행한다.
다음에 본 발명의 제2 실시예에 대하여 설명한다.
이상의 테스트 공정 중, 타이머 트리밍, 전압 트리밍, Vpgm의 초기값 트리밍, 정상적인 메모리 블록의 조사, 불량 블록의 검출에 대해서는 전부 마찬가지의 구조를 갖는 테스트를 행하고 있다. 즉, 우선 제1 커맨드를 입력하여 테스트를 실시하고, 그 패스/페일 정보를 스테이터스 혹은 플래그로서 출력한다. 다음에 제2 커맨드를 입력하면, 상기한 패스/페일 정보에 따라서 다른 액션이 이루어진다. 이 제1 커맨드, 제2 커맨드의 쌍을 소정의 횟수만 반복하는 것에 의해, 칩마다의 특성에 따른 정보를 취득할 수 있다.
이 방법은 복수의 칩에 대하여 커맨드를 제공하는 것만으로 실시할 수 있기 때문에, 병렬 테스트가 가능해지고, 테스트 시간을 단축할 수 있다. 또한 테스터 측의 메모리가 불필요하고, 테스터 내의 CPU가 취득한 데이터에 대한 연산을 행할 필요도 없기 때문에, 고성능 테스터도 불필요해진다.
단, 상술의 타이머 트리밍 혹은 전압 트리밍의 경우, N 비트의 레지스터의 트리밍치를 결정하는 데 2N회의 테스트를 반복할 필요가 있다. 따라서, N이 큰 경우에는 테스트 시간이 길어진다.
이러한 경우, 다음에 진술하는 방법을 채용하면 테스트 시간을 단축할 수 있다.
도 34는 N=3의 경우에 이 방법으로 레지스터 데이터가 어떻게 이행하는 가를 나타낸 것이다. 이하, 타이머 트리밍의 경우를 예로 하여 설명한다.
우선 레지스터를(TTMR2, TTMR1, TTMR0)=(1, 0, 0)로 하여, 앞의 Tint, Text를 비교하는 테스트를 행하고, 패스(Tint>Text), 페일(Tint<Text)의 결과에 따라서제3 비트째의 TTMR2를 각각 "1", "0"로 확정한다.
다음에, 남은 2 비트를(TTMR1, TTMR0)=(1, 0)로 하여 제2회째의 테스트를 행하여, 제2 비트째를 확정한다. 이와 같이 하여, 도 34에 도시한 바와 같이, 3회의 테스트로 순차 제3 비트째, 제2 비트째, 제1 비트째를 확정해 간다.
이러한 테스트 방법을 채용하면, N 비트의 레지스터의 트리밍치를 결정하는 데 N 회의 테스트로 종료되고, 테스트 시간이 단축할 수 있다.
또, 본 발명은, 상기 각 실시예에 한정되는 것이 아니고, 실시 단계에서는 그 요지를 일탈하지 않은 범위에서 여러 가지로 변형하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명의 반도체 장치 및 그 테스트 방법을 채용하면, 완전한 병렬 테스트가 가능해지고, 반도체 기억 장치의 테스트 시간을 단축시킬 수 있다. 또한 테스터측의 메모리가 불필요하고, 테스터측의 CPU가 취득한 데이터에 대한 연산을 행할 필요도 없기 때문에, 고성능 테스터도 불필요해지고, 테스트 비용도 삭감할 수 있다. 또한, 본 발명의 테스트 방법은, 비교적 소규모의 회로를 도입하는 것만으로 실현할 수 있기 때문에, 이 테스트 방법의 채용에 의해 칩 면적이 대폭 증대하지도 않는다.
일반적으로, 웨이퍼 테스트의 시퀀스는, 제품의 소성에 따라서 최적화된다. 소위 BIST(Built In Self Test)의 경우, 테스트 공정이 사전에 회로에 삽입되고 있기 때문에, 제품의 소성에 따라서 테스트 시퀀스를 변경하는 것이 곤란하다. 그러나, 본 발명의 테스트 방법에서는, 각각의 테스트 항목이 커맨드 입력에 의해 기동되도록 되어 있기 때문에, 유연성이 있는 테스트 시퀀스를 구축할 수 있다. 예를 들면, 타이머 회로에서의 변동이 적은 경우에는, 타이머 트리밍의 테스트 공정을 시퀀스로부터 삭제하면 좋다. 또한 컬럼 불량이나 블록 불량에 관해서는, 불량 어드레스를 추가 등록할 수 있기 때문에, 예를 들면 번인 시험을 행한 뒤에 판명된 불량도 구제할 수 있다.
이와 같이, 본 발명의 반도체 장치 및 테스트 방법을 채용하면, 테스트 시퀀스의 유연성을 유지하면서, 테스트 비용을 삭감하는 것이 가능해진다.

Claims (45)

  1. 불휘발성 메모리셀을 포함하는 메모리셀 어레이,
    상기 메모리셀 어레이 내의 불량 영역의 어드레스를 저장하는 제1 레지스터,
    복수개의 내부 전압 생성 회로, 및
    상기 복수개의 내부 전압 생성 회로의 각각에 대응하여 설치되고, 각 생성 회로에서 생성되는 내부 전압치를 설정하기 위한 트리밍치를 저장하는 제2 레지스터를 포함하고, 반도체 칩 상에 집적된 불휘발성 반도체 메모리의 테스트 방법에 있어서,
    상기 제1 레지스터에 저장된 불량 영역의 어드레스 및 상기 제2 레지스터에 저장된 트리밍치를 리세트하는 단계, 및
    상기 제1 레지스터에 저장된 불량 영역의 어드레스 및 상기 제2 레지스터에 저장된 트리밍치를 각 반도체 칩마다의 소성에 따른 값으로 설정하는 단계를 포함하는 테스트를 전원을 투입한 후에 전원을 끄지 않고 계속하여 행하는 것을 특징으로 하는 불휘발성 반도체 메모리의 테스트 방법.
  2. 제1항에 있어서,
    상기 메모리셀 어레이 내의 불량 영역의 어드레스를, 상기 메모리셀 어레이 내의 데이터를 반도체 칩의 외부로 출력하지 않고, 결정하는 것을 특징으로 하는 불휘발성 반도체 메모리의 테스트 방법.
  3. 제1항에 있어서,
    상기 각 내부 생성 회로에서 생성되는 내부 전압치를 설정하기 위한 상기 트리밍치를, 상기 내부 전압 생성 회로에서 생성되는 내부 전압치를 반도체 칩의 외부로 출력하지 않고, 결정하는 것을 특징으로 하는 불휘발성 반도체 메모리의 테스트 방법.
  4. 제1항에 있어서,
    상기 제2 단계에서, 상기 제1 레지스터에 저장된 불량 영역의 어드레스 및 상기 제2 레지스터에 저장된 트리밍치를 결정하는 조작을, 각각 커맨드 입력에 의해 기동되는 자동 테스트에 의해서 행하는 것을 특징으로 하는 불휘발성 반도체 메모리의 테스트 방법.
  5. 제1항에 있어서,
    상기 제2 단계에 계속해서, 상기 제2 단계에서 결정한 제1 레지스터에 저장된 불량 영역의 어드레스 및 상기 제2 레지스터에 저장된 트리밍치를, 상기 메모리셀 어레이 내의 불휘발성 메모리셀에 기입하는 제3 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리의 테스트 방법.
  6. 레지스터에 저장된 데이터에 기초하여 동작 혹은 기능이 변화하는 내부 회로를 갖고, 반도체 칩 상에 집적된 반도체 장치의 테스트 방법에 있어서,
    패스(Pass), 페일(Fail) 중 어느 하나의 결과를 출력하는 자기 판정 테스트를 상기 내부 회로에 대하여 행하게 하는 제1 조작을 행하는 단계와,
    상기 자기 판정 테스트에서, 패스이면 상기 레지스터의 데이터를 변경하지 않고, 페일이면 상기 레지스터의 데이터를 변경하는 제2 조작을 행하는 단계와,
    상기 제1 조작과 상기 제2 조작을 교대로 소정 횟수 반복하여 행함으로써, 상기 레지스터에 각 반도체 칩마다의 특성을 반영한 데이터를 설정하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  7. 제6항에 있어서,
    상기 제1 조작 및 제2 조작은, 각각 대응하는 커맨드 입력에 의해 기동되는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  8. 제6항에 있어서,
    상기 레지스터는 소정의 신호를 받아 데이터값을 증가시키는 기능을 갖고,
    상기 제2 조작에서, 상기 제1 조작의 결과가 페일인 경우에는 상기 소정의 신호를 발생시키는
    것을 특징으로 하는 반도체 장치의 테스트 방법.
  9. 제6항에 있어서,
    상기 내부 회로는, 펄스를 생성하고, 상기 레지스터 내의 데이터에 따라서펄스 폭이 변경되는 타이머 회로이고,
    상기 제1 조작은, 칩의 외부로부터 입력된 펄스 폭과 상기 타이머 회로에 의해 생성된 펄스 폭을 비교하여, 어느 쪽의 펄스 폭이 긴가에 따라서 패스, 페일을 출력하는 자기 판정 테스트인
    것을 특징으로 하는 반도체 장치의 테스트 방법.
  10. 제6항에 있어서,
    상기 내부 회로는, 내부 전압을 생성하고, 상기 레지스터 내의 데이터에 따라서 전압치가 변경되는 내부 전압 생성 회로이고,
    상기 제1 조작은, 칩의 외부로부터 입력된 전압과 상기 내부 전압 생성 회로에 의해 생성되는 전압을 비교하여, 어느 쪽이 높은가에 따라서 패스, 페일을 출력하는 자기 판정 테스트인
    것을 특징으로 하는 반도체 장치의 테스트 방법.
  11. 제10항에 있어서,
    상기 내부 전압 생성 회로는,
    전압 생성부,
    상기 전압 생성부에서 생성된 전압을 분할하는 분할부, 및
    상기 분할부에서 분할된 분할 전압을 참조 전압과 비교하는 비교기
    를 포함하고,
    상기 비교기에서의 비교 결과를 상기 전압 생성부로 피드백시킴으로써 전압 생성부에서의 전압 생성 동작이 제어되는 구성을 갖고,
    상기 자기 판정 테스트 시에, 상기 전압 생성부를 비활성 상태로 하고, 칩의 외부로부터 입력된 전압을 상기 분할부로 입력하여 분할 전압을 생성시키고, 이 상태에서 상기 비교기의 비교 결과에 따라서 상기 패스, 페일 신호를 생성하는
    것을 특징으로 하는 반도체 장치의 테스트 방법.
  12. 제11항에 있어서,
    상기 전압 생성부는, 상기 자기 판정 테스트 시에 페일 신호가 생성된 후에, 상기 레지스터에 저장된 데이터에 따라서, 직전에 생성된 전압보다도 일정치만큼 높은 전압을 생성하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  13. 제12항에 있어서,
    상기 자기 판정 테스트 시에, 상기 전압 생성부에서 생성시키는 소망 전압에 대해, 상기 일정치의 1/2만큼 낮은 전압을 칩의 외부로부터 입력하여 상기 분할부로 공급하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  14. 제6항에 있어서,
    상기 반도체 장치는, 컨트롤 게이트와 플로팅 게이트를 갖는 메모리셀을 포함하며, 상기 메모리셀에 데이터를 기입할 때는, 기입 동작을 복수 단계로 분할하고 각 단계마다 상기 컨트롤 게이트에 제공하는 기입 전압을, 초기 전압으로부터 일정 전압씩 올려 가는 기입이 이루어지고,
    상기 내부 회로는, 상기 레지스터 내의 데이터에 따라 상기 초기 전압이 결정되는 기입 전압 생성 회로이고,
    상기 제1 조작은, 단계 횟수가 소정의 횟수로 설정된 기입 동작 후에, 기입 대상인 메모리셀이 전부 기입되어 있는지의 여부에 따라서 패스, 페일 중 어느 하나의 결과를 출력하는 자기 판정 테스트이고,
    상기 제2 조작은, 상기 제1 조작의 결과가 페일이면 상기 초기 전압을 일정전압만큼 올리는 방향으로 상기 레지스터의 데이터를 변경하는 조작인
    것을 특징으로 하는 반도체 장치의 테스트 방법.
  15. 제6항에 있어서,
    상기 반도체 장치는, 웰 영역 상에 형성되어, 컨트롤 게이트와 플로팅 게이트를 갖는 메모리셀을 포함하며, 상기 메모리셀의 데이터를 소거할 때는, 소거 동작을 복수 단계로 나누어 각 단계마다 상기 웰 영역에 제공하는 소거 전압을, 초기 전압으로부터 일정전압씩 올려 가는 소거가 이루어지고,
    상기 내부 회로는, 상기 레지스터 내의 데이터에 따라 상기 초기 전압이 결정되는 소거 전압 생성 회로이고,
    상기 제1 조작은, 단계 횟수가 소정의 횟수로 설정된 소거 동작의 후에, 소거 대상인 메모리셀이 전부 소거되어 있는지의 여부에 따라서 패스, 페일 중 어느하나의 결과를 출력하는 자기 판정 테스트이고,
    상기 제2 조작은, 상기 제1 조작의 결과가 페일이면 상기 초기 전압을 일정전압만큼 올리는 방향으로 상기 레지스터의 데이터를 변경하는 조작인
    것을 특징으로 하는 반도체 장치의 테스트 방법.
  16. N 비트(N은 양의 정수)의 데이터를 보유할 수 있는 레지스터에 의해 출력을 2N만큼 트리밍할 수 있는 내부 회로를 갖는 반도체 장치에 있어서,
    제1회째 테스트에서, 상기 N 비트의 데이터를 제1 상태로 하여 상기 내부 회로의 출력을 판정함으로써 상기 N 비트의 데이터 중의 최상위 비트의 데이터를 결정하고,
    제k회째(k=2, 3, …, N) 테스트에서, 최상위 비트로부터 (k-1) 비트째까지의 데이터를 제1회째부터 제(k-1)회째까지의 테스트에서 결정된 값으로 유지하면서, 남은 비트를 소정의 상태로 하여 상기 내부 회로의 출력을 판정함으로써 k 비트째의 데이터를 결정하고,
    상기 N회의 테스트에 의해 상기 레지스터에 각 반도체 장치마다의 특성을 나타내는 데이터를 설정하는
    것을 특징으로 하는 반도체 장치의 테스트 방법.
  17. 제6항 또는 제16항에 있어서, 상기 레지스터는, 이 레지스터 내의 데이터를결정하는 테스트를 행하였는지의 여부를 나타내는 비트를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  18. 기입, 소거 가능한 불휘발성 메모리셀이 컬럼, 로우 방향으로 매트릭스 형태로 배열된 메모리셀 어레이와,
    감지 증폭기와,
    컬럼 방향으로 연장하여, 상기 메모리셀 어레이의 데이터를 상기 감지 증폭기로 전달하는 비트선을 갖는 불휘발성 반도체 메모리의 테스트 방법에 있어서,
    메모리셀에 대한 기입 및 소거 동작을 행하지 않고, 상기 비트선 및 감지 증폭기 내의 오픈, 쇼트, 누설의 유무를 검출함으로써, 상기 메모리셀 어레이 내의 셀 어레이의 컬럼 불량의 검출을 행하는 단계와,
    불량 컬럼의 검출을 행하는 단계에서 검출된 불량 컬럼을 컬럼 리던던시로 치환하는 단계와,
    상기 컬럼 리던던시로 치환된 후, 정상 메모리 블록의 조사를 행하고, 기입 전압의 초기치의 트리밍을 실시하는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리의 테스트 방법.
  19. 제18항에 있어서,
    상기 비트선에 접속된 복수의 메모리셀을 전부 비선택 상태로 하고, 또한 상기 비트선을 스위치를 통해 소정 전위에 접속한 상태에서 상기 감지 증폭기에 의해 데이터를 판독하고, 이 판독 데이터에 따라서 상기 비트선의 오픈 상태를 검출하도록 하는 것을 특징으로 하는 불휘발성 반도체 메모리의 테스트 방법.
  20. 메모리셀이 컬럼, 로우 방향으로 매트릭스 형태로 배열되어 컬럼 영역, 로우영역을 갖는 메모리셀 어레이, 상기 메모리셀 어레이 내의 불량 컬럼과 치환하기 위한 M개의 컬럼 리던던시로 이루어지는 컬럼 리던던시 영역, 상기 컬럼 리던던시로 치환해야 되는 컬럼 어드레스를 기억하는 M개의 레지스터, 및 감지 증폭기를 갖고,
    상기 M개의 레지스터의 각각에는 대응하는 컬럼 리던던시가 사용 가능인지의 여부에 따라서 각각 제1 또는 제2 신호 상태가 되는 래치가 포함되고,
    또한, 상기 M개의 레지스터를 순서대로 선택하는 카운터, 및 상기 감지 증폭기로부터 출력되는 선택 컬럼의 데이터가, 주어진 기대치와 일치하는지의 여부에 따라서 패스, 페일 신호를 출력하는 판정 회로를 갖는 불휘발성 반도체 메모리에서의 불량 컬럼의 검출 및 치환 방법에 있어서,
    상기 메모리셀 어레이 내의 불량 컬럼을 검출할 때는, 컬럼 어드레스 및 상기 카운터를 선두 번지로 설정한 상태로부터 개시하고,
    상기 판정 회로의 출력이 패스이면 상기 컬럼 어드레스를 증가시키고, 상기 판정 회로의 출력이 페일이고 또한 상기 카운터에 의해 선택된 레지스터의 래치가 제1 신호 상태인 경우에는 상기 컬럼 어드레스를 상기 레지스터에 저장한 후, 컬럼 어드레스 및 카운터를 증가시키고,
    상기 판정 회로의 출력이 페일이고 또한 상기 카운터에 의해 선택된 레지스터의 래치가 제2 신호 상태인 경우에는, 래치가 제1 신호 상태에 있는 레지스터에 도달할 때까지 카운터를 증가시킨 후, 상기 컬럼 어드레스를 레지스터에 저장하고, 이어서 컬럼 어드레스 및 카운터를 증가시키고,
    이상의 조작을 최종 컬럼 어드레스에 도달할 때까지 행하는
    것을 특징으로 하는 불휘발성 반도체 메모리에서의 불량 컬럼의 검출 및 치환 방법.
  21. 제20항에 있어서,
    상기 메모리셀 어레이 내의 컬럼의 불량을 검출하는 조작 이전에 상기 컬럼 리던던시 영역의 불량 검출 조작을 행하고,
    불량이 검출된 컬럼 리던던시에 대해서는 대응하는 레지스터의 상기 래치를 제2 신호 상태로 하고, 또한 레지스터에 메모리셀 어레이의 컬럼 영역이 선택되지 않도록 하는 컬럼 어드레스를 설정하는
    것을 특징으로 하는 불휘발성 반도체 메모리에서의 불량 컬럼의 검출 및 치환 방법.
  22. 비트선,
    상기 비트선에 접속된 복수의 메모리셀,
    상기 비트선의 일단에 접속된 감지 증폭기, 및
    상기 비트선에 접속된 복수의 메모리셀을 전부 비선택 상태로 하고, 또한 상기 비트선의 타단을 스위치를 통해 소정 전위로 접속한 상태에서 상기 감지 증폭기에 의해 데이터를 판독하고, 이 판독 데이터에 따라서 상기 비트선의 오픈 불량을 검출하는 불량 검출 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리.
  23. 기입, 소거 가능한 불휘발성 메모리셀이 컬럼, 로우 방향으로 매트릭스 형태로 배열된 메모리셀 어레이,
    상기 메모리셀 어레이 내의 소거 및 기입을 행하는 메모리셀 단위를 기억하는 어드레스 레지스터, 및
    소거 대상인 메모리셀이 전부 소거되어 있는지의 여부에 따라서 패스, 페일 신호를 출력하는 소거 검증 동작과, 기입 대상인 메모리셀이 전부 기입되어 있는지의 여부에 따라서 패스, 페일 신호를 출력하는 기입 검증 동작과, 제1 커맨드를 받아 기동되고, 상기 소거 검증 및 기입 검증의 결과 중 어느 하나가 페일인 경우에는 상기 어드레스 레지스터의 데이터를 변경하고, 모두 패스인 경우에는 상기 어드레스 레지스터의 데이터를 변경하지 않는 조작을 행하는 제어 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  24. 제23항에 기재된 불휘발성 반도체 메모리를 테스트하는 방법에 있어서,
    소거 동작과, 소거 검증 동작과, 기입 동작과, 기입 검증 동작과, 상기 제1 커맨드 입력으로 이루어지는 일련의 조작을 복수회 반복함으로써, 메모리셀 어레이 내의 기입 소거 가능한 영역을 찾아내는 것을 특징으로 하는 불휘발성 반도체 메모리의 테스트 방법.
  25. 메모리셀과,
    상기 메모리셀의 제어 및 커맨드 입력에 의해 기동되어, 패스 혹은 페일 신호를 출력하는 복수 종류의 테스트 동작을 제어하는 제어 회로와,
    상기 테스트 동작 중 직전에 실시된 테스트의 결과가 패스이면 데이터를 변경하지 않고, 페일이면 데이터를 소정의 신호 상태로 설정하는 레지스터와,
    레지스터에 설정된 데이터에 기초하여 동작 혹은 기능이 변화하는 내부 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리.
  26. 제25항에 기재된 반도체 메모리를 테스트하는 방법에서, 복수 종류의 상기 테스트 동작을 행한 후, 상기 레지스터의 데이터가 소정의 신호 상태로 설정되어 있는지의 여부를 판별함으로써, 양품과 불량품을 판별하도록 하는 것을 특징으로 하는 반도체 메모리의 테스트 방법.
  27. 메모리셀,
    소거 및 기입을 행하는 메모리셀의 단위를 기억하는 어드레스 레지스터,
    소거 검증 후의 패스, 페일 결과를 저장하는 제1 레지스터,
    기입 검증 후의 패스, 페일 결과를 저장하는 제2 레지스터,
    각 소거 단위마다 설치되고, 이 소거 단위 내의 메모리셀이 기입 소거 가능한지의 여부에 따라서 제1 또는 제2 신호 상태를 저장하는 제3 레지스터, 및
    제1 커맨드 입력을 받아 기동되고, 상기 제1 레지스터 및 제2 레지스터의 데이터 중 적어도 한쪽이 페일인 경우에는 상기 어드레스 레지스터에 의해 선택된 어드레스에 대응하는 제3 레지스터를 제1 신호 상태로 하고, 상기 제1 레지스터 및 제2 레지스터의 데이터가 모두 패스인 경우에는 상기 제3 레지스터를 제2 신호 상태로 하는 조작을 행하는 제어 회로
    를 포함하는 것을 특징으로 하는 소거 검증 및 기입 검증의 기능을 갖는 불휘발성 반도체 메모리.
  28. 제27항에 있어서,
    제2 커맨드 입력을 받아 기동되고, 칩 내에 있는 모든 상기 제3 레지스터 중, 제1 신호 상태에 있는 것의 수를 카운트하는 카운터를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  29. 레지스터에 저장된 데이터에 기초하여 동작 혹은 기능이 변화하는 내부 회로와,
    패스, 페일 중 어느 하나의 결과를 출력하는 자기 판정 테스트를 상기 내부 회로에 대하여 행하게 하는 제1 조작과, 상기 자기 판정 테스트에서, 패스이면 상기 레지스터의 데이터를 변경하지 않고, 페일이면 상기 레지스터의 데이터를 변경하는 제2 조작을 교대로 소정의 횟수 반복하여 행하는 제어 회로를 포함하고,
    상기 레지스터에 각 반도체 장치마다의 특성을 반영한 데이터를 설정하는 것을 특징으로 하는 반도체 장치.
  30. 제29항에 있어서,
    상기 레지스터는 소정의 신호를 받아 데이터값을 증가시키는 기능을 갖고,
    상기 제2 조작에서, 상기 제1 조작의 결과가 페일인 경우에는 상기 소정의신호를 발생시키고, 패스인 경우에는 상기 소정의 신호를 발생시키지 않는 것을 특징으로 하는 반도체 장치.
  31. 제29항에 있어서,
    상기 내부 회로는, 펄스를 생성하고, 상기 레지스터 내의 데이터에 따라서 펄스 폭이 변경되는 타이머 회로이고,
    상기 제1 조작은, 칩의 외부로부터 입력된 펄스 폭과, 상기 타이머 회로에 의해 생성된 펄스 폭을 비교하여, 어느 쪽의 펄스 폭이 긴가에 따라서 패스, 페일을 출력하는 자기 판정 테스트인 것을 특징으로 하는 반도체 장치.
  32. 제29항에 있어서,
    상기 내부 회로는, 내부 전압을 생성하고, 상기 레지스터 내의 데이터에 따라서 전압치가 변경되는 내부 전압 생성 회로이고,
    상기 제1 조작은, 칩의 외부로부터 입력된 전압과, 상기 내부 전압 생성 회로에 의해 생성되는 전압을 비교하여, 어느 쪽이 높은가에 따라서 패스, 페일을 출력하는 자기 판정 테스트인 것을 특징으로 하는 반도체 장치.
  33. 제32항에 있어서,
    상기 내부 전압 생성 회로는,
    전압 생성부,
    상기 전압 생성부에서 생성된 전압을 분할하는 분할부, 및
    상기 분할부에서 분할된 분할 전압을 참조 전압과 비교하는 비교기
    를 포함하고,
    상기 비교기에서의 비교 결과를 상기 전압 생성부로 피드백시킴으로써, 전압 생성부에서의 전압 생성 동작이 제어되는 구성을 가지며,
    상기 자기 판정 테스트 시에, 상기 전압 생성부를 비활성 상태로 하고, 상기 분할부로 칩의 외부로부터 입력된 전압을 입력하여 분할 전압을 생성시키고, 이 상태에서의 상기 비교기의 비교 결과에 따라서 상기 패스, 페일 신호를 생성하는
    것을 특징으로 하는 반도체 장치.
  34. 제33항에 있어서,
    상기 전압 생성부는, 상기 자기 판정 테스트 시에 페일 신호가 생성된 후에, 상기 레지스터에 저장된 데이터에 따라서, 직전에 생성된 전압보다도 일정치만큼 높은 전압을 생성하는 것을 특징으로 하는 반도체 장치.
  35. 제34항에 있어서,
    상기 자기 판정 테스트 시에, 상기 전압 생성부에서 생성시키는 소망 전압에 대해, 상기 일정치의 1/2만큼 낮은 전압을 칩의 외부로부터 입력하여 상기 분할부에 공급하는 것을 특징으로 하는 반도체 장치.
  36. 제29항에 있어서,
    상기 반도체 장치는, 컨트롤 게이트와 플로팅 게이트를 갖는 메모리셀을 포함하며, 상기 메모리셀에 데이터를 기입할 때는, 기입 동작을 복수 단계로 나누어 각 단계마다 상기 컨트롤 게이트에 제공하는 기입 전압을, 초기 전압으로부터 일정전압씩 올려 가는 기입이 이루어지고,
    상기 내부 회로는, 상기 레지스터 내의 데이터에 따라 상기 초기 전압이 결정되는 기입 전압 생성 회로이고,
    상기 제1 조작은, 단계 횟수가 소정의 횟수로 설정된 기입 동작 후에, 기입 대상인 메모리셀이 전부 기입되어 있는지의 여부에 따라서 패스, 페일 중 어느 하나를 출력하는 자기 판정 테스트이고,
    상기 제2 조작은, 상기 제1 조작의 결과가 페일이면 상기 초기 전압을 일정전압만큼 올리는 방향으로 상기 레지스터의 데이터를 변경하고, 패스이면 상기 레지스터의 데이터를 변경하지 않는 조작인
    것을 특징으로 하는 반도체 장치.
  37. 제29항에 있어서,
    상기 반도체 장치는, 웰 영역 상에 형성되고, 컨트롤 게이트와 플로팅 게이트를 갖는 메모리셀을 포함하며, 상기 메모리셀의 데이터를 소거할 때는, 소거 동작을 복수 단계로 나누어 각 단계마다 상기 웰 영역에 제공하는 소거 전압을, 초기 전압으로부터 일정전압씩 올려 가는 소거가 이루어지고,
    상기 내부 회로는, 상기 레지스터 내의 데이터에 따라 상기 초기 전압이 결정되는 소거 전압 생성 회로이고,
    상기 제1 조작은, 단계 횟수가 소정의 횟수로 설정된 소거 동작 후에, 소거 대상인 메모리셀이 전부 소거되어 있는지의 여부에 따라서 패스, 페일 중 어느 하나를 출력하는 자기 판정 테스트이고,
    상기 제2 조작은, 상기 제1 조작의 결과가 페일이면 상기 초기 전압을 일정전압만큼 올리는 방향으로 상기 레지스터의 데이터를 변경하고, 패스이면 상기 레지스터의 데이터를 변경하지 않는 조작인
    것을 특징으로 하는 반도체 장치.
  38. N 비트(N은 양의 정수)의 데이터를 보유할 수 있는 레지스터에 의해 출력을 2N만큼 트리밍할 수 있는 내부 회로, 및
    제1회째 테스트에서, 상기 N 비트의 데이터를 제1 상태로 하여 상기 내부 회로의 출력을 판정함으로써 상기 N 비트의 데이터 중의 최상위 비트의 데이터를 결정하고, 제k회째(k=2, 3, …, N) 테스트에서, 최상위 비트로부터 (k-1) 비트째까지의 데이터를 제1회째부터 제(k-1)회째까지의 테스트에서 결정된 값으로 유지하면서, 남은 비트를 소정의 상태로 하여 상기 내부 회로의 출력을 판정함으로써 k 비트째의 데이터를 결정하고, 상기 N 회의 테스트에 의해 상기 레지스터에 각 반도체 장치마다의 특성을 나타내는 데이터를 설정하는 데이터 설정 회로
    를 포함하는 것을 특징으로 하는 반도체 장치.
  39. 제29항에 있어서,
    상기 레지스터는, 이 레지스터 내의 데이터를 결정하는 테스트를 행했는지의 여부를 나타내는 비트를 포함하는 것을 특징으로 하는 반도체 장치.
  40. 제38항에 있어서,
    상기 레지스터는, 이 레지스터 내의 데이터를 결정하는 테스트를 행했는지의 여부를 나타내는 비트를 포함하는 것을 특징으로 하는 반도체 장치.
  41. 메모리셀이 컬럼, 로우 방향으로 매트릭스 형태로 배열되어 컬럼 영역, 로우 영역을 갖는 메모리셀 어레이,
    상기 메모리셀 어레이 내의 불량 칼럼과 치환하기 위한 M개의 컬럼 리던던시를 포함하는 컬럼 리던던시 영역,
    상기 컬럼 리던던시로 치환해야 되는 컬럼 어드레스를 기억하는 M개의 레지스터,
    감지 증폭기,
    상기 M개의 레지스터의 각각에는 대응하는 컬럼 리던던시가 사용 가능인지의 여부에 따라서 각각 제1 또는 제2 신호 상태가 되는 래치,
    상기 M개의 레지스터를 순서대로 선택하는 카운터,
    상기 감지 증폭기로부터 출력되는 선택 컬럼의 데이터가, 주어진 기대치와 일치하는 지의 여부에 따라서 패스, 페일 신호를 출력하는 판정 회로, 및
    상기 메모리셀 어레이 내의 불량 컬럼을 검출할 때는, 컬럼 어드레스 및 상기 카운터를 선두 번지로 설정한 상태로부터 개시하여, 상기 판정 회로의 출력이 패스이면 상기 컬럼 어드레스를 증가시키고, 상기 판정 회로의 출력이 페일이고 또한 상기 카운터에 의해 선택된 레지스터의 래치가 제1 신호 상태인 경우에는 상기 컬럼 어드레스를 상기 레지스터에 저장한 후, 컬럼 어드레스 및 카운터를 증가시키고, 상기 판정 회로의 출력이 페일이고 또한 상기 카운터에 의해 선택된 레지스터의 래치가 제2 신호 상태인 경우에는 래치가 제1 신호 상태에 있는 레지스터에 도달할 때까지 카운터를 증가시킨 후, 상기 컬럼 어드레스를 레지스터에 저장하고, 이어서 컬럼 어드레스 및 카운터를 증가시키고, 이상의 조작을 최종 컬럼 어드레스에 도달할 때까지 행하게 하는 제어 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  42. 제41항에 있어서,
    상기 제어 회로는,
    메모리셀 어레이 내의 컬럼의 불량을 검출하는 조작의 전에 상기 컬럼 리던던시 영역의 불량 검출 조작을 행하고,
    불량이 검출된 컬럼 리던던시에 대해서는 대응하는 레지스터의 상기 래치를 제2 신호 상태로 하고, 또한 레지스터에 메모리셀 어레이의 컬럼 영역이 선택되지 않도록 하는 컬럼 어드레스를 설정하는
    것을 특징으로 하는 불휘발성 반도체 메모리.
  43. 기입, 소거 가능한 불휘발성 메모리셀이 컬럼, 로우 방향으로 매트릭스 형태로 배열된 메모리셀 어레이와,
    감지 증폭기와,
    컬럼 방향으로 연장하여, 상기 메모리셀 어레이의 데이터를 상기 감지 증폭기에 전달하는 비트선과,
    상기 메모리셀에 대한 기입 및 소거 동작을 행하지 않고, 상기 비트선 및 감지 증폭기 내의 오픈, 쇼트, 누설의 유무를 검출함으로써, 상기 메모리셀 어레이 내의 셀 어레이의 컬럼 불량을 검출하는 컬럼 불량 검출 회로와,
    검출된 상기 불량 컬럼과 치환되는 컬럼 리던던시와,
    상기 컬럼 리던던시가 치환된 후에, 상기 기입 전압의 초기치의 트리밍을 행하는 수단
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  44. 삭제
  45. 제43항에 있어서,
    상기 컬럼 불량 검출 회로는, 상기 비트선에 접속된 복수의 메모리셀을 전부 비선택 상태로 하고, 또한 상기 비트선을 스위치를 통해 소정 전위로 접속한 상태에서 상기 감지 증폭기에 의해 데이터를 판독하고, 이 판독 데이터에 따라서 상기 비트선의 오픈 상태를 검출하도록 한 것을 특징으로 하는 불휘발성 반도체 메모리.
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