JP5770885B2 - 半導体メモリ - Google Patents

Description

本発明は、不揮発性の半導体メモリに関する。

フラッシュメモリ等の不揮発性半導体メモリにおいて、メモリセルにローカルビット線を接続し、複数のローカルビット線を共通のグローバルビット線に接続することが知られている（例えば、特許文献１−３参照。）。この種の半導体メモリでは、ローカルビット線にセンスアンプを接続し、リファレンスセルを用いないでメモリセルに保持されているデータの論理が読み出される。例えば、読み出し動作では、ビット線をプリチャージした後、アクセスするメモリセルに流れるセル電流によりビット線の電圧を変化させ、電圧の変化をセンスアンプにより検出することでデータが読み出される（例えば、特許文献４−５参照。）。

読み出し動作におけるセンスアンプの活性化タイミングを、動作モードに応じて変更する不揮発性半導体メモリが知られている（例えば、特許文献６参照。）。また、読み出し動作において、リファレンスメモリセルに流れる電流によりリファレンスビット線の電圧を変化させ、センスアンプの活性化タイミングを生成する不揮発性半導体メモリが知られている（例えば、特許文献７参照。）。

ビット線のそれぞれを接地線に接続するスイッチを設け、メモリセルからデータが読み出されるビット線に隣接するビット線をスイッチを介して接地線に接続する不揮発性半導体メモリが知られている（例えば、特許文献８−１０参照。）。

国際公開ＷＯ２００２／０８２４６０号公報 特開２００３−３６２０３号公報 特開２００４−３１８９４１号公報 特開平１０−２７５４８９号公報 特開２００１−１６０２９７号公報 特開２００２−３６７３９０号公報 特開２００７−８７５１２号公報 特開平９−２９３３８９号公報 特開２００１−３２５７９７号公報 特開２００４−１５８１１１号公報

読み出し動作において、メモリセルから読み出されるデータは、正しい論理に判定された後、外部に出力される必要がある。

本発明の一形態における半導体メモリは、コントロールゲートとフローティングゲートとを含むセルトランジスタを有する不揮発性のメモリセルと、セルトランジスタに接続されるビット線と、コントロールゲートに接続されるワード線と、ビット線を介してメモリセルから読み出されるデータの論理を判定するセンスアンプと、センスアンプに接続されるグローバルビット線と、読み出し動作において、センスアンプをグローバルビット線に 接続するセンスアンプイネーブルスイッチとを有している。

読み出し動作において、メモリセルから読み出されるデータを正しい論理に判定した後、外部に出力することができる。

一実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図２に示したモニタ電圧生成部およびタイミング生成部の例を示している。 図２に示したメモリセルアレイの例を示している。 図４に示したメモリセルアレイのレイアウトの例を示している。 図４に示したリアルセルトランジスタの構造の例を示している。 通常のトランジスタの構造の例を示している。 図２に示したレプリカ部のレイアウトの例を示している。 図８からフローティングゲートのパターンを除いたレプリカ部のレイアウトの例を示している。 図３および図８に示したレプリカセルトランジスタの構造の例を示している。 図２に示したメモリセルアレイおよびＹ制御回路に形成されるバッファ回路の例を示している。 図２に示した半導体メモリの消去ベリファイ動作および読み出し動作（論理１読み出し）の例を示している。 図２に示した半導体メモリのプログラムベリファイ動作および読み出し動作（論理０読み出し）の例を示している。 図２に示した半導体メモリの読み出し動作の例を示している。 図２に示した半導体メモリの書き込み動作の例を示している。 上述した半導体メモリが搭載されるシステムの例を示している。

以下、実施形態を図面を用いて説明する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、メモリセルＭＣ、プリチャージトランジスタＰＴ、センスアンプＳＡおよびタイミング生成部ＴＧＥＮを有している。メモリセルＭＣは、フローティングゲートＦＧとコントロールゲートＣＧを含むリアルセルトランジスタＣＴを有している。コントロールゲートＣＧは、ワード線ＷＬに接続されている。例えば、リアルセルトランジスタＣＴのドレインはビット線ＢＬに接続され、リアルセルトランジスタＣＴのソースはソース線ＳＬに接続されている。

なお、図２に示すように、半導体メモリＭＥＭはメモリセルアレイ３２を有していてもよい。このとき、センスアンプＳＡは、複数のビット線ＢＬに対応してそれぞれ形成される。ビット線が階層構造を有するとき、センスアンプＳＡは、所定数のビット線ＢＬに対応して形成されるグローバルビット線毎に形成されてもよい。

プリチャージトランジスタＰＴは、例えば、ｐＭＯＳトランジスタであり、ゲートで低 レベルのプリチャージ信号ＰＲＥＸを受けているときにオンし、ビット線ＢＬに電源電圧ＶＤＤより低いプリチャージ電圧ＶＰＲを供給する。例えば、電源電圧ＶＤＤは１．２Ｖであり、プリチャージ電圧ＶＰＲは、０．９Ｖである。センスアンプＳＡは、読み出し動作において、センスアンプイネーブル信号ＳＡＥの活性化に応答して動作し、ビット線ＢＬの電圧に応じてメモリセルＭＣに保持されている論理を判定する。センスアンプＳＡは、判定した論理を示すデータ信号ＤＴを出力する。

タイミング生成部ＴＧＥＮは、直列に接続されたＣＭＯＳインバータＩＶ１、ＩＶ２と、ＣＭＯＳインバータＩＶ１の出力ノードＮ０１および接地線ＶＳＳの間に接続された容量Ｃ１とを有している。ＣＭＯＳインバータＩＶ１の入力は、読み出し動作時に高レベルに活性化される動作イネーブル信号ＲＤＥＮを受けている。ＣＭＯＳインバータＩＶ１は、ｐＭＯＳトランジスタＰＭとｎＭＯＳトランジスタＮＭの間に配置されたレプリカセルトランジスタＲＣＴを有している。すなわち、ｐＭＯＳトランジスタＰＭのドレインは、レプリカセルトランジスタＲＣＴを介してｎＭＯＳトランジスタＮＭのドレインに接続されている。ｎＭＯＳトランジスタＮＭは、動作イネーブル信号ＲＤＥＮが高レベルに活性化されているときに、レプリカセルトランジスタＲＣＴのソースを接地線ＶＳＳに接続するスイッチトランジスタとして動作する。ＣＭＯＳインバータＩＶ２は、出力ノードＮ０１の高レベルから低レベルへの変化に応答して、電源電圧ＶＤＤと等しい高レベルを有するセンスアンプイネーブル信号ＳＡＥを生成するバッファ回路として動作する。

レプリカセルトランジスタＲＣＴは、コントロールゲートとフローティングゲートとが互いに接続されている。レプリカセルトランジスタＲＣＴの構造の例は図１０に示す。レプリカセルトランジスタＲＣＴは、コントロールゲートで受ける制御電圧ＶＳＡに応じてソース、ドレイン間抵抗が変化する高抵抗として機能する。制御電圧ＶＳＡは、定電圧であり、半導体メモリＭＥＭの動作に拘わりなくレプリカセルトランジスタＲＣＴのコントロールゲートＣＧに供給される。容量Ｃ１は、ビット線ＢＬの負荷容量に対応する容量値を有している。

この実施形態では、読み出し動作において、ワード線ＷＬが高レベルに活性化され、プリチャージ信号ＰＲＥＸが高レベルに非活性化される。プリチャージ信号ＰＲＥＸの非活性化により、ビット線ＢＬのプリチャージ動作は停止する。リアルセルトランジスタＣＴの閾値電圧が低いとき（例えば、論理１を保持）、ワード線ＷＬの活性化に応答して、リアルセルトランジスタＣＴを介してビット線ＢＬからソース線ＳＬにセル電流が流れ、ビット線ＢＬの電圧は徐々に下がる。リアルセルトランジスタＣＴの閾値電圧が高いとき（例えば、論理０を保持）、セル電流は流れず、ビット線ＢＬの電圧はプリチャージされた電圧を維持する。

一方、動作イネーブル信号ＲＤＥＮは、ワード線ＷＬの活性化タイミングまたはプリチャージ信号ＰＲＥＸの非活性化タイミングのうち遅いタイミングに合わせて高レベルに活性化される。動作イネーブル信号ＲＤＥＮの活性化により、ｐＭＯＳトランジスタＰＭによるノードＮ０１のプリチャージ動作が停止し、ｎＭＯＳトランジスタＮＭはオンする。ｎＭＯＳトランジスタＮＭのオンにより、ノードＮ０１は、レプリカセルトランジスタＲＣＴを介して接地線ＶＳＳに接続され、ノードＮ０１の電圧は徐々に下がる。この際、制御電圧ＶＳＡは、コントロールゲートＣＧだけでなくフローティングゲートＦＧにも供給されている。このため、レプリカセルトランジスタＲＣＴの動作を、通常のトランジスタと同等の精度で制御できる。反対に、フローティングゲートＦＧが介在するとき、フローティングゲートＦＧは容量して作用するため、コントロールゲートＣＧの電圧によりチャネル領域の状態を制御することは難しい。

さらに、ノードＮ０１の負荷容量をビット線ＢＬの負荷容量に合わせているため、ノードＮ０１の低下速度をビット線ＢＬの低下速度に合わせることができる。また、ノードＮ０１のプリチャージ電圧を電源電圧ＶＤＤにしているため、インバータＩＶ２に電源電圧ＶＤＤを供給でき、レベルシフタ等を介在させることなくセンスアンプイネーブル信号ＳＡＥを生成できる。一方、ノードＮ０１をビット線ＢＬと同じプリチャージ電圧ＶＰＲに設定するとき、インバータＩＶ２の電源リークを防止するために、電源電圧ＶＤＤの代わりにプリチャージ電圧ＶＰＲを供給する必要がある。この結果、センスアンプイネーブル信号ＳＡＥの高レベルをプリチャージ電圧ＶＰＲから電源電圧ＶＤＤに変換するためのレベルシフタが必要になり、センスアンプイネーブル信号ＳＡＥの活性化タイミングのばらつきを抑えることが困難になる。以上より、本実施形態では、センスアンプイネーブル信号ＳＡＥの活性化タイミングを高い精度で制御できる。

タイミング生成部ＴＧＥＮは、ノードＮＤ０１が高レベルから低レベルに変化するときに、センスアンプイネーブル信号ＳＡＥを高レベルに活性化する。センスアンプＳＡは、センスアンプイネーブル信号ＳＡＥの活性化に応答して動作し、ビット線ＢＬ上に現れた論理レベルを反転し、データ線ＤＴに出力する。そして、読み出し動作が完了する。なお、半導体メモリＭＥＭは、書き込み動作時のプログラムベリファイ動作および消去動作時の消去ベリファイ動作において、上述した読み出し動作と同じ動作を実施する。すなわち、プログラムベリファイ動作および消去ベリファイ動作は、読み出し動作の一種である。

以上、この実施形態では、半導体メモリＭＥＭの製造条件の変動に拘わりなく、センスアンプイネーブル信号ＳＡＥの活性化タイミングを常に最適に生成できる。特に、レプリカセルトランジスタＲＣＴのフローティングゲートＦＧをコントロールゲートＣＧとショートすることで、センスアンプイネーブル信号ＳＡＥの活性化タイミングを高い精度で制御できる。この結果、半導体メモリＭＥＭの読み出しマージンを向上できる。

図２は、別の実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、コマンド生成回路１０、テストモード制御回路１２、データ入出力回路１４、内部電圧生成回路１６、ＣＡＭアクセス制御回路１８、ＣＡＭ（Content Addressable Memory）、動作制御回路２２、内部アドレス生成回路２４、アドレス選択回路２６、メモリコア２８およびバス制御回路３０を有している。

コマンド生成回路１０は、クロック信号ＣＬＫに同期して、チップイネーブル信号ＣＥＸ、ライトイネーブル信号ＷＥＸおよびデータ信号ＤＩＮ００−１５等をコマンド信号として受ける。なお、半導体メモリＭＥＭは、クロック信号ＣＬＫに非同期で動作してもよい。コマンド信号が読み出しコマンドを示すとき、コマンド生成回路１０は、読み出し動作を実行するために読み出し制御信号ＲＤを出力する。コマンド信号が書き込みコマンドを示すとき、コマンド生成回路１０は、書き込み動作を実行するためにプログラム制御信号ＰＧＭを出力する。コマンド信号が消去コマンドを示すとき、コマンド生成回路１０は、消去動作を実行するために消去制御信号ＥＲＳを出力する。コマンド信号がテストコマンドを示すとき、コマンド生成回路１０はテストモード信号ＴＭを出力する。

テストモード制御回路１２は、テストコマンドとともに供給されるアドレス信号ＦＡ（ＦＡ００−ＦＡ２０）に応じて、半導体メモリＭＥＭの内部状態（初期値）を設定するために複数のテスト制御信号ＴＣＮＴを出力する。例えば、テスト制御信号ＴＣＮＴにより、ＣＡＭに保持される値が変更され、内部電圧生成回路１６により生成される内部電圧の値が変更される。

データ入出力回路１４は、書き込み動作時にデータ入力端子ＤＩＮ（ＤＩＮ００−ＤＩＮ１５）を介して書き込みデータを受け、受けたデータを入力データ線ＤＴＩＮに出力する。データ入出力回路１４は、読み出し動作時に出力データ線ＤＴＯＵＴを介してメモリコア２８からの読み出しデータを受け、受けたデータをデータ出力端子ＤＯ（ＤＯ００−ＤＯ１５）に出力する。なお、データ入力端子ＤＩＮおよびデータ出力端子ＤＯは、１６ビットに限定されない。また、データ入力端子ＤＩＮとデータ出力端子ＤＯのビット数が相違してもよい。例えば、データ出力端子ＤＯのビット数をデータ入力端子ＤＩＮのビット数の４倍にしてもよい。

内部電圧生成回路１６は、電源電圧ＶＤＤおよび接地電圧ＶＳＳに基づいて内部電圧ＨＶ１、ＨＶ２、ＨＶ３、ＶＰＲ、ＮＶ等を生成する。内部電圧ＨＶ１、ＨＶ２、ＨＶ３は、電源電圧ＶＤＤより高く、それらの値はＨＶ１＞ＨＶ２＞ＨＶ３である。内部電圧ＶＰＲは電源電圧ＶＤＤより低い正の値であり、内部電圧ＶＮは負電圧である。以降の説明では、内部電圧ＨＶ１、ＨＶ２、ＨＶ３およびＶＰＲを、それぞれ高電圧ＨＶ１、ＨＶ２、ＨＶ３およびプリチャージ電圧ＶＰＲとも称する。例えば、高電圧ＨＶ１は、書き込み動作時にワード線ＷＬ（図４および図１１等に示す）の高レベル電圧（プログラム電圧）に使用される。高電圧ＨＶ２は、読み出し動作時に、ワード線ＷＬの高レベル電圧（読み出し電圧）に使用される。高電圧ＨＶ３は、書き込み動作中の書き込みベリファイ動作時および消去動作中の消去ベリファイ動作時に、ワード線ＷＬの高レベル電圧（ベリファイ電圧）に使用される。プリチャージ電圧ＶＰＲは、図１１に示すローカルビット線ＢＬおよびグローバルビット線ＧＢＬをプリチャージするために使用される。負電圧ＮＶは、消去動作時にワード線ＷＬの低レベル電圧（消去電圧）に使用される。

また、内部電圧生成回路１６は、タイミング生成部ＴＧＥＮに供給する制御電圧ＶＳＡＥＶ、ＶＳＡＲＤを生成するモニタ電圧生成部ＭＶＧＥＮを有している。制御電圧ＶＳＡＥＶ、ＶＳＡＲＤは、図１１に示すセンスアンプＳＡの動作タイミングを決めるために使用される。モニタ電圧生成部ＭＶＧＥＮの例は図３に示す。内部電圧生成回路１６により生成される制御電圧ＶＳＡＥＶ、ＶＳＡＲＤの値は、テスト制御信号ＴＣＮＴ（トリミング信号）またはＣＡＭから読み出される設定情報ＳＩＮＦに応じて変更可能である。なお、電源電圧ＶＤＤは、半導体メモリＭＥＭの他の回路にも供給される。電源電圧ＶＤＤがチップ温度等により変動することが想定されるとき、電源電圧ＶＤＤの変動に追従しない一定の電源電圧を、電源電圧ＶＤＤを用いて内部電圧生成回路１６により生成してもよい。

ＣＡＭアクセス制御回路１８は、制御電圧ＶＳＡＥＶ、ＶＳＡＲＤの値を設定するための設定情報ＳＩＮＦをＣＡＭに書き込むために、テスト制御信号ＴＣＮＴに応じて、ＣＡＭ書き込みコマンドをＣＡＭに出力する。ＣＡＭは、図４に示すメモリセルアレイ３２と同様に、フローティングゲートを有する複数の不揮発性のメモリセルを有しており、設定情報ＳＩＮＦを記憶する。ＣＡＭは、コマンド生成回路１０からの読み出し要求に応答して、メモリセルに記憶している設定情報ＳＩＮＦを内部電圧生成回路１６に出力する。内部電圧生成回路１６は、ＣＡＭからの設定情報ＳＩＮＦをラッチし、設定情報ＳＩＮＦに応じた制御電圧ＶＳＡＥＶ、ＶＳＡＲＤを生成する。

この実施形態では、半導体メモリＭＥＭの製造工程において、テスト制御信号ＴＣＮＴが内部電圧生成回路１６に供給され、半導体メモリＭＥＭのテストが制御電圧ＶＳＡＥＶ、ＶＳＡＲＤの値を変更しながら実施される。そして、最適な制御電圧ＶＳＡＥＶ、ＶＳＡＲＤの値が判明する。最適な制御電圧ＶＳＡＥＶ、ＶＳＡＲＤの値を示す設定情報ＳＩＮＦは、テスト制御信号ＴＣＮＴとしてＣＡＭアクセス制御回路１８に供給され、ＣＡＭに書き込まれる。この際、アドレス端子ＦＡから供給されるアドレスは、設定情報ＳＩＮＦを書き込む位置を示す。ＣＡＭへの設定情報ＳＩＮＦの書き込みにより、モニタ電圧生成部ＭＶＧＥＮは、各半導体メモリチップＭＥＭの動作マージンを大きくするために、半導体メモリチップＭＥＭ毎に最適な制御電圧ＶＳＡＥＶ、ＶＳＡＲＤを生成する。そして、半導体メモリＭＥＭは出荷される。

この後、システムＳＹＳ（図１６）等に搭載された半導体メモリＭＥＭは、システムＳＹＳのパワーオンシーケンス中に初期設定コマンドを受ける。コマンド生成回路１０は、初期設定コマンドに応答してＣＡＭに読み出し要求を出力する。そして、ＣＡＭに保持されている設定情報ＳＩＮＦに基づいて、制御電圧ＶＳＡＥＶ、ＶＳＡＲＤは最適な値に設定される。

動作制御回路２２は、コマンド生成回路１０からの読み出し制御信号ＲＤ、プログラム制御信号ＰＧＭおよび消去制御信号ＥＲＳに応じてメモリコア２８を動作させるための複数の動作制御信号（タイミング信号）を出力する。動作制御回路２２は、タイミング生成部ＴＧＥＮを有している。タイミング生成部ＴＧＥＮは、読み出し動作時に、制御電圧ＶＳＡＲＤを用いてセンスアンプＳＡ（図１１）の活性化タイミングを生成する。また、タイミング生成部ＴＧＥＮは、書き込み動作中のプログラムベリファイ動作時および消去動作中の消去ベリファイ動作時に、制御電圧ＶＳＡＥＶを用いてセンスアンプＳＡの活性化タイミングを生成する。タイミング生成部ＴＧＥＮの例は図３に示す。

内部アドレス生成回路２４は、消去動作中の消去ベリファイ動作時に、複数のグローバルビット線ＧＢＬを選択するための内部アドレス信号ＩＡ（コラムアドレス信号）を順次に生成する。アドレス選択回路２６は、アドレス端子（ＦＡ００−ＦＡ２０）を介して供給されるアドレス信号または内部アドレス信号ＩＡを、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡは、セクタＳＥＣの選択および選択されたセクタＳＥＣ内のワード線ＷＬの選択に使用される。コラムアドレス信号ＣＡは、選択されたセクタＳＥＣ内のビット線ＢＬ（図４および図１１等）の選択に使用される。なお、この例では、２１ビットのアドレス信号ＦＡ００−２０が半導体メモリＭＥＭに供給されるが、アドレス信号ＦＡのビット数は２１ビットに限定されない。

メモリコア２８は、メモリセルアレイ３２、Ｘ制御回路３４、Ｙ制御回路３６、レプリカ部ＲＥＰ、リードアンプＲＡおよびライトアンプＷＡを有している。メモリセルアレイ３２は、複数のセクタＳＥＣ（例えば、１６個）を有している。各セクタＳＥＣは、セクタアドレスが異なることを除き同じ構成である。セクタＳＥＣの例は、図４および図１１に示す。レプリカ部ＲＥＰは、メモリセルアレイ３２内に形成されるメモリセルのリアルセルトランジスタと同じ素子構造を有するレプリカセルトランジスタＲＣＴ（図１０）を有している。図２では、レプリカ部ＲＥＰは、メモリセルアレイ３２に隣接して形成されているが、メモリセルアレイ３２から離れた位置に形成されてもよい。レプリカ部ＲＥＰの例は、図８−図１０に示す。

Ｘ制御回路３４は、動作制御回路２２からの動作制御信号およびロウアドレス信号ＲＡを受け、図４および図１１に示すワード線ＷＬおよびソース線ＳＬを所定の電圧に設定する。Ｘ制御回路３４により生成される信号の例は、図１１に示す。Ｙ制御回路４６は、動作制御回路２２からの動作制御信号およびコラムアドレス信号ＣＡを受け、図４および図１１に示すビット線ＢＬを選択するための選択信号ＳＥＣＹを生成するデコーダＹＤＥＣを有している。また、Ｙ制御回路４６は、コラムアドレス信号ＣＡが示すグローバルビット線ＧＢＬをリードアンプＲＡに接続する読み出しコラムスイッチＲＣＳＷ（図１１）を有している。さらに、Ｙ制御回路４６は、コラムアドレス信号ＣＡが示すグローバルビット線ＧＢＬをライトアンプＷＡに接続する書き込みコラムスイッチＷＣＳＷ（図１１）を有している。

リードアンプＲＡは、読み出し動作時に動作し、グローバルビット線ＧＢＬを介して受ける読み出しデータを共通データバスＣＤＢに出力する。ライトアンプＷＡは、書き込み動作時に動作し、共通データバスＣＤＢを介して受ける書き込みデータをグローバルビット線ＧＢＬのいずれかに出力する。バス制御回路３０は、読み出し動作時に共通データバスＣＤＢを介して受ける読み出しデータを出力データ線ＤＴＯＵＴに出力する。バス制御回路３０は、書き込み動作時に、入力データ線ＤＴＩＮを介して受ける書き込みデータを共通データバスＣＤＢに出力する。

図３は、図２に示したモニタ電圧生成部ＭＶＧＥＮおよびタイミング生成部ＴＧＥＮの例を示している。モニタ電圧生成部ＭＶＧＥＮは、電圧線ＨＶＤＤと接地線ＶＳＳの間に直列に接続されたｐＭＯＳトランジスタＰＭ１および抵抗Ｒ１−Ｒ４と、ｐＭＯＳトランジスタＰＭ１のゲートに接続されたコンパレータＣＭＰとを有している。電圧ＨＶＤＤは、内部電圧生成回路１６により生成され、電源電圧ＶＤＤより高い。モニタ電圧生成部ＭＶＧＥＮは、抵抗Ｒ１、Ｒ２の接続ノードから、読み出し動作で使用される制御電圧ＶＳＡＲＤを生成する。モニタ電圧生成部ＭＶＧＥＮは、抵抗Ｒ２、Ｒ３の接続ノードからプログラムベリファイ動作および消去ベリファイ動作で使用される制御電圧ＶＳＡＥＶを生成する。制御電圧ＶＳＡＥＶは、制御電圧ＶＳＡＲＤより低い。例えば、制御電圧ＶＳＡＲＤ、ＶＳＡＥＶは、半導体メモリＭＥＭに電源電圧ＶＤＤが供給されている間で、スリープモード等にエントリーしていない間は、常に生成される。

コンパレータＣＭＰは、抵抗Ｒ３、Ｒ４の接続ノードＮＤ１に生成される分圧電圧ＶＮＤ１と参照電圧ＶＲＥＦとを比較し、ｐＭＯＳトランジスタＰＭ１のゲートに供給する制御電圧を生成する。例えば、参照電圧ＶＲＥＦは、図２に示した内部電圧生成回路１６により生成される。コンパレータＣＭＰは、分圧電圧ＶＮＤ１が参照電圧ＶＲＥＦより低いとき制御電圧を下げる。これにより、ｐＭＯＳトランジスタＰＭ１のソース、ドレイン間抵抗は下がり、電圧ＶＮＤ１は上がる。コンパレータＣＭＰは、電圧ＶＮＤ１が参照電圧ＶＲＥＦより高いとき制御電圧を上げる。これにより、ｐＭＯＳトランジスタＰＭ１のソース、ドレイン間抵抗は上がり、電圧ＶＮＤ１は下がる。以上の動作により、制御電圧ＶＳＡＲＤ、ＶＳＡＥＶは、それぞれ一定の値に保持される。

なお、上述したように、制御電圧ＶＳＡＲＤ、ＶＳＡＥＶはトリミング可能である。このため、実際の回路では、抵抗Ｒ１は、直列に接続された多数のサブ抵抗を含み、設定情報ＳＩＮＦに応じて選択された１つのサブ抵抗対の接続ノードから制御電圧ＶＳＡＲＤが生成される。同様に、抵抗Ｒ３は、直列に接続された多数のサブ抵抗を含み、設定情報ＳＩＮＦに応じて選択された１つのサブ抵抗対の接続ノードから制御電圧ＶＳＡＥＶが生成される。

タイミング生成部ＴＧＥＮは、読み出し動作時に使用される第１生成部ＴＧＥＮ１と、プログラムベリファイ動作時および消去ベリファイ動作時に使用される第２生成部ＴＧＥＮ２と、ＯＲ回路とを有している。タイミング生成部ＴＧＥＮは、電源電圧ＶＤＤを受けて動作する。第１生成部ＴＧＥＮ１および第２生成部ＴＧＥＮ２は、互いに同じ回路であるため、主に第１生成部ＴＧＥＮ１について説明する。

第１生成部ＴＧＥＮ１は、直列に接続されたＣＭＯＳインバータＩＶ１（Ｒ）、ＩＶ２（Ｒ）と、ＣＭＯＳインバータＩＶ１（Ｒ）の出力ノードＮ０１（Ｒ）および接地線ＶＳＳの間に接続された容量Ｃ１（Ｒ）とを有している。ＣＭＯＳインバータＩＶ１（Ｒ）の入力は、読み出し動作時に高レベルに活性化される動作イネーブル信号ＲＤＥＮを受けている。動作イネーブル信号ＲＤＥＮは、図２に示した動作制御回路２２により生成される。ＣＭＯＳインバータＩＶ１（Ｒ）において、ｐＭＯＳトランジスタＰＭ２のドレインは、レプリカセルトランジスタＲＣＴ（Ｒ）を介してｎＭＯＳトランジスタＮＭ２のドレインに接続されている。レプリカセルトランジスタＲＣＴ（Ｒ）は、コントロールゲートとフローティングゲートとが互いに接続されており、図２に示したレプリカ部ＲＥＰに形成されている。レプリカセルトランジスタＲＣＴ（Ｒ）の構造の例は図１０に示す。レプリカセルトランジスタＲＣＴ（Ｒ）は、コントロールゲートで受ける制御電圧ＶＳＡＲＤに応じてソース、ドレイン間抵抗が変化する高抵抗として機能する。

第１生成部ＴＧＥＮ１は、動作イネーブル信号ＲＤＥＮが低レベルに非活性化されている期間に、ｐＭＯＳトランジスタＰＭ２を介して容量Ｃ１（Ｒ）を充電する。また、第１生成部ＴＧＥＮ１は、動作イネーブル信号ＲＤＥＮの高レベルへの変化に応答して、レプリカセルトランジスタＲＣＴ（Ｒ）およびｎＭＯＳトランジスタＮＭ２を介して容量Ｃ１（Ｒ）を放電する。そして、第１生成部ＴＧＥＮ１は、出力ノードＮ０１（Ｒ）が放電により低レベルに変化したときに、出力信号ＯＵＴ（Ｒ）を高レベルに設定する。すなわち、出力信号ＯＵＴ（Ｒ）は、動作イネーブル信号ＲＤＥＮの高レベルへの変化から所定の遅延時間後に高レベルに変化する。

第２生成部ＴＧＥＮ２は、ＣＭＯＳインバータＩＶ１の入力でプログラムベリファイ動作時および消去ベリファイ動作時に高レベルに変化する動作イネーブル信号ＥＶＥＮを受けている。動作イネーブル信号ＥＶＥＮは、図２に示した動作制御回路２２により生成される。レプリカセルトランジスタＲＣＴ（ＥＶ）は、コントロールゲートとフローティングゲートとが互いに接続されており、図２に示したレプリカ部ＲＥＰに形成されている。レプリカセルトランジスタＲＣＴ（ＥＶ）の構造の例は図１０に示す。レプリカセルトランジスタＲＣＴ（ＥＶ）は、レプリカセルトランジスタＲＣＴ（Ｒ）と同様に、コントロールゲートで受ける制御電圧ＶＳＡＥＶに応じてソース、ドレイン間抵抗が変化する高抵抗として機能する。

第２生成部ＴＧＥＮ２は、第１生成部ＴＧＥＮ１と同様に、動作イネーブル信号ＥＶＥＮの非活性化中に容量Ｃ１（ＥＶ）を充電し、動作イネーブル信号ＥＶＥＮの高レベルへの活性化に応答して容量Ｃ１（ＥＶ）を放電する。そして、第２生成部ＴＧＥＮ２は、動作イネーブル信号ＥＶＥＮの高レベルへの変化から所定の遅延時間後に、出力信号ＯＵＴ（ＥＶ）を高レベルに変化する。ＯＲ回路は、出力信号ＯＵＴ（Ｒ）または出力信号ＯＵＴ（ＥＶ）をセンスアンプイネーブル信号ＳＡＥとして出力する。

図４は、図２に示したメモリセルアレイ３２の例を示している。図４は、メモリセルアレイ３２内のセクタＳＥＣの一部の領域を示している。メモリセルアレイ３２は、マトリックス状に配置されたメモリセルＭＣ（その１つを太い一点鎖線の枠で示す）、図４の横方向に配線されたワード線ＷＬおよびソース線ＳＬ、および図４の縦方向に配線されたビット線ＢＬを有している。各メモリセルＭＣは、フローティングゲートＦＧとコントロールゲートＣＧを含むリアルセルトランジスタＣＴを有している。

各ワード線ＷＬは、図４の横方向に並ぶリアルセルトランジスタＣＴのコントロールゲートＣＧに共通に接続されている。以降の説明では、ワード線ＷＬをコントロールゲート線ＣＧとも称する。各ソース線ＳＬは、図４の横方向に並ぶリアルセルトランジスタＣＴのソース、ドレインの一方に共通に接続されている。各ビット線ＢＬは、図４の縦方向に並ぶリアルセルトランジスタＣＴのソース、ドレインの他方に共通に接続されている。このように、メモリセルアレイ３２は、いわゆるＮＯＲ型のフラッシュメモリと同様の構造を有している。

図５は、図４に示したメモリセルアレイ３２のレイアウトの例を示している。図５に示した範囲は、図４に示した範囲と同じである。図５において、太い一点鎖線の枠は、１つのメモリセルＭＣが形成される領域を示している。破線のパターンは、拡散層ＤＬを示している。網掛けのパターンは、メモリセルＭＣのフローティングゲートＦＧが形成される第１ポリシリコン配線層Ｐ１を示している。二点鎖線のパターンは、ワード線ＷＬおよびメモリセルＭＣのコントロールゲートＣＧが形成される第２ポリシリコン配線層Ｐ２を示している。細い実線のパターンは、ソース線ＳＬ等が形成される第１金属配線層Ｍ１を示している。太い実線のパターンは、第１金属配線層Ｍ１の上方（半導体基板から遠い側）に形成され、ビット線ＢＬ等が形成される第２金属配線層Ｍ２を示している。

Ｘ印を付けた四角は、配線層間または配線層と拡散層ＤＬの間を接続するコンタクト領域を示している。ソース線ＳＬ上のコンタクト領域は、第１金属配線層Ｍ１を拡散層ＤＬに接続する。ビット線ＢＬ上に形成されソース線ＳＬ上から外れたコンタクト領域は、第２金属配線層Ｍ２（ビット線ＢＬ）を拡散層ＤＬに接続する。なお、図５では、線が重なることを防止し見やすくするために、拡散層ＤＬの幅を第２金属配線層Ｍ２の幅より大きくしている。

図６は、図４に示したリアルセルトランジスタＣＴの構造の例を示している。リアルセルトランジスタＣＴは、半導体基板ＳＳ上に第１絶縁膜ＩＮＳ１、フローティングゲートＦＧ、第２絶縁膜ＩＮＳ２およびコントロールゲートＣＧを積層して形成されている。半導体基板ＳＳは、ｐ形ウエル領域ＰＷＥＬＬ（ｐ−）と、ｐ形ウエル領域ＰＷＥＬＬ（ｐ−）の表面に選択的に形成されたｎ形拡散層領域ＤＬ（ｎ＋）を有している。フローティングゲートＦＧに対向するｐ形ウエル領域ＰＷＥＬＬ（ｐ−）は、リアルセルトランジスタＣＴのチャネル領域として機能する。２つのｎ形拡散層領域ＤＬ（ｎ＋）は、リアルセルトランジスタＣＴのソース領域およびドレイン領域として機能する。

図７は、通常のトランジスタの構造の例を示している。通常のトランジスタは、図３に示したｎＭＯＳトランジスタＮＭ２等である。半導体基板ＳＳは、図６と同様である。通常のトランジスタは、絶縁膜ＩＮＳと、ポリシリコン配線層ＰＬを用いて形成されたゲート配線Ｇ１とを半導体基板ＳＳ上に積層している。

図８は、図２に示したレプリカ部ＲＥＰのレイアウトの例を示している。図８は、図３に示したレプリカセルトランジスタＲＣＴ（ＥＶ）を形成するためのレイアウトを示している。レプリカセルトランジスタＲＣＴ（Ｒ）を形成するためのレイアウトは、制御電圧ＶＳＡＥＶのパターンの代わりに制御電圧ＶＳＡＲＤのパターンが形成されることを除き、図８と同様である。各レイアウトパターンを識別するための線の種類は、図５と同じである。

レプリカ部ＲＥＰは、図５に示したメモリセルアレイ３２と同様のレイアウトを有している。レプリカ部ＲＥＰとメモリセルアレイ３２との違いは、レプリカセルトランジスタＲＣＴを除いてソース線ＳＬにコンタクトが形成されないこと、フローティングゲートＦＧが図５に示したコントロールゲート線ＣＧと同様に細長いパターンであること、およびレプリカビット線ＲＢＬが蛇行していることである。

例えば、レプリカ部ＲＥＰが形成される半導体基板上に繰り返し配置されるソース領域、ドレイン領域およびチャネル領域のサイズは、メモリセルアレイ３２が形成される半導体基板上に繰り返し配置されるソース領域、ドレイン領域およびチャネル領域のサイズとそれぞれ同じである。これにより、半導体メモリＭＥＭの製造条件の変動によりリアルセルトランジスタＣＴの電気的特性が変化するとき、レプリカセルトランジスタＲＣＴの電気的特性も同様に変化させることができる。また、半導体メモリＭＥＭの温度の変動によりリアルセルトランジスタＣＴの電気的特性が変化するとき、レプリカセルトランジスタＲＣＴの電気的特性も同様に変化させることができる。

蛇行しているレプリカビット線ＲＢＬの負荷容量は、図３に示した容量Ｃ１（ＥＶ）に対応する。蛇行しているレプリカビット線ＲＢＬの配線幅および長さは、各セクタＳＥＣ内に配線される１本のビット線ＢＬ（図４）の配線幅および長さと同じに設定される。また、蛇行しているレプリカビット線ＲＢＬに形成されるコンタクトの間隔は、各セクタＳＥＣ内に配線される１本のビット線ＢＬに形成されるコンタクトの間隔と等しい。これにより、蛇行しているレプリカビット線ＲＢＬの負荷容量は、各セクタＳＥＣ内に配線される１本のビット線ＢＬの負荷容量と同じに設定される。以上より、半導体メモリＭＥＭの製造時に、レプリカビット線ＲＢＬとビット線ＢＬとの配線幅等の変動を互いに同じにでき、負荷容量の変動を互いに同じにできる。したがって、レプリカビット線ＲＢＬおよびビット線ＢＬの電気的特性を、製造条件の変動に拘わりなくほぼ同じにできる。蛇行しているレプリカビット線ＲＢＬに挟まれているビット線ＢＬは、ダミーの対抗電極線として機能する。図８の上側と下側のフローティングゲートＦＧのパターンは、半導体メモリＭＥＭを製造するときのハレーション等の影響を防ぐために太く形成されている。

なお、レプリカセルトランジスタＲＣＴのフローティングゲートＦＧは、パターン長が長いため、抵抗および負荷容量が大きい。しかし、レプリカセルトランジスタＲＣＴのフローティングゲートＦＧに供給される制御電圧ＶＳＡＥＶは、半導体メモリＭＥＭに電源電圧ＶＤＤが供給されている間、一定値に維持される。このため、フローティングゲートＦＧのパターンが長くなることによる遅延時間は考慮する必要がない。

太い一点鎖線の枠で示すレプリカセルトランジスタＲＣＴは、レプリカ部ＲＥＰのほぼ中央に形成される。レプリカセルトランジスタＲＣＴのフローティングゲートＦＧは、制御電圧線ＶＳＡＥＶの接続領域ＣＮＡまで延びている。フローティングゲートＦＧは、接続領域ＣＮＡでコンタクトを介して制御電圧線ＶＳＡＥＶ（第１金属配線層Ｍ１）に接続されている。また、制御電圧線ＶＳＡＥＶは、コンタクトを介してコントロールゲート線ＣＧ（第２ポリシリコン層Ｐ２）に接続されている。すなわち、レプリカセルトランジスタＲＣＴのフローティングゲートＦＧとコントロールゲートＣＧは互いに接続されている。フローティングゲートＦＧとコントロールゲートＣＧとをレプリカセルトランジスタＲＣＴから離れた場所で接続することにより、レプリカセルトランジスタＲＣＴの形状をリアルセルトランジスタＣＴの形状とほぼ同じにできる。この結果、レプリカセルトランジスタＲＣＴの電気的特性をリアルセルトランジスタＣＴの電気的特性とほぼ同じにできる。

図９は、図８からフローティングゲートＦＧのパターンを除いたレプリカ部ＲＥＰのレイアウトの例を示している。図９では、フローティングゲートＦＧに接続されるコンタクトも削除している。コントロールゲート線ＣＧのパターンは、図５に示したメモリセルアレイ３２のワード線ＷＬのパターンと同様に形成されている。

図１０は、図３および図８に示したレプリカセルトランジスタＲＣＴ（ＲＣＴ（Ｒ）、ＲＣＴ（ＥＶ））の構造の例を示している。レプリカセルトランジスタＲＣＴの構造は、フローティングゲートＦＧおよび第１絶縁膜ＩＮＳ１がコントロールゲートＣＧとともに長く形成されることを除き、図６に示したリアルセルトランジスタＣＴの構造と同じである。これにより、レプリカセルトランジスタＲＣＴのソース、ドレイン間を流れるセル電流の電気的特性を、リアルセルトランジスタＣＴのソース、ドレイン間に流れるセル電流の電気的特性と同じにできる。例えば、半導体メモリＭＥＭの製造条件の変動により、リアルセルトランジスタＣＴの閾値電圧が標準値に比べて高くなるとき、レプリカセルトランジスタＲＣＴの閾値電圧も同様に高くなる。

一般に、閾値電圧が高くなると、トランジスタを流れる電流は少なくなる。メモリセルＭＣに流れるセル電流が少なくなると、セル電流の大きさをセンスアンプＳＡ（図１１）で検出するまでの時間を長くする必要がある。この実施形態では、レプリカセルトランジスタＲＣＴに流れるセル電流は、メモリセルＭＣに流れるセル電流の変化と同様に変化する。したがって、図１２および図１３で説明するように、センスアンプＳＡの活性化タイミングを、製造条件の変動によるメモリセルＭＣのセル電流のばらつきに合わせて、常に最適に設定できる。

図１１は、図２に示したメモリセルアレイ３２およびＹ制御回路３６に形成されるバッファ回路ＢＵＦ、読み出しコラムスイッチＲＣＳＷ、書き込みコラムスイッチＷＣＳＷの例を示している。図１１では、セクタＳＥＣ０内の２つのワード線ＷＬ０−ＷＬ１および８つのビット線ＢＬ０−ＢＬ７に接続されたメモリセルＭＣにアクセスするための回路を示している。選択信号ＳＥＣＹ（選択信号ＳＥＣＹ０−ＳＥＣＹ７）は、図２に示したＹ制御回路３６により生成される。プリチャージ信号ＰＲ（ＰＲ０−ＰＲ１）、ＰＲＥＸ、読み出し信号ＲＤ（ＲＤ０−ＲＤ１）、リセット信号ＲＳＴ、センスアンプイネーブル信号ＳＡＥおよびワード線信号ＷＬの活性化期間は、図２に示した動作制御回路２２により生成されるタイミング信号に応じて設定される。

選択信号ＳＥＣＹ０−ＳＥＣＹ７をゲートで受けるｎＭＯＳトランジスタは、ビット線ＢＬ０−ＢＬ７のいずれかを選択するための選択スイッチＳＳＷとして動作する。プリチャージ信号ＰＲＥＸをゲートで受けるｐＭＯＳトランジスタは、グローバルビット線ＧＢＬをプリチャージ電圧ＶＰＲにプリチャージするプリチャージ回路として動作する。プリチャージ信号ＰＲＥＸを受けるｐＭＯＳトランジスタは、プリチャージ信号ＰＲＥＸが低レベルのときにオンする。なお、プリチャージ信号ＰＲＥＸを受けるプリチャージ回路は、セクタＳＥＣ０の外側に配置されてもよい。プリチャージ信号ＰＲ０−ＰＲ１をゲートで受けるｎＭＯＳトランジスタは、グローバルビット線ＧＢＬをビット線ＢＬ０−ＢＬ７に接続し、プリチャージトランジスタまたは書き込みトランジスタとして動作する。ｎＭＯＳトランジスタがプリチャージトランジスタとして動作するとき、グローバルビット線ＧＢＬは、プリチャージ信号ＰＲＥＸを受けるプリチャージ回路を介してプリチャージ電圧ＶＰＲにプリチャージされている。ｎＭＯＳトランジスタが書き込みトランジスタとして動作するとき、グローバルビット線ＧＢＬは、ライトアンプＷＡおよび書き込みコラムスイッチＷＣＳＷを介して書き込みデータの論理を示す電圧に設定されている。

読み出し信号ＲＤ０−ＲＤ１をゲートで受けるｎＭＯＳトランジスタは、メモリセルＭＣに保持されているデータの論理を読み出すときにオンする読み出しスイッチとして動作する。読み出しスイッチは、読み出し動作時、プログラムベリファイ動作時および消去ベリファイ動作時にオンする。リセット信号ＲＳＴをゲートで受けるｎＭＯＳトランジスタは、半導体メモリＭＥＭがアクセスされないスタンバイ期間に、共通ノードＣＯＭを接地線ＶＳＳに接続するリセットスイッチとして動作する。リセットスイッチにより、ビット線ＢＬ０−ＢＬ７は、スタンバイ期間に低レベル（ＶＳＳ）にクランプされる。

共通ノードＣＯＭがゲートに接続されているｎＭＯＳトランジスタＮＭ３は、メモリセルＭＣの記憶状態により変化する共通ノードＣＯＭの電圧に応じて、ドレイン電圧を生成するセンスアンプＳＡとして動作する。すなわち、センスアンプＳＡは、ビット線ＢＬ０−７のいずれかを介してメモリセルＭＣから共通ノードＣＯＭに読み出されるデータの論理を判定する。センスアンプネーブル信号ＳＡＥをゲートで受けるｎＭＯＳトランジスタＮＭ４は、センスアンプＳＡによる増幅結果をグローバルビット線ＧＢＬに伝達する。この例では、センスアンプ領域ＳＡＡは、２つのメモリセル部ＭＣＵの間に配置される。しかし、センスアンプ領域ＳＡＡは、セクタＳＥＣ０の一端（図１１のセクタＳＥＣ０の左端または右端）に配置してもよい。

バッファ回路ＢＵＦは、読み出しデータ線ＲＤＡＴＡとデータ線ＤＴの間に直列に接続されたＣＭＯＳ伝達ゲートＴＧ、ラッチ回路ＬＴＣおよびインバータＩＶ３を有している。ラッチ回路ＬＴＣおよびインバータＩＶ３は、電源電圧ＶＤＤを受けて動作する。ＣＭＯＳ伝達ゲートＴＧは、ラッチ信号ＬＴが低レベルのときに、グローバルビット線ＧＢＬを読み出しデータ線ＲＤＡＴＡに接続する。ラッチ信号ＬＴＸは、ラッチ信号ＬＴと逆論理の信号である。ラッチ回路ＬＴＣは、ラッチ信号ＬＴが低レベルのときにインバータとして動作し、ラッチ信号ＬＴの立ち上がりエッジに同期してグローバルビット線ＧＢＬの電圧に対応する論理レベルをラッチする。インバータＩＶ３は、ラッチ回路ＬＴＣの入力に供給され、ラッチ回路ＬＴＣに保持されている論理レベルをデータ線ＤＴに出力する。

読み出しコラムスイッチＲＣＳＷは、高レベルの読み出しコラム選択信号ＲＹＳＥＬ０をゲートで受けているときにオンし、グローバルビット線ＧＢＬをバッファ回路ＢＵＦの読み出しデータ線ＲＤＡＴＡに接続するｎＭＯＳトランジスタである。書き込みコラムスイッチＷＣＳＷは、高レベルの書き込みコラム選択信号ＷＹＳＥＬ０を受けているときにオンし、ライトアンプＷＡからの書き込みデータＷＤＡＴＡをグローバルビット線ＧＢＬに供給するＣＭＯＳ伝達ゲートを有している。

なお、図１１は、１つのグローバルビット線ＧＢＬに対応する回路を示している。例えば、メモリセルアレイ３２が１２８本のグローバルビット線ＧＢＬを有するとき、図１１に示した回路が１２８個形成される。そして、グローバルビット線ＧＢＬは、コラムアドレス信号ＣＡに応じてオンする読み出しコラムスイッチＲＣＳＷまたは書き込みコラムスイッチＷＣＳＷにより選択される。

図１２は、図２に示した半導体メモリＭＥＭの消去ベリファイ動作および読み出し動作（論理１読み出し）の例を示している。消去ベリファイ動作と読み出し動作の波形が異なるとき、読み出し動作の波形は破線で示している。読み出し動作では、データの読み出しを高速に実施するために、ワード線ＷＬの活性化電圧は、消去ベリファイ動作時より高くされる。これにより、リアルセルトランジスタＣＴに流れる電流は増すことができ、センスアンプイネーブル信号ＳＡＥおよびラッチ信号ＬＴの活性化タイミングを早くできる。この結果、読み出しデータをデータ出力端子ＤＯに早く出力でき、アクセス時間を短縮できる。

この例では、図１１に示したセクタＳＥＣ０のワード線ＷＬ０とビット線ＢＬ１に接続されたメモリセルＭＣがアクセスされる。このため、図１２の右上に示すように、アクセスされるメモリセルＭＣに対応する選択信号ＳＥＣＹ１は高レベルＶＤＤ（例えば、１．２Ｖ）に維持される。アクセスされるメモリセルＭＣに接続されたワード線ＷＬ０に接続されていないメモリセルＭＣに対応する選択信号ＳＥＣＹ４−７も高レベルＶＤＤに維持される。なお、選択信号ＳＥＣＹ０−７の高論理レベルの電圧は、電源電圧ＶＤＤに限定されない。アクセスされるメモリセルＭＣに関係する読み出し信号ＲＤ０は高レベルＶＤＤに維持され、アクセスされるメモリセルＭＣに関係ないワード線ＷＬ１およびプリチャージ信号ＰＲ１は低レベルＶＳＳに維持される。なお、読み出し信号ＲＤの高論理レベルの電圧は、電源電圧ＶＤＤに限定されない。ソース線ＳＬ０−ＳＬ１は低レベルＶＳＳに設定される。図１１に示した読み出しコラム選択信号ＲＹＳＥＬ０は高レベルに設定され、書き込みコラム選択信号ＷＹＳＥＬ０は低レベルに設定される。

まず、消去ベリファイ動作または読み出し動作が開始される前のスタンバイ期間ＳＴＢＹでは、リセット信号ＲＳＴ、読み出し信号ＲＤ０−１および選択信号ＳＥＣＹ０−７は高レベルＶＤＤに維持され、図１１に示したリセットスイッチ、読み出しスイッチおよびビット線ＢＬ０−７に接続された選択スイッチＳＳＷはオンする（図１２（ａ））。全ての選択信号ＳＥＣＹ０−７が高レベルに活性化されるため、ビット線ＢＬ０−ＢＬ７は、リセットスイッチ、読み出しスイッチおよび選択スイッチＳＳＷを介して低レベルＶＳＳにクランプされる。

グローバルビット線ＧＢＬは、スタンバイ期間ＳＴＢＹに低レベルに活性化されるプリチャージ信号ＰＲＥＸにより高レベルＶＰＲ（例えば、０．９Ｖ）にプリチャージされている（図１２（ｂ））。動作イネーブル信号ＥＶＥＮ、ＲＤＥＮは、低レベルに非活性化されている。このため、図３に示したタイミング生成部ＴＧＥＮのノードＮ０１（ＥＶ）、Ｎ０１（Ｒ）は、高レベルＶＤＤに設定され、出力信号ＯＵＴ（ＥＶ）、ＯＵＴ（Ｒ）は低レベルＶＳＳに設定されている（図１２（ｃ））。図１１に示したバッファ回路ＢＵＦの出力ＤＴは、グローバルビット線ＧＢＬの高レベルＶＰＲを受けて、高レベルＶＤＤに設定されている（図１２（ｄ））。

次に、リセット信号ＲＳＴ、読み出し信号ＲＤ１および選択信号ＳＥＣＹ０、２−３は低レベルＶＳＳに非活性化され、ビット線ＢＬ１のみが共通ノードＣＯＭに接続される。（図１２（ｅ））。次に、プリチャージ信号ＰＲ０が高レベルＶＤＤに活性化され、ビット線ＢＬ１のみがグローバルビット線ＧＢＬを介してプリチャージされる（図１２（ｆ、ｇ））。プリチャージ信号ＰＲ０が低レベルＶＳＳに非活性化される前に、ワード線ＷＬ０が高レベルに活性化される（図１２（ｈ））。

ワード線ＷＬ０が活性化された後、プリチャージ信号ＰＲ０が非活性化され、ビット線ＢＬ１はプリチャージされた状態でフローティング状態に設定される（図１２（ｉ））。消去対象または読み出し対象のメモリセルＭＣの閾値電圧が低いとき、リアルセルトランジスタＣＴにセル電流が流れるため、ビット線ＢＬ１の電圧は低レベルＶＳＳまで低下する。

また、プリチャージ信号ＰＲ０の非活性化に応答して動作イネーブル信号ＥＶＥＮまたはＲＤＥＮが高レベルに活性化される（図１２（ｊ））。なお、図２に示した動作制御回路２２は、ワード線ＷＬ０を活性化するタイミング信号を、プリチャージ信号ＰＲ０を非活性化した後に生成してもよい。このとき、動作イネーブル信号ＥＶＥＮまたはＲＤＥＮは、ワード線ＷＬ０の活性化に応答して活性化される。すなわち、動作イネーブル信号ＥＶＥＮまたはＲＤＥＮは、プリチャージ信号ＰＲ０の非活性化タイミングおよびワード線ＷＬ０の活性化タイミングのうち、おそいタイミングに応答して活性化される。

図３に示したタイミング生成部ＴＧＥＮは、動作イネーブル信号ＥＶＥＮまたはＲＤＥＮの活性化に応答して、ノードＮ０１（ＥＶ）またはＮ０１（Ｒ）をレプリカセルトランジスタＲＣＴ（ＥＶ）またはＲＣＴ（Ｒ）を介して接地線ＶＳＳに接続する。これにより、ノードＮ０１（ＥＶ）またはＮ０１（Ｒ）の電荷は、レプリカセルトランジスタＲＣＴ（ＥＶ）またはＲＣＴ（Ｒ）を介して放電される。すなわち、レプリカセルトランジスタＲＣＴ（ＥＶ）またはＲＣＴ（Ｒ）はレプリカセル電流を流す。

ノードＮ０１（ＥＶ）またはＮ０１（Ｒ）の電圧の低下により、出力信号ＯＵＴ（ＥＶ）またはＯＵＴ（Ｒ）が高レベルＶＤＤに変化し、センスアンプイネーブル信号ＳＡＥが高レベルＶＤＤに活性化される（図１２（ｋ、ｌ、ｍ））。レプリカセルトランジスタＲＣＴ（ＥＶ）およびＲＣＴ（Ｒ）は、リアルセルトランジスタＣＴと同じ製造条件を用いて形成される。このため、リアルセルトランジスタＣＴに流れるセル電流の分布が製造条件の変動によりシフトするとき、レプリカセル電流は同じ向きにシフトする。したがって、セル電流が相対的に少なく、ビット線ＢＬ１の低下速度が低い半導体メモリチップＭＥＭでは、センスアンプイネーブル信号ＳＡＥの活性化タイミングも遅くなる。セル電流が相対的に多く、ビット線ＢＬ１の低下速度が高い半導体メモリチップＭＥＭでは、センスアンプイネーブル信号ＳＡＥの活性化タイミングも早くなる。この結果、半導体メモリＭＥＭの製造条件の変動に拘わりなく、センスアンプイネーブル信号ＳＡＥの活性化タイミングを常に最適に生成できる。

この実施形態では、レプリカセルトランジスタＲＣＴ（ＥＶ）およびＲＣＴ（Ｒ）のコントロールゲートＣＧとフローティングゲートＦＧとは互いに接続されている。このため、レプリカセルトランジスタＲＣＴ（ＥＶ）およびＲＣＴ（Ｒ）のチャネル領域の状態を、コントロールゲートＣＧの電圧だけでなく、フローティングゲートＦＧの電圧により制御できる。フローティングゲートＦＧをコントロールゲートＣＧに接続しないとき、図１０に示した絶縁膜ＩＮＳ２およびフローティングゲートＦＧは容量として作用する。このとき、コントロールゲートＣＧの電圧によりチャネル領域の状態を制御することは難しい。さらに、コントロールゲートＣＧとフローティングゲートＦＧとがショートされているため、半導体メモリＭＥＭが長期間使用されても、フローティングゲートＦＧに電荷が蓄積されることはない。以上より、レプリカセルトランジスタＲＣＴ（ＥＶ）およびＲＣＴ（Ｒ）の動作を、通常のトランジスタと同等の精度で制御できる。換言すれば、センスアンプイネーブル信号ＳＡＥの活性化タイミングを高い精度で制御できる。

センスアンプイネーブル信号ＳＡＥの活性化により、図１１に示したｎＭＯＳトランジスタＮＭ４は、増幅トランジスタＮＭ３をグローバルビット線ＧＢＬに接続する。しかし、増幅トランジスタＮＭ３は、ビット線ＢＬ０の低レベルをゲートで受けてオフしているため、グローバルビット線ＧＢＬの電圧は変化しない（図１２（ｎ））。この後、ラッチ信号ＬＴが高レベルに活性化され、データ線ＤＴの論理レベル（ＶＤＤ）が確定する（図１２（ｏ、ｐ））。

消去ベリファイ動作では、データ線ＤＴの高レベルＶＤＤにより、消去対象のメモリトランジスタＣＴの閾値電圧が、消去状態まで下がったと判断される。メモリセルＭＣが消去状態になっていないとき、メモリトランジスタＣＴの閾値電圧は高く、十分なセル電流が流れない。このため、図１２に一点鎖線で示したように、ビット線ＢＬ１の電圧は下がりにくい（図１２（ｑ））。これにより、増幅トランジスタＮＭ３がオンし、グローバルビット線ＧＢＬの電圧は低レベルＶＳＳに変化し、データ線ＤＴは低レベルＶＳＳに設定される。このとき、消去動作と消去ベリファイ動作が再度実施される。

ラッチ信号ＬＴの活性化後、センスアンプイネーブル信号ＳＡＥおよびワード線ＷＬ０は順次に非活性化され、リセット信号ＲＳＴ、読み出し信号ＲＤ１および選択信号ＳＥＣＹ１は活性化される（図１２（ｒ、ｓ））。リセット信号ＲＳＴの非活性化に応答して、半導体メモリＭＥＭはスタンバイ期間ＳＴＢＹになり、動作イネーブル信号ＥＶＥＮまたはＲＤＥＮが非活性化される（図１２（ｔ））。動作イネーブル信号ＥＶＥＮまたはＲＤＥＮの非活性化により、ノードＮ０１（ＥＶ）、Ｎ０１（Ｒ）は高レベルに変化し、出力信号ＯＵＴ（ＥＶ）、ＯＵＴ（Ｒ）は低レベルＶＳＳに変化する。そして、消去ベリファイ動作または読み出し動作が完了する（図１２（ｕ、ｖ））。

図１３は、図２に示した半導体メモリのプログラムベリファイ動作および読み出し動作（論理０読み出し）の例を示している。図１２と同じ動作については、詳細な説明は省略する。プログラムベリファイ動作と読み出し動作の波形が異なるとき、読み出し動作の波形は破線で示している。図１３では、図１２と同様に、セクタＳＥＣ０のワード線ＷＬ０とビット線ＢＬ１に接続されたメモリセルＭＣがアクセスされる。ビット線ＢＬ１、グローバルビット線ＧＢＬ、データ線ＤＴの波形以外は、図１２と同様である。

プログラムベリファイ動作および論理０の読み出し動作では、アクセスされるリアルセルトランジスタＣＴの閾値電圧は高い。このため、セル電流は流れず、ビット線ＢＬ１はプリチャージ電圧に保持される（図１３（ａ））。図１１に示した増幅トランジスタＮＭ３（すなわち、センスアンプＳＡ）は、ビット線ＢＬ１の高レベルを受ける。このため、センスアンプイネーブル信号ＳＡＥが活性化されると、グローバルビット線ＧＢＬは、接地線ＶＳＳに接続され、低レベルに変化する（図１３（ｂ））。図１１に示したバッファ回路ＢＵＦは、グローバルビット線ＧＢＬの低レベルの変化に応答して、データ線ＤＴに低レベルを出力する（図１３（ｃ））。そして、グローバルビット線ＧＢＬの低レベルは、ラッチ信号ＬＴに同期してラッチされる（図１３（ｄ））。

この後、リセット信号ＲＳＴの活性化に応答して、図１１に示したプリチャージ信号ＰＲＥＸが低レベルに活性化され、グローバルビット線ＧＢＬは、スタンバイ期間ＳＴＢＹにプリチャージ電圧ＶＰＲに設定される（図１３（ｅ））。バッファ回路ＢＵＦは、ラッチ信号ＬＴの非活性化に応答して、グローバルビット線ＧＢＬの低レベルを取り込み、データ線ＤＴに高レベルを出力する（図１３（ｆ））。

図１４は、図２に示した半導体メモリＭＥＭの読み出し動作ＲＤＯＰの例を示している。ここで、読み出し動作ＲＤＯＰは、読み出しコマンドに伴う読み出し動作だけでなく、プログラム動作時のプログラムベリファイ動作および消去動作時の消去ベリファイ動作を含む。図１４では、図１３に示した読み出し動作において、アクセスされるメモリセルＭＣに接続されたビット線ＢＬ１以外のビット線ＢＬ０、ＢＬ２−７の波形を示している。図１４では、図１３に示していないプリチャージ信号ＰＲＥＸ、読み出しコラム選択信号ＲＹＳＥＬ０および読み出しデータＲＤＡＴＡの波形も示している。なお、図１４に示した電圧は一例であり、これらの値に限定されるものではない。

読み出し動作ＲＤＯＰでは、ワード線ＷＬ０の活性化に応答してプリチャージ信号ＰＲＥＸが高レベルに非活性化され、グローバルビット線ＧＢＬとプリチャージ電圧線ＶＰＲの接続が解除される（図１４（ａ））。読み出しコラム選択信号ＲＹＳＥＬ０は、リセット信号ＲＳＴの非活性化に応答して活性化され、リセット信号ＲＳＴの活性化された後に非活性化される（図１４（ｂ））。全ての選択信号ＳＥＣＹ０−７は、スタンバイ期間ＳＴＢＹに高レベルに活性化されている（図１４（ｃ））。このとき、全てのビット線ＢＬ０−７は、選択スイッチＳＳＷおよび共通のリセットスイッチを介して接地線ＶＳＳに接続されている。データの読み書きに使用する選択スイッチＳＳＷを利用し、共通のリセットスイッチを用いてビット線ＢＬ０−７を接地電圧ＶＳＳに設定することで、ビット線ＢＬ０−７をリセットするために半導体メモリＭＥＭに形成されるトランジスタの数を削減できる。これにより、回路サイズを削減でき、半導体メモリＭＥＭのチップサイズを削減できる。

データを読み出すメモリセルＭＣを含むメモリセル部ＭＣＵに対応する選択信号ＳＥＣＹ０−３のうち、データを読み出さないメモリセルＭＣに対応する選択信号ＳＥＣＹ０、２−３は、リセット信号ＲＳＴの非活性化に応答して非活性化される（図１４（ｄ））。これにより、ビット線ＢＬ０、２−３は、低レベルのフローティング状態に設定される（図１４（ｅ））。選択信号ＳＥＣＹ０、２−３の非活性化期間は、図２に示した動作制御回路２２により生成されるタイミング信号に応じて設定される。

この後、図１３と同様に、プリチャージ信号ＰＲ０の活性化に応答して、ビット線ＢＬ１がプリチャージされ、読み出し動作が実行される（図１４（ｆ））。このとき、ビット線ＢＬ１に隣接するビット線ＢＬ０、ＢＬ２は、低レベルに維持されている。隣接するビット線ＢＬ０、ＢＬ２の電圧が変化しないため、ビット線ＢＬ１の電圧は、カップリングノイズ等の影響を受けない。この結果、半導体メモリＭＥＭが読み出し動作中に誤動作することを防止できる。

図１５は、図２に示した半導体メモリＭＥＭの書き込み動作ＷＲＯＰの例を示している。この例では、図１２−図１４と同様に、セクタＳＥＣ０のワード線ＷＬ０とビット線ＢＬ１に接続されたメモリセルＭＣがアクセスされ、論理０が書き込まれる。なお、図１５に示した電圧は一例であり、これらの値に限定されるものではない。

書き込み動作ＷＲＯＰでは、まず、データを書き込むメモリセルＭＣを含むメモリセル部ＭＣＵに対応する選択信号ＳＥＣＹ０−７が、低レベルに非活性化される（図１５（ａ））。次に、ワード線ＷＬ０が活性化され、プリチャージ信号ＰＲＥＸおよびリセット信号ＲＳＴが非活性化され、プリチャージ信号ＰＲ０が活性化され、書き込みコラム選択信号ＷＹＳＥＬ０が活性化される（図１５（ｂ、ｃ、ｄ、ｅ、ｆ））。さらに、データを書き込むメモリセルＭＣに対応する選択信号ＳＥＣＹ１が活性化される（図１５（ｇ））。

ここで、プリチャージ信号ＰＲ０は、グローバルビット線ＧＢＬ上の書き込みデータをビット線ＢＬ１に伝達するために活性化され、プリチャージ信号ＰＲ０をゲートで受けるｎＭＯＳトランジスタは書き込みトランジスタとして動作する。書き込みトランジスタのオンにより、グローバルビット線ＧＢＬは、低レベルのビット線ＢＬ１に接続され、グローバルビット線ＧＢＬの電圧は低下する（図１５（ｈ））。

次に、書き込みデータＷＤＡＴＡが書き込みコラムスイッチＷＣＳＷを介してグローバルビット線ＧＢＬに伝達され、さらにビット線ＢＬ１に伝達される（図１５（ｉ、ｊ、ｋ））。これにより、ビット線ＢＬ１に接続されたセルトランジスタＣＴのフローティングゲートＦＧに電子が注入され、セルトランジスタＣＴの閾値電圧が上昇する。すなわち、論理０の書き込みが実施される。

この後、ライトアンプＷＡからの書き込みデータの供給が停止され、グローバルビット線ＧＢＬおよびビット線ＢＬ１の電圧は下がる（図１５（ｌ、ｍ、ｎ））。次に、ワード線ＷＬ０が非活性化され、プリチャージ信号ＰＲＥＸおよびリセット信号ＲＳＴが活性化され、プリチャージ信号ＰＲ０が非活性化され、書き込みコラム選択信号ＷＹＳＥＬ０が非活性化され、選択信号ＳＥＣＹ１が非活性化される（図１５（ｏ、ｐ、ｑ、ｒ、ｓ、ｔ））。プリチャージ信号ＰＲＥＸの活性化により、グローバルビット線ＧＢＬはプリチャージ電圧ＶＰＲに設定される（図１５（ｕ））。この後、選択信号ＳＥＣＹ０−７が活性化されて、ビット線ＢＬ０−７が低レベルにリセットされ、書き込み動作ＷＲＯＰは終了する（図１５（ｖ））。

以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、メモリセルアレイ３２と同様の素子が形成されるレプリカ部ＲＥＰにレプリカセルトランジスタＲＣＴを形成することで、リアルセルトランジスタＣＴとレプリカセルトランジスタＲＣＴの電気的特性の変動の傾向を同じにできる。フローティングゲートＦＧとコントロールゲートＣＧとをレプリカセルトランジスタＲＣＴから離れた場所で接続することにより、レプリカセルトランジスタＲＣＴの電気的特性をリアルセルトランジスタＣＴの電気的特性とほぼ同じにできる。

タイミング生成部ＴＧＥＮに形成される容量Ｃ１をビット線ＢＬの負荷容量に合わせているため、ノードＮＤ０１の低下速度をビット線ＢＬの低下速度に合わせることができる。ノードＮ０１のプリチャージ電圧を電源電圧ＶＤＤにしているため、レベルシフタを介在させることなくセンスアンプイネーブル信号ＳＡＥを生成できる。

ビット線ＢＬ０−７を接地電圧ＶＳＳにリセットする動作を、データの読み書きに使用する選択スイッチＳＳＷと共通のリセットスイッチとを用いて実施することで、半導体メモリＭＥＭに形成されるトランジスタの数を削減でき、半導体メモリＭＥＭのチップサイズを削減できる。

図１６は、上述した半導体メモリＭＥＭが搭載されるシステムの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、システムＳＹＳは、ＣＰＵ、ＲＯＭ、ＲＡＭ、メモリ制御回路ＭＣＮＴおよび図１または図２に示した半導体メモリＭＥＭを有している。ＣＰＵ、ＲＯＭ、ＲＡＭおよびメモリ制御回路ＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。メモリ制御回路ＭＣＮＴと半導体メモリＭＥＭとは専用バスにより互いに接続されている。なお、メモリ制御回路ＭＣＮＴの機能をＣＰＵに持たせて、メモリ制御回路ＭＣＮＴを介することなくＣＰＵにより半導体メモリＭＥＭを直接アクセスしてもよい。

ＣＰＵは、ＲＯＭ、ＲＡＭにアクセスするとともに、メモリ制御回路ＭＣＮＴを介して半導体メモリＭＥＭにアクセスし、システム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからの指示により動作するメモリ制御回路ＭＣＮＴからのアクセス要求に応じて、書き込み動作、読み出し動作および消去動作を実行する。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥コマンド生成回路；１２‥テストモード制御回路；１４‥データ入出力回路；１６‥内部電圧生成回路；１８‥ＣＡＭアクセス制御回路；２２‥動作制御回路；２４‥内部アドレス生成回路；２６‥アドレス選択回路；２８‥メモリコア；３０‥バス制御回路；３２‥メモリセルアレイ；３４‥Ｘ制御回路；４６‥Ｙ制御回路；ＢＬ‥ビット線；ＣＧ‥コントロールゲート；ＣＭＰ‥コンパレータ；ＣＮＡ‥接続領域；ＣＴ‥リアルセルトランジスタ；ＤＴ‥データ信号；ＦＧ‥フローティングゲート；ＧＢＬ‥グローバルビット線；ＩＶ１、ＩＶ２‥ＣＭＯＳインバータ；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＭＶＧＥＮ‥モニタ電圧生成部；ＰＴ‥プリチャージトランジスタ；ＲＡ‥リードアンプ；ＲＢＬ‥レプリカビット線；ＲＣＳＷ‥読み出しコラムスイッチ；ＲＣＴ‥レプリカセルトランジスタ；ＲＤＥＮ‥イネーブル信号；ＲＥＰ‥レプリカ部；ＳＡ‥センスアンプ；ＳＡＥ‥センスアンプイネーブル信号；ＳＥＣＹ‥選択信号；ＳＬ‥ソース線；ＳＳ‥半導体基板；ＴＧＥＮ‥タイミング生成部；ＴＧＥＮ１‥第１生成部；ＴＧＥＮ２‥第２生成部；ＶＳＡＥＶ‥制御電圧；ＶＳＡＲＤ‥制御電圧；ＷＡ‥ライトアンプ；ＷＣＳＷ‥書き込みコラムスイッチ；ＷＬ‥ワード線；ＹＤＥＣ‥デコーダ

Claims (9)

1. メモリコアと、
   複数の制御電圧に対する最適な電圧のセットを見つけるために複数のテスト制御信号を出力するテストモード制御回路と、
   前記複数のテスト制御信号に基づいて、前記複数の制御電圧を生成する内部電圧生成回路と、
   前記複数の制御電圧を用いて生成される、前記メモリコアを動作させるための複数のタイミング信号を出力する動作制御回路と、
   前記メモリコアに、ロウアドレス信号とコラムアドレス信号とを出力するアドレス選択回路と、
   を備える半導体メモリ。
2. 前記メモリコアは、
   複数のメモリセルの複数のセクタを含むメモリセルアレイを有する、請求項１に記載の半導体メモリ。
3. 前記メモリコアは、
   前記動作制御回路からの動作制御信号及び前記アドレス選択回路からの前記ロウアドレス信号を受け、ワード線とソース線とを設定するＸ制御回路と、
   前記動作制御回路からのさらなる動作制御信号、及び、前記アドレス選択回路からの前記コラムアドレス信号を受け、選択信号を生成するＹ制御回路
   を有する、請求項１または２に記載の半導体メモリ。
4. 前記メモリコアは、
   複数のグローバルビット線を介して受ける読み出しデータを共通データバスに出力するリードアンプと、
   共通データバスを介して受ける書き込みデータを複数のグローバルビット線の少なくとも１つに出力するライトアンプと、
   を有する、請求項１〜３いずれか一項に記載の半導体メモリ。
5. 前記半導体メモリの外部から制御信号を受信し、
   読み出し制御信号、書き込み制御信号、消去制御信号、またはテストモード信号のいずれか１つを出力する、
   コマンド発生回路をさらに備える、請求項１〜４いずれか一項に記載の半導体メモリ。
6. 前記読み出し制御信号、前記書き込み制御信号、及び前記消去制御信号は、前記動作制御回路に出力され、
   前記テストモード信号は、前記テストモード制御回路に出力される、請求項５に記載の半導体メモリ。
7. 前記動作制御回路は、
   複数の制御電圧に基づいてセンスアンプの活性化タイミングを決定するタイミング生成部を備えることを特徴とする請求項１〜６いずれか一項に記載の半導体メモリ。
8. 前記内部電圧生成回路は、モニタ電圧生成部を備え、
   前記モニタ電圧生成部は、
   第１レジスタと第２レジスタとの接続端子から第１の制御電圧を生成し、
   前記第２レジスタと第３レジスタとの接続端子から第２の制御電圧を生成することを特徴とする、請求項１〜７いずれか一項に記載の半導体メモリ。
9. 前記複数のテスト制御信号に基づいて、内部参照可能メモリ（ＣＡＭ）に対して書き込み信号を出力するアクセス制御回路をさらに備えることを特徴とする請求項１〜８いずれか一項に記載の半導体メモリ。

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