CN116844617A

CN116844617A - 一种感应放大器性能的检测方法、存储芯片

Info

Publication number: CN116844617A
Application number: CN202210291541.9A
Authority: CN
Inventors: 楚西坤
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2022-03-23
Filing date: 2022-03-23
Publication date: 2023-10-03

Abstract

本申请实施例提供一种感应放大器性能的检测方法、存储芯片。其中，所述方法包括：对位于同一列的一组存储单元中的目标存储单元至少执行一次如下循环步骤，其中：所述一组存储单元包括目标存储单元和与所述目标存储单元连续的N个存储单元，所述N为大于等于2的正整数；在执行第一写操作过程中，向所述一组存储单元中写入检测数据，其中，所述检测数据中写入所述目标存储单元的数据为检测位元数据；在执行第一读操作过程中，控制所述目标存储单元的驱动位线和参考位线的预充电时长为检测时长后，读取所述目标存储单元上的目标数据；基于所述检测位元数据与所述目标数据的一致性，检测所述目标存储单元的感应放大器在所述检测时长下的性能。

Description

一种感应放大器性能的检测方法、存储芯片

技术领域

本申请涉及但不限于半导体存储器技术领域，尤其涉及一种感应放大器性能的检测方法、存储芯片。

背景技术

感应放大器(Sense Amplifier，SA，又称为灵敏放大器)是应用于半导体存储器中的一种功能器件，在合适的时间点下开启感应放大器可以对存储单元中存储的微弱信号进行放大，从而使得存储单元中存储的数据可以被正确地写入或者读出。

在进行读操作时，需要对驱动位线和参考位线进行预充电，使驱动位线和参考位线等于(1/2)V_cc(其中V_cc表示电源电压，也可以记为V_ary)。预充电时长较长，读写速度会降低，但是当预充电时长缩短至某一范围时，感应放大器就无法正确感应。因此，如何缩短预充电时间并且使感应放大器正确感应并放大存储单元中微弱的信号是目前需要解决的问题。

发明内容

本申请实施例提供一种感应放大器性能的检测方法、存储芯片。

第一方面，本申请实施例提供一种感应放大器性能的检测方法，包括：

对位于同一列的一组存储单元中的目标存储单元至少执行一次如下循环步骤，其中：所述一组存储单元包括目标存储单元和与所述目标存储单元连续的N个存储单元，所述N为大于等于2的正整数：

在执行第一写操作过程中，向所述一组存储单元中写入检测数据，其中，所述检测数据中写入所述目标存储单元的数据为检测位元数据；

在执行第一读操作过程中，控制所述目标存储单元的驱动位线和参考位线的预充电时长为检测时长后，读取所述目标存储单元上的目标数据；

基于所述检测位元数据与所述目标数据的一致性，检测所述目标存储单元的感应放大器在所述检测时长下的性能。

第二方面，本申请实施例提供一种存储芯片，包括：

存储阵列，至少包括位于同一列的一组存储单元，其中：所述一组存储单元包括目标存储单元和与所述目标存储单元连续的N个存储单元，所述N为大于等于2的正整数；

感应放大器，用于将检测数据写入所述目标存储单元中，感应存储在所述目标存储单元中电容器的数据；

存储控制器，用于基于外部施加的读写控制信号来执行读写操作；执行第一写操作，向所述一组存储单元中写入所述检测数据，其中，所述检测数据中写入所述目标存储单元的数据为检测位元数据；执行第一读操作，控制所述目标存储单元的驱动位线和参考位线的预充电时长为检测时长；还用于控制所述预充电时长，基于所述检测位元数据与所述目标数据的一致性，检测所述目标存储单元的感应放大器在所述检测时长下的性能。

本申请实施例中，通过向一组存储单元中写入检测数据，检测数据中写入目标存储单元的数据为检测位元数据；控制目标存储单元的驱动位线和参考位线的预充电时长为检测时长，读取目标存储单元上的目标数据；基于检测位元数据和目标数据的一致性，准确检测目标存储单元的感应放大器在所述检测时长下的性能。

附图说明

在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1a为进行读操作时的电路的结构示意图；

图1b为进行读操作时的时序图一；

图1c为存储芯片的部分组成结构示意图；

图1d为进行读操作时的时序图二；

图2a为本申请实施例提供的一种感应放大器性能的检测方法的实现流程示意图；

图2b为耦合效应对位线信号感应放大的影响结果示意图；

图2c为感应放大器电路的结构示意图；

图2d为进行读操作时的时序图三；

图3a为本申请实施例提供的一种感应放大器性能的检测方法的实现流程示意图；

图3b为本申请实施例提供的一种检测数据示意图；

图3c为本申请实施例提供的另一种检测数据示意图；

图4a为本申请实施例提供的一种感应放大器性能的检测方法的实现流程示意图；

图4b为本申请实施例提供的对目标字线进行激活和预充电的示意图；

图5a为本申请实施例提供的一种感应放大器性能的检测方法的实现流程示意图；

图5b为本申请实施例提供的一种第二拓扑数据示意图；

图5c为本申请实施例提供的另一种第二拓扑数据示意图；

图6为本申请实施例提供的存储芯片的组成结构示意图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在介绍本申请实施例的技术方案之前，先介绍一下相关的名词：

Y-Page Write：一种Y方向写操作方式。在执行写操作之时，开启一条字线顺序写完这条字线上所有突发长度(Burst Lengths)单元的内容后，关闭这条字线，然后开启下一条字线执行以上同样的操作，直至写完所有的字线。

X-Fast Read：一种X方向读操作方式。在执行读操作之时，开启一条字线，顺序读完这条字线上一个突发长度单元后，关闭这条字线。然后开启下一条字线顺序执行以上同样的操作，直至顺序开启并读出每一条字线上的一个突发长度单元。然后按上述方式对Y方向每一个突发执行以上同样的操作。

X-Fast Write：一种X方向写操作方式。在每一次执行写操作之前，顺序开启同一条位线上的所有字线，开启一条字线顺序写完这条字线上一个突发长度单元的内容后，关闭这条字线，然后开启下一条字线再顺序写完这条字线上一个突发长度单元的内容。

Y-Fast Read：一种Y方向读操作方式。在每一次执行读操作之前，开启一条字线，顺序读完这条字线上一个突发长度单元后，关闭这条字线。然后再次开启这条字线顺序读完一个突发长度单元。如此反复开启、关闭该条字线，直到把这条字线上对应的所有存储单元全部读完为止。然后开启下一条字线执行以上同样的操作。

Y-Fast Write：一种Y方向写操作方式。在每一次执行写操作之前，开启一条字线，顺序写完这条字线上一个突发长度单元后，关闭这条字线。然后再次开启这条字线顺序写完一个突发长度单元。如此反复开启、关闭该条字线，直到把这条字线上对应的所有存储单元全部写完为止，然后开启下一条字线执行以上同样的操作。

为了更好地理解本申请实施例提供的感应放大器性能的检测方法，下面先结合图1a和图1b对存储单元数据读取过程进行说明，其中，图1a为读操作时的电路的结构示意图，图1b为进行读操作时的时序图。

电路中包括存储单元101、感应部分102和预充电部分103。其中，存储单元101包括控制晶体管T_a、电容器C1、位线(Bit Line，BL)和字线(Word Line，WL)。其中：

控制晶体管T_a的栅极连接于WL，漏极连接于BL，源极连接于电容器C1。通过存储在电容器C1中的电荷的多和少，或者说电容器两端电压差的高和低，来表示逻辑上的1和0。控制晶体管T_a的导通和截止，决定了允许或禁止对存储电容器所存储的信息的读取和改写。BL是外界访问电容器C1的唯一通道，当控制晶体管T_a导通后，外界可以通过BL对电容器C1进行读取或者写入操作。WL可以控制控制晶体管T_a的导通与关断，进而控制电容器C1的充放电，以实现存储资料的写入或读出。电容器C1上施加的电压为电源电压的一半，即为(1/2)V_cc，当电容器C1存储的信息为1时，另一端电压为V_cc，此时电容器C1所存储的电荷为+(1/2)V_cc/C，其中C电容量；当电容器C1存储的信息为0时，另一端电压为0，此时电容器C1所存储的电荷为-(1/2)V_cc/C。

感应部分102包括四个晶体管，分别为T_n1、T_n2、T_p1和T_p2，其中，T_n1、T_n2均为NMOS(Negative channel Metal Oxide Semiconductor，N型金属氧化物半导体)，T_p1、T_p2均为PMOS(Positive channel Metal Oxide Semiconductor)晶体管。T_n1的漏极和源极分别连接于BL和N型感应放大器控制信号线(Sense-Amplifier N-Fet Control，SAN)，T_n2的漏极和源极分别连接于参考位线(Bit Line Bar，BLB)和感应信号线SAN；T_p1的漏极和源极分别连接于BL和P型感应放大器控制信号线(Sense-Amplifier P-Fet Control，SAP)，T_p2的漏极和源极分别连接于BLB和感应信号线SAP；T_n1和T_p1的栅极都连接于BLB，T_n2和T_p2的栅极都连接于BL。

预充电部分103包括预充晶体管T_e1、预充晶体管T_e2和预充晶体管T_e3。其中：预充晶体管T_e1的漏极和源极分别连接于BL和位线预充电压V_BLP(Voltage of Bit LinePrecharge)，预充晶体管T_e2的漏极和源极分别连接于BLB和位线预充电压V_BLP，预充晶体管T_e3的漏极和源极分别连接于位线BL和BLB，预充晶体管T_e1的栅极、预充晶体管T_e2的栅极和预充晶体管T_e3的栅极都连接于预充信号线，且预充信号线连接的是均衡电压VEQ(Voltageof Equalizer)，从而在预充信号线的控制下导通时，使位线BL和BLB充电到位线预充电压V_BLP。

一个读操作包括预充电(Precharge)阶段Q1、获取(Access)阶段Q2、感应(Sense)阶段Q3、恢复(Restore)阶段Q4这四个阶段，其中获取阶段Q1也可以称为电荷分享(Chargesharing)阶段。存储单元中的电容器存储的数值是“1”或“0”，下面以从存储单元的电容器中读取“1”的过程作为示例进行描述一个读操作。

在预充电阶段Q1，同时参见图1a和图1b，WL关断，一段时间后感应放大器关断，通过控制预充信号，让T_e1、T_e2、T_e3晶体管处于导通状态，将BL和参考位线BLB线上的电压稳定在V_ref上，V_ref＝(1/2)V_cc＝V_BLP。然后进入到获取阶段Q2。WL关断可以参见图1d的WL OFF，是指在WL上施加的电压为关断电压V_kk。

经过预充电阶段Q1，BL和BLB上的电压已经稳定在V_ref，在获取阶段Q2，预充信号线关闭，在激活指令(Row-Active Command，ACT)后、在一固定时间延迟Tl通过控制WL信号开启WL，将存储单元101中的晶体管T_a导通，电容器中存储正电荷会流向BL，继而将BL的电压拉升到V_ref+。然后进入到感应阶段Q3。开启WL可以参见图1d的WL ON，是指在WL上施加的电压为字线开启电压V_pp。

由于在获取阶段Q2，BL的电压被拉升到V_ref+，T_n2会比T_n1更具导通性，T_p1则会比T_p2更具导通性。在感应阶段Q3，SAN上的电压会被设定为逻辑0的电压，SAP的电压则会被设定为逻辑1的电压，即V_cc。由于T_n2会比T_n1更具导通性，BLB上的电压会更快被SAN拉到逻辑0电压，即为Gnd(表示接地电压，也可以记为V_ss)，同理，BL上的电压也会更快被SAP拉到逻辑1电压。接着T_p1和T_n2进入导通状态，T_p2和T_n1进入截止状态。最后，BL和BLB的电压都进入稳定状态，正确的呈现了电容器所存储的信息。

tRCD(Time of RAS to CAS Delay)为内存行地址(Row Address Strobe，RAS)传输到列地址(Column Address Strobe，CAS)的延迟时间，即为获取阶段Q2和感应阶段Q3的时长之和。Tras是指行地址选通脉冲的时间。预充电时长(Row Precharge time，tRP)是指内存行地址控制器预充电时长，tRP用来设定在另一行能被激活之前，行需要的充电时长，预充电时长越小则内存读写速度就越快。

在完成感应阶段Q3的操作后，在恢复阶段Q4，BL线处于稳定的逻辑1电压V_cc，此时BL会对电容器进行充电。经过特定的时长后，电容器的电荷就可以恢复到读取操作前的状态。执行读指令RD，通过控制列选择信号CSL让T_c1和T_c2进入导通状态，存储资料被从感应放大器输出到本地输入输出线LIO，外界就可以从BL上读取到具体的信息。

写操作的部分过程与读操作是一样的，除了包括预充电阶段Q1、获取阶段Q2、感应阶段Q3、恢复阶段Q4，还包括写恢复(Write Recovery)操作Q5。在写恢复阶段Q5时，通过控制写使能(Write Enable，WE)信号，让T_w1和T_w2进入导通状态。此时，BL会被input拉到逻辑0电平，BLB则会被/input拉到逻辑1电平。经过特定的时间后，当电容器的电荷被放电到0状态时，就可以通过控制WL，将连接电容器的晶体管截止，完成写入0的操作。

下面结合图1c说明一组存储单元的组成结构，参见图1c，第一存储单元模块110包括多列存储单元，驱动器120用于激活WL，第一存储单元模块110和第二存储单元模块130之间设置有一组感应放大器140。第一存储单元模块110和第二存储单元模块130共享一组感应放大器140。感应放大器140可以将通过第一存储单元模块110和第二存储单元模块130的位线以及参考位线传送的数据读出并放大。

每一个存储芯片通常由8个簇(bank)组成，每个bank内部的读写可以并行进行。每个bank内部包括行地址解码器、列地址解码器、感应放大器以及内存阵列，其中，图1c中未示出行地址解码器、列地址解码器。内存阵列由行列组成，每个行列交叉的单元(即存储单元(cell))，表示n位(bit)，通常是8位表示一个字节(byte)，或者16位表示一个字(word)。每一bank中的每一行组成一个页(page)，每一行又包括很多列(列是指单个交叉单元)。内存读写的最小单位就是这些交叉单元。结合图1c，字线WL0与八个位线BL0至BL7交叉处设置的一组存储单元即为c00至c07，字线WL1与八个位线BL0至BL7交叉处设置的一组存储单元即为c10至c17，其中小写字母c表示cell，小写字母后的第一个数字0至7表示字线的序号，小写字母后的第二个数字0至7表示位线的序号。

本申请实施例提供一种感应放大器性能的检测方法，参见图2a，对位于同一列的一组存储单元中的目标存储单元至少执行一次如下循环步骤S201至步骤S203，其中：所述一组存储单元包括目标存储单元和与所述目标存储单元连续的N个存储单元，所述N为大于等于2的正整数；

步骤S201、在执行第一写操作过程中，向位于同一列的一组存储单元中写入检测数据，其中，所述检测数据中写入所述目标存储单元的数据为检测位元数据。

这里，在读/写控制信号为“0”时，执行第一写操作，将加到输入/输出端上的数据写入存储单元中。第一写操作可以是Y-Page Write、X-Fast Write、Y-Fast Write等方式将检测数据写入一组存储单元，本申请实施例对此并不限定。

一组存储单元(可以理解为一个突发(burst))的个数为2ⁿ，例如，当n为3时，一组存储单元为8个，即，一组8个存储单元中包括1个目标存储单元和7个与目标存储单元连续的存储单元，即N为7个。当n为4时，一组存储单元为16个，本申请实施例中对一组存储单元个数并不限定。

存储单元可以位于字线和位线的交叉点上，存储单元可以包括电容器(参见图1a的电容器C1)和晶体管(参见图1a中的控制晶体管T_a)，每个电容器可以储存数据，而每个晶体管可以在相应字线的控制下控制电容器与对应位线之间的电耦接。例如，存储单元1的晶体管可以在第一字线WL0的控制下控制存储单元1的电容器与第一位线BL0之间的电耦接；存储单元2的晶体管可以在第一字线WL0的控制下控制存储单元2的电容器与第二位线BL1之间的电耦接；存储单元8的晶体管可以在第一字线WL0的控制下控制存储单元8的电容器与第八位线BL7之间的电耦接。

检测数据是指用于检测感应放大器性能的一组数据，也可以是检测感应放大器是否存在各种缺陷或故障的一组数据，以使存储单元能够正常的读写“1”或“0”。例如，向目标存储单元中写入“1”，向与目标存储单元连续的N个存储单元中写入“0”；又例如向目标存储单元中“0”，向与目标存储单元连续的N个存储单元中写入“1”。这样由于位线耦合噪声(BitLine Coupling Noise)的存在，就会增大感应放大器感应放大的难度，很容易出现错误，即通过建立一个苛刻的条件，以此来检测感应放大器的性能，本申请实施例对检测数据并不限定。

检测位元数据是指用于检测目标存储单元的数据，例如，检测目标存储单元中的数据能否被感应放大器准确感应并放大。

下面参考图2b来说明位线耦合噪声产生的原因。感应放大器在进行感应时，由于邻近的BL之间存在耦合电容C，如图2b所示，以目标位线为BL0为例来说明，BL0的感应信号会遭受到邻近位线BL1至BL7的感应信号影响，由此产生的如图2b中虚线框中所示的非理想效应称为位线耦合噪声。如果目标感应放大器与邻近感应放大器或者邻近感应放大器的感应信号为反向，那么将会产生最强烈的耦合效应，使得目标感应放大器的感应性能弱化，严重时将会造成感应错误动作。

步骤S202、在执行第一读操作过程中，控制所述目标存储单元的驱动位线和参考位线的预充电时长为检测时长后，读取所述目标存储单元上的目标数据。

在读/写控制信号为“1”时，执行读操作，将存储单元中的数据送到输入/输出端上。在执行第一读操作过程中，通过控制目标存储单元的驱动位线和参考位线的预充电时长可以控制驱动位线和参考位线上的电压，使其偏离(1/2)V_cc，当预充电时长缩短至某一值时，驱动位线和参考位线的电压会不等于电源电压的一半(1/2)V_cc，在感应阶段就会出错，不能将存储在电容中的电荷量准确转换成0或1的逻辑电平，感应放大器在感应时就会出错，如此检测位元数据与目标数据不一致。

控制驱动位线和参考位线的预充电时长为检测时长，这样，预充电阶段之后，驱动位线和参考位线的电压可能会不等于电源电压的一半即(1/2)V_cc。

步骤S203、基于所述检测位元数据与所述目标数据的一致性，检测所述目标存储单元的感应放大器在所述检测时长下的性能。

这里，如图1a所示，如果存储单元101中所存储的数据为1，在进行读操作时，WL的电压首先被拉高到开启电压V_pp，存储单元中的控制晶体管T_a被打开，此存储单元101处于读/写激活状态。BL、BLB断开电压，在读出1时，位线BL上产生了正向的电压，此电压导致T_n1被导通，使得SAN上的负电压加在了BLB和T_p2的栅极上并使其导通。最终，SAP上的V_cc电压就加在了BL线上，从而可以容易而准确地根据一对位线上的电压差是+V_cc，还是-V_cc来判断出存储单元中存储的数据是1还是0。

当检测时长太短，驱动位线和参考位线的电压会不等于电源电压的一半(1/2)V_cc，在感应阶段就会出错，不能将存储在电容中的电荷量准确转换成0或1的逻辑电平，如此检测位元数据与目标数据不一致。

对于一个目标存储单元来说，如果检测位元数据与目标数据一致，可以表明在预充电时长为检测时长这一条件下，目标存储单元的感应放大器仍然可以准确感应并放大目标储存单元中电容器存储的数据，则确定感应放大器在该检测时长下的性能为合格。如果将该检测时长进行延长后作为预充电时长，理论上在其它条件不变的情况下，那么感应放大器在延长后的检测时长下是能够正确感应出电容器中的数据，如果对该检测时长进行减小后作为预充电时长，理论上在其它条件不变的情况下，感应放大器可能不能正确感应电容器中的数据，也可能正确感应出电容器中的数据。

对于一个目标存储单元来说，如果检测位元数据与目标数据不一致，则确定感应放大器在该检测时长下的性能为不合格。也就是说，在从存储单元中读取数据或者写入数据时，感应放大器无法准确放大参考位线和驱动位线的电压差，从而导致读取或者写入的数据发生错误。

如果将该检测时长进行延长后作为预充电时长，理论上在其它条件不变的情况下，那么感应放大器在延长后的检测时长下可能不能正确感应电容器中的数据，也有可能正确感应出电容器中的数据；如果对该检测时长进行减小后作为预充电时长，理论上在其它条件不变的情况下，那么感应放大器在减小后的检测时长下是不能正确感应出电容器中的数据。

基于此，本申请实施例中，在感应放大器能够正确感应的情况下，通过对该检测时长继续减小，直到找到一个预充电时长的临界值；在感应放大器不能够正确感应的情况下，通过对该检测时长进行延长，直到确定一个预充电时长的临界值。该临界值的作用在于，如果预充电时长大于或等于临界值，那么感应放大器是可以正确感应电容器中的数据；如果预充电时长小于临界值，那么感应放大器是不能正确感应电容器中的数据。

本申请实施例中，执行一次步骤S201至步骤S203可以检测目标存储单元的感应放大器在该检测时长下的性能。

在其它实施例中，可以循环多次执行步骤S201至步骤S203，直至满足终止条件，从而检测目标存储单元的感应放大器的性能。该每一次循环对应的条件可以有以下两种情况：

第一种，参见图2c的(a)图，针对同一个目标存储单元，通过增大或减小检测时长，可以循环多次执行步骤S201至步骤S203，直至满足终止条件，这样可以检测目标存储单元的感应放大器在不同检测时长下的性能，该终止条件即为检测临界值。换句话说，多次执行步骤S201至步骤S203可以是在每一次循环过程中针对同一个目标存储单元改变检测时长，以不同的检测时长执行步骤S202，从而判断检测位元数据与目标数据的一致性，检测目标存储单元的感应放大器在对应检测时长下的性能。简单来说，多次循环是针对同一个目标存储单元来说的，每一次循环都对应一个检测时长，这样可以确定出同一个目标存储单元的临界值。结合图1c进行理解，假设目标存储单元为c00，初始设置的检测时长为20ns，增大或减小的检测时长。如果在初始的检测时长20ns下，在目标存储单元c00的感应放大器能够正确感应，则将上一个检测时长20ns减小1ns，即为当前检测时长为19ns。如果在检测时长19ns下目标存储单元c00的感应放大器不能正确感应，则确定目标存储单元c00的感应放大器的临界值为20ns。如果在检测时长19ns下目标存储单元c00的感应放大器能够正确感应，则继续将检测时长减小为18ns，如果在检测时长18ns下目标存储单元c00的感应放大器不能够正确感应，则确定目标存储单元c00的感应放大器的临界值为19ns，如此，将能确定出目标存储单元c00的感应放大器的临界值。

第二种，参见图2c的(b)图，针对同一个检测时长，通过在同一列的一组存储单元中改变目标存储单元，可以循环多次执行步骤S201至步骤S203，直至满足终止条件，这样可以检测不同的存储单元的感应放大器在同一检测时长下的性能，该终止条件可以指遍历一组存储单元中每一个存储单元，即每一个存储单元都作为目标存储单元执行上述步骤S201至步骤S203。结合图1c进行理解，假设检测时长为20ns，一组存储单元为c00至c07，第一次先以存储单元c00作为目标存储单元，在检测时长20ns下记录目标存储单元c00的感应放大器是否能够正确感应；在下一次循环中，以存储单元c01作为目标存储单元，在检测时长20ns下记录目标存储单元c01的感应放大器是否能够正确感应，如此，直至在检测时长20ns下记录目标存储单元c07的感应放大器是否能够正确感应。

本申请实施例中，通过向一组存储单元中写入检测数据，检测数据中写入目标存储单元的数据为检测位元数据；控制目标存储单元的驱动位线和参考位线的预充电时长为检测时长，读取目标存储单元上的目标数据；基于检测位元数据和目标数据的一致性，检测目标存储单元的感应放大器在检测时长下的性能。

在一些实施例中，对位于同一列的一组存储单元中的目标存储单元至少执行一次步骤S201至步骤S203之后，还可以对另一列中的一组存储单元至少执行一次步骤S201至步骤S203。例如，结合图1c进行理解，以第一存储单元模块110为例，先对WL0与八条位线BL0至BL7交叉处设置的一组存储单元c00至c07执行一次步骤S201至步骤S203，接着，对WL1与八条位线BL0至BL7交叠处设置的一组存储单元c10至c17执行一次步骤S201至步骤S203，直至对所有的字线执行完上述步骤。

在一些实施例中，所述一组存储单元包括8个或16个连续的存储单元。

在一些实施例中，步骤S203可以包括步骤S203a：若所述检测位元数据与所述目标数据不一致，确定所述感应放大器在所述检测时长下的感应结果为错误，并记录所述检测时长以及对应的感应结果之间的对应关系。

可以理解的是，当检测时长太短时，驱动位线和参考位线上的电压不等于同一个值，感应放大器可能存在无法感应的情况。例如在读“1”时，驱动位线和参考位线上的电压差很小，驱动位线上的电压上升较小，因此，驱动位线上的电压会小于或者略大于参考位线上的电压，这样，感应放大器就会出错，可以确定感应放大器在此检测时长下的感应结果为错误，并记录检测时长以及对应的感应结果之间的对应关系。例如，检测时长15ns，感应结果为错误，方便为下一次确定检测时长作参考。

以检测位元数据为“1”为例，来说明缩短预充电时长后，读取到的目标存储单元上的目标数据与检测位元数据一致和不一致的情况。如图2d的(a)图所示，在检测时长较长的情况下，在读取检测位元数据的预充电阶段时，BL和BLB上的电压等于(1/2)V_cc；在感应阶段，BL上的电压能增大至逻辑1的电压，即V_cc，BLB上的电压能下降至逻辑0的电压，即Gnd，从而感应放大器能够正确感应目标存储单元中的目标数据，此时读取到的目标存储单元上的目标数据与检测位元数据一致。如图2d的(b)图所示，在缩短检测时长至一临界值的情况下，在读取检测位元数据的预充电阶段时，BL和BLB上的电压就会小于(1/2)V_cc；在感应阶段，BLB上的电压能增大至逻辑1的电压，即V_cc，BL上的电压能下降至逻辑0的电压，即Gnd，从而感应放大器不能正确感应目标存储单元中的目标数据，此时读取到的目标存储单元上的目标数据与检测位元数据不一致。

在一些实施例中，所述方法还包括：在执行第一读操作过程中，进行以下至少之一操作：

降低字线开启电压；

增大字线关断电压；

若检测位元数据为1，增大位线预充电压；

若检测位元数据为0，降低位线预充电压。

在实施时，在执行第一读操作过程中，若检测位元数据为1，进行操作的情况至少包括以下七种情况。情况一：降低字线开启电压V_pp。情况二：增大字线关断电压V_kk。情况三：增大位线预充电压V_BLP。情况四：增大位线预充电压V_BLP的同时增大字线关断电压V_kk。情况五：增大位线预充电压V_BLP的同时降低字线开启电压V_pp。情况六：增大字线关断电压V_kk的同时降低字线开启电压V_pp。情况七：降低字线开启电压V_pp的同时增大字线关断电压V_kk和位线预充电电压V_BLP。由此可见，V_pp/V_kk/V_BLP都是通过电压的调整使得tRP的测试效果更好，这样可以进一步提高检测目标存储单元的感应放大器的性能的准确性。

类似地，在执行第一读操作过程中，若检测位元数据为0，进行操作的情况至少包括七种情况，与检测位元数据为1的情况类似，区别在于：降低位线预充电压而不是增大位线预充电压。

一组存储单元中的所有字线可以均由同一个电源(source)控制。结合图1d来说，施加在字线WL的电压也通常具有峰值电压V_pp和V_kk，当施加在字线WL上的电压(第一电压)大于V_pp时，该字线WL会被选中并打开，因此，可以将电压V_pp称为字线WL的开启电压，其中，V_pp的值位于3v左右；当施加在字线上的电压(第二电压)小于V_kk(-0.2v)时，该字线WL会被会关闭，因此可以将电压V_kk称为字线WL的关断电压。

降低字线开启电压V_pp，当条字线连接的控制晶体管T_a打开程度减小；执行读“1”或“0”操作时，在电荷分享阶段，BL的ΔV就会减小，使得感应放大器的边界过小，引起感应放大器资料翻转错误。对于降低字线开启电压V_pp：可以结合图1c来说，以第一字线WL0为例，向第一字线WL0上施加第一电压，以启动与所述第一字线连接的晶体管，其中，第一电压大于第一字线的开启电压V_pp。换句话说，对于降低字线开启电压V_pp，如果设置比正常电压还低(即降低字线开启电压V_pp)，相同的时间内与正常的V_pp电压相比写入的数据会不足(可以理解为目标存储单元的电容器的电荷量不足)，如果写入数据有tRP的问题，会更容易侦测。

增大字线关断电压，施加在其栅极上的电压变得更浅，例如为-0.1v等，值变大了，控制晶体管T_a关闭的没那么紧了，容易漏电。对于增大字线关断电压V_kk，可以结合图1c来说，以第一字线WL0为例，向第一字线WL0上施加第二电压，以关闭与所述第一字线连接的晶体管，其中，第二电压大于第一字线的关断电压V_kk。换句话说，对于字线关断电压V_kk，如果设置比较大的负压(即增大字线关断电压V_kk)，目标存储单元的晶体管的关闭程度会减弱，关的不紧，那么就会泄漏电荷，容易产生栅感应漏极漏电流(Gate Induced DrainLeakage，GIDL)，这样就会影响写入的数据，0、1数据就会减少，当执行读操作的时候，BL的ΔV就会减小。如果写入数据有tRP的问题，再次读取数据时，因为GIDL会更容易侦测。

在实际实施时，可以在可测试性设计(Design for Testtability，DFT)过程中，一方面，降低字线开启电压V_pp，相同的时间内与正常的V_pp电压相比写入数据会不足，如果tRP太短，会更容易侦测。另一方面，增大字线关断电压V_kk，栅与漏交界处栅氧化层中的电场很强，在漏极交叠处的栅氧与硅界面发生能带弯曲甚至反型，电子就会从价带隧穿到导带产生电子-空穴对，电子迅速流向漏极，引起漏电流的增加，产生GIDL。栅电压越负，漏电流将越大。如果tRP太短，再次读取数据时，因为GIDL漏电流会更容易感应。

若检测位元数据为0，在读取“0”时，读取数据前降低位线预充电压V_BLP，BL的ΔV就会减小，其中，ΔV是指电荷分享阶段BL电压的降低值，参见图1d。进一步通过减小tRP，因为前面执行是读1的操作，BL上的电压大于BLB上的电压；当执行读0操作的时候，BL的ΔV就会进一步减小，感应就容易出错。

若检测位元数据为1，在读取“1”时，读取数据前升高位线预充电压V_BLP，当执行读1的操作的时候，BL的ΔV就会减小，感应就容易出错。

在一些实施例中，在执行第一写操作过程中，对所述检测位元数据执行弱写入。可以理解的是，弱写是指在写操作过程中，写入不足，即减小预设内存写入恢复时间(WriteRecovery Time，tWR)，使存储在目标存储单元上的电荷量较少，这样，为准确检测目标存储单元的感应放大器的性能创建一个苛刻条件。这里，tWR定义了内存从写入命令发出(从开始写入算起)到下一次预充电间隔的时间，也就是tRP的前一个操作。如果tWR设置的比较小，可能会导致前一次写入未完成就开始下一次预充电，进行寻址，那么前一次写入的数据就会不完整，造成丢数据的情况。

本申请实施例提供一种感应放大器性能的检测方法，参见图3a，该感应放大器性能的检测方法包括步骤S301和步骤S302a，其中：

步骤S301，从存储单元阵列中确定位于同一列的一组存储单元；

步骤S302a，依次将所述一组存储单元中的每一所述存储单元确定为目标存储单元；

这里，确定出目标存储单元后，针对每一目标存储单元，依次循环执行S201至步骤S203，从而可以检测出一组存储单元中所有存储单元的感应放大器的性能。

以一组存储单元的个数为8为例，首先将第一个存储单元确定为目标存储单元，向这一组存储单元中写入第一组检测数据；之后控制所述目标存储单元的驱动位线和参考位线的预充电时长为检测时长后，读取目标存储单元上的目标数据，检测目标存储单元的感应放大器的性能；再将其余7个存储单元依次确定为目标存储单元，重复读写操作和检测目标存储单元的感应放大器的性能，直至写入第八组检测数据，读取第八个存储单元上的目标数据，检测出第八个存储单元的感应放大器的性能。

在另一些实施例中，步骤S302a可以替换为步骤S302b、从所述一组存储单元中随机确定M个连续或不连续的所述存储单元，依次将M个存储单元中的每一个存储单元确定为目标存储单元，所述M为大于等于2的正整数。

这里，从一组存储单元中随机确定M个，M可以小于等于一组存储单元的个数N+1，M个存储单元可以是连续的，也可以是不连续的，本申请实施例对此并不限定。可以针对部分存储单元进行检测，执行第一写操作和第一读操作，当存在一个存储单元中的检测位元数据与目标数据不一致时，就可以检测感应放大器的性能，如此，可以测试节省时间。

在一些实施例中，在执行步骤S201，即“在执行第一写操作过程中，向位于同一列的一组存储单元中写入检测数据”的过程中，所述方法还可以包括步骤S303和步骤S304，其中：

步骤S303、确定所述一组存储单元中的目标存储单元；

这里，可以按照顺序依次将一组存储单元中每一存储单元确定为目标存储单元，例如，在第一次执行步骤S201至步骤S203时，将第一个存储单元确定为目标存储单元；在第五次执行步骤S201至步骤S203时，将第五个存储单元确定为目标存储单元。这样，就可以根据循环次数确定目标存储单元。

步骤S304、基于所述目标存储单元在所述一组存储单元中位置信息，确定待写入的所述检测数据。

这里，以一组存储单元的个数为8为例，8个存储单元都可以被依次确定为目标存储单元，例如，确定第7个存储单元为目标存储单元，那么其在这一组存储单元中的位置信息也可以确定，待写入的检测数据就可以是“00000010”。

在一些实施例中，所述一组存储单元包括Q个连续存储单元，所述目标存储单元中写入的检测位元数据与其它(Q-1)个存储单元中写入的检测数据不同，所述Q为大于等于2的正整数；

所述检测位元数据为1时，其它(Q-1)个存储单元中的检测数据为0；

所述检测位元数据为0时，其它(Q-1)个存储单元中的检测数据为1。

本申请实施例中涉及两种拓扑数据，先介绍第一拓扑数据和第三拓扑数据，第一拓扑数据即为：所述检测位元数据为1时，其它(Q-1)个存储单元中的检测数据为0。第三拓扑数据即为：所述检测位元数据为0时，其它(Q-1)个存储单元中的检测数据为1。

在有些文献中，在针对一组8个存储单元时，第一拓扑数据可以称为W8C。为了方便描述，以一组存储单元的个数为8为例，W8C可以包括W8C1_1、W8C1_2、W8C1_3、W8C1_4…W8C1_8。当写入目标存储单元中的检测位元数据为1时，写入到其它7个连续存储单元中的检测数据为0。结合图1c，以字线WL0为例进行说明，字线WL0上的一组存储单元包括c00至c07，在目标存储单元依次分别为c00至c07，那么第一拓扑数据可以参见图3b所示，以目标存储单元为c00为例，目标存储单元c00的检测位元数据为1，其它7个存储单元中c01至c07的检测数据为0，对应于W8C1_1。以目标存储单元为c02为例，目标存储单元c02的检测位元数据为1，其它7个存储单元中c00、c01、c03至c07的检测数据均为0，对应于W8C1_2。这种拓扑的优点是通过数据“0”和“1”之间的耦合效应制造感应放大器的严苛测试条件。

类似地，第三拓扑数据可以参见图3c所示，以目标存储单元为c00为例，目标存储单元c00的检测位元数据为0，其它7个存储单元中c01至c07的检测数据均为1。以目标存储单元为c03为例，目标存储单元c03的检测位元数据为0，其它7个存储单元中c00至c02、c03至c07的检测数据均为1。

本申请实施例提供一种感应放大器性能的检测方法，对位于同一列的一组存储单元中的目标存储单元至少执行一次如下循环步骤，其中：所述一组存储单元包括目标存储单元和与所述目标存储单元连续的N个存储单元，所述N为大于等于2的正整数；该方法包括步骤S401和步骤S402a：

步骤S401、确定位于同一列的一组存储单元对应的检测时长序列；所述检测时长序列包括P个检测时长，所述P为大于等于2的正整数；

这里，P可以为任意大于等于1的正整数，P个检测时长是不相同的，P个检测时长可以依次减小，也可以依次增大，间隔可以是1ns、0.5ns或者其它数值，本申请实施例并不限定检测时长的个数和每一检测时长。

步骤S402a、针对所述P个检测时长中的每一检测时长，对所述一组存储单元中的每一存储单元执行步骤S201至步骤S203a(包括步骤S201、步骤S202和步骤S203a)。

不同的检测时长会影响检测位元数据与目标数据的一致性，例如，在执行第一读操作过程中，控制目标存储单元的驱动位线和参考位线的预充电时长为18ns后，读取的目标存储单元上的目标数据与检测位元数据一致，感应放大器的感应结果就是正确，表明感应放大器的性能为合格；当预充电时长缩短至15ns时，读取的目标存储单元上的目标数据与检测位元数据不一致，感应放大器的感应结果为错误，表明感应放大器的性能为不合格，记录15ns和感应结果之间的对应关系，例如，15ns，感应结果错误；这样情况下，可以直接推断出当预充电时长缩短至14ns时，读取的目标存储单元上的目标数据与检测位元数据还是不一致，感应放大器的感应结果就是错误。

这里，以检测时长序列中包括5个检测时长为例，分别是18ns、17ns、16ns、15ns和14ns。将18ns确定为检测时长，对一组存储单元中的每一个存储单元依次执行步骤S201至步骤S203a，将17ns确定为检测时长，对一组存储单元中的每一个存储单元依次执行步骤S201至步骤S203a，直至将14ns确定为检测时长，对一组存储单元中的每一个存储单元依次执行步骤S201至步骤S203a。在步骤S402a的提供方案中，以一组存储单元中包括8个存储单元、检测时长序列中包括5个检测时长为例，需要循环执行步骤S201至步骤S203a的至少为5×8次，即40次。

在另一些实施例中，步骤S402a可以替换为步骤S402b、针对所述P个检测时长中的每一检测时长，对所述目标存储单元执行步骤S201至步骤S203a。

这里，以检测时长序列中包括5个检测时长为例，分别是18ns、17ns、16ns、15ns和14ns。依次将18ns确定为检测时长，对目标存储单元依次执行步骤S201至步骤S203a，将17ns确定为检测时长，对目标存储单元依次执行步骤S201至步骤S203a，直至将14ns确定为检测时长，对目标存储单元依次执行步骤S201至步骤S203a，这样，需要循环执行步骤S201至步骤S203a的至少为5次。这样在步骤S402b的提供方案中，以一组存储单元中包括8个存储单元、检测时长序列中包括5个检测时长为例，需要循环执行步骤S201至步骤S203a的至少为5×8次，即40次。如此，可以不用针对一组存储单元中的所有存储单元进行检测，从而基于检测位元数据与目标数据的一致性，检测目标存储单元的感应放大器的性能，从而确定出一个合适的检测时长，缩短检测时长。

在一些实施例中，若按照上述的循环步骤对所述一组存储单元中的每一存储单元执行一次，所述方法还包括步骤S403和步骤S404：

步骤S403、基于所述检测位元数据与所述目标数据的一致性，确定每一所述存储单元的感应放大器在所述检测时长下对应的感应结果。

步骤S404、若所述一组存储单元中的所有感应放大器对应的感应结果均为正确，确定所述所有感应放大器在对应的检测时长下的性能为合格。

在一些实施例中，若按照上述的循环步骤对所述目标存储单元执行一次，所述方法还包括步骤S405和步骤S406：

步骤S405、基于所述检测位元数据与所述目标数据的一致性，确定所述目标存储单元的感应放大器在每一所述检测时长上对应的感应结果。

步骤S406、若所述目标存储单元的感应放大器中的所有感应结果均为正确，确定所述目标存储单元的感应放大器的感应时长为所述检测时长序列中最小的检测时长。

这里，若所述目标存储单元的感应放大器对应的所有感应结果均为正确，说明在目标存储单元的驱动位线和参考位线的预充电时长为最小的检测时长的情况下，目标存储单元的感应放大器仍然可以将目标存储单元中存储的数据准确感应放大，不会出错，表明感应放大器的性能为合格。因此可以将最小的检测时长确定为预充电时长，从而检测目标存储单元的感应放大器的性能。

在一些实施例中，所述方法还包括步骤S407至步骤S409：

步骤S407、确定所述目标存储单元所属的芯片的属性；

这里，芯片的属性是芯片按照一定的类型进行分类得到的。不同类型的芯片可以设置不同的检测时长。

步骤S408、基于所述芯片的属性确定初始的检测时长；

初始的检测时长可以是将驱动位线和参考位线的电压调整为电源电压的一半(1/2)V_cc对应的时长，也可以是将驱动位线和参考位线的电压调整为小于或者大于电源电压的一半(1/2)V_cc对应的时长，本申请实施例对此并不限定。例如，例如，对于PC100同步动态随机存取内存(Synchronous Dynamic Random-Access Memory，SDRAM)，其时钟频率等同于双倍速率同步动态随机存储(Double Data Rate，DDR)-200，可以将检测时长设置为两个时钟周期，即为20ns；对于PC133(时钟频率等于DDR-266)，将检测时长也确定为两个时钟周期，即为15ns。

步骤S409、按照预设步长对所述初始的检测时长进行增大和/或减小，形成所述检测时长序列。

预设步长可以是半个时钟周期、一个时钟周期等，本申请实施例对此并不限定。例如，初始检测时长是2个时钟周期，预设步长是半个时钟周期，检测时长序列中包括5个检测时长，同时对初始的检测时长进行增大和减小，形成5个检测时长，分别是1、1.5、2、2.5、3，单位为时钟周期。

在一些实施例中，所述检测时长序列包括P个时长依次减小的检测时长；步骤S402a包括：按照所述检测时长依次减小的顺序，针对所述P个检测时长中的每一检测时长，对所述一组存储单元中的每一存储单元执行步骤S201至步骤S203a。

在一些实施例中，所述检测时长序列包括P个时长依次减小的检测时长，步骤S402b包括：按照所述检测时长依次减小的顺序，针对所述P个检测时长中的每一检测时长，对所述目标存储单元执行步骤S201至步骤S203a。

本申请实施例提供一种感应放大器性能的检测方法，如图4a为所示，该方法包括步骤S41至步骤S44，其中：

步骤S41，写入背景数据，如前所述背景数据可以是Solid 0也可以是Solid1，本例以Solid 1为例。

步骤S42，从所有字线中选择一条字线作为目标字线，在目标字线中确定目标存储单元，向目标字线写入检测数据；

结合图1c所示，从WL0至WL7中选择目标字线WL0，WL0对应的一组存储单元c00至c07，依次向目标字线WL0中写入检测数据。

步骤S43，针对目标字线执行字线激活和预充电。

这里，对目标字线只做激活和预充电，中间既不写也不读取数据的过程称为ROR。结合图4b，可以通过跨SA对目标字线进行ROR，例如由WL4到WL0进行ROR。

步骤S44，针对目标字线，控制所述目标存储单元的驱动位线和参考位线的预充电时长为检测时长后，读取所述目标存储单元上的目标数据，以检测所述目标存储单元的感应放大器的性能，并写入背景数据Solid 1，读取数据之后再写入背景数据为是为了达到降低测试噪声的干扰，保证测试的公平性。

针对一个检测时长(第一循环)，执行依次步骤S42至步骤S44作为一次循环，如此，重复目标字线上所有的位线(第二循环)；在重复完目标字线上所有的位线后，再从所有字线中重新选择一条字线作为目标字线，重复第一循环和第二循环。如此，在本申请实施例的提供方案中，一共包括3个循环：检测时长序列的循环为第一循环，目标存储单元的循环为第二循环，字线的循环为第三循环。在实施的过程中，这三个循环可以相互嵌套。例如可以将目标存储单元的循环(第二循环)作为内循环，然后将检测时长序列的循环作为外循环，最后将字线的循环作为最后一层循环。

本申请实施例提供一种感应放大器性能的检测方法，对位于同一列的一组存储单元中的目标存储单元至少执行一次如下循环步骤501至步骤S504，其中：所述一组存储单元包括目标存储单元和与所述目标存储单元连续的N个存储单元，所述N为大于等于2的正整数；参见图5a，该方法包括步骤S501至步骤S504：

步骤S501、在执行第二写操作过程中，向位于同一列的一组存储单元中写入背景数据，所述背景数据至少包括第二拓扑数据。

这里，在读/写控制信号为“0”时，执行第二写操作，将加到输入\输出端上的背景数据写入存储单元中。第二写操作可以是任意将背景数据写入一组存储单元的模式，本申请实施例对此并不限定。例如可以是X方向写操作模式。

步骤S502、在执行第一写操作过程中，向所述一组存储单元中写入检测数据，其中，所述检测数据中写入所述目标存储单元的数据为检测位元数据。

步骤S503、在执行第一读操作过程中，控制所述目标存储单元的驱动位线和参考位线的预充电时长为检测时长后，读取所述目标存储单元上的目标数据。

步骤S504、基于所述检测位元数据与所述目标数据的一致性，检测所述目标存储单元的感应放大器的性能。

步骤S502至步骤S504与步骤S201至步骤S203相对应，可以参考步骤S201至步骤S203去理解。

本申请实施例中，通过在执行第一写操作之前执行第二写操作，向一组存储单元中写入背景数据，进一步提高了检测目标存储单元的感应放大器的性能的准确性。

在一些实施例中，所述向所述一组存储单元中写入背景数据，包括：

若所述检测位元数据为1，确定所述背景数据为Solid 1；

若所述检测位元数据为0，确定所述背景数据为Solid 0。

可以理解的是，背景数据可以理解为第二拓扑数据，其中若检测位元数据为1，第二拓扑数据为Solid 1。Solid 1是指对整个存储阵列(Array)写逻辑(logic)“1”，如“11111111”。如图5b所示，图5b给出一种Solid 1式数据阵列，其中，第一列表示位线的代号，例如，BL0表示第一条位线，BL1表示第二条位线。第一行表示字线的代号，例如，WL0表示第一条字线，WL1表示第二条字线。第一行与第一列为1表示与第一条位线BL0连接的第一条字线WL0写入1，以此类推，图5b中的其它数字1的含义这里不再赘述。

若检测位元数据为0，如图5c所示，第二拓扑数据为Solid 0；Solid 0指的是对整个Array写logic“0”，如“00000000”，如图5c所示，图5c中给出一种Solid 0式数据阵列，与图5b的区别在于写入数字为0而不是1。

基于上述的方法，本申请实施例提供一种存储芯片，如图6所示，该存储芯片600包括：

存储阵列601，至少包括位于同一列的一组存储单元，其中：所述一组存储单元包括目标存储单元和与所述目标存储单元连续的N个存储单元，所述N为大于等于2的正整数；

感应放大器602，用于感应存储在目标存储单元中电容器的数据；

存储控制器603，用于基于外部施加的读写控制信号来执行读写操作；执行上述方法中提供的步骤，以图2a提供的步骤为例进行说明，执行第一写操作，向所述一组存储单元中写入所述检测数据，其中，所述检测数据中写入所述目标存储单元的数据为检测位元数据；执行第一读操作，控制所述目标存储单元的驱动位线和参考位线的预充电时长为检测时长；还用于控制所述预充电时长，基于所述检测位元数据与所述目标数据的一致性，检测所述目标存储单元的感应放大器在所述检测时长下的性能。其中，读写控制信号RAS信号、CAS信号、WE信号等。

需要说明的是，存储芯片一般还会包括地址输入缓冲器，行地址译码器、列地址译码器、数据输入缓冲器、数据输出缓冲器等等，其中，地址输入缓冲器用于存储从外部输入的地址ADD，将所述地址ADD提供给行地址译码器或列地址译码器；行地址译码器，用于响应于所述地址ADD来选择要访问的所述目标存储单元的字线；列地址译码器；用于选择读操作或写操作所针对的所述目标存储单元的位线；数据输入缓冲器，用于存储从外部输入的检测数据，并将检测数据提供给感应放大器；数据输出缓冲器：用于将从感应放大器提供的目标数据输出。

在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本申请实施例的一些实施方式，但本申请实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请实施例的保护范围之内。因此，本申请实施例的保护范围应以权利要求的保护范围为准。

Claims

1.一种感应放大器性能的检测方法，其特征在于，包括：

对位于同一列的一组存储单元中的目标存储单元至少执行一次如下循环步骤，其中：所述一组存储单元包括目标存储单元和与所述目标存储单元连续的N个存储单元，所述N为大于等于2的正整数；

2.根据权利要求1所述的方法，其特征在于，所述基于所述检测位元数据与所述目标数据的一致性，检测所述感应放大器在所述检测时长下的性能，包括：

若所述检测位元数据与所述目标数据不一致，确定所述感应放大器在所述检测时长下的感应结果为错误，并记录所述检测时长以及对应的感应结果之间的对应关系。

3.根据权利要求1所述的方法，其特征在于，所述方法还包括：

依次将所述一组存储单元中的每一所述存储单元确定为目标存储单元；或者，

从所述一组存储单元中随机确定M个连续或不连续的所述存储单元，依次将M个存储单元中的每一个存储单元确定为目标存储单元，所述M为大于等于2的正整数。

4.根据权利要求3所述的方法，其特征在于，所述方法还包括：

确定所述一组存储单元中的目标存储单元；

基于所述目标存储单元在所述一组存储单元中位置信息，确定待写入的所述检测数据。

5.根据权利要求3所述的方法，其特征在于，所述一组存储单元包括Q个连续存储单元，所述目标存储单元中写入的检测位元数据与其它(Q-1)个存储单元中写入的检测数据不同，所述Q为大于等于2的正整数；

6.根据权利要求1至5任一项所述的方法，其特征在于，所述一组存储单元包括8个或16个连续的存储单元。

7.根据权利要求1至5任一项所述的方法，其特征在于，所述检测数据为第一拓扑数据。

8.根据权利要求2所述的方法，其特征在于，所述方法还包括：

确定所述一组存储单元对应的检测时长序列；所述检测时长序列包括P个检测时长，所述P为大于等于2的正整数；

针对所述P个检测时长中的每一检测时长，按照上述的循环步骤对所述一组存储单元中的每一存储单元执行一次，或者，按照上述的循环步骤对所述目标存储单元执行一次。

9.根据权利要求8所述的方法，其特征在于，若按照上述的循环步骤对所述一组存储单元中的每一存储单元执行一次，所述方法还包括：

基于所述检测位元数据与所述目标数据的一致性，确定每一所述存储单元的感应放大器在所述检测时长下对应的感应结果；

若所述一组存储单元中的所有感应放大器对应的感应结果均为正确，确定所述所有感应放大器在对应的检测时长下的性能为合格。

10.根据权利要求8所述的方法，其特征在于，若按照上述的循环步骤对所述目标存储单元执行一次，

所述方法还包括：

基于所述检测位元数据与所述目标数据的一致性，确定所述目标存储单元的感应放大器在每一所述检测时长上对应的感应结果；

若所述目标存储单元的感应放大器中的所有感应结果均为正确，确定所述目标存储单元的感应放大器的感应时长为所述检测时长序列中最小的检测时长。

11.根据权利要求8所述的方法，其特征在于，所述方法还包括：

确定所述目标存储单元所属的芯片的属性；

基于所述芯片的属性确定初始的检测时长；

按照预设步长对所述初始的检测时长进行增大和/或减小，形成所述检测时长序列。

12.根据权利要求8所述的方法，其特征在于，所述检测时长序列包括P个时长依次减小的检测时长；

所述针对所述P个检测时长中的每一检测时长，按照上述的循环步骤对所述一组存储单元中的每一存储单元执行一次，或者，按照上述的循环步骤对所述目标存储单元执行一次，包括：

按照所述检测时长依次减小的顺序，针对所述P个检测时长中的每一检测时长，按照上述的循环步骤对所述一组存储单元中的每一存储单元执行一次，或者，按照上述的循环步骤对所述目标存储单元执行一次。

13.根据权利要求1至5任一项所述的方法，其特征在于，在所述在执行第一写操作过程之前，所述方法还包括：

在执行第二写操作过程中，向所述一组存储单元中写入背景数据，所述背景数据至少包括第二拓扑数据。

14.根据权利要求1至5任一项所述的方法，其特征在于，所述方法还包括：在执行第一读操作过程中，进行以下至少之一操作：

降低字线开启电压；

增大字线关断电压；

若检测位元数据为1，增大位线预充电压；

若检测位元数据为0，降低位线预充电压。

15.根据权利要求1至5任一项所述的方法，其特征在于，所述方法还包括：在执行第一写操作过程中，对所述检测位元数据执行弱写入。

16.一种存储芯片，其特征在于，包括：