CN107591178B - 静态随机存储器阵列的字线抬升方法及装置 - Google Patents

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一种静态随机存储器阵列的字线抬升方法及装置，所述方法包括：获取被选中的静态随机存取存储器单元的信息；进行写操作时，将被选中的静态随机存取存储器单元的字线拉升至预设的电源电压，并将对应的第一位线和第二位线空置；当到达所述写操作结束前的预设时间时，将与被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得被选中的静态随机存取存储器单元的字线被耦合至预设的高电平。上述的方案，可以简易地实现SRAM单元在写操作时的字线电压的抬升，并减小SRAM存储阵列所占用的面积。

Description

静态随机存储器阵列的字线抬升方法及装置
技术领域
本发明涉及半导体技术领域，特别是涉及一种静态随机存储器阵列的字线抬升方法及装置。
背景技术
静态随机存取存储器(Static Random Access Memory，SRAM)单元，是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。随着集成电路工艺的发展，制程偏差的增大和电源电压的降低使得SRAM单元越来越难以进行写操作，即SRAM单元内存储的数据难以被修改。
为解决上述的写操作问题，现有技术中出现了大量新的技术，其中的字线电压抬升(WL Boost)是当前被广泛采用的一种技术。
但是，现有技术中用于静态随机存取存储器写操作的字线电压抬升技术存在着控制复杂，且所占版图面积较大的问题。
发明内容
本发明实施例解决的是如何简易地实现SRAM单元在写操作时的字线电压的抬升，并减小SRAM存储阵列所占用的面积。
为解决上述问题，本发明实施例提供了一种静态随机存储器阵列的字线抬升方法，所述静态随机存储器阵列包括多行多列的静态随机存取存储器单元，其中：相同行的静态随机存取存储器单元与同一字线耦接，不同行静态随机存取存储器单元分别与不同的字线耦接；相同列的静态随机存取存储器单元与相同的第一位线和第二位线耦接，不同列静态随机存取存储器单元分别与不同的第一位线和第二位线耦接；所述方法包括：获取被选中的静态随机存取存储器单元的信息；进行写操作时，将被选中的静态随机存取存储器单元的字线拉升至预设的电源电压，并将对应的第一位线和第二位线空置；当到达所述写操作结束前的预设时间时，将与被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得被选中的静态随机存取存储器单元的字线被耦合至预设的高电平。
可选地，所述获取执行写操作的静态随机存取存储器单元的信息，包括：通过预解码电路和时序控制线路获取执行写操作的静态随机存取存储单元的信息。
可选地，所述预设的高电平与所述静态随机存储器阵列中的静态随机存取存储器单元的个数正相关。
可选地，所述高电平高于所述电源电压。
可选地，所述将与被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得被选中的静态随机存取存储器单元的字线被耦合至预设的高电平，包括：通过将所述被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，使得所述被选中的静态随机存取存储单元的字线与所述第一位线、第二位线之间分别产生第一耦合电容和第二耦合电容，所述第一耦合电容和所述第二耦合电容将所述被选中的静态随机存取存储单元的字线耦合至所述高电平。
本发明实施例还提供了一种静态随机存储器阵列的字线抬升装置，所述静态随机存储器阵列包括多行多列的静态随机存取存储器单元，其中：相同行的静态随机存取存储器单元与同一字线耦接，不同行静态随机存取存储器单元分别与不同的字线耦接；相同列的静态随机存取存储器单元与相同的第一位线和第二位线耦接，不同列静态随机存取存储器单元分别与不同的第一位线和第二位线耦接；所述装置包括：获取单元，适于获取被选中的静态随机存取存储器单元的信息；控制单元，适于进行写操作时，将被选中的静态随机存取存储器单元的字线拉升至预设的电源电压，并将对应的第一位线和第二位线空置；当到达所述写操作结束前的预设时间时，将与被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得被选中的静态随机存取存储器单元的字线被耦合至预设的高电平。
可选地，所述获取单元适于通过预解码电路和时序控制线路获取执行写操作的静态随机存取存储单元的信息。
可选地，所述预设的高电平与所述静态随机存储器阵列中的静态随机存取存储器单元的个数正相关。
可选地，所述高电平高于所述电源电压。
可选地，所述控制单元，适于通过将所述被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，使得所述被选中的静态随机存取存储单元的字线与所述第一位线、第二位线之间分别产生第一耦合电容和第二耦合电容，所述第一耦合电容和所述第二耦合电容将所述被选中的静态随机存取存储单元的字线耦合至所述高电平。
与现有技术相比，本发明的技术方案具有以下的优点：
上述的方案，通过在到达所述写操作结束前的预设时间时，将与执行写操作的静态随机存取存储器单元的同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得第一位线和第二位线预充电产生的高电压将执行写操作静态随机存取存储器单元的字线从预设的电源电压耦合至预设的高电平，不需要额外的电路，即可实现静态随机存取存储器单元的字线抬升，且可以减小静态随机存取存储器单元所占用的版图面积。
附图说明
图1是现有技术中的SRAM单元的结构示意图；
图2是写操作过程中被选中的SRAM单元中的字线WL、位线BL、节点N0和N1的波形变化示意图；
图3是被选中的SRAM单元中的字线WL、第一位线BL、节点N0和N1在写操作失败时的波形变化示意图；
图4是现有技术中的用于SRAM单元的字线抬升的电路的电路图；
图5是图4所示的用于SRAM单元的字线抬升的电路在写操作过程中的信号的波形变化示意图；
图6是包括4*4的SRAM单元的SRAM存储阵列的结构示意图；
图7是本发明实施例中的SRAM存储阵列的字线抬升方法的流程示意图；
图8是被选中的SRAM单元的字线WL与第一位线BL，以及字线WL与第二位线BLB之间耦合电容的位置示意图；
图9是写操作时被选中SRAM单元的字线WL和第一位线BL和第二位线BLB的波形变化示意图；
图10是本发明实施例中的SRAM单元的字线抬升装置的结构示意图。
具体实施方式
图1示出了现有技术中的SRAM单元的结构。如图1所示，SRAM单元包括PMOS管ML0、PMOS管ML1、NMOS管MPG0、NMOS管MPG1、NMOS管MPD1和NMOS管MPD2。其中，当节点N1为高电压即电源电压VDD，且节点N0电压为低电压即地电压VSS时，SRAM单元中存储的值称为逻辑1，反之，则RAM单元中存储的值为逻辑0。
当需要改写SRAM单元中存储的信息，如将其中存储的值由1改写为0时，执行的操作为：首相，将字线WL充电为高电压即电源电压VDD，并将SRAM单元的位线BL的电压由电源电压VDD下拉为地电压VSS，同时，将SRAM单元的位线BLB的电压维持为电源电压VDD。
此时，由于SRAM单元中PMOS管ML1的驱动能力弱于NMOS管MPG1的驱动能力，当节点N1被第一位线BL下拉至较低的电压时，节点N1电压降低，同时会带动节点N0电压的上升，而N0电压的上升又会进一步促进节点N1电压的下降，直至将节点N1的电压下拉至地电压VSS，节点N0电压上拉为电源电压VDD，从而实现了SRAM单元中存储的信息从逻辑状态1到0的转变。上述的写操作过程中，字线WL和第一位线BL以及节点N1和节点N0的波形变化请参见图2。
通过上述的描述可知，影响SRAM单元写操作的关键因素之一是PMOS管ML1/PMOS管ML0的驱动能力与NMOS管MPG1/NMOS管MPG0之间的驱动能力比例，即二者的比例越小，则写能力越强。
但是，在先进的半导体制程当中，由于晶体管尺寸的减小，工艺偏差相应增大，实际制造出来的SRAM单元难以确保具备上述驱动能力比例，使得需要更长的时间完成写入操作，或者完全无法改写SRAM单元中的数据，难以写操作的要求。
如图3所示，由于SRAM单元的节点N1与节点N0的反转时间过长，在字线WL由高变低之后仍未完成反转，之后在自反馈的作用下SRAM单元中存储的数值又恢复至原来的状态，造成写操作的失败。
为解决上述问题，现有技术中的一种方式是采用字线电压抬升(Word LineBoost)技术，在写操作时不是将字线WL的电压仅仅抬升到电源电压VDD，而是比电源电压VDD更高的电压。因字线WL的电压高于电源电压VDD，则PMOS管MPG1或PMOS管MPG0的驱动能力将得到提升，从而更容易实现SRAM单元的写操作。
图4示出了现有的一种字线电压抬升电路的电路结构。如图4所示，在SRAM单元开始写操作前，当信号WLBST为逻辑0时，PMOS管MP1开启；当信号WLEB为逻辑1时，PMOS管MP0关闭，NMOS管MN0开启，字线WL被置为地电压VSS。当写操作开始时，若当前的SRAM单元的字线WL被选中，则信号WLEB被置为低电平，同时信号WLBST保持为低电平，那么字线WL将由低电平上升为高电平。当写操作持续一段时间后，将信号WLBST由低电平置为高电平，此时PMOS管MP1关闭，字线WL与电源电压VDD之间的通路断开。同时，通过电容CBST对字线WL的耦合作用，WL将被耦合到高于电源电压VDD的电压。在上述写操作过程中，图4的电路中的信号波形的变换请参见图5。
但是，由于增加了电容CBST，不仅增加了成本，且占用较大的版图面积，且当SRAM单元的个数发生变化时，需要对电容CBST进行相应的调整，因而存在着操作复杂，占用版图面积较大且成本高的问题。
为解决现有技术中存在的上述问题，本发明实施例采用的技术方案通过在到达写操作结束前的预设时间时，将与执行写操作的静态随机存取存储器单元的同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得第一位线和第二位线预充电产生的高电压将执行写操作静态随机存取存储器单元的字线耦合至预设的高电平，可以简易地实现静态随机存取存储器单元的字线抬升，且可以减小静态随机存取存储器单元所占用的版图面积。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
为了便于描述，下面首先结合图6对本发明实施例中的SRAM存储阵列的结构做介绍。
参见图6，在具体实施中，SRAM存储阵列包括4*4的SRAM单元，其中，第一行的SRAM单元与字线WL0耦接，第二行的SRAM单元与字线WL1耦接，第三行的SRAM单元与字线WL2耦接，第三行的SRAM单元与字线WL3耦接，且字线WL0、WL1、WL2和WL3分别与字线解码电路和字线驱动电路601耦接；第一列的SRAM单元分别与第一位线BL0和第二位线BLB0耦接，第二列的SRAM单元分别与第一位线BL1和第二位线BLB1耦接，第三列的SRAM单元分别与第一位线BL2和第二位线BLB2耦接，第四行的SRAM单元分别与第一位线BL3和第二位线BLB3耦接，且BL0、BLB0、BL1、BLB1、BL2、BLB2、BL3和BLB3分别与位线解码电路和输入输出控制电路602耦接。同时，字线解码电路和字线驱动电路601和位线解码电路和输入输出控制电路602还分别与预解码电路和时序控制电路603耦接。
这里需要指出的是，为了便于描述，图6示出了包括4*4的SRAM单元的4*4的SRAM存储阵列的结构。在具体实施中，SRAM存储阵列中的SRAM单元的个数可以根据实际的需要进行设置，本发明在此不做限制。
结合图7对图6所示的SRAM存储阵列的工作原理做进一步详细的介绍。
参见图7，并结合图6，在具体实施中，本发明实施例中的SRAM存储阵列的字线抬升方法可以包括如下的步骤：
步骤S701：获取被选中的SRAM单元的信息。
在具体实施中，可以通过预解码电路和时序控制电路603获取待执行写操作的SRAM单元，即被选中的SRAM单元的信息。
步骤S702：进行写操作时，将被选中的SRAM单元的字线拉升至电源电压，并将对应的第一位线和第二位线空置。
在具体实施中，当进行写操作时，首先通过停止对字线BL和BLB的预充电，将被选中的SRAM单元的第一位线BL和第二位线BLB均置为浮空(Floating)状态即空置。接着，通过字线解码电路和字线驱动电路601将被选中SRAM单元的字线WL拉高至电源电压VDD，通过位线解码电路和输入输出控制电路602将被选中的SRAM单元的第一位线BL或第二位线BLB被拉低，从而实现对被选中的SRAM单元中存储的信息的改写。
参见图6，在被选中的SRAM单元的字线WL开启时，与被选中的SRAM单元处于同一行上的所有的其他SRAM单元中的传输NMOS管，即NMOS管MPG0和NMOS管MPG1将全部开启，但是只有被选中的SRAM单元中存储的信息才被改写。本申请中将与被选中SRAM单元位于同行的其他SRAM单元称为半选中单元(Half Selected Cells)。与半选中单元连接的第一位线BL或第二位线BLB被半选中单元放电即假读，从而与半选中单元连接的第一位线BL或第二位线BLB的电压从高电平渐渐降低。
步骤S703：当到达所述写操作结束前的预设时间时，将与所述执行写操作的SRAM单元同一列的其他SRAM单元的第一位线和第二位线进行预充电，以使得所述执行写操作的SRAM单元的字线被耦合至预设的高电平。
参见图8，在具体实施中，被选中的SRAM单元中的传输管，即NMOS管MPG0和NMOS管MPG1的栅端与源端之间，或者栅端与漏端之间将产生寄生电容，从而导致被选中的SRAM单元的字线WL与第一位线BL，以及字线WL与第二位线BLB之间耦合电容的存在。其中，被选中的SRAM单元的字线WL与第一位线BL，以及字线WL与第二位线BLB之间耦合电容由C0和C1示出。
被选中的SRAM单元的字线WL与第一位线BL，以及字线WL与第二位线BLB之间的耦合电容可以用于产生抬升字线的电压。参见图9，具体而言，当到达写操作结束前的预设时间时，当第一位线BL为选中的位线且第二位线BLB为未选中的位线时，通过位线解码电路和输入输出控制电路602将半选中单元的第一位线BL和第二位线BLB均提前充电，由于此前字线WL已经被充电至电压电源VDD，当第一位线BL和第二位线BLB上升时，字线WL被耦合至高于电源电压VDD的预设的高电平(高电压)，从而实现字线电压的抬升。其中，所述预设的高电平与所述静态随机存储器阵列中的静态随机存取存储器单元的个数正相关。
上述对本发明实施例中的静态随机存储器阵列的字线抬升方法进行了详细的介绍，下面将结合图10对上述的方法对应的装置做介绍。
图10示出了本发明实施例中的一种静态随机存储器阵列的字线抬升装置的结构。参见图10，在具体实施中，静态随机存储器阵列的字线抬升装置1000可以包括获取单元1001和控制单元1002，其中：
获取单元1001，适于获取被选中的静态随机存取存储器单元的信息。
在具体实施中，所述获取单元1001适于通过预解码电路和时序控制线路获取执行写操作的静态随机存取存储单元的信息。
控制单元1002，适于进行写操作时，将被选中的静态随机存取存储器单元的字线拉升至预设的电源电压，并将对应的第一位线和第二位线空置；当到达所述写操作结束前的预设时间时，将与被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得被选中的静态随机存取存储器单元的字线被耦合至预设的高电平。其中，所述高电平高于所述电源电压。
在具体实施中，所述预设的高电平与所述静态随机存储器阵列中的静态随机存取存储器单元的个数正相关。
在具体实施中，所述控制单元1002，适于通过将所述被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，使得所述被选中的静态随机存取存储单元的字线与所述第一位线、第二位线之间分别产生第一耦合电容和第二耦合电容，所述第一耦合电容和所述第二耦合电容将所述被选中的静态随机存取存储单元的字线耦合至所述高电平。
本发明通过采用上述的方案，在到达所述写操作结束前的预设时间时，将与执行写操作的静态随机存取存储器单元的同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得第一位线和第二位线预充电产生的高电压将执行写操作静态随机存取存储器单元的字线耦合至预设的高电平，不需要额外的电路，即可实现静态随机存取存储器单元的字线抬升，且可以减小静态随机存取存储器单元所占用的版图面积。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
以上对本发明实施例的方法及系统做了详细的介绍，本发明并不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种静态随机存储器阵列的字线抬升方法，所述静态随机存储器阵列包括多行多列的静态随机存取存储器单元，其中：相同行的静态随机存取存储器单元与同一字线耦接，不同行静态随机存取存储器单元分别与不同的字线耦接；相同列的静态随机存取存储器单元与相同的第一位线和第二位线耦接，不同列静态随机存取存储器单元分别与不同的第一位线和第二位线耦接；其特征在于，所述方法包括：
获取被选中的静态随机存取存储器单元的信息；
进行写操作时，将被选中的静态随机存取存储器单元的字线拉升至预设的电源电压，并将对应的第一位线和第二位线空置；
当到达所述写操作结束前的预设时间时，将与被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得被选中的静态随机存取存储器单元的字线被耦合至预设的高电平；
所述高电平高于所述电源电压；所述将与被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得被选中的静态随机存取存储器单元的字线被耦合至预设的高电平，包括：通过将所述被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，使得所述被选中的静态随机存取存储单元的字线与所述第一位线、第二位线之间分别产生第一耦合电容和第二耦合电容，所述第一耦合电容和所述第二耦合电容将所述被选中的静态随机存取存储单元的字线耦合至所述高电平。
2.根据权利要求1所述的静态随机存储器阵列的字线抬升方法，所述获取执行写操作的静态随机存取存储器单元的信息，包括：
通过预解码电路和时序控制线路获取执行写操作的静态随机存取存储单元的信息。
3.根据权利要求1所述的静态随机存储器阵列的字线抬升方法，其特征在于，所述预设的高电平与所述静态随机存储器阵列中的静态随机存取存储器单元的个数正相关。
4.一种静态随机存储器阵列的字线抬升装置，所述静态随机存储器阵列包括多行多列的静态随机存取存储器单元，其中：相同行的静态随机存取存储器单元与同一字线耦接，不同行静态随机存取存储器单元分别与不同的字线耦接；相同列的静态随机存取存储器单元与相同的第一位线和第二位线耦接，不同列静态随机存取存储器单元分别与不同的第一位线和第二位线耦接；其特征在于，所述装置包括：
获取单元，适于获取被选中的静态随机存取存储器单元的信息；
控制单元，适于进行写操作时，将被选中的静态随机存取存储器单元的字线拉升至预设的电源电压，并将对应的第一位线和第二位线空置；当到达所述写操作结束前的预设时间时，将与被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，以使得被选中的静态随机存取存储器单元的字线被耦合至预设的高电平；
所述高电平高于所述电源电压；所述控制单元，适于通过将所述被选中的静态随机存取存储器单元同一列的其他静态随机存取存储器单元的第一位线和第二位线进行预充电，使得所述被选中的静态随机存取存储单元的字线与所述第一位线、第二位线之间分别产生第一耦合电容和第二耦合电容，所述第一耦合电容和所述第二耦合电容将所述被选中的静态随机存取存储单元的字线耦合至所述高电平。
5.根据权利要求4所述的静态随机存储器阵列的字线抬升装置，所述获取单元适于通过预解码电路和时序控制线路获取执行写操作的静态随机存取存储单元的信息。
6.根据权利要求4所述的静态随机存储器阵列的字线抬升装置，其特征在于，所述预设的高电平与所述静态随机存储器阵列中的静态随机存取存储器单元的个数正相关。
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