CN1192029A - 具有定时电路的静态半导体存储器 - Google Patents

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Abstract

在静态半导体存储器件中,字解码器与多个字线相连,对地址信号进行解码,以选择多条字线中的一条。电阻负载型存储单元(10)被连接到所述的被选字线上。电阻负载型存储单元包括两对负载电阻和MOS晶体管,并且这两对器件连接成触发器。字线电压提升电路(12)被连接到字解码器,用来根据提升控制信号,将被选字线电压提升到高于电源电压的电压电平。定时器电路(11)包括与两对器件之一的与负载电阻一样的电阻和与两对器件之一的MOS晶体管一样的晶体管。

Description

具有定时电路的静态半导体存储器
本发明一般来说涉及半导体器件技术，更具体地说是在静态半导体存储器件中，在预定的时间内将字线电压升高的技术。
近来，对于便携式器件，例如象便携式电话的需求迅速增长，并且因此静态半导体存储器件(以下称为“SRAM”)被广泛地用于这种便携式器件用来存储数据。这是由于便携式器件一般都是由内部的电池来供电的，并且SRAM具有这样的优点，即在便携式器件非工作状态下，数据存储所需的功耗低。因此，SRAM适于长时间地工作。这样，为了使电池供电的便携式器件工作的时间更长，特别要求SRAM能够工作在更低的激励电压下以及具有更小的电流消耗。
要实现在待机方式下减小SRAM的电流消耗所要求的低功耗SRAM，需要所熟知的由P沟道晶体管和N沟道晶体管所组成的全CMOS型SRAM，以及TFT(薄膜晶体管)型SRAM。然而，在全CMOS型SRAM中，由于同时使用了P沟道晶体管和N沟道晶体管，芯片尺寸增加。同样，在TFT型SRAM中，使用高阻负载型存储单元的SRAM，进一步增加了多晶硅层制造步骤。因此，全CMOS型SRAM和TFT型SRAM所需的制造成本更高。
在存储容量大约为1兆位的SRAM器件中，一般使用高阻负载型单元。另外，增加高阻多晶硅层的阻值，使得尽可能地降低流经高阻负载单元的数据保持电流。
同时，对于降低激励电压的要求，SRAM器件的读/写操作要实现低电压。另外，为了用比正常激励电压(例如，列在说明书上的2伏)更低的电压保持写入数据，在待机状态下使用数据保持方式。这样，被写入数据能够得到保证。这样，在非工作状态下的SRAM器件的功耗能够被降低。
上述传统SRAM器件的电路结构，例如在日本公开专利申请(JP-A-Showa63-28992)和日本公开专利申请(JP-A-Heisei3-156795)中有所描述。下面将参考由图1A所示的电路方框图和由图1B所示的存储部分的电路结构，说明SRAM器件的电路结构。
图1A显示一种使用高阻负载存储单元10的SRAM器件的电路结构，其中(m×n)高阻负载型存储单元10由“m”个多晶硅所做的字线WL1，WL2，...和“n”位数字线对DG1和CDG1，DG2和CDG2，...来激励。字解码器13输入地址信号A0到An以及控制信号21，以便选择字线WL1，WL2...中的一个。同时，控制信号21被缓冲逻辑电路19放大，被放大的的控制信号21被送给伪字线DWL1。来自这个伪字线DWL1的信号经过字线电压激励电路12被送到字解码器13。
每一个高阻负载型存储单元均与对应的字线WL1，WL2，...中的一个相连接。同样，每一个高阻负载型的存储单元10均与对应的位线对DG1，CDG1；DG2，CDG2；...相连接。如图1B所示，每一个这种高阻负载型存储单元10均包括激励MOS晶体管QD1，QD2存储单元，和存储单元的转换晶体管QT1，QT2以及负载电阻R。
图2，3A，3B，4A和4B显示了用于说明高阻负载型存储单元10工作的波形图。图2显示当存储单元10的工作状态由实际使用状态变为数据保持状态，并由数据保持状态变为实际使用状态时，高阻负载型存储单元10的工作波形图。图3A和3B显示了在T秒内(即在说明书(catalog)中所述和如图2所示的时间内)，存储单元10的工作状态由数据保持状态变为实际使用状态后，当进行数据读操作时，高阻负载型存储单元10的内部工作波形图。图4A和图4B显示了当照射了α射线后，高阻负载型存储单元10中数据保持节点“a”和“b”的工作波形图。
现在参考图2，将说明当存储单元10在实际使用状态和数据保持状态之间变化时，高阻负载型存储单元10的数据保持节点“a”和“b”的工作。由于在数据保持状态字线的电位是地电位，所以当存储单元的电压在实际使用状态的电压VCC和数据保持状态的电压VDR之间变化时，高电位侧输出节点“a”的电位将按照时间常数变化，它是根据高阻元件R和节点“a”的负载电容来确定的。
现在假设存储单元10从数据保持状态变化到实际使用状态。同时，假设根据地址信号A0到An所选择的字线WL1的电位在经过说明书(catalog)中所描述的时间T之后变为升高的字线电压，然后进行读操作。现在将参考图3A更加详细地说明在这样情况下，当字线电位不再被升高的工作情况。并且将参考图3B更加详细地说明当字线电位继续升高时的工作情况。
如图3A所示，当字线电位不再升高的情况下，传输晶体管QT1不会变为导通状态，这样使得结点“a”的电位无变化。这是因为在实际使用状态中结点“a”和电源电压VCC之间的电位差低于传输晶体管QT1的阈值电压。相反，由于传输晶体管QT2变为导通状态，已经被存储在位线CDG1负载上的电荷将流到结点“b”。这时，由于结点“a”电位为低，所以使用结点“a”的电位作为栅极电位的激励MOS晶体管QD2的电流能力低。这样，结点“b”的电位被抬高。因此，激励晶体管QD1被变为导通状态，使得在结点“a”和结点“b”之间没有电位差。通过在高阻负载型存储单元10内使用的激励晶体管的电流能力的微小的变化，结点“a”和结点“b”的电位被反相。结果，单元数据将被撤消。
然而，如图3B所示，在字线电位被升高到比传输晶体管QT1的阈值电压更高的提升电压VBB的情况下，传输晶体管QT1和QT2都将变为导通状态。这样，电荷将从位线流到结点“a”和结点“b”。结果，结点“a”的电位将被升高。甚至当电荷从位线流到结点“b”时，激励MOS晶体管QD2栅极电位也变为高，使得结点“b”的电位不再升高。结果，被写入高阻负载型存储单元10的数据能够被读出，而不会在电气上破坏这些被写入的数据。
在具有上述低电流消耗工作方式以及数据保持方式的1兆位SRAM器件中，利用增加高阻负载型存储单元10内高阻多晶硅层的电阻值来实现低电流消耗工作。在这种情况下，当存储单元10的工作状态由2伏电压的数据保持方式变为2.7伏低工作电压的实际使用状态时，需要长时间周期，直到该高阻负载型存储单元10的高电位侧输出电位被增加到实际使用状态的电源电压为止。这是因为经过高阻抗负载电阻施加高电位侧的输出电位。目前在批量生产中所制造的1兆位SRAM内部所形成的高阻抗负载电阻一般其电阻值为10兆兆欧姆，假设在待机状态所消耗的电流被选择为1毫微安培的量级。
在另一方面，SRAM的芯片尺寸正逐年减小。同时，存储单元高阻负载电阻的掩模图案也在减小。同样，根据多晶硅层内部磷离子的剂量所确定的高阻负载电阻的电阻值在8到18兆兆欧姆范围内变化。
这里，假设存储单元激励晶体管漏极的扩散层电容被选择在1.3毫微微法(fF)的量级，并且另一存储单元触发器的激励晶体管的栅极电容被选择在1.3fF量级。在这种情况下，到达漏极结点，从数据保持状态的电压上升到实际使用状态的电源电源电压，电位上升所需的时间周期将为(1.3×10-15+1.3×10-15)×(8到18×1012)＝21至47毫秒。
在另一方面，在说明书中所描述的等待时间周期一般被选择为大约5毫秒。因此，在这种高阻负载型存储单元10的高电位侧输出电位被升高到供电电源电位所需的电位上升时间周期之前要完成读操作。
现在，SRAM器件正试图以低的成本来制造，并且由于这一原因，如上所述，SRAM器件的芯片尺寸被减小。同样，高阻负载型存储单元的单元尺寸也被减小。因此，在实际上要保持单元传输晶体管与单元激励晶体管的电流比，即(单元激励晶体管的电流能力)/(单元传输晶体管的电流能力)是困难的。这种电流能力比的越增大，高阻负载型存储单元的电流保持能力越好。结果，高阻负载型存储单元的高电位侧输出电位和低电位输出电位之间的电位差将被降低，使得单元数据被破坏。
如前所述，增加字线电位原来所需的时间周期大约为21到47毫秒。如果在字线电位升高期间的时间周期比原来所需的时间周期长，则单元传输晶体管的电流能力将被增加，使得该单元传输晶体管与单元激励晶体管的电流能力比减少。因此，由于耐α射线的量将被降低，所以存在另一问题。
接着将参考图4A和4B说明当照射α射线时，高阻抗负载型存储单元的工作。图4A表示当字线电位不增高时存储单元10的工作，而图4B显示了当字线电位增高，同时照射α射线时存储单元10的工作。当字线电位升高时，传输晶体管QT1和QT2的栅极电压将提高。这样，其电流能力将增加。然而，当选择了一条字线并且该字线的电位变为高电位时，与图4A所示字线电位不升高的情况相比，在图4B所示字线电位升高的情况下，单元数据低电位侧上的结点“b”的电位升高了。在这种情况下，如果在t0时刻照射α射线，则当结点“b”的电位为高时，在高电位的结点“a”可能容易出现电位降。这是因为上面所述传输晶体管QT1与激励晶体管QD1的电流比被降低。因此，可能容易使单元数据消失。
如上所述，在SRAM器件的数据读操作中，希望字线电压升高。然而，如果SRAM器件的读/写操作要等待直到高电位侧输出电位到达供电电源电位，则因为整个系统的操作将被延迟，会带来另一问题。同时，如果字线电压上升时间太长，耐α射线强度会降低。因此，在经过预定时间周期之后，应该停止字线电压提升操作。
为了防止这些问题，提出了图1所示的传统电路以控制提升字线电位所需的时间周期。在传统时间控制电路中，利用伪字线DWL1来激励字线电压提升电路12直到在伪字线DWL1上的提升电位变为电源电压为止。因此，为了确保每一字线都被选中，而使用伪字线DWL1。
如前所述，原来增加字线电位所需的时间周期大约为21到47毫秒。然而，在利用伪字线DWL1来激励字线电压提升电路12的传统电路中，产生这样高精度的长延迟时间实际上是困难的。
通过包括反相器的延迟电路来实现这样的长延迟时间也是困难的。在另一方面，即使当在最坏条件下构成这种反相器型延迟电路，则SRAM器件正常的运行速度被选择在“毫微秒”的量级。在另一方面，当这种反相器型延迟电路由反相器来构成时，需要大量的反相器元件，因为“毫秒”数量级的运行速度比“毫微秒”要长6个数量级，结果，芯片面积增加。因此，构造这样长时间的反相器延迟电路实际上的不可能的。
而且，要产生一种包括电阻R和电容C的定时电路，以便调整该延迟电路使其适应高阻抗负载型存储单元的高阻抗值是极为困难的。这是因为高阻值将由于制造条件而产生波动。即，高电阻元件的电阻值将由于多晶硅的制造条件而产生相当大的变化。另外，在1兆位的高阻负载型SRAM中有2百万个高阻元件。因此，大大地增加了这些电阻值的波动。
这里所公开的SRAM器件，例如，在日本公开专利申请(JP-A-Heisei5-6675)，其中字线电压提升电路被用来实现低电压的写操作。在这一传统的例子中，在写操作中利用字线电压提升电路，从位线上施加高阻负载型存储单元的高电位侧输出电位。结果，在高阻负载型存储单元的高电位侧输出电位和低电位侧输出电位之间将出现大的电位差。然而，只能对写操作进行提升操作。
本发明已经用传统的静态半导体存储器解决了这些问题。因此，本发明的一个目的是提供一种静态半导体存储器件，该器件可以用具有高精度的简单延迟电路产生26毫秒到47毫秒的延迟时间。
为了实现本发明的一个方面，静态半导体存储器件包括：与若干字线连接的字解码器；与被选字线连接的电阻负载型存储单元，其中电阻负载型存储单元组成两对负载电阻和MOS晶体管，这两对连接形成触发器；与字解码器连接的字线电压提升电路，用来响应升压控制信号而将被选字线的电压提升到比供电电源电压更高的电压；以及
定时电路，该电路包括与两对之一的负载电阻一样的电阻和与两对的MOS晶体管一样的晶体管，用来响应启动控制信号而在预定时间周期内产生提升控制信号，以激励字线电压提升电路。
定时电路包括比较电路部分，该电路用来将与负载电阻一样的电阻一端的电压与参考电阻一端的电压进行比较，其中与负载电阻一样的电阻的另外一端与第一电压相连，参考电阻另一端与比第一电压低的第二电压相连，并且参考电阻的阻值比与负载电阻一样的电阻的阻值小。
在这种情况下，比较电路部分包括一对N沟道晶体管和另一个与用来作为恒流源的所述一对N沟道晶体管相连的N沟道晶体管。所述N沟道晶体管中的一个与所述MOS晶体管中的一个一样，并且所述一个N沟道晶体管的栅极连接到与负载电阻一样的电阻。
在这种情况下，定时电路包括：比较电路部分；输出电路部分，该输出电路部分用来根据比较电路的比较结果输出提升控制信号；以及输出控制电路部分，该电路根据启动控制信号，控制比较电路部分和输出电路部分的连接。输出电路部分包括电流反射电路。
所述定时电路可以包括：第一N沟道晶体管，该晶体管的源极接地，片选信号作为提供给第一N沟道晶体管栅极的启动控制信号；第一P沟道晶体管；第二N沟道晶体管和与MOS晶体管中的一个一样的第三N沟道晶体管，该MOS晶体管串联地连接在电源电压源与第一N沟道晶体管的漏极之间；第二P沟道晶体管；串联地连接在电源电压与第一N沟道晶体管漏极之间的第四N沟道晶体管和第五N沟道晶体管，其中第一和第二P沟道晶体管的栅极共同连接到第二P沟道晶体管和第四N沟道晶体管之间的结点，并且第二和第四N沟道晶体管的栅极连接到片选信号；连接到第一P沟道晶体管和第二N沟道晶体管之间结点的反相器，用来输出提升控制信号；定时器电阻，该电阻与负载电阻一模一样并且连接在第三N沟道晶体管的栅极和电源电压源之间；以及参考电压产生电路，该电路与第五N沟道晶体管的栅极相连。
在这种情况下，与负载电阻一样的电阻和负载电阻最好是以同样的工艺制造的，并且与MOS晶体管中的一个一样的MOS晶体管和第三N沟道晶体管最好是以同样的工艺制造的。同时，与负载电阻一样的电阻的类型以及第三N沟道晶体管的类型最好分别与电阻负载型存储单元中一对负载电阻中的一个的类型以及另一对MOS晶体管的类型基本上相同。
定时电路包括：第一N沟道晶体管，其源极与地连接，片选信号作为提供给第一N沟道晶体管栅极的启动控制信号；第一P沟道晶体管；第二N沟道晶体管和与MOS晶体管一样的第三N沟道晶体管，它们串联地连接在电源电压  与第一N沟道晶体管的漏极之间；第二P沟道晶体管；串联地连接在电源电压源与第一N沟道晶体管漏极之间的第四N沟道晶体管和第五N沟道晶体管，其中第一和第二P沟道晶体管的栅极共同连接到地，并且第二和第四N沟道晶体管的栅极与片选信号相连；反相器，它连接到第一P沟道晶体管和第二N沟道晶体管之间的结点上，用来输出提升控制信号；与负载电阻一样的定时器电阻，它连接在第三N沟道晶体管的栅极和电源电压之间；以及参考电压产生电路，该电路与第五N沟道晶体管的栅极相连。
在这种情况下，定时器电阻和第三N沟道晶体管最好在尺寸上与所述各对中的一对的负载电阻，以及所述各对中的另外一对的MOS晶体管基本上相同。同时，定时器电阻的图案和第三N沟道晶体管的图案最好分别与所述各对中的一对的负载电阻，以及所述各对中的另外一对的MOS晶体管的图案基本上相同，并且，定时器电阻，所述各对第三N沟道晶体管中的一对的负载电阻，以及第三N沟道晶体管和所述各对中的另一对的MOS晶体管最好是以相同工艺制造的。
预定时间周期基本上与触发器高电位端的输出上升到电源电压的时间周期相同。
为了实现本发明的另外一个目的，静态半导体存储器件包括：与若干字线连接的字解码器，用来对地址信号进行解码以选择若干字线中的一个；与若干字线相连接的若干电阻负载型存储单元；与字解码器连接的字线电压提升电路，用来响应完全提升控制信号而将被选字线的电压提升到高于电源电压；以及定时电路部分，用来响应启动控制信号而在预定时间周期产生完全提升控制信号，以激励字线电压提升电路。
定时器电路部分可以包括：为若干电阻负载型存储单元而设置的若干定时器电路，其中这些定时器电路中的每一个响应启动控制信号而在各自的预定时间周期产生提升控制信号；以及逻辑产生电路，用来根据来自每一个电阻负载型存储单元的提升控制信号而产生完全提升控制信号。
另外，定时器电路部分可以包括：电流反射电路；与电流反射电路连接的反相器，用来输出提升控制信号；为多个电阻负载型存储单元的每一个而设置的多个电路部分；第一N沟道晶体管，其漏极与多个电路部分相连接，源极与地相连接，该第一N沟道晶体管的栅极与片选信号连接作为启动控制信号；以及分压电路。在这种情况下，多个电路部分中的每一个包括：在电流反射电路和第一N沟道晶体管的漏极之间串连连接的第二N沟道晶体管和第三N沟道晶体管；在电流反射电路和第一N沟道晶体管的漏极之间串连连接的第四N沟道晶体管和第五N沟道晶体管。此外，第二和第四N沟道晶体管的栅极与片选信号连接，并且第五N沟道晶体管与分压电路以及在第三N沟道晶体管的栅极和供电电源之间连接的定时器电阻相连接。另外，与所述电路部分对应的电阻负载型存储单元包括两对负载电阻和MOS晶体管，这两对器件连接形成触发器，并且所述定时器电阻与所述两对中的一对的电阻一样，而所述第三N沟道晶体管与所述两对中另一对的MOS晶体管一样。
参考下面的附图并结合说明书能够更好地理解本发明：
图1是用来说明传统SRAM电路结构的方框图，图1B是SRAM的高阻负载电阻型存储单元部分的电路结构图；
图2是说明如图1所示的传统SRAM电路工作的运行波形图；
图3A和图3B是说明如图1所示的传统SRAM电路工作的波形图；
图4A和4B是说明当照射α射线时，如图1所示传统SRAM电路工作的波形图；
图5A是说明静态半导体存储器件电路结构，例如按照本发明实施例使用定时器电路的SRAM器件的方框图；
图5B是说明如图5A所示的SRAM存储单元部分的电路图；
图6显示图5B所说明的高阻负载存储单元部分的掩模图案图；
图7是图6所示的高阻负载存储单元部分当沿A-A切开时的剖面图；
图8是说明图5A所示的定时器电路的例子的电路结构；
图9是说明图5A所示的定时器电路的一部分的掩模图案图；
图10是说明图9所示的定时器电路的一部分当沿线B-B剖开时的剖面图；
图11是描述图5A所示的定时器电路工作的工作波形图；
图12A和12B是说明图5A所示的定时器电路工作的工作波形图；
图13是说明根据本发明的第二实施例含有定时器电路部分的SRAM电路的示意的电路图；
图14表示根据本发明的第三实施例含有定时器电路的SRAM电路的示意的电路图。
下面将参考附图详细地叙述本发明的静态半导体存储器件。
首先将说明根据本发明的第一实施例的静态半导体存储器件，例如SRAM(静态随机存储器)。图5A说明根据本发明的实施例，使用定时器电路的SRAM器件的方框图。图5B是如图5A所示的SRAM器件存储单元部分的电路图。参考图5A，SRAM器件包括定时器电路11，字线电压提升电路12，字解码器13，和存储单元阵列。
存储单元阵列(m×n)包括高阻负载型存储单元10。存储单元10分别与由多晶硅制成的“m”条字线WL1，WL2，...相连接，并且与位线对DG1和CDG1，DG2和CDG2，...相连接。定时器电路11输入片选信号CE，以便向字线电压提升电路12输出时序控制信号。字解码器13输入地址信号A0到An，和控制信号21，以选择字线WL1，WL2，...中的一个。字线电压提升电路12响应来自定时器电路11的定时控制信号而产生比供电电源电压高的电压，并且将提升电压送给字解码器13。因此，被选字线电压被设置成为提升电压。
从图5A可看到，在第一实施例中，字线提升电路12与定时器电路11连接，而不是如图1A所示与传统SRAM中所使用的伪字线DWL1相连。
如图5B所示，高阻负载存储单元10包括激励MOS晶体管QD1和QD2，传输MOS晶体管QT1和QT2，以及负载电阻R。激励晶体管QD1和QD2经过高阻负载电阻R分别与供电电源连接，并通过相互交叉连接构成触发器。传输晶体管QT1和QT2连接在位线DG1和CDG1之间，并且结点“a”位于晶体管QD1和电阻R之间，结点“b”位于晶体管QD2和电阻R之间。例如，传输晶体管QT1和QT2的栅极连接到字线WL1。应该明白高阻负载存储单元10的电路结构与传统高阻负载电路型存储单元的电路结构是一样的。
高阻负载电阻型存储单元10的一部分的掩模图案的平面图如图6所示。沿图6中A-A线的剖面部分如图7所示。
如图6和图7所示，在该掩模图案中，扩散层31和32被制做在半导体基片上。栅极多晶硅层33经栅隔离层被制做在扩散层31和32上。第二多晶硅层35经过另一隔离层被制做在栅极多晶硅层33上。扩散层铝触点37被制做在第二多晶硅层35之间。
图8是上述图5A所示定时器电路的电路图。如图8所示，定时器电路11是电流反射型读出放大器，并包括N沟道MOS晶体管Q1到Q5，P沟道MOS晶体管Q6和Q7，以及电路元件R1到R4。
MOS晶体管Q6，Q3和Q1从电源电压端开始串联连接，并且MOS晶体管Q7，Q4和Q2从电源电压端开始串联连接。MOS晶体管Q1和Q2的源极在结点α处与MOS晶体管Q5的漏极相连，而MOS晶体管Q5的源极与地相连接。
作为结点“d，”的N沟道MOS晶体管Q1的栅极经过具有高电阻值(大约10兆兆欧姆)的第一电阻元件R1连接到电源电压。同样，作为结点“c”的N沟道MOS晶体管Q2的栅极经过具有低电阻值(大约1兆欧姆)的第二电阻元件R2连接到电源电压与地之间的分压电路的电阻元件R3和R4中间的结点。因此，由MOS晶体管Q1，Q2和Q5，以及电阻R1到R4构成比较电路。
作为负载电路的MOS晶体管Q6和Q7的栅极相互连接，并且连接到作为结点β的MOS晶体管Q4的漏极，形成反射电路。MOS晶体管Q3的漏极作为结点X与反相器17相连接。反相器17的输出供给字线电压提升电路12作为时间控制信号。
片选信号CE提供给MOS晶体管Q3，Q4和Q5的栅极。
在这种方法中，晶体管Q3，Q4响应片选信号CE而导通/截止，并且比较电路与作为反射电路的负载晶体管Q6和Q7连接。
图9说明上述图8所示的定时器电路11的掩模图案图。图10是说明沿定时器电路11中B-B线剖开的部分的剖面示图。该掩模图案是与图9所示一样布置的。
MOS晶体管Q1和Q3与MOS晶体管QD2和QT2相同。MOS晶体管QD1的图案被保留，并且MOS晶体管QD1的栅极与MOS晶体管QT1的栅极相连以避免MOS晶体管QD1处于浮动状态。结果，漏极电容和栅极电容在定时器电路11中是有效应的。
定时器电路11的电路部分16包括比较电路，该电路的掩模图案与图5B所示的高阻负载电阻型存储单元10的掩模图案相似。结果，定时器电路11具有这样的特点，即，图6中所示的高阻负载电路型存储单元10的掩模图案的一部分可以按照原样地被利用。
与图6相同，如图10所示的相似结构部分可以通过在半导体基片上形成扩散层41和42的方法来构成。由多晶硅制做的栅极43和44经过隔离层制做在扩散层41和42上。第二多晶硅层45和46经过另一隔离层被制做在多晶硅栅极43和44上。同样，扩散层铝结点47被制做在那些第二多晶硅层45之间。
在上述图9所示的定时器电路11的掩模图案中，对应于图6所示的高电阻元件R、单元激励晶体管QD2，以及高阻负载电路型存储单元10的单元传输晶体管QT2的图案被用来作为对应于图9中所示的定时器电路11的电阻R1、以及N沟道MOS晶体管Q1和Q3的图案。同样，对应于如图6所示的单元激励晶体管QD1和单元传输晶体管QT1的图案与多晶硅制造的栅极相连，然后被连接到地，如图9所示。使用这种结构，图8中“d”结点的负载电容可以被做成与制做在高阻负载存储单元10上的结点“a”的负载电容相等。
这样，当该电压从电压VDR变化到VCC时，如图8所示结点“d”的电压变化与高阻负载存储单元10中的结点“a”到达电压VCC时的变化相等。应当明白，图8所示电路部分16中的另外的N沟道MOS晶体管Q2和Q4可以利用单元阵列的高阻负载存储单元10中的单元激励晶体管和单元传输晶体管来构成，如图7所示，存储单元10位于电路部分16的附近。
图8所示的结点“d”被用来作为电流反射型读出放大器的一个输入端。结点“c”用来作为电流反射型读出放大器的另外一个输入端，以跟随电源电压的变化。电阻元件R2的阻值被选择在兆欧姆的量级上，以便跟随电源电压。所述电阻元件是按照与通过注入磷离子而把多晶硅层用作高阻多晶硅层时的方向相反的方向使用的。另外，其它扩散层，多晶硅栅极，以及作为电阻元件的多晶硅层不经过任何处理被保留作为伪电路。
剩下的如图8所示的晶体管Q5到Q7，电阻元件R3和R4，以及反相器逻辑电路17被制做在另外的地方。此外，在高阻负载存储单元10中所使用的位线铝连接线DG1和DG2也被使用。另外，使用图7所示的用来作为高阻负载电阻型存储单元10的地线的第二多晶硅层来实现连接。
现在将参考工作波形图11，12A和12B描述根据第一实施例的定时电路11的工作情况。当片选信号CE被输入到定时器电路11时(见图11中的时间“t1”)，在高阻负载存储单元10的结点“a”的电位到达电压VCC之前，如图12A所示，由于结点“d”的电位低于结点“c”的电位，所以电流反射型读出放大器的输出“X”变为高电位，使得反相器17的逻辑输出“Z”变为低电位。这时，字线电压提升电路12输出一个提升电压到字线解码器13。
在另一方面，当结点“a”的电位到达电压VCC之后，片选信号CE被输入到定时器电路11时(见图1 1中的时间“t2”)，结点“X”变为低电位，使得反相器17的逻辑输出“Z”变为高电位，如图12B所示。这时，根据反相器17的作为时间控制信号的输出“Z”，控制字线电压提升电路12使之不工作。
结果，当存储单元电压从数据保持状态电压VDR变化到实际使用状态电压VCC时，提升字线电压所需的时间周期可以由高阻负载存储单元的高电阻元件，和高电位端激励晶体管漏极的扩散层电容所定义的CR时间常数来计算。
因此，正如前面在本实施例中所说明的，高阻负载存储单元的高电阻元件和激励晶体管被用来形成定时器电路，并且不改变它们在第一实施例中的样子，用来作为读出放大器的输入部分。结果，可以使这种读出放大器的工作与高阻负载存储单元的高电位端结点的工作相同。
因此，可以把SRAM器件做成这样，使得字线电压提升电路只有在定时器电路11的输出“Z”变为低电位的时间周期才工作。用这种方法，字线电压提升操作时间可以被设定为26到47毫秒。
同样，按照第一实施例，用与高阻负载存储单元的形状、或掩模暴光条件完全一样的掩模图案制作定时器电路11的电阻元件。因此，当制作高阻负载电阻使其具有最大宽度或最小宽度时，定时器电路的电阻元件也被做得具有最大宽度或最小宽度。
同样，即使象掩模图案暴光条件，磷离子注入量和多晶硅的形成这样的制造条件存在波动，也会把高阻负载存储单元的波动反映到定时器电路11。
另外，在高电阻元件的电阻值具有波动的情况下，如果使用多个定时器电路，或使用多个具有与高阻负载存储单元相同的图案形状的读出放大器，则能够产生适合于最坏条件的最佳延迟时间。
同样，根据第一实施例的高阻负载型存储单元10的电阻元件R是由多晶硅制造的。由于在制造阶段掩模图案的暴光条件的波动，电阻元件R的图案在宽度上会有变化。因此，可以把定时器电路11做成包括由多晶硅制造的电阻元件R1，该多晶硅具有与电阻元件R相同的宽度。
使用这种方法，字线电压提升所需的时间周期最大波动值可以被事先设定。
图13是为部分地说明按照本发明的第二实施例的静态半导体存储器件的电路图。如图13所示，定时器电路部分包括多个定时器电路11a，11b，...，11n，以及“与”门电路18，其中每一个定时器电路都与如图8所示定时器电路相同。为分散在存储单元阵列中的各存储单元设置定时器电路11a，11b，...，11n。所有定时器电路11a，11b，...，11n的输出被送到“与”门电路18。这样，当来自所有定时器电路11a，11b，...，11n的输出都变为高电位时，字线电压提升电路12的工作被停止。因此，能够考虑到最坏的条件来构成该定时器电路部分。
另外，图14部分地显示了按照本发明的第三实施例的静态半导体器件的电路图。
如图14所示，制备了对应于高阻负载存储单元10的多个掩模图案的电路部分，并且这些电路部分相互并联连接，以便构成读出放大器。
为分散在存储单元阵列中的存储单元设置这些电路部分。这些电路部分能够象图12A和12B所示的那样工作。虽然在这些实施例中，读出放大器被设计成为电流反射型读出放大器，但是也可以另外安排不同类型的读出放大器。
如同前面详细描述的，按照本发明，能够以高精度制造定时器电路或定时器电路部分，使得字线电压提升电路工作的延迟时间长，例如，当高阻负载存储单元的高电位端结点的电位被增加到电源电位时，其时间接近所需的26到47毫秒。同样，还有其它的优点，即能够以高精度产生适合用于因制造条件波动的高阻负载存储单元的高电阻元件的延迟时间。

Claims (12)

1.一种静态半导体存储器件，其特征在于包括：
与多个字线相连接的字解码器，用来将地址信号解码以选择多条字线中的一条；
与所述被选字线相连的电阻负载型存储单元(10)，其中所述电阻负载型存储单元包括两对负载电阻(R)和MOS晶体管(QD1或QD2)，所述两对连接形成触发器；
与所述字解码器连接的字线电压提升电路(12)，用来响应提升控制信号而将所述被选字线电压提升到比电源电压高的电压；
定时器电路，该电路包括：与所述两对器件中一对的负载晶体管一样的晶体管，以及与所述两对器件中所述MOS晶体管一样的MOS晶体管，用来响应启动控制信号而产生预定时间周期的提升控制信号，以触发所述字线电压提升电路。
2.根据权利要求1的静态半导体存储器件，其特征在于所述存储器件包括：
多个所述的存储单元(10)；
为某些所述若干电阻负载型存储单元设置多个定时器电路(11a，...，11n)，其中所述若干所述定时器中的每一个响应启动控制信号而产生各自的预定时间周期的提升控制信号；
逻辑产生电路(18)，用来根据来自每一个所述若干电阻负载型存储单元的提升控制信号而产生完全提升控制信号。
3.根据权利要求1的静态半导体存储器件，其特征在于：
所述定时器电路包括：比较电路部分(Q1，Q2，Q5)，用来比较与所述负载电阻一样的所述电阻(R1)的一端的电压和参考电阻(R2)一端的电压，
与所述负载电阻一样的所述电阻的另外一端与第一电压相连，而所述参考电阻的另外一端连接到比所述第一电压低的第二电压，以及
所述参考电阻的阻值比与所述负载电阻一样的所述电阻的阻值要小。
4.根据权利要求3的静态半导体存储器件，其特征在于：
所述比较电路部分包括：一对N沟道晶体管(Q1，Q2)和与作为恒流源的N沟道晶体管对相连的另一个N沟道晶体管(Q5)，以及
N沟道晶体管中的一个是与所述MOS晶体管的中的一个一样的所述MOS晶体管，并且所述一个N沟道晶体管的栅极连接到与所述负载电阻一样的所述电阻。
5.根据权利要求4的静态半导体存储器件，其特征在于所述定时器电路包括：
所述比较电路部分；
输出电路部分(Q6，Q7，17)，用来根据所述比较电路部分的比较结果输出提升控制信号；
输出控制电路部分(Q3，Q4)，用来响应启动控制信号而控制所述比较电路部分和所述输出电路部分之间的连接。
6.根据权利要求5的静态半导体存储器件，其特征在于所述输出电路部分包括电流反射电路。
7.根据权利要求5的静态半导体存储器件，其特征在于：所述存储器件包括若干组所述比较电路部分和所述输出控制电路部分，为所述若干电阻负载存储单元中的某些存储单元设置所述组。
8.根据权利要求1的静态半导体存储器件，其特征在于所述定时电路包括：
第一N沟道晶体管(Q5)，其源极与地连接，作为启动控制信号的片选信号被送到所述第一N沟道晶体管的源极；
第一P沟道晶体管(Q6)，第二N沟道晶体管(Q3)以及与所述MOS晶体管中的一个一样的第三N沟道晶体管(Q1)，它们被串联连接在电源电压与所述第一N沟道晶体管的漏极之间；
第二P沟道晶体管(Q7)，第四N沟道晶体管(Q4)和第五N沟道晶体管(Q2)，它们被串联地连接在电源电压与所述第一N沟道晶体管的漏极之间；
其中所述第一和第二P沟道晶体管的栅极被共同连接在所述第二P沟道晶体管和所述第四N沟道晶体管之间的结点上，并且所述第二和第四N沟道晶体管栅极被连接到片选信号上；
反相器，该反相器被连接在所述第一P沟道晶体管和所述第二N沟道晶体管之间的结点上，输出提升控制信号；
与所述负载电阻一模一样的定时器电阻(R1)，被连接在所述第三N沟道晶体管的栅极和电源电压之间；
参考电压产生电路(R2，R3，R4)，该电路被连接到所述第五N沟道晶体管的栅极上。
9.根据权利要求1的静态半导体存储器件，其特征在于所述定时器电路包括：
第一N沟道晶体管(Q5)，其源极连接到地，作为启动控制信号的片选信号被送到所述第一N沟道晶体管的栅极；
第一P沟道晶体管(Q6)，第二N沟道晶体管(Q3)以及与所述MOS晶体管一样的第三N沟道晶体管(Q1)，它们被串联连接在电源电压与所述第一N沟道晶体管的漏极之间；
第二P沟道晶体管(Q)，第四N沟道晶体管(Q4)和第五N沟道晶体管(Q2)，它们被串联地连接在电源电压与所述第一N沟道晶体管的漏极之间；
其中所述第一和第二P沟道晶体管的栅极被共同连接到地，并且所述第二和第四N沟道晶体管的栅极被连接到片选信号上；
反相器(17)，该反相器被连接在所述第一P沟道晶体管和所述第二N沟道晶体管之间的结点上，输出提升控制信号；
与所述负载电阻一模一样的定时器电阻(R1)，被连接在所述第三N沟道晶体管的栅极和电源电压之间；
参考电压产生电路(R2到R4)，该电路被连接到所述第五N沟道晶体管的栅极上。
10.根据权利要求1到9中任意一项的静态半导体存储器件，其特征在于：与所述负载电阻(R)一样的所述电阻和所述负载电阻是用相同的工艺制造的，并且与所述MOS晶体管一样的所述晶体管和所述第三N沟道晶体管(Q1)是用相同的工艺制造的。
11.根据权利要求1到9中任意一项的静态半导体存储器件，其特征在于：与所述负载电阻一样的所述电阻的图案以及所述第三N沟道晶体管的图案基本上分别与所述电阻负载型存储单元所述各对中的一对的负载电阻的图案，以及所述各对中另一对的MOS晶体管的图案是一样的。
12.根据权利要求1到9中任意一项的静态半导体存储器件，其特征在于：所述定时器电阻和所述第三N沟道晶体管与所述各对中的一对的负载电阻以及所述各对中另一对的MOS晶体管具有基本上相同的尺寸。
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