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HINTERGRUND
DER ERFINDUNG 1. Bereich der Erfindung
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Die vorliegende Erfindung betrifft
im Allgemeinen die Technik einer Halbleitervorrichtung, insbesondere
die Technik zum Anlegen einer verstärkten Spannung an eine Wortleitung
für eine
vorgegebene Zeit in einer statischen Halbleiter-Speichervorrichtung.
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2. Beschreibung des zugehörigen Standes
der Technik
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Aus der
US 5,132,931 ist ein Direktzugriffspeicher
mit einem Erfassungsmessfreigabe-Zeitgeberschaltkreis bekannt. Mit
einem derartigen Speicher kann die Verzögerung des Zeitüberwachungskreises
sich jedoch von der RC-Zeitverzögerung
der Speicherzelle unterscheiden.
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In letzter Zeit ist der Bedarf an
tragbaren elektrischen Geräten
wie beispielsweise tragbaren Telefonen beträchtlich gestiegen, und daher
wird eine statische Halbleiter-Speichervorrichtung (im Folgenden
als "SRAM" bezeichnet) häufig verwendet, um
Daten zu speichern, die in einem derartigen tragbaren Gerät benötigt werden.
Der Grund dafür
ist, dass das tragbare Gerät
im Allgemeinen durch eine eingebaute Batterie betrieben wird und
das SRAM den großen
Vorteil bietet, dass Daten bei Nichtbetrieb des tragbaren Geräts mit geringem
Energieverbrauch gespeichert werden können. Daher ist das SRAM für eine lange
Betriebsdauer geeignet. Folglich ist es für einen längeren Betrieb des batteriebetriebenen
tragbaren Geräts
dringend notwendig, dass das SRAM mit einer niedrigeren Steuerspannung
und einem niedrigeren Stromverbrauch betrieben werden kann.
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Als ein SRAM mit niedrigem Energieverbrauch,
bei dem die Notwendigkeit einer Reduzierung des Stromverbrauchs
eines derartigen SRAM im Standby-Modus realisiert wird, sind ein
aus einem P-Kanal-Transistor
und einem N-Kanal-Transistor zusammengesetztes Ganz-CMOS-Zellen-SRAM
sowie ein TFT-Zellen-SRAM bekannt. In dem Ganz-CMOS-Zellen-SRAM
ist jedoch aufgrund der Verwendung sowohl des P-Kanal-Transistors
als auch des N-Kanal-Transistors der Chip größer. In dem TFT-Zellen-SRAM
wird auch ein Schritt zur Herstellung einer Polysiliziumschicht
noch umfangreicher in einem SRAM, das eine Hochwiderstandslast-Speicherzelle
verwendet. Entsprechend fallen sowohl beim Ganz-CMOS-Zellen-SRAM
als auch beim TFT-Zellen-SRAM höhere
Herstellungskosten an.
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In einer SRAM-Vorrichtung mit einer
Speicherkapazität
von ca. 1 Mbits wird im Allgemeinen eine Hochwiderstandslast-Zelle
verwendet. Darüber hinaus
wird ein Widerstandswert der Hochwiderstands-Polysilizimschicht
noch derart erhöht,
dass Datenhaltestrom, der durch die Hochwiderstandslast-Zelle fließt, so weit
wie möglich
verringert werden kann.
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Aufgrund der Notwendigkeit, eine
Steuerspannung zu reduzieren, werden Lese-/Schreibvorgänge der
SRAM-Vorrichtung auch mit einer niedrigen Spannung ausgeführt. Darüber hinaus
wird in einem Standby-Zustand ein Datenhaltemodus verwendet, um
die geschriebenen Daten auf einer niedrigeren Spannung als der normalen
Steuerspannung zu halten (z. B. sind im Verzeichnis 2 V angegeben).
Somit können
die geschriebenen Daten sichergestellt werden. Daraus ergibt sich
die Möglichkeit,
den Energieverbrauch der SRAM-Vorrichtung bei Nichtbetrieb zu verringern.
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Der Schaltkreisaufbau der oben beschriebenen
herkömmlichen
SRAM-Vorrichtung
wird beispielsweise in der offengelegten japanischen Patentanmeldung
(JP-A-Showa 63-282992) und der offengelegten japanischen Patentanmeldung
(JP-A-Heisei 3-156795) beschrieben. Der Schaltkreisaufbau der SRAM-Vorrichtung
wird nun mit Bezug auf ein in 1A gezeigtes
Blockdiagramm eines Schaltkreises und einen in 1B gezeigten Schaltkreisaufbau eines
Speicherabschnitts davon beschrieben.
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Das bedeutet, dass 1A einen Schaltkreisaufbau einer SRAM-Vorrichtung zeigt,
die Hochwiderstandslast-Speicherzellen 10 verwendet, wobei (m × n) Hochwiderstandslast-Speicherzellen 10 durch "m" Wortleitungen WL1, WL2,..., die aus
Polysilizium bestehen, sowie durch "n" Ziffern-(Bit-)Leitungspaare
DG1 und CDG1, DG2 und CDG2,... angetrieben werden. Ein Wortdecoder 13 gibt Adress-Signale
A0 bis An und ein Steuersignal 21 ein, um eine dieser Wortleitungen
WL1, WL2,... auszuwählen.
Das Steuersignal 21 wird auch durch einen Puffer-Logikschaltkreis 19 verstärkt, und
das verstärkte
Steuersignal 21 wird an eine Schein-Wortleitung DWL1 geleitet.
Ein aus dieser Schein-Wortleitung DWL1 erhaltenes Signal wird über einen
Wortleitungs-Spannungsverstärkungsschaltkreis 12 an den
Wortdecoder 13 geleitet.
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Jede der Hochwiderstandslast-Speicherzellen 10 ist
mit einer entsprechenden der Wortleitungen WL1, WL2,... verbunden.
Jede der Hochwiderstandslast-Speicherzellen 10 ist auch
mit einem entsprechenden Paar der Bitleitungspaare DG1, CDG1: DG2,
CDG2, ... verbunden. Wie in 1B gezeigt, setzt
sich jede dieser Hochwiderstandslast-Speicherzellen 10 aus
dem die Speicherzellen ansteuernden MOS-Transistor QD1 und QD2,
den Transfertransistoren QT1 und QT2 für die Speicherzelle und den Lastwiderständen R zusammen.
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2, 3A, 3B, 4A und 4B zeigen Wellenform-Diagramme
zur Erläuterung
der Betriebsweisen der Hochwiderstandslast-Speicherzelle 10. 2 zeigt dabei ein Betriebs-Wellenform-Diagramm
der Hochwiderstandslast-Speicherzelle 10, wenn der Betriebszustand
dieser Speicherzelle 10 vom tatsächlichen Anwendungszustand
in den Datenhaltezustand und vom Datenhaltezustand in den tatsächlichen
Anwendungszustand geändert
wird. 3A und 3B zeigen interne Betriebs-Wellenform-Diagramme
der Hochwiderstandslast-Speicherzelle 10 in T Sekunden
(d. h. in der im Verzeichnis beschriebenen und in 2 gezeigten Zeit) bei Ausführung des
Datenlesevorgangs nachdem der Betriebszustand der Speicherzelle 10 vom
Datenhaltezustand in den tatsächlichen
Anwendungszustand geändert
wurde. 4A und 4B zeigen Betriebs-Wellenform-Diagramme
der Datenhalteknoten "a" und "b" in der Hochwiderstandslast-Speicherzelle 10 bei
Aussendung eines α-Strahls.
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Mit Bezug auf 2 werden nun die Betriebsweisen der Datenhalteknoten "a" und "b" der Hochwiderstandslast-Speicherzelle 10 beschrieben, wenn
der Betrieb dieser Speicherzelle 10 zwischen dem tatsächlichen
Anwendungszustand und dem Datenhaltezustand geändert wird. Denn der Potentialpegel
der Wortleitung ist der Grundpegel im Datenhaltezustand. Wird die
Spannung für
die Speicherzelle zwischen der Spannung VCC im tatsächlichen
Anwendungszustand und der Spannung VDR im Datenhaltezustand geändert, so
wird das Potential am Ausgangsknoten "a" der
Hochpegelseite in Übereinstimmung
mit der Zeitkonstanten geändert, welche
basierend auf dem Widerstandwert des Hochwiderstandselements R und
der Lastkapazität des
Knotens "a" festgelegt wird.
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Es wird nun davon ausgegangen, dass
der Betrieb der Speicherzelle 10 vom Datenhaltezustand zum tatsächlichen
Anwendungszustand geändert wird.
Auch wird davon ausgegangen, dass das Potential der Wortleitung
WL1, das basierend auf den Adress-Signalen AO bis An gewählt wird,
nach der im Verzeichnis beschriebenen Zeit T in die verstärkte Wortleitungsspannung
geändert
wird und dann der Lesevorgang durchgeführt wird. In diesem Fall wird der
Vorgang, wenn das Potential an der Wortleitung noch nicht erhöht wurde,
nun mit Bezug auf 3A ausführlicher
beschrieben, und der Vorgang, wenn das Potential an der Wortleitung
noch erhöht
wird, wird nun mit Bezug auf 3B ausführlicher
beschrieben.
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Wie in 3A gezeigt,
wird, falls das Potential an der Wortleitung noch nicht erhöht wurde,
der Transfertransistor QT1 nicht in den EIN-Zustand gebracht, so
dass sich das Potential am Knoten "a" nicht ändert. Der
Grund dafür
ist, dass das Potentialgefälle
zwischen dem Potential am Knoten "a" und der
Stromversorgungsspannung VCC im tatsächlichen Anwendungszustand
niedriger ist als die Schwellenspannung des Transfertransistors
QT1. Im Gegenteil, da der Transfertransistor QT2 in den EIN-Zustand
gebracht wird, fließen
die elektrischen Ladungen, die in der Last der Bitleitung CDG1 gespeichert
waren, in den Knoten "b". Zu diesem Zeitpunkt
ist, da das Potential am Knoten "a" niedrig ist, die
Stromfähigkeit
des Ansteuer-MOS-Transistors QD2, der das Potential am Knoten "a" als Gate-Potential verwendet, niedrig.
Infolge dessen wird das Potential am Knoten "b" erhöht. Entsprechend
wird der Ansteuertransistor QD1 in den EIN-Zustand gebracht, so dass kein Potentialgefälle zwischen
dem Knoten "a" und dem Knoten "b" besteht. Die Potentiale an den Knoten "a" und "b" werden
durch eine sehr kleine Schwankung der Stromfähigkeiten der in der Hochwiderstandslast-Speicherzelle 10 verwendeten Ansteuertransistoren
invertiert. Dies würde
zu einer Zerstörung
der Zelldaten führen.
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Doch wie in 3B dargestellt, werden, falls das Potential
an der Wortleitung auf die verstärkte Spannung
VBB verstärkt
wird, die höher
ist als die Schwellenspannung des Transfertransistors QT1, beide
Transfertransistoren QT1 und QT2 in den EIN-Zustand gebracht. Entsprechend
fließen
die elektrischen Ladungen von den Bitleitungen in die Knoten "a" und "b".
Dies führt
zu einer Erhöhung
des Potentials am Knoten "a". Selbst wenn die
elektrische Ladung von der Bitleitung in den Knoten "b" fließt, wird das Gate-Potential
am Ansteuer-MOS-Transistor QD2 hoch, so dass das Potential am Knoten "b" nicht so sehr erhöht wird. Infolge dessen können die in
die Hochwiderstandslast-Speicherzelle 10 geschriebenen
Daten gelesen werden, ohne dass diese geschriebenen Daten elektrisch
zerstört
werden.
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In einer 1-Mbit-SRAM-Vorrichtung,
die sowohl über
den oben beschriebenen Betriebsmodus mit geringem Stromverbrauch
als auch über
einen Datenhaltemodus verfügt,
wird der Betrieb mit geringem Stromverbrauch durch eine Erhöhung des
Widerstandswertes der Hochwiderstands-Polysiliziumschicht in der
Hochwiderstandslast-Speicherzelle 10 realisiert.
In diesem Fall, wenn der Betriebszustand dieser Speicherzelle 10 vom
Datenhaltemodus bei der Spannung von 2 V zum tatsächlichen
Anwendungszustand bei der niedrigen Betriebsspannung von 2,7 V geändert wird,
ist die lange Zeitspanne erforderlich, bis ein Ausgangspotential
der Hochpegelseite dieser Hochwiderstandslast-Speicherzelle 10 bis
auf die Stromversorgungsspannung im tatsächlichen Anwendungszustand
erhöht
wird. Dies ist der Fall, da das Ausgangspotential der Hochpegelseite über den
hochohmigen Lastwiderstand angelegt wird. Ein in einer gegenwärtig in
Massenfertigung hergestellten 1-Mbit-SRAM-Vorrichtung ausgebildetes
hochohmiges Lastwiderstandselement weist den typischen Widerstandswert
von ganzen 10 Tera-Ohm auf, wobei angenommen wird, dass der Stromverbrauch
im Standby-Zustand in der Größenordnung von
1 μA gewählt wird.
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Andererseits wird die Größe des Chips
in der SRAM-Vorrichtung noch immer jährlich verringert. Gleichzeitig
wird auch die Maskenstruktur eines hochohmigen Lastwiderstands der
Speicherzelle reduziert. Auch der Widerstandswert des hochohmigen Lastwiderstands,
der basierend auf einer Dosiermenge von Phosphorionen in einer Polysiliziumschicht festgelegt
wird, schwankt zum großen
Teil in einem Bereich zwischen 8 und 18 Tera-Ohm.
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Hier werde angenommen, dass eine
Kapazität
der Diffusionsschicht eines Drain-Anschlusses eines die Speicherzelle
antreibenden Transistors zum Halten von Zelldaten in der Größenordnung
von 1,3 fF und eine Kapazität
eines Gate-Anschlusses eines anderen die Speicherzelle antreibenden
Transistors eines Flip-Flops in der Größenordnung von 1,3 fF gewählt wird.
In diesem Fall würde
eine Zeitspanne zur Erhöhung
des Potentials, die nötig
ist, bis der Drain-Knoten von einer Spannung im Datenhaltezustand
auf eine Stromversorgungsspannung im tatsächlichen Zustand steigt, (1,3 × 1015 +
1,3 × 10 – 15) × (8 bis
18 1012) = 21 bis 47 msec betragen.
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Andererseits wird die im Verzeichnis
beschriebene Wartezeitdauer im Allgemeinen in einer Größenordnung
von 5 msec gewählt.
Daher würde der
Lesevorgang vor der Zeitspanne zur Erhöhung des Potentials, welche
Zeitspanne nötig
ist, wenn das Ausgangspotential der Hochpegelseite dieser Hochwiderstandslast-Speicherzelle 10 auf
das Energieversorgungspotential erhöht wird, ausgeführt werden.
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Nun wird versucht, die SRAM-Vorrichtung kostengünstiger
herzustellen, was zur oben beschriebenen Reduzierung der Chipgröße bei der SRAM-Vorrichtung
führt.
Auch die Zellengröße der Hochwiderstandslast-Speicherzelle
wird reduziert. Somit wird es praktisch schwierig, ein Stromfähigkeitsverhältnis eines
Zellentransfertransistors zu einem Zellenansteuertransistor, nämlich (Stromfähigkeit
des Zellenansteuertransistors)/(Stromfähigkeit des Zellentransfertransistors),
beizubehalten. Je stärker
dieses Stromfähigkeitsverhältnis erhöht wird, um
so besser wird die Stromhaltefähigkeit
der Hochwiderstandslast-Speicherzelle erhöht. Somit wird das Potentialgefälle zwischen
dem Ausgangspotential der Hochpegelseite der Hochwiderstandslast-Speicherzelle
und dem Ausgangspotential ihrer Niederpegelseite verringert, so
dass die Zelldaten zerstört würden.
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Wie vorher erläutert, beträgt die zur Erhöhung des
Potentials der Wortleitung benötigte
Zeitspanne ca. 21 bis 47 msec. Wird die Zeitspanne, während der
das Potential der Wortleitung verstärkt wird, länger als diese ursprünglich benötigte Zeitspanne,
so wird die Stromfähigkeit
des Zellentransfertransistors erhöht, so dass das Stromfähigkeitsverhältnis dieses
Zellentransfertransistors zu dem Zellenansteuertransistor verringert
wird. Daher besteht ein weiteres Problem darin, dass die Beständigkeit
gegenüber α-Strahlen
herabgesetzt würde.
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Als Nächstes werden nun Vorgänge dieser Hochwiderstandslast-Speicherzelle bei
Aussendung eines α-Strahls
mit Bezug auf 4A und 4B erläutert. 4A stellt dabei den Betrieb der Speicherzelle 10 dar,
wenn das Potential an der Wortleitung nicht erhöht wird, während 4B den Betrieb der Speicherzelle 10 zeigt,
wenn das Potential an der Wortleitung erhöht wird, während der α-Strahl ausgesendet wird. Wird
das Potential an der Wortleitung erhöht, so werden die Gate-Spannungen
der Transfertransistoren QT1 und QT2 erhöht. Entsprechend werden ihre Stromfähigkeiten
erhöht.
Wenn jedoch eine Wortleitung ausgewählt wird und das Potential
an dieser Wortleitung den hohen Pegel annimmt, so wird das Potential
am Knoten "b" auf der Niederpegelseite
der Zelldaten erhöht,
falls das Potential an der Wortleitung wie in 4B gezeigt erhöht wird, als wenn das Potential
an der Wortleitung gemäß 4A nicht erhöht wird.
In diesem Fall, wenn der α-Strahl
zur Zeit t0 ausgesendet wird, kann der Spannungsabfall leicht im
Knoten "a" am Hochpegelpotential
auftreten, wenn das Potential am Knoten "b" hoch
ist. Der Grund dafür
ist, dass das oben beschriebene Stromfähikeitsverhältnis des Transfertransistors
QT1 zum Ansteuertransistor QD1 gesenkt wird. Entsprechend würden die
Zellendaten leicht zerstört.
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Wie oben beschrieben wird die Wortleitungsspannung
in dem Datenlesevorgang in der SRAM-Vorrichtung wunschgemäß verstärkt. Wenn jedoch
der Lese-/Schreibvorgang der SRAM-Vorrichtung hinausgezögert wird,
bis das Ausgangspotential der Hochpegelseite das Energieversorgungspotential
erreicht, besteht ein weiteres Problem darin, dass der Betrieb eines
Gesamtsystems verzögert
würde. Wenn
die Wortleitungsspannung zu lange Zeit verstärkt wird, würde auch die Beständigkeit
gegenüber α-Strahlen
herabgesetzt. Daher sollte der Wortleitungs-Spannungsverstärkungsvorgang
nach einer vorgegebenen Zeitspanne gestoppt werden.
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Um diese Probleme zu vermeiden wird
der in 1 gezeigte herkömmliche
Stromkreis zur Steuerung der Zeitspanne vorgeschlagen, die nötig ist,
um das Potential an der Wortleitung zu verstärken. In diesem herkömmlichen
Zeitsteuerschaltkreis wird der Wortleitungs-Spannungsverstärkungsschaltkreis 12 unter
Verwendung der Schein-Wortleitung DWL1 angetrieben, bis das verstärkte Potential
an der Schein-Wortleitung DWL1 zur Energieversorgungsspannung wird.
Die Schein-Wortleitung DWL1 wird daher verwendet, um zu bestätigen, dass
jede beliebige Wortleitung ausgewählt wird.
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Wie vorher beschrieben, beträgt die ursprünglich zur
Erhöhung
des Potentials an der Wortleitung benötigte Zeitspanne ca. 21 bis
47 msec. In dem herkömmlichen
Schaltkreis, in dem der Wortleitungs-Spannungsverstärkungsschaltkreis 12 unter Verwendung
der Schein-Wortleitung DWL1 angetrieben wird, ist es jedoch praktisch
schwierig, eine derart lange Verzögerungszeit mit hoher Präzision zu schaffen.
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Es ist auch schwierig, eine derart
lange Verzögerungszeit
mit einem Verzögerungsschaltkreis
zu realisieren, der sich aus Invertern zusammensetzt. Anders gesagt,
selbst wenn dieser Inverter-Verzögerungsschaltkreis
unter der schlechtesten Voraussetzung aufgebaut wird, wird die normale
Betriebsgeschwindigkeit einer SRAM-Vorrichtung in der Größenordnung
von "nsec" (Nanosekunden) gewählt. Andererseits
sind, wenn sich dieser Inverter-Verzögerungsschaltkreis
aus Invertern zusammensetzt, zahlreiche Inverterelemente zwingend
notwendig, da die Betriebsgeschwindigkeit in der Größenordnung von "msec" (Millisekunden)
um 6 Stellen länger
ist als die "nsec". Folglich vergrößert sich
die Chipfläche, und
weiterhin fallen höhere
Kosten an. Daher ist es praktisch unmöglich, einen Schaltkreis für eine derart lange
Zeitverzögerung
aus Invertern aufzubauen.
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Darüber hinaus ist es äußerst schwierig,
einen Zeitgeber-Schaltkreis aus einem Widerstand R und einem Kondensator
C so herzustellen, dass die Verzögerungszeit
so eingestellt ist, dass sie dem hohen Widerstandswert der Hochwiderstandslast-Speicherzelle
angepasst ist. Der Grund dafür
liegt darin, dass der hohe Widerstandswert durch die Herstellungsvoraussetzung
schwanken würde.
Das heißt, dass
der Widerstandswert des Hochwiderstandelements durch die Herstellungsvoraussetzung
von Polysilizium in großem
Maße verändert wird.
Außerdem beträgt die Anzahl
von hochohmigen Elementen in einem 1-Mbit-Hochwiderstandslast-SRAM
2 Millionen. Schwankungen dieser widerstandswerte werden daher beträchtlich
erhöht.
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Eine SRAM-Vorrichtung wird beispielsweise in
der japanischen offengelegten Patentanmeldung (JP-A-Heisei 5-6675)
beschrieben, wobei der Wortleitungs-Spannungsverstärkungsschaltkreis
dazu verwendet wird, den Schreibvorgang mit einer niedrigen Spannung
zu realisieren. In diesem herkömmlichen
Beispiel wird das Ausgangspotential der Hochpegelseite einer Hochwiderstandslast-Speicherzelle im
Schreibvorgang von einer Bitleitung durch einen Wortleitungs-Spannungsverstärkungsschaltkreis
angelegt. Dies führt
zu einem hohen Potentialgefälle zwischen
dem Ausgangspotential der Hochpegelseite der Hochwiderstandslast-Speicherzelle
und auch dem Ausgangspotential ihrer Niederpegelseite. Der Verstärkungsvorgang
wird jedoch nur für
den Schreibvorgang ausgeführt.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die vorliegende Erfindung zielt auf
die Lösung
dieser Probleme in den herkömmlichen
statischen Halbleiter-Speichervorrichtungen ab. Ein Ziel der vorliegenden
Erfindung ist es daher, eine statische Halbleiter-Speichervorrichtung
bereitzustellen, in der eine Verzögerungszeit von 26 msec bis
47 msec in einem einfachen Verzögerungszeitschaltkreis
mit höherer
Präzision
erzeugt werden kann.
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Das Ziel der vorliegenden Erfindung
wird durch Anspruch 1 gelöst.
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Die Merkmale des Oberbegriffs von
Anspruch 1 sind aus der
US 4,896,297 bekannt.
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Der Zeitgeber-Schaltkreis weist einen
Vergleichsschaltkreisabschnitt zum Vergleichen einer Spannung eines
Anschlusses der Nachbildung des Lastwiderstands mit einer Spannung
eines Anschlusses eines Referenzwiderstands auf, wobei der andere
Anschluss der Nachbildung des Lastwiderstands an eine erste Spannung
angeschlossen ist und der andere Anschluss des Referenzwiderstands
an eine zweite Spannung angeschlossen ist, die niedriger als die
erste Spannung ist, und wobei ein Widerstand des Referenzwiderstands
kleiner ist als der der Nachbildung des Lastwiderstands.
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In diesem Fall weist der Vergleichsschaltkreisabschnitt
ein N-Kanal-Transistorenpaar
sowie einen weiteren N-Kanal-Transistor auf, der mit dem als Konstantstromquelle
wirkenden N-Kanal-Transistorenpaar verbunden ist. Einer der N-Kanal-Transistoren
ist die Nachbildung eines der MOS-Transistoren, und das Gate des
einen N-Kanal-Transistors ist mit der Nachbildung des Lastwiderstands
verbunden.
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In diesem Fall weist der Zeitgeber-Schaltkreis
den Vergleichsschaltkreisabschnitt, einen Ausgabeschaltkreisabschnitt
zur Ausgabe des Verstärkungs-Steuersignals
basierend auf dem Vergleichsergebnis durch den Vergleichsschaltkreisabschnitt, und
einen Ausgabe-Steuerschaltkreisabschnitt zum Steuern der Verbindung
zwischen dem Vergleichsschaltkreisabschnitt und dem Ausgabeschaltkreisabschnitt
ansprechend auf das Start-Steuersignal auf. Der Ausgabeschaltkreisabschnitt
weist einen Stromspiegelungsschaltkreis auf.
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Der Zeitgeber-Schaltkreis kann sich
aus einem ersten N-Kanal-Transistor,
dessen Source-Anschluss mit Masse verbunden ist, wobei ein Chip-Auswahlsignal
als das Start-Steuersignal an ein Gate des ersten N-Kanal-Transistors
geleitet wird, einem ersten P-Kanal-Transistor, einem zweiten N-Kanal-Transistor
sowie einem dritten N-Kanal-Transistor als die Nachbildung eines
der zwischen der Stromversorgungsspannung und einem Drain-Anschluss
des ersten N-Kanal-Transistors in Reihe geschalteten MOS-Transistoren,
einem zweiten P-Kanal-Transistor, einem vierten N-Kanal-Transistor sowie
einem fünften
N-Kanal-Transistor, der zwischen der Stromversorgungsspannung und
dem Drain-Anschluss des ersten N-Kanal-Transistors in Reihe geschaltet
ist, wobei die Gates des ersten und zweiten P-Kanal-Transistors
gemeinsam an einen Knoten zwischen dem zweiten P-Kanal-Transistor
und dem vierten N-Kanal-Transistor
angeschlossen sind, und Gates des zweiten und vierten N-Kanal-Transistors mit
dem Chip-Auswahlsignal verbunden sind, einem an einen Knoten zwischen
dem ersten P-Kanal-Transistor und dem zweiten N-Kanal-Transistor
angeschlossenen Inverter zur Ausgabe des Verstärkungs-Steuersignals und einem
Zeitgeber-Widerstand als Nachbildung des Lastwiderstands, der zwischen
dem Gate des dritten N-Kanal-Transistors und der Stromversorgungsspannung
angeschlossen ist, und einem Vergleichsspannungs-Erzeugerschaltkreis,
der mit einem Gate des fünften
N-Kanal-Transistors verbunden ist, zusammensetzen.
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In diesem Fall ist es wünschenswert,
dass die Nachbildung des Lastwiderstands und der Lastwiderstand
während
der selben Prozesse gebildet werden, und die Nachbildung eines der
MOS-Transistoren und der dritte N-Kanal-Transistor ebenfalls in den
selben Prozessen gebildet werden. Weiterhin ist es wünschenswert,
dass Muster der Nachbildung des Lastwiderstands bzw. Muster des
dritten N-Kanal-Transistors im Wesentlichen identisch mit Mustern
des Lastwiderstands eines der Paare bzw. Mustern des MOS-Transistors des anderen
Paars in der Widerstandslast-Speicherzelle sind.
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Der Zeitgeber-Schaltkreis weist einen
ersten N-Kanal-Transistor, dessen Source-Anschluss mit Masse verbunden
ist, wobei ein Chip-Auswahlsignals als
das Start-Steuersignal an ein Gate des ersten N-Kanal-Transistors
geleitet wird, einen ersten P-Kanal-Transistor, einen zweiten N-Kanal-Transistor
und einen dritten N-Kanal-Transistor
als die Nachbildung eines der MOS-Transistoren, welche zwischen
der Stromversorgungsspannung und einem Drain-Anschluss des ersten N-Kanal-Transistors
in Reihe geschaltet sind, einen zweiten P-Kanal-Transistor, einen
vierten N-Kanal-Transistor
und einen fünften N-Kanal-Transistor,
die zwischen der Stromversorgungsspannung und dem Drain-Anschluss
des ersten N-Kanal-Transistors in Reihe geschaltet sind, wobei die
Gates des ersten und des zweiten P-Kanal-Transistors gemeinsam mit
Masse verbunden sind, und die Gates des zweiten und vierten N-Kanal-Transistors
mit dem Chip-Auswahlsignal verbunden sind, einen Inverter, der an
einen Knoten zwischen dem ersten P-Kanal-Transistor und dem zweiten N-Kanal-Transistor
zur Ausgabe des Verstärkungs-Steuersignals
angeschlossen ist, einen Zeitgeber-Widerstand als die Nachbildung des Lastwiderstands,
der zwischen dem Gate des dritten N-Kanal-Transistors und der Stromversorgungsspannung angeschlossen
ist, und einen Vergleichsspannungs-Erzeugerschaltkreis, der an ein Gate
des fünften
N-Kanal-Transistors angeschlossen ist, auf.
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In diesem Fall ist es wünschenswert,
dass der Zeitgeber-Widerstand und der dritte N-Kanal-Transistor
im Wesentlichen die gleichen Abmessungen aufweisen wie der Lastwiderstand
eines der Paare und der MOS-Transistor des anderen Paars. Weiterhin
ist es wünschenswert,
dass Muster des Zeitgeber-Widerstands und Muster des dritten N-Kanal-Transistors
im Wesentlichen die gleichen wie die des Lastwiderstands eines der
Paare bzw. des MOS-Transistors des anderen Paars sind und der Zeitgeber-Widerstand
und der Lastwiderstand eines der Paare der dritte N-Kanal-Transistor,
und der dritte N-Kanal-Transistor und der MOS-Transistor des anderen
Paars in den selben Prozessen gebildet werden.
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Die vorgegebene Zeitspanne ist im
Wesentlichen die gleiche wie eine Zeitspanne, während der eine Ausgabe des
Flip-Flop auf einer Hochpegelseite zur Stromversorgungsspannung
ansteigt.
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Um einen weiteren Aspekt der vorliegenden Erfindung
zu erreichen, weist eine statische Halbleiter-Speichervorrichtung
einen Wortdecoder, der an eine Vielzahl von Wortleitungen angeschlossen
ist, zum Decodieren eines Adress-Signals, um eine aus der Vielzahl
von Wortleitungen auszuwählen,
eine Vielzahl von Widerstandslast-Speicherzellen, die an die Vielzahl
von Wortleitungen angeschlossen sind, einen Wortleitungs-Spannungsverstärkungsschaltkreis,
der mit dem Wortdecoder verbunden ist, zur Verstärkung einer Spannung der ausgewählten Wortleitung
auf eine Spannung, die größer als
eine Stromversorgungsspannung ist, ansprechend auf ein gesamtes
Verstärkungs-Steuersignal,
und einen Zeitgeber-Schaltkreisabschnitt zum Erzeugen des gesamten
Verstärkungs-Steuersignals
während
einer vorgegebenen Zeitspanne ansprechend auf ein Start-Steuersignal,
um den Wortleitungs-Spannungsverstärkungsschaltkreis
zu aktivieren, auf.
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Der Zeitgeber-Schaltkreisabschnitt
kann eine Vielzahl von Zeitgeber-Schaltkreisen, die für Einzelne
der Vielzahl von Widerstandslast-Speicherzellen zur Verfügung stehen,
wobei jeder aus der Vielzahl von Zeitgeber-Schaltkreisen für eine individuell
vorgegebene Zeitspanne ein Verstärkungs-Steuersignal
erzeugt, ansprechend auf das Start-Steuersignal, und einen logischen
Produktschaltkreis zum Erzeugen des gesamten Verstärkungs-Steuersignals
aus dem Verstärkungs-Steuersignal
von jeder aus der Vielzahl von Widerstandslast-Speicherzellen aufweisen.
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Alternativ kann der Zeitgeber-Schaltkreisabschnitt
einen Stromspiegelungsschaltkreis, einen mit dem Stromspiegelungsschaltkreis
verbundenen Inverter zur Ausgabe des Verstärkungs-Steuersignals, eine
Vielzahl von Schaltkreisabschnitten für Einzelne der Vielzahl von
Widerstandslast-Speicherzellen, einen ersten N-Kanal-Transistor, der an seinem Drain-Anschluss
mit der Vielzahl von Schaltkreisabschnitten und an seinem Source-Anschluss
mit Masse verbunden ist, wobei ein Gate-Anschluss des ersten N-Kanal-Transistors
mit einem Chip-Auswahlsignal als Start-Steuersignal verbunden ist,
und einen Spannungsteilungsschaltkreis aufweisen. In diesem Fall
weist jeder aus der Vielzahl von Schaltkreisabschnitten einen zweiten
N-Kanal-Transistor und einen dritten N-Kanal-Transistor, die zwischen
dem Stromspiegelungsschaltkreis und dem Drain-Anschluss des ersten
N-Kanal-Transistors
in Reihe geschaltet sind, einen vierten N-Kanal-Transistor und einen fünften N-Kanal-Transistor,
die zwischen dem Stromspiegelungsschaltkreis und dem Drain-Anschluss
des ersten N-Kanal-Transistors in Reihe geschaltet sind, auf. Auch
sind die Gate-Anschlüsse des
zweiten und vierten N-Kanal-Transistors mit dem Chip-Auswahlsignal
verbunden, und ein Gate-Anschluss
des fünften
N-Kanal-Transistors ist mit dem Spannungsteilungsschaltkreis verbunden,
und ein Zeitgeber-Widerstand zwischen dem Gate-Anschluss des dritten
N-Kanal-Transistors und der Stromversorgungsspannung geschaltet.
Darüber
hinaus weist die Widerstandslast-Speicherzelle, die dem Schaltkreisabschnitt
entspricht, zwei Paare eines Lastwiderstands und eines MOS-Transistors
auf, wobei die beiden Paare verbunden sind, um ein Flip-Flop zu bilden, und
der Zeitgeber-Widerstand und der dritte N-Kanal-Transistor sind Nachbildungen des
Widerstands eines der Paare und des MOS-Transistors des anderen
Paars.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Die vorliegende Erfindung könnte in
Verbindung mit der Beschreibung mit Bezug auf die folgenden Zeichnungen
besser verstanden werden:
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1A ist
ein Blockdiagramm zur Veranschaulichung des Schaltkreisaufbaus eines
herkömmlichen
SRAM, und 1B ist ein
Schaltkreisaufbau eines hochohmigen Lastwiderstand-Speicherzellenabschnitts
des SRAM;
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2 ist
ein Betriebs-Wellenform-Diagramm zur Erläuterung der Betriebsweise des
in 1 gezeigten herkömmlichen
SRAM-Schaltkreises;
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3A und 3B sind Wellenform-Diagramme
zur Erläuterung
der Betriebsweise des in 1 gezeigten
herkömmlichen
SRAM-Schaltkreises;
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4A und 4B sind andere Wellenform-Diagramme
zur Erläuterung
der Betriebsweise des in 1 gezeigten
herkömmlichen
SRAM-Schaltkreises bei Aussendung eines α-Strahls;
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5A ist
ein Blockdiagramm zur Veranschaulichung des Schaltkreisaufbaus einer
statischen Halbleiter-Speichervorrichtung wie beispielsweise einer
SRAM-Vorrichtung, die einen Zeitgeber-Schaltkreis gemäß einer
erfindungsgemäßen Ausführungsform
verwendet;
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5B ist
ein Schaltplan zur Veranschaulichung eines Speicherzellenabschnitts
dieser in 5A gezeigten
SRAM-Vorrichtung;
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6 zeigt
ein Maskenstruktur-Diagramm eines in 5B gezeigten
Hochwiderstandslast-Speicherzellenabschnitts;
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7 ist
eine Schnittansicht durch den in 6 gezeigten
Hochwiderstandslast-Speicherzellenabschnitt bei einem Schnitt entlang
der Linie A-A;
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8 ist
ein Schaltkreisaufbau zur Veranschaulichung eines Beispiels für den in 5A gezeigten Zeitgeber-Schaltkreis;
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9 ist
ein Maskenstruktur-Diagramm zur Veranschaulichung eines Abschnitts
des Zeitgeber-Schaltkreises aus 5A;
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10 ist
eine Schnittansicht zur Veranschaulichung des Abschnitts des in 9 gezeigten Zeitgeber-Schaltkreises
bei einem Schnitt entlang der Linie B-B;
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11 ist
ein Betriebs-Wellenform-Diagramm zur Beschreibung der Betriebsweise
des in 5A gezeigten
Zeitgeber-Schaltkreises;
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12A und 12B sind Betriebs-Wellenform-Diagramme
zur Erläuterung
von Betriebsweisen des in 5A gezeigten
Zeitgeber-Schaltkreises;
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13 ist
ein schematischer Schaltplan, der einen SRAM-Schaltkreis zeigt,
welcher einen Zeitgeber-Schaltkreisabschnitt gemäß einer zweiten erfindungsgemäßen Ausführungsform
aufweist; und
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14 ist
ein schematischer Schaltplan zur Darstellung eines SRAM-Schaltkreises,
der einen Zeitgeber-Schaltkreisabschnitt gemäß einer dritten erfindungsgemäßen Ausführungsform
aufweist.
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BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORMEN
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Eine statische Halbleiter-Speichervorrichtung
der vorliegenden Erfindung wird im Folgenden detailliert mit Bezug
auf die anliegenden Zeichnungen beschrieben.
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Zunächst wird die statische Halbleiter-Speichervorrichtung
wie beispielsweise eine SRAM(Static Random Access Memory, statischer
Direktzugriffspeicher)-Vorrichtung gemäß der ersten Ausführungsform
der vorliegenden Erfindung beschrieben. 5A ist ein schematisches Blockdiagramm
zur Veranschaulichung einer SRAM-Vorrichtung
unter Verwendung eines Zeitgeber-Schaltkreises gemäß einer
erfindungsgemäßen Ausfiihrungsform. 5B ist ein Schaltplan eines
Speicherzellenabschnitts dieser in 5A gezeigten SRAM-Vorrichtung.
Mit Bezug auf 5A setzt
sich die SRAM-Vorrichtung aus einem Zeitgeber-Schaltkreis 11,
einem Wortleitungs-Spannungsverstärkungsschaltkreis 12,
einem Wortdecoder 13 und einem Speicherzellenfeld zusammen.
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Das Speicherzellenfeld setzt sich
aus (m × n) Hochwiderstandslast-Speicherzellen 10 zusammen. Die
Speicherzellen 10 sind mit "m" Wortleitungen WL1,
WL2,..., die aus Polysilizium bestehen, und mit "n" Ziffern-
(Bit-) Leitungspaaren, jeweils DG1 und CDG1, DG2 und CDG2,... verbunden.
Der Zeitgeber-Schaltkreis 11 gibt ein Chip-Auswahlsignal
CE ein, um ein Taktsteuersignal an den Wortleitungs-Spannungsverstärkungsschaltkreis 12 auszugeben.
Der Wortdecoder 13 gibt die Adressensignale A0 bis An und
ein Steuersignal 21 ein, um eine dieser Wortleitungen WL1,
WL2,... auszuwählen.
Der Wortleitungs-Spannungsverstärkungsschaltkreis 12 erzeugt,
ansprechend auf das Taktsteuersignal vom Zeitgeber-Schaltkreis 11,
eine Spannung, die höher ist
als eine Stromversorgungsspannung, und leitet die verstärkte Spannung
an den Wortdecoder 13. Die Spannung der ausgewählten Wortleitung
wird also auf die verstärkte
Spannung eingestellt.
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Wie aus 5A ersichtlich, ist der Wortleitungs-Verstärkungsschaltkreis 12 in
der ersten Ausführungsform
mit dem Zeitgeber-Schaltkreis 11 verbunden,
anstatt der Schein-Wortleitung DWL1, die im herkömmlichen SRAM aus 1A verwendet wird.
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Wie in 5B gezeigt,
setzt sich die Hochwiderstandslast-Speicherzelle 10 aus
den Ansteuer-MOS-Transistoren QD1 und QD2, den Transfer-MOS-Transistoren
QT1 und QT2 und den Lastwiderständen
R zusammen. Die Ansteuertransistoren QD1 und QD2 sind jeweils über die
hochohmigen Lastwiderstände
R an die Stromversorgungsspannung angeschlossen, und miteinander
mit Hilfe einer Kreuzschaltung verbunden, um ein Flip-Flop zu bilden.
Die Transfertransistoren QT1 und QT2 sind zwischen die Bitleitungen
DG1 und CDG1 und der Knoten "a" zwischen den Transistor
QD1 und den Widerstand R und der Knoten "b" zwischen
den Transistor QD2 und den Widerstand R geschaltet. Die Gate-Anschlüsse der
Transfer-Tran sistoren QT1 und QT2 sind beispielsweise mit der Wortleitung
WL1 verbunden. Es versteht sich, dass der Schaltkreisaufbau der Hochwiderstandslast-Speicherzelle 10 der
gleiche ist wie der der herkömmlichen
hochohmigen Lastwiderstands-Speicherzelle.
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Die Draufsicht-Maskenstruktur eines
Abschnitts dieser hochohmigen Lastwiderstands-Speicherzelle 10 ist
in 6 dargestellt. Der
Querschnitt entlang der Linie A-A in 6 ist
in 7 gezeigt.
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Wie in 6 und 7 gezeigt, werden in dieser Maskenstruktur
Diffusionsschichten 31 auf einem Halbleitersubstrat gebildet.
Polysilizium-Gate-Schichten 33 werden über einer Gate-Isolierschicht
auf diesen Diffusionsschichten 31 und 32 gebildet.
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Zweite Polysiliziumschichten 35 werden über einer
weiteren Isolierschicht auf diesen Gate-Polysilizium 33 gebildet.
Ein Diffusionsschicht-Aluminiumkontakt 37 wird zwischen
diesen zweiten Polysilizium 35 gebildet.
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8 ist
ein Schaltplan des oben beschriebenen, in 5A gezeigten Zeitgeber-Schaltkreises 11.
Wie in 8 gezeigt, ist
dieser Zeitgeber-Schaltkreis 11 ein Stromspiegelungs-Leseverstärker und setzt
sich aus den N-Kanal-MOS-Transistoren Q1 bis Q5, den P-Kanal-MOS-Transistoren
Q6 und Q7 sowie den Widerstandselementen R1 bis R4 zusammen.
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Die MOS-Transistoren Q6, Q3 und Q1
sind in Reihe an der Stromversorgungsspannung angeschlossen, und
die MOS-Transistoren Q7, Q4 und Q2 sind in Reihe an die Stromversorgungsspannung angeschlossen.
Die Source-Anschlüsse
der MOS-Transistoren Q1 und Q2 sind an einem Knoten a mit dem Drain-Anschluss
des MOS-Transistors Q5 verbunden, und der Source-Anschluss des MOS-Transistors
Q5 ist mit Masse verbunden.
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Der Gate-Anschluss des N-Kanal-MOS-Transistors
Q1 als ein Knoten "d" ist über das
erste Widerstandselement R1 mit einem hohen Widerstandswert (im
Bereich von 10 Tera-Ohm) an die Stromversor gungsspannung angeschlossen. Auch
der Gate-Anschluss des N-Kanal-MOS-Transistors
Q2 als ein Knoten "c" ist über das
zweite Widerstandselement R2 mit einem niedrigen Widerstandswert
(im Bereich von 1 MΩ)
mit einem Knoten zwischen den Widerstandselementen R3 und R4 eines
Teilungsschaltkreiss verbunden, der zwischen der Stromversorgungsspannung
und Masse geschaltet ist. Somit wird aus den MOS-Transistoren Q1,
Q2 und Q5 sowie den Widerständen
R1 bis R4 ein Vergleichsschaltkreis gebildet.
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Die Gate-Anschlüsse der MOS-Tranistoren Q6
und Q7 als ein Verbraucherstromkreis sind miteinander verbunden
sowie mit dem Drain-Anschluss des MOS-Transistors Q4 als ein Knoten β verbunden,
um einen Spiegelungsschaltkreis zu bilden. Der Drain-Anschluss des MOS-Transistors
Q3 als ein Knoten X ist mit einem Inverter 17 verbunden.
Die Ausgabe des Inverters 17 wird als das Taktsteuersignal
an den Wortleitungs-Spannungsverstärkungsschaltkreis 12 geleitet.
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Das Chip-Auswahlsignal CE wird an
die Gate-Anschlüsse
der MOS-Transistoren
Q3, Q4 und Q5 geleitet.
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Auf diese Weise werden die Transistoren
Q3 und Q4 ansprechend auf das Chip-Auswahlsignal CE EIN-/AUS-geschaltet,
und der Vergleichsschaltkreis ist mit den Lasttransistoren Q6 und
Q7 als Spiegelungsschaltkreis verbunden.
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9 zeigt
ein Maskenstrukturdiagramm eines Abschnitts des oben beschriebenen,
in 8 dargestellten Zeitgeber-Schaltkreises 11. 10 ist eine Schnittansicht
zur Veranschaulichung des Querschnitts entlang der Linie B-B in
dem Abschnitt des Zeitgeber-Schaltkreises 11. Diese Maskenstruktur
ist so angeordnet wie in 9 dargestellt.
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Die MOS-Transistoren Q1 und Q3 sind Nachbildungen
der MOS-Transistoren QD2 und QT2. Strukturen für den MOS-Transistor QD1 werden
beibehalten, und der Gate-Anschluss des MOS-Transistors QD1 ist
mit dem Gate-Anschluss des MOS-Transistors QT1 verbunden, um zu
verhindern, dass der MOS-Transistor QD1 sich im Schwebepotential
befindet. Daher sind die Drain-Kapazität und die Gate-Kapazität im Zeitgeber-Schaltkreis 11 wirksam.
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Ein Schaltkreisabschnitt 16 des
Zeitgeber-Schaltkreises 11 weist den Vergleichsschaltkreis auf,
dessen Maskenstruktur der in 5B gezeigten hochohmigen
Lastwiderstand-Speicherzelle 10 ähnelt. Infolge dessen weist
dieser Zeitgeber-Schaltkreis 11 ein Merkmal auf, dass ein
Abschnitt der Maskenstruktur der in 6 gezeigten
hochohmigen Lastwiderstand-Speicherzelle 10 so wie er ist
als Nachbildungen verwendet werden kann.
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Ähnlich
wie in 6 ist der Aufbau
dieses in 10 gezeigten ähnlichen
Abschnitts so aufgebaut, dass die Diffusionsschichten 41 und 42 auf
einem Halbleitersubstrat vorgesehen sind. Die aus Polysilizium bestehenden
Gate-Elektroden 43 und 44 werden über einer
Isolierschicht auf diesen Diffusionsschichten 41 gebildet.
Zweite Polysiliziumschichten 45 und 46 werden über einer
weiteren Isolierschicht auf diesen Polysilizium-Gate-Elektroden 43 und 44 gebildet.
Auch wird ein Diffusionsschicht-Aluminiumknoten 47 zwischen
diesen zweiten Polysiliziumschichten 45 gebildet.
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In der Maskenstruktur eines Abschnitts
des oben erläuterten,
in 9 gezeigten Zeitgeber-Schaltkreises 11 werden
die dem Hochwiderstandselement R, dem Zellenansteuertransistor QD2 und
dem Zellentransfertransistor QT2 der in 6 gezeigten hochohmigen Lastwiderstand-Speicherzelle 10 entsprechenden
Strukturen als die dem Widerstand R1 und den N-Kanal-MOS-Transistoren
Q1 und Q3 des in 9 gezeigten
Zeitgeber-Schaltkreises 11 entsprechenden Strukturen verwendet.
Auch sind die den in 6 gezeigten
Zellenansteuertransistor QD1 und Zellentransfertransistor QT1 entsprechenden
Strukturen wie in 9 gezeigt
mit einer aus Polysilizium bestehenden Gate-Elektrode verbunden
und dann an Masse befestigt. Bei Verwendung eines derartigen Aufbaus
kann die Lastkapazität
des Knotens "d" in 8 gleich der Lastkapazität des Knotens "a" werden, der in der Hochwiderstandslast-Speicherzelle 10 gebildet
wird.
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Entsprechend kann, wenn die Spannung
von der Spannung VDR auf die Spannung VCC geändert wird, die Spannungsänderung
des in 8 gezeigten Knotens "d" mit der Änderung identisch werden, wenn
die Spannung am Knoten "a" in der Hochwiderstandslast-Speicherzelle 10 die
Spannung VCC erreicht. Es versteht sich, dass andere, in dem in 8 dargestellten Schaltkreisabschnitt 16 gebildete
N-Kanal-MOS-Transistoren Q2 und Q4 unter Verwendung des Zellenansteuertransistors
und des Zellentransfertransistors der Hochwiderstandslast-Speicherzelle 10 des
Zellenfeldes gebildet werden können,
welche Speicherzelle 10 sich neben dem in 7 gezeigten Schaltkreisabschnitt 16 befindet.
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Der in 8 gezeigte
Knoten "d" wird als ein Eingang
des Stromspiegelungs-Leseverstärkers
verwendet. Der Knoten "c" wird als weiterer
Eingang des Stromspiegelungs-Leserverstärkers verwendet, um der Änderung
der Stromversorgungsspannung zu folgen. Ein Widerstandswert dieses
Widerstandselements R2 wird in der Größenordnung von Mega-Ohm gewählt, um
der Stromversorgungsspannung zu folgen. Das Widerstandselement wird
in eine entgegengesetzte Richtung zu der Richtung verwendet, wenn die
Polysiliziumschicht durch Einlagerung von Phosphorionen als die
Hochwiderstands-Polysiliziumschicht verwendet wird. Auch verbleiben
andere Diffusionsschichten, Polysilizium-Gate-Elektroden und Polysiliziumschichten,
die als Widerstandelemente fungieren, als Schein-Schaltkreis ohne
irgendeine Behandlung.
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Die in 8 dargestellten übrigen Transistoren
Q5 bis Q7, Widerstandselemente R3 und R4 und logische Inverterschaltkreis 17 werden
an anderen Stellen gebildet. Auch die in der Hochwiderstandslast-Speicherzelle 10 benutzten
Bitleitungs-Aluminiumdrahtleitungen DG1 und DG2 werden verwendet. Darüber hinaus
wird eine Verbindung unter Verwendung einer zweiten Polysiliziumschicht
erreicht, die als Masse der in 7 gezeigten
hochohmigen Lastwiderstands-Speicherzelle 10 verwendet
wird.
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Mit Bezug auf die Betriebs-Wellenform-Diagramme
in 11, 12A und 12B wird
nun eine Beschreibung der Betriebsweisen des Zeitgeber-Schaltkreises 11 gemäß dieser
ersten Ausführungsform
gegeben. Bei Eingabe des Chip-Auswahlsignals CE in diesen Zeitgeber-Schaltkreis 11 (siehe
Zeit "t1" in 11) bevor das Potential am Knoten "a" in der Hochwiderstandslast-Speicherzelle 10 die
Spannung VCC erreicht, nimmt die Ausgabe "X" des
Stromspiegelungs-Leseverstärkers
ein Hochpegelpotential an, so dass die logische Ausgabe "Z" des Inverters 17 einen niedrigen
Pegel annimmt, da das Potential am Knoten "d" niedriger
ist als das Potential am Knoten "c", wie in 12A gezeigt. Zu diesem Zeitpunkt
arbeitet der Wortleitungs-Spannungsverstärkungsschaltkreis 12,
um eine verstärkte
Spannung an den Wortdecoder 13 auszugeben.
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Andererseits nimmt bei Eingabe des Chip-Auswahlsignals
CE in diesen Zeitgeber-Schaltkreis 11, nachdem das Potential
am Knoten "a" die Spannung VCC
erreicht hat (siehe Zeit "t2" in 11), der Knoten "X" einen
niedrigen Pegel an, so dass die logische Ausgabe "Z" des Inverters 17 einen hohen
Pegel annimmt, wie in 12B dargestellt.
Zu diesem Zeitpunkt wird der Wortleitungs-Spannungsverstärkungsschaltkreis 12 so
gesteuert, dass er nicht basierend auf der Ausgabe "Z" des Inverters 17 als dem Taktsteuersignal
arbeitet.
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Folglich kann, wenn die Spannung
der Speicherzelle von der Datenhaltezustandsspannung VDR auf die
tatsächlichen
Anwendungszustandsspannung VCC geändert wird, die Zeitspanne,
während der
die Wortleitungsspannung verstärkt
werden muss, basierend auf der durch das Hochwiderstandselement
der Hochwiderstandslast-Speicherzelle und der Diffusionsschichtkapazität des Drain-Anschlusses des Ansteuertransistor
auf der Hochpegelseite definierten CR-Zeitkonstante berechnet werden.
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Daher werden, wie weiter oben in
dieser Ausführungsform
beschrieben, das Hochwiderstandselement der Hochwiderstandslast-Speicherzelle und
ihr Ansteuertransistor verwendet, um den Zeit geber-Schaltkreis zu
bilden, und werden als Eingangsabschnitt für den Leseverstärker verwendet,
ohne ihre Formen in der ersten Ausführungsform zu verändern. Somit
kann die Betriebsweise dieses Leseverstärkers identisch mit der Betriebsweise
am Knoten der Hochpegelseite der Hochwiderstandslast-Speicherzelle
gemacht werden.
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Daher kann die SRAM-Vorrichtung so
gebildet werden, dass der Wortleitungs-Spannungsverstärkungsschaltkreis
nur für
eine Zeitspanne arbeitet, während
der die Ausgabe "Z" des Zeitgeber-Schaltkreises 11 den
niedrigen Pegel annimmt. Auf diese Weise kann die Wortleitungs-Spannungsverstärkungs-Betriebszeit
auf 26 bis 47 msec eingestellt werden.
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Auch sind gemäß dieser ersten Ausführungsform
die Widerstandselemente des Zeitgeber-Schaltkreises 11 von
der Maskenstruktur völlig identisch
mit der Form der Hochwiderstandslast-Speicherzelle oder der Maskenbelichtungsvoraussetzung
gebildet. Daher werden, wenn der hochohmige Lastwiderstand mit entweder
der maximalen Breite oder der minimalen Breite gebildet wird, die Widerstandselemente
der Zeitgeber-Schaltkreise ebenfalls mit der maximalen Breite oder
der minimalen Breite gebildet.
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Auch können, sogar bei einer Schwankung der
Herstellungsvoraussetzung, wie beispielsweise der Maskenstruktur-Belichtungsbedingungen,
der Phosphorionen-Einlagerungsmenge und der Polysiliziumbildung,
die Schwankungen der Hochwiderstandslast-Speicherzelle auch auf
den Zeitgeber-Schaltkreis 11 reflektiert werden.
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Darüber hinaus kann, falls Schwankungen
in den Widerstandswerten der Hochwiderstandselemente auftreten,
bei Verwendung einer Vielzahl von Zeitgeber-Schaltkreisen oder Verwendung
einer Vielzahl von Leseverstärkern
mit den gleichen Strukturformen wie diejenigen der Hochwiderstandslast-Speicherzelle
die optimale Verzögerungszeit,
die zur schlechtesten Voraussetzung passt, erzeugt werden.
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Auch ist das Widerstandselement R
der Hochwiderstandslast-Speicherzelle 10 gemäß dieser ersten
Ausführungsform
aus Polysilizium gefertigt. Die Struktur des Widerstandselements
R schwankt in ihrer Breite aufgrund der Schwankungen in der Belichtungsbedingung
der Maskenstruktur während
der Fertigungsschritte. Daher kann der Zeitgeber-Schaltkreis 11 so
gebildet werden, dass er das aus Polysilizium bestehende Widerstandselement
R1 aufweist, das so gefertigt wird, dass es die selbe Breite aufweist
wie das Widerstandselement R.
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Auf diese Weise kann der maximale Schwankungswert
der Zeitspanne, während
der die Wortleitungsspannung verstärkt werden muss, im Voraus
festgelegt werden.
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13 ist
ein Schaltplan zur teilweisen Veranschaulichung einer statischen
Halbleiter-Speichervorrichtung gemäß einer zweiten Ausführungsform der
vorliegenden Erfindung. Das heißt,
dass, wie in 13 gezeigt,
ein Zeitgeber-Schaltkreisabschnitt sich aus einer Vielzahl von Zeitgeber-Schaltkreisen 11a, 11b,
..., 11n, von denen jeder identisch ist mit dem in 8 gezeigten Zeitgeber-Schaltkreis,
sowie einem UND-Verknüpfungs-Schaltkreis 18 zusammensetzt.
Die Zeitgeber-Schaltkreise 11a, 11b,..., 11n sind
für im
Speicherzellenfeld verteilte Speicherzellen vorgesehen. Die Ausgaben
aller Zeitgeber-Schaltkreise 11a, 11b,..., 11n werden
zum UND-Verknüpfungs-Schaltkreis 18 geleitet.
Dies hat zur Folge, dass, wenn alle Ausgaben der Zeitgeber-Schaltkreise 11a, 11b,..., 11n hohe
Pegel annehmen, der Betrieb des Wortleitungs-Spannungsverstärkungsschaltkreises 12 angehalten
wird. So kann der Zeitgeber-Schaltkreisabschnitt gebildet werden, wobei
der schlechtesten Voraussetzung Rechnung getragen wird.
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14 ist
weiterhin ein Schaltplan zur teilweisen Darstellung einer statischen
Halbleitervorrichtung gemäß einer
dritten Ausführungsform
der vorliegenden Erfindung. Wie in 14 gezeigt,
werden einer Vielzahl von Maskenstrukturen für die Hochwiderstandslast-Speicherzelle 10 entsprechende
Schaltkreisabschnitte vorbereitet, und diese Schaltkreisabschnitte
werden parallel zueinander geschaltet, um einen Leseverstärker zu
bilden.
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Diese Schaltkreisabschnitte sind
für im
Speicherzellenfeld verteilte Speicherzellen vorgesehen. Diese Schaltkreisabschnitte
können
wie in 12A und 12B gezeigt betrieben werden.
Zwar ist der Leseverstärker
in diesen Ausführungsformen
als der Stromspiegelungs-Leseverstärker konstruiert, doch alternativ
kann ein Differenz-Leseverstärker
angeordnet werden.
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Wie bereits ausführlich beschrieben, kann erfindungsgemäß der Zeitgeber-Schaltkreis
oder Zeitgeber-Schaltkreisabschnitt mit hoher Präzision gefertigt werden, so
dass der Wortleitungs-Spannungsverstärkungsschaltkreis über eine
lange Verzögerungszeit
betrieben wird, beispielsweise ca. 26 bis 47 msec, was erforderlich
ist, wenn das Potential am Knoten der Hochpegelseite der Hochwiderstandslast-Speicherzelle
bis auf das Stromversorgungspotential erhöht wird. Ein weiterer Vorteil
besteht auch darin, dass die dem in der Hochwiderstandslast-Speicherzelle
verwendeten Hochwiderstandselement angepasste Verzögerungszeit,
die durch die Herstellungsvoraussetzung schwankt, in hoher Präzision erzeugt
werden kann.