JPS63282992A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体記憶回路に関するもので、詳しくはビ
ットラインイコライズ信号発生回路を有する半導体記憶
回路に関するものである。

（従来の技術） 第２図は従来の半導体記憶回路のビットラインイコライ
ズ方法を説明するためのブロツク図である。メモリマト
リックス１はビットライン２とワードライン３が縦横に
配列され、多数のメモリセル４が交差点近傍に形成され
ている。この図ではメモリセル４ハＮＭＯＳトランジス
タＮｌ、キャパシタＣ１からなる１トランジスター１キ
ャパシター型メモリセルを例としており、ＮＭＯ８）ラ
ンジスタＮ１のソース（端子１８）はキャパシタＣ１に
、ダート（端子１７）はワードライン３に、ドレインは
ビットライン２にそれぞれ接続されている。

ビットライン２はセンスアンゾ５と平衡回路６とに並列
に接続された後、端子７に共通に配線され、トランジス
タＮ６を介して接地されている。

一方ワードライン３はワードラインデコーダー８に接続
されている。ワードラインデコーダー８は動作信号Ｂを
命令とするワードライン駆動回路９と端子１０を介して
接続されている。また端子１θはワードラインモニター
１１、センスアップラッチ回路１２を介してＮＭＯ８）
ランジスタＮ６のケゝ−トに接続されている。リセット
信号ＡはＮＭＯ８）ランジスタＮ７　、Ｎ８のケ９−ト
に接続されている。これらトランジスタＮ７．Ｎ８はそ
れぞれ端子１３．１４の電位を接地レベルに落とすため
に設けられている。

次にこの回路の動作について説明する。

スタンバイ時にはリセット信号及び平衡回路に入力され
る信号ＡｎがＶｃｃレベル、端子１４．１７がＧＮＤレ
ベル、端子１５．１６が棒Ｖｃｃレベルになっている（
第３図（波形チャート）参照）。

動作時にはまず信号Ａ　、　ＡｎがＧＮＤレベルになる
。

その後動作信号Ｂの立ち上りによってワードライン駆動
回路９が動作し、端子１０が立ち上る。端子１０の立ち
上りによってワードラインデコーダー８を介して端子１
７が立ち上がＤ）ランジスタＮ１がＯＮになる。これに
よりキヤ／ぐジター０１に蓄えられていた情報（電荷）
がビットライン２に伝わり、端子１５．１６間に微少な
電位差Δ■がでる。このΔ■が飽和する時間をワードラ
インモニターで検知し、センスアップ駆動回路が動作し
て端子１４が立ち上がる。これによｐトランジスタＮ６
はＯＮ　Ｌ、端子１５，１６間のΔＶがトランジスタＮ
２　、Ｎ３を介して増幅される。その後図示しないアク
ティブリストア回路が動作し、端子１５．１６のＨｉｇ
ｈ側の端子をＶｃｃに充電する。

リセット時はまず信号Ａが立ち上りトランジスタＮ７　
、Ｎ８がＯＮ　ｌ、て端子１３．１４がＧＮＤレベルに
なる。さらにワードラインデコーダー８を介して端子１
７がＧＮＤしＲルになる。端子１７が閾値電圧以下にな
るのをまって信号Ａｎが立ち上がシ、トランジスタＮ４
．Ｎ５がＯＮ　ｊ、、端子１５゜１６が同一レベルにな
る。

（発明が解決しようとする問題点） しかしながら、上述のような従来の回路では信号Ａから
信号Ａｎまでの遅延時間はシュミレーションによって求
められた結果に基づいて決められており、信号Ａｎは信
号Ａを遅延回路例えば偶数段のインバーターを介すこと
によって作られていた。このため、ワードラインの抵抗
Ｒ及び寄生容量Ｃｓがプロセス上のバラツキで大きくな
るとワードラインが閾値電圧以下になるまでの時間が長
くなるが、信号Ａから信号Ａｎまでの遅延時間が一定で
あるためワードラインが閾値電圧以下になる前に信号Ａ
ｎが立ち上がってしまう。

この場合トランジスタＮ１がＯＮ　ｔ、ているにもかか
わらずトランジスタＮ４　、Ｎ５がＯＮ　しているため
、例えば端子１８がＧＮＤレベルの場合、端子１６はア
クティブリストア回路によｌ）　Ｖｃｃになっておシ、
キャノぐジターＣ１は端子１６→トランジスタＮ４→端
子７→トランジスタＮ５→端子１５→トランジスタＮ１
とたどって充電されてしまい、メモリセルの情報が破壊
されてしまうという問題点があった。

この発明はプロセスのバラツキによるメモリセル情報の
破壊を除去した半導体記憶回路を提供することを目的と
する。

（問題点を解決するための手段） この発明ではワードラインモニターをワードラインと同
一材料で構成すると共に、このワードラインモニターを
介して得られたワードライン駆動回路の信号に依存した
信号を平衡回路の入力信号とした。

（作用） ワードラインモニターはワードラインの抵抗、寄生容量
による信号の遅延と同じタイミンク゛だけワードライン
駆動回路の信号を遅延させる遅延回路として作用し、平
衡回路の入力信号はワード９うインによって遅延した信
号に依存したタイミングの信号が入力される。

（実施例） 第１図はこの発明の一実施例を示すブロック図である。

この図において第１図と同一部分には同一符号を付して
その説明を省略する。

この実施例では偶数段のインバーターで形成したワード
ライン駆動回路９から出力された信号は端子１０を通シ
ワードラインモニター２１に入力される。ワードライン
モニター２１はワードライン３と同一の材料で形成され
ている。ワードラインモニター２１は実質的には抵抗Ｒ
ｘと容量Ｃｘで表わされる遅延回路として働き、ワード
ライン駆動回路９の出力を遅延させて、偶数段のインバ
ータからなるセンスアップランチ駆動回路１２及びビッ
トラインイコライズ信号発生回路２５へ入力させる。ビ
ットラインイコライズ信号発生回路２５はインバータ２
３と２人カアンド回路２４から構成されており、リセッ
ト信号Ａとワードラインモニター２１からの信号をイン
バーター２３で反転した信号とをアンド回路２４の入力
としてその出力をビットラインイコライズ信号Ａｎとし
、これは平衡回路６へ伝えられる。その他の回路等は第
２図と同じである。

次にこの実施例の動作について第４図の波形チャートを
参照しながら説明する。

スタンバイ時はリセット信号ＡがＶｃｃレベル、書込信
号ＢがＧＮＤレベルのため端子２２もＧＮＤレベルとな
シ端子２６は端子２２の逆相のレベルＶｃｃがでている
。このため端子２６と信号Ａのアンドをとった信号Ａｎ
はＶｃｃレベルとなっている。

１だ端子１４．１７はＧＮＤレベル、端子１５．１６は
％　Ｖｃｃレベルになっている。

動作時はまず信号ＡがＧＮＤレベルになシ、これに伴な
い信号ＡｎもＧＮＤレベルになる。その後、ワードライ
ン駆動回路９が動作し、端子１０が立ち上がり、ワード
ラインデコーダー８、ワードライン３を介して端子１７
が立ち上がる。端子１７が立ち上がることによってトラ
ンジスタＮ１がＯＮし、キャパシターＣ１に蓄えられて
いたセル情報が端子１５に伝わり、端子１５．１６間に
微少な電位差ΔＶがでる。ΔＶが飽和する時間をワード
ラインモニター２１で検知し、端子２２が立ち上がり、
センスアップラッチ駆動回路１２が動作し、端子１４が
立ち上がる。これによりトランジスタＮ６がＯＮ　Ｌ、
端子１５．１６間のΔＶがトランジスタＮ２　、Ｎ３を
介して増幅される。その後図示しないアクティブリスト
ア回路が動作し、端子１５．１６のＨｉｇｈ側の端子を
Ｖｃｃに充電する。

リセット時は、まずリセット信号Ａが立ち上がり、トラ
ンジスタＮ７　、Ｎ８がＯＮ　Ｌ、端子１３゜１４がＧ
ＮＤレベルになる。さらに端子１７もワードライン３、
ワードラインデコーダー８を介してＧＮＤレベルになる
。同様に端子２２もワードラインモニター２１を介して
ＧＮＤレベルになる。端子２２が閾値電圧Ｖｔ以下にな
ると端子２６が立ち上がるため、リセット信号Ａと端子
２６とのＡＮＤをとるＡＮＤ回路２４の出力、すなわち
ビットラインイコライズ信号発生回路２５の出力である
ビットラインイコライズ信号Ａｎが立ち上がる。これに
よ／ｎ） リトランジスタＮ４　、Ｎ５がＯＮ　Ｌ、端子１５．１
６が同一レベルとなる。

ここで、ワードラインモニター２１について説明する。

ワードラインモニター２１は前に述べたようにワードラ
イン３と同一の材料で形成されているため、ワードライ
ン３の抵抗Ｒはワードラインモニター２１の抵抗Ｒｘと
、ワードライン３の寄生容ｉＣｓはワードラインモニタ
ー２１の容ｔｃｘと一致する。また、この実施例のワー
ドラインモニター２１はワードライン３と同じプロセス
で形成している。このため、プロセスのバラツキが起き
てワードライン３の抵抗Ｒ１容貴Ｃ８に変動が起きても
、同様にワードラインモニター２１の抵抗Ｒｘ　、容量
Ｃｘが変動するため、端子２２と端子１７とのタイミン
グはほぼ一致する。

ビットラインイコライズ信号発生回路２４は端子２２の
タイミングに依存したビットラインイコライズ信号Ａｎ
を発生させる。すなわちビットラインイコライズ信号Ａ
ｎは端子１７のタイミングと一定の関係にある。この一
定の関係とは端子１７が閾値電圧Ｖｔ以下になった後、
信号Ａｎが立ち上がるようにしたことである。

なお、この実施例ではビットラインイコライズ信号発生
回路をインバータとアンド回路から構成したが、この構
成以外でも、ワードラインモニターの出力に依存するビ
ットラインイコライズ信号を発生するような回路であれ
ばこの発明の範噴に属するものと解される。

（発明の効果） 以上詳細に説明したようにこの発明によれば平衡回路に
入力されるビットラインイコライズ信号を、ワードライ
ンと同一の材料で形成されたワードラインモニターで遅
延さすたワードライン駆動回路の出力に依存するよう構
成したため、ワードラインが閾値電圧以下になる前にビ
ットラインイコライズ信号が立ち上がることはなくなり
、プロセスのバラツキによるワードラインの抵抗、容量
の変動に影響されないビットラインイコライズ信号を得
ることが出来、メモリセル情報の破壊のない半導体記憶
回路が提供できる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
従来の半導体記憶回路のブロック図、第３図は第２図の
タイミングを示す図、第４図は第１図のタイミングを示
す図である。 １・・・メモリマトリックス、２・・・ビットライン、
３・・・ワードライン、４・・・メモリセル、５・・・
センスアンプ、６・・・平衡回路、８・・・ワードライ
ンデコーダー、９・・・ワードライン駆動回路、１１．
２１・・・ワードラインモニター、１２・・・センスア
ップラッチ駆動回路、２３・・・インバーター、２４・
・・アンド回路、２５・・・ビットラインイコライズ信
号発生回路、Ｎ１〜Ｎ８・・・鑞４ＯＳトランジスタ、
ＣＩ　、　Ｃｘ・・・キャノ＜？ジター、Ｒ、Ｒｘ・・
・キャパシタ、Ａ・・・リセット信号、Ａｎ・・・ビッ
トラインイコライズ信号、Ｂ・・・動作信号。 特許出願人　沖電気工業株式会社 １　事件の表示 昭和６２年　特　許　　願第１１６８９４号２　発明の
名称 半導体記憶回路 ３、補正をする者 事件との関係　　　　　　　特許用　願　人任　所（〒
１０５）　　東京都港区虎ノ門１丁目７番１２号名称（
０２９）　　沖電気工業株式会社代表者　　　　　　　
取締役社長橋本南海男４８代理人 住　所（〒１０８）　　東京都港区芝浦４丁目１０番３
号５補正の対象　明細書中「発明の詳細な説明」の欄、
６．４．。、８″゛°°“″パ”“°゛″“ｉ、為へ、
：２．／７ 別紙の通り　　　　にさ　　し）ｓ−４６、補正の内容 （１）明細書第３頁第１２行目から第１３行目に「セン
スアップラッチ回路」とあるのを「センスアップラッチ
回路」と補正する。 （２）　　同書同頁第２０行目に「リセット信号」とあ
るのを 「リセット信号Ａ」と補正する。 （３）　　同書第４頁第２行目に「１６がＨｖ。Ｃレベ
ル」とあるのを 「１６が図示しないビットラインシリチャー−ジ回路に
よシ１１２ｖｃ０レベル」と補正スル。 （４）　　同書第頁第３行目に「センスアップ」とある
のを 「センスアンプラッチ」と補正する。 （５）　　同書同頁第１９行目に「リセット時はまず信
号Ａが」とあるのを 「リセット時はまず信号ＢがＧＮＤになシ信号Ａが」と
補正する。 （６）　　同書第５頁第３行目、第１４行目、第１６行
目に「電圧以下」とあるのを 「電圧■を以下」と補正する。 （７）　　同書第７頁第１５行目に「センスアンプラン
チ」とあるのを 「センスアンプランチ」と補正する。 （８）同書第８頁第８行目に「書込信号Ｂ」とあるのを 「動作信号Ｂ」と補正する。 （９）　　同書第９頁第４行目に「センスアンプランチ
」とあるのを 「センスアンプランチ」と補正する。 ト α０　同書用１２頁参１４行目に「Ｒ９Ｒｘ・・・キャ
パシタ」とあるのを ｒ　Ｒ、ＲＸ・・・抵抗」と補正する。 αつ　図面「第１図」「第２図」「第４図」を別紙の通
シ補正する。

Claims (2)

【特許請求の範囲】
1. （１）ビットラインとワードラインとメモリセルとを複
   数有するメモリマトリックスと、 前記ビットラインからメモリセルの情報を読み出すセン
   スアンプと、 ビットラインイコライズ信号に応答して前記ビットライ
   ン対を同一レベルにする平衡回路と、前記ワードライン
   を“Ｈ”レベルにするワードライン駆動回路と、 前記ワードラインと同一の材料で形成され、前記ワード
   ライン駆動回路の信号を遅延させるワードラインモニタ
   ーと、 前記ワードラインモニターの出力信号を入力とし、この
   出力信号に依存したビットラインイコライズ信号を出力
   するビットラインイコライズ信号発生回路とを有するこ
   とを特徴とする半導体記憶回路。
2. （２）前記ビットラインイコライズ信号発生回路は前記
   ワードラインモニターの出力信号を反転して出力するイ
   ンバーターと、該インバーターの出力信号と、前記ワー
   ドライン駆動回路の出力を“Ｌ”レベルにするリセット
   信号とのＡＮＤをとるアンド回路とから構成されること
   を特徴とする特許請求の範囲第１項記載の半導体記憶回
   路。