JPS5823386A - Ｍｏｓダイナミツクメモリ - Google Patents
ＭｏｓダイナミツクメモリInfo
- Publication number
- JPS5823386A JPS5823386A JP56120118A JP12011881A JPS5823386A JP S5823386 A JPS5823386 A JP S5823386A JP 56120118 A JP56120118 A JP 56120118A JP 12011881 A JP12011881 A JP 12011881A JP S5823386 A JPS5823386 A JP S5823386A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transistor
- capacitor
- memory cell
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005580 one pot reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000002560 therapeutic procedure Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１トランジスタメモリセル型のＭ０８ダイナミ
ックメモリに関する。
ックメモリに関する。
一般に、ｌトランジスタ、ｌキャパシタ／セル方式のＭ
Ｏ８ダイナミックメモリとして良く使用された１６にビ
ットダイナミックランダム、アクセＸ 、Ｉ モ９ （
ＲＡＭ ） ｔ テ４１、Ｊ Ｉ １１方式Ｃ＋１１’
／。
Ｏ８ダイナミックメモリとして良く使用された１６にビ
ットダイナミックランダム、アクセＸ 、Ｉ モ９ （
ＲＡＭ ） ｔ テ４１、Ｊ Ｉ １１方式Ｃ＋１１’
／。
＋５Ｖ、−ＡＶ）が採用されている。しかし１６４にピ
ットダイナミックＲＡＭ力）らは、システムが複雑とな
る為にシステム構成の容易な５ｖ単一電源が採用されて
いる。この５ｖ単−電一方式を採用した６４にダイナミ
ック論によれば、電源電圧の低下に伴いメモリセルのキ
ャパシタの電荷蓄積量が減少し、周辺回路より発生する
ホットキャリアあるいはパッケージより放出されるα線
等番こより蓄積電荷が漏洩する影響が大となり、動作の
安定化が問題となってきた。
ットダイナミックＲＡＭ力）らは、システムが複雑とな
る為にシステム構成の容易な５ｖ単一電源が採用されて
いる。この５ｖ単−電一方式を採用した６４にダイナミ
ック論によれば、電源電圧の低下に伴いメモリセルのキ
ャパシタの電荷蓄積量が減少し、周辺回路より発生する
ホットキャリアあるいはパッケージより放出されるα線
等番こより蓄積電荷が漏洩する影響が大となり、動作の
安定化が問題となってきた。
このため、従来はデータ線及びＩ／ ＠ ＩＩ （入出
力線）のプリチャージ信号、ワード線の信号を電源電圧
よりも高く昇圧して、これらデータ線。
力線）のプリチャージ信号、ワード線の信号を電源電圧
よりも高く昇圧して、これらデータ線。
入出力線の°ｌゝレベルを電源電圧と略等しくし、メモ
リセルのキャパシタに略電源電圧の電位レベルで１１＃
を書き込む事により動作マージンの向上を図っていた。
リセルのキャパシタに略電源電圧の電位レベルで１１＃
を書き込む事により動作マージンの向上を図っていた。
しかしながら、高集積化に伴うメモリサイズの縮小化の
要求によりキャパシタの面積はあまり大きくできず、動
作マージンとの兼ね合いで、キャパシタの電荷蓄積容量
を増加させる事が不可能であった。
要求によりキャパシタの面積はあまり大きくできず、動
作マージンとの兼ね合いで、キャパシタの電荷蓄積容量
を増加させる事が不可能であった。
このような問題を解決し、メモリセルρ）ら続み出され
た微小信号をマージン良く感知する為に第１図のような
バランス製の差動入力センスアンプｌを用いるダイナミ
ックメモ５が考えられている。このメモリでは、メモリ
セル２．２′−の信号と比較するための信号を得るダミ
ーセルｓ 、 ｓｌ （メモリセルと同構造でメモリセ
ルの約１７２の情報量を持つ）が必ずセンスアンプｌの
入力の左右に必要であると共に、メモリセルおよびこれ
とはセンスアンプｌを介して反対側のダミーセルを選択
する必要がある。また、ダミーセルにメモリセルの１／
２情報量を書き込む方法として、ダミーセルのキャパシ
タＣＤの大キさをメモリセルのキャパシタｃＭの】／２
ニするか−あるいはダミーセルに書き込む電圧ＶＲをメ
モリセルに書き込む電圧ＶＯの略１／２にする等がある
が、いずれもプロセスのバラツキ等の影響でその動作が
十分安定したものではなかった。
た微小信号をマージン良く感知する為に第１図のような
バランス製の差動入力センスアンプｌを用いるダイナミ
ックメモ５が考えられている。このメモリでは、メモリ
セル２．２′−の信号と比較するための信号を得るダミ
ーセルｓ 、 ｓｌ （メモリセルと同構造でメモリセ
ルの約１７２の情報量を持つ）が必ずセンスアンプｌの
入力の左右に必要であると共に、メモリセルおよびこれ
とはセンスアンプｌを介して反対側のダミーセルを選択
する必要がある。また、ダミーセルにメモリセルの１／
２情報量を書き込む方法として、ダミーセルのキャパシ
タＣＤの大キさをメモリセルのキャパシタｃＭの】／２
ニするか−あるいはダミーセルに書き込む電圧ＶＲをメ
モリセルに書き込む電圧ＶＯの略１／２にする等がある
が、いずれもプロセスのバラツキ等の影響でその動作が
十分安定したものではなかった。
本発明は上記の事情に鑑みてなされたもので、１トラン
ジスタ、ｌキャパシタ／セル方式のＭＯ８ダイナミック
メモリに２いて、メモリセルのキャパシタに電源電圧以
上の電圧を書き込む一路手段を設けると−Ａ＃こ、ダミ
ーセルを用いずｌこバランス′型センスアンプにてデー
タを検出する回路構成とすることによって、上記キャパ
シタの電荷蓄積量を増大させ、読み出し時の動作マージ
ンを向、上して動作の安定化を図り得るＭＯ８ダイナミ
ックメモリを提供することを目的とする。
ジスタ、ｌキャパシタ／セル方式のＭＯ８ダイナミック
メモリに２いて、メモリセルのキャパシタに電源電圧以
上の電圧を書き込む一路手段を設けると−Ａ＃こ、ダミ
ーセルを用いずｌこバランス′型センスアンプにてデー
タを検出する回路構成とすることによって、上記キャパ
シタの電荷蓄積量を増大させ、読み出し時の動作マージ
ンを向、上して動作の安定化を図り得るＭＯ８ダイナミ
ックメモリを提供することを目的とする。
以−ト、図面を参照して本発明の一実施例を祝明する。
第２図にｊＳいて、 ＭＯＳ）ランジスタＴｌ５Ｔ！は
デー′ｙ療プリチャージ用のトランジスタで、各々ドレ
インが電源Ｖａに、ソースが互いに逆位、１＋１の“１
″、゛Ｏ″データを得る１対のデータ縁ＤＬ、Ｉ）Ｌに
、ゲートがプリチャージクロック信号φＰに接続される
。これら一対のデータ縁ＤＬ、ＤＬ間には、これらを同
一電位とするための短絡用（ｌ ）ランジスタＴｓが接
続、され−このトランジスタＴ１のゲートには前記プリ
デャージクロック信号φＰが入力される。さらに、こ４
１．ら一対のデータ線ＤＬ 、ＤＬにそれぞれドレイン
が＊＠され、ゲートにクロック信号φ１が入力されるト
ランスファーゲートトランジスタＴ、、Ｔ、が設けられ
て３つ、これらトランジスタ’ｔ’、、Ｔ１のそれぞれ
のソースは互いに交差結合されたトランジスタＴ＠ｓＴ
ｙで構成されるバランス製差励入カセンスアンプｌのド
レイン出力端０１５０ｍに接続されている。このセンス
アンプｌのトランジスタＴ・ 、Ｔ管のソース相互接続
点は、ゲートにクロック信号φ。
デー′ｙ療プリチャージ用のトランジスタで、各々ドレ
インが電源Ｖａに、ソースが互いに逆位、１＋１の“１
″、゛Ｏ″データを得る１対のデータ縁ＤＬ、Ｉ）Ｌに
、ゲートがプリチャージクロック信号φＰに接続される
。これら一対のデータ縁ＤＬ、ＤＬ間には、これらを同
一電位とするための短絡用（ｌ ）ランジスタＴｓが接
続、され−このトランジスタＴ１のゲートには前記プリ
デャージクロック信号φＰが入力される。さらに、こ４
１．ら一対のデータ線ＤＬ 、ＤＬにそれぞれドレイン
が＊＠され、ゲートにクロック信号φ１が入力されるト
ランスファーゲートトランジスタＴ、、Ｔ、が設けられ
て３つ、これらトランジスタ’ｔ’、、Ｔ１のそれぞれ
のソースは互いに交差結合されたトランジスタＴ＠ｓＴ
ｙで構成されるバランス製差励入カセンスアンプｌのド
レイン出力端０１５０ｍに接続されている。このセンス
アンプｌのトランジスタＴ・ 、Ｔ管のソース相互接続
点は、ゲートにクロック信号φ。
が入力されるトランジスタＴ・を通して基準電源■８に
接続される。上記データ＠ＤＬと基準電源■８との間に
は、ゲートがワード＠ＷＬｚ に接＆ｌれたトランス
ファーゲートトランジスタＴＭと情報蓄積用キャパシタ
ｃＭとが接続されている。このトランジスタＴＭとキャ
パシタｃＭとで１つのメモリセル２が構成される。さら
に、上記一対のデータ＠ＤＬ、ＤＬ上Ｑ」データを入出
力線Ｉ／。−Ｉｌｏを通じて送受するためのプリアンプ
３とデータ＠ＤＬ、ＤＬとの間には、それぞれゲートが
カラム＠ＣＬＩＣｄ続されたトランスファーゲートトラ
ンジスタＴ・ ＃Ｔ１０が＊続される。また、データ縁
ＤＬとクロック信号φ１との１４にはキャパシタＣＩが
ＩｉＩ枕され、リフレッシュ１路４が設けられている。
接続される。上記データ＠ＤＬと基準電源■８との間に
は、ゲートがワード＠ＷＬｚ に接＆ｌれたトランス
ファーゲートトランジスタＴＭと情報蓄積用キャパシタ
ｃＭとが接続されている。このトランジスタＴＭとキャ
パシタｃＭとで１つのメモリセル２が構成される。さら
に、上記一対のデータ＠ＤＬ、ＤＬ上Ｑ」データを入出
力線Ｉ／。−Ｉｌｏを通じて送受するためのプリアンプ
３とデータ＠ＤＬ、ＤＬとの間には、それぞれゲートが
カラム＠ＣＬＩＣｄ続されたトランスファーゲートトラ
ンジスタＴ・ ＃Ｔ１０が＊続される。また、データ縁
ＤＬとクロック信号φ１との１４にはキャパシタＣＩが
ＩｉＩ枕され、リフレッシュ１路４が設けられている。
また、上記データ巌ＤＬ側にも上記同様の、メモリセル
２′、リフレッシュ回路４′が設けられていΦ、なｇ、
メモリセル２６２′は実際は複数個配設されたメモリア
レイとして構成される。
２′、リフレッシュ回路４′が設けられていΦ、なｇ、
メモリセル２６２′は実際は複数個配設されたメモリア
レイとして構成される。
次に、上！ｉＣの様に構成されたダイナミックメモリの
読み出し動作８−第３図のタイムチャートを参照してＨ
５を明する。まず、プリチャージサイクルにおいて、プ
リチャージクロック信号φＰの１立が電１電位Ｖｏにな
ると、トランジスタＴ１〜Ｔ、は導通してデータ１ｌＤ
Ｌ 、ＤＬは及 Ｖａ−Ｖｔｈ（）ランジスタの闇値域艙）電位（約４Ｖ
）に光電される。この時、クロック信号φ１の電位はＶ
ｃ＋２Ｖｔｂ以上、クロック信号φ茸の４位はＯｖとな
っている為、データ蘇ＤＬ。
読み出し動作８−第３図のタイムチャートを参照してＨ
５を明する。まず、プリチャージサイクルにおいて、プ
リチャージクロック信号φＰの１立が電１電位Ｖｏにな
ると、トランジスタＴ１〜Ｔ、は導通してデータ１ｌＤ
Ｌ 、ＤＬは及 Ｖａ−Ｖｔｈ（）ランジスタの闇値域艙）電位（約４Ｖ
）に光電される。この時、クロック信号φ１の電位はＶ
ｃ＋２Ｖｔｂ以上、クロック信号φ茸の４位はＯｖとな
っている為、データ蘇ＤＬ。
ＤＬの４位は導通状態のトランジスタＴ４＝ＴＩを、１
してセンスアンプノのトランジスタＴ・ 。
してセンスアンプノのトランジスタＴ・ 。
Ｔ、（／ＪドＬ／ イｙ４０１ ａ ’ ｓ ニＳ続
さ０６（２Ｊで、該ドレイン端０．，０．の電位はＶａ
−Ｖ（ｈとｔ、ｆす、そ（／Ｊ ソー ス―位はＶＣ−
ｊＶｔｌｌとなる。
さ０６（２Ｊで、該ドレイン端０．，０．の電位はＶａ
−Ｖ（ｈとｔ、ｆす、そ（／Ｊ ソー ス―位はＶＣ−
ｊＶｔｌｌとなる。
次旙こ、上ｉピプリチャージサイごクルが終了するとデ
ータ読み出しサイクルが実行される。すなイ〕ち、プリ
チャージクロック信号φνがＯｖとなり、ロー（行）ア
ドレス入力で指定されたワードＮ（ことではＷＬ７）が
選択され、その電位が例えばＶｏ＋３Ｖｔｈ （約ｍＶ
）になると、メモリセル２のキャパシタＣＭにＶｏ＋２
Ｖｔｈ（約ｙｖ）なる電位で蓄えられていた電荷がデー
タ＠ＤＬに読み出され、ｆ −９ｉｌｌ Ｄ Ｌ Ｑ）
１１位はＶｏ−Ｖｔｈ＋ΔＶとなる。この微小載位Δ
Ｖは、データ縁ＤＬに接続されている容量とキャパシタ
ＣＭの容量との比によって決まる電圧である。−力、デ
ータ線１１はＶｏ−Ｖｔｈなる電位を保持しているので
、この段階ではデータ＠ＤＬ 、ＤＬ間にはΔＶなる一
位差がついている。これらデータ＠ＤＩ、 。
ータ読み出しサイクルが実行される。すなイ〕ち、プリ
チャージクロック信号φνがＯｖとなり、ロー（行）ア
ドレス入力で指定されたワードＮ（ことではＷＬ７）が
選択され、その電位が例えばＶｏ＋３Ｖｔｈ （約ｍＶ
）になると、メモリセル２のキャパシタＣＭにＶｏ＋２
Ｖｔｈ（約ｙｖ）なる電位で蓄えられていた電荷がデー
タ＠ＤＬに読み出され、ｆ −９ｉｌｌ Ｄ Ｌ Ｑ）
１１位はＶｏ−Ｖｔｈ＋ΔＶとなる。この微小載位Δ
Ｖは、データ縁ＤＬに接続されている容量とキャパシタ
ＣＭの容量との比によって決まる電圧である。−力、デ
ータ線１１はＶｏ−Ｖｔｈなる電位を保持しているので
、この段階ではデータ＠ＤＬ 、ＤＬ間にはΔＶなる一
位差がついている。これらデータ＠ＤＩ、 。
ＤＬの電位は３極管動作となっているトランジスタＴ、
、Ｔ、を通り、そＱ）ままそれぞれセンスアンプｌのト
ランジスタＴ、、Ｔ、のドレイン端ＯｔｍＯ＊に伝わる
０次に、クロック１ｇ号φ１の電位がｖｏ−ｚｖｔｈ程
度に下がると−トランジスタＴ４ｓＴｌがカットオフし
、データ線ＤＬ、ＤＩ□とセンスアンプｌのトランジス
タＴ＠−Ｔ丁のドレイン端０．，０．とが分層さＧた後
１クロ”＞′停ｍ号φ、カ”ｌ″レベルＬｖＯレベル）
になると、センスアンプ１が動作してトランジスタＴ−
のドレイン電位は略ＶＱ−Ｖｔｂ◆Δｖ１トランジスタ
Ｔ、のドレイ、ン゛鴫位は略０マとなるυ）で、トラン
ジスタＴ、はオン、トランジスタＴ、はオフし、その結
果データ１ＩＤＬＯＪｉ１１位ｉｆ Ｖ ＯＶ ｔｈ
＋ ΔＶＩＣｓ チー １１１ ” Ｌ （ＺＪ ＩＥ
位ハ略Ｏｖになる。この後、カラムアドレス入力が決定
され、指定されたカラム＠ＣＬが“ｌルベル（Ｖｏレベ
ル）になると、ＶＣ−Ｖｔｈ電位にプリチャージされて
いた入出力ＩＩ ｌ／ａ −Ｉｌｏ の内。
、Ｔ、を通り、そＱ）ままそれぞれセンスアンプｌのト
ランジスタＴ、、Ｔ、のドレイン端ＯｔｍＯ＊に伝わる
０次に、クロック１ｇ号φ１の電位がｖｏ−ｚｖｔｈ程
度に下がると−トランジスタＴ４ｓＴｌがカットオフし
、データ線ＤＬ、ＤＩ□とセンスアンプｌのトランジス
タＴ＠−Ｔ丁のドレイン端０．，０．とが分層さＧた後
１クロ”＞′停ｍ号φ、カ”ｌ″レベルＬｖＯレベル）
になると、センスアンプ１が動作してトランジスタＴ−
のドレイン電位は略ＶＱ−Ｖｔｂ◆Δｖ１トランジスタ
Ｔ、のドレイ、ン゛鴫位は略０マとなるυ）で、トラン
ジスタＴ、はオン、トランジスタＴ、はオフし、その結
果データ１ＩＤＬＯＪｉ１１位ｉｆ Ｖ ＯＶ ｔｈ
＋ ΔＶＩＣｓ チー １１１ ” Ｌ （ＺＪ ＩＥ
位ハ略Ｏｖになる。この後、カラムアドレス入力が決定
され、指定されたカラム＠ＣＬが“ｌルベル（Ｖｏレベ
ル）になると、ＶＣ−Ｖｔｈ電位にプリチャージされて
いた入出力ＩＩ ｌ／ａ −Ｉｌｏ の内。
入出力線■ＡはトランジスタＴ、がカットオフ状態にあ
るので、ｖａ−ｖｔｈ電位を保持するが、入出力線１１
０はトランジスタＴｔｏｓＴ＠、Ｔマ。
るので、ｖａ−ｖｔｈ電位を保持するが、入出力線１１
０はトランジスタＴｔｏｓＴ＠、Ｔマ。
Ｔｓを通して基準’＊ ６８（Ｖ ａに放電されるので
、これら入出力ＩＩ ＩＡ、 Ｉ／に接続されているプ
リアンプ３にデータが読み出される。
、これら入出力ＩＩ ＩＡ、 Ｉ／に接続されているプ
リアンプ３にデータが読み出される。
その後％第３図に示すようにリフレッシュサイクルが実
行される。すなわち１．クロック信号φ１が＠１”レベ
ル（ＶＯ＋ｒＶｔｈｆｉ、位）になルト、Ｖｏ−→６ｈ
＋ΔＶ電位にあるデータ１ｌＤＬはトランジスタＴｍａ
Ｔ＆がカットオフしているため、リフレッシュ（２）路
４のキャパシタＣ１にょって昇圧され、Ｖ ｏ −Ｖ
＠ｈ＋ｚ＞Ｖ３３位になる。ここで、電圧Δｖ３はデー
タ線容量とキャパシタＣ１との兼ね合いで決まる電圧で
ある。今、Δｖ３≧３Ｖｔｋならば、ワード＠ＷＬｌの
電位がＶｇ＋３Ｖｔｈであるから、 −メモリセル２のキャバ シｌｃＭｉｃはＶａ＋２Ｖｔｈ （約７Ｖ）（２）％圧
が書き込まれ、メモリリフレッシュ動作が実行される。
行される。すなわち１．クロック信号φ１が＠１”レベ
ル（ＶＯ＋ｒＶｔｈｆｉ、位）になルト、Ｖｏ−→６ｈ
＋ΔＶ電位にあるデータ１ｌＤＬはトランジスタＴｍａ
Ｔ＆がカットオフしているため、リフレッシュ（２）路
４のキャパシタＣ１にょって昇圧され、Ｖ ｏ −Ｖ
＠ｈ＋ｚ＞Ｖ３３位になる。ここで、電圧Δｖ３はデー
タ線容量とキャパシタＣ１との兼ね合いで決まる電圧で
ある。今、Δｖ３≧３Ｖｔｋならば、ワード＠ＷＬｌの
電位がＶｇ＋３Ｖｔｈであるから、 −メモリセル２のキャバ シｌｃＭｉｃはＶａ＋２Ｖｔｈ （約７Ｖ）（２）％圧
が書き込まれ、メモリリフレッシュ動作が実行される。
上記リフレッシュサイクルが終了すると、再びプリチャ
ージサイクルとなる。すなわち。
ージサイクルとなる。すなわち。
まずワード＠ＷＬｌが゛０＃レベルとなり、メモリセル
２のキーτパシタＣ其カシデータ縁ＤＬから分■され、
プリチャージクロック信号φＰがＶａ鴫位に、クロック
信号φ１がＶ ｏ ＋Ｖ Ｉｈ電位以上に。
２のキーτパシタＣ其カシデータ縁ＤＬから分■され、
プリチャージクロック信号φＰがＶａ鴫位に、クロック
信号φ１がＶ ｏ ＋Ｖ Ｉｈ電位以上に。
タロツク信号φ２ 、φ１、カラム蘇ＣＬが全て１０″
にそれぞれなΦと、データ＠ＤＬ、ＤＬ。
にそれぞれなΦと、データ＠ＤＬ、ＤＬ。
トランジスタＴ＠ 、Ｔ、のドレイン端０１．０゜がＶ
ａ−Ｖｔｈ 電位にプリチャージされる。また、入出
力ｌｉｔ Ｉｌｏ 、Ｉｌｏは別回路にてやはりｖａ−
Ｖｔｈ電位ｌこプリチャージされ、初期の状態に戻る。
ａ−Ｖｔｈ 電位にプリチャージされる。また、入出
力ｌｉｔ Ｉｌｏ 、Ｉｌｏは別回路にてやはりｖａ−
Ｖｔｈ電位ｌこプリチャージされ、初期の状態に戻る。
一方、次の読み出しサイクルにて、もし選択されたメモ
リセルｌに“０″が記憶されていた場合は、データＮＤ
Ｌ ＱＪ電位は第３図の破線に示す礪にＶｃ−１／ｌ
ｈ−ΔＶ２（Δｖ２はメモリセルが°０″の時のデータ
線ＤＬ（ＩＩＪ電位変化量〕に下がり、クロック信号φ
雪が°１”レベルとなり、ヤンスアンプ１が動作すると
データ＠ＤＬは０■６となるが、データ＠ＤＬはｖａ−
ｖｔｂ電位を保持する。その後のリフレッシュサイクル
にてクロック信号φ１が＠１＃となっても、データ＠Ｄ
ＬはＯｖのままであり、又データ＠ＤＬは迩尚な電位に
外圧されるが、このレベルは動作には特に１讐しない、
なお、ここで大切な事は、“１″レヘル及ヒ′″０＃レ
ベルのセンスマージンヲ等シくするためにΔ■−ΔＶ２
なる電位関係となる様にクロック信号φ、のレベル又は
キャパシタＣＩの値を決める必要かめる。
リセルｌに“０″が記憶されていた場合は、データＮＤ
Ｌ ＱＪ電位は第３図の破線に示す礪にＶｃ−１／ｌ
ｈ−ΔＶ２（Δｖ２はメモリセルが°０″の時のデータ
線ＤＬ（ＩＩＪ電位変化量〕に下がり、クロック信号φ
雪が°１”レベルとなり、ヤンスアンプ１が動作すると
データ＠ＤＬは０■６となるが、データ＠ＤＬはｖａ−
ｖｔｂ電位を保持する。その後のリフレッシュサイクル
にてクロック信号φ１が＠１＃となっても、データ＠Ｄ
ＬはＯｖのままであり、又データ＠ＤＬは迩尚な電位に
外圧されるが、このレベルは動作には特に１讐しない、
なお、ここで大切な事は、“１″レヘル及ヒ′″０＃レ
ベルのセンスマージンヲ等シくするためにΔ■−ΔＶ２
なる電位関係となる様にクロック信号φ、のレベル又は
キャパシタＣＩの値を決める必要かめる。
以上はデータ読み出し動作について説明したが、メモリ
セル２へのデータ書き込み動作についても同様に説明で
きる１例えば％第４図のタイムチャートに示すように、
−Ｉｉｉｃｇみ出された後、異なった情報をメモリセル
２に書き込む場合（これをリード、モディファイ、ライ
ト、モードという−１例えば書き込み信号によりクロッ
ク信号φ１が一度“０”になり、入出力ＨＩ／。
セル２へのデータ書き込み動作についても同様に説明で
きる１例えば％第４図のタイムチャートに示すように、
−Ｉｉｉｃｇみ出された後、異なった情報をメモリセル
２に書き込む場合（これをリード、モディファイ、ライ
ト、モードという−１例えば書き込み信号によりクロッ
ク信号φ１が一度“０”になり、入出力ＨＩ／。
がＶｏ−Ｖｔｈｔ位（約４ Ｖ ） ニ、入出力−Ｉ／
＠ ｂ’＠０２レベル（０■）に設定されると、カラム
線ＣＬ＃；ｆ＠ｌ’（ＶＱ：５Ｖ） であルカらチー
タ１ｂｌｉＤＬハＯＶ（ｐ？；） Ｖｃ−ＶｔｂＮ位へ
、又データ線ＤＬはｖｏ−Ｖｔｈｔ位からｕＶにそれぞ
れ設定される。
＠ ｂ’＠０２レベル（０■）に設定されると、カラム
線ＣＬ＃；ｆ＠ｌ’（ＶＱ：５Ｖ） であルカらチー
タ１ｂｌｉＤＬハＯＶ（ｐ？；） Ｖｃ−ＶｔｂＮ位へ
、又データ線ＤＬはｖｏ−Ｖｔｈｔ位からｕＶにそれぞ
れ設定される。
−９期間後、クロック信号φ、が１１ｍレベルとすｔＬ
ｉｉ ｆ −９１１ＩＤ Ｌ ハＶｏ −Ｖ ｔｂ＋Δ
Ｖ４電位になり、Δｖ４≧３ｖｔｈならばワード線ＷＬ
Ｉの一位がＶｃ＋３Ｖｔｈであるからメモリセル２のキ
ャパシタＣＭには″−繍電圧Ｖ ｃ （５Ｖ ）よりも
大きいＶａ＋２Ｖｔｈ（約ＴＶ）の電位が書き込まれる
ことになる。
ｉｉ ｆ −９１１ＩＤ Ｌ ハＶｏ −Ｖ ｔｂ＋Δ
Ｖ４電位になり、Δｖ４≧３ｖｔｈならばワード線ＷＬ
Ｉの一位がＶｃ＋３Ｖｔｈであるからメモリセル２のキ
ャパシタＣＭには″−繍電圧Ｖ ｃ （５Ｖ ）よりも
大きいＶａ＋２Ｖｔｈ（約ＴＶ）の電位が書き込まれる
ことになる。
になる。
第５図はワード＠ＷＬに対する電位発生回路を示してい
る。この回路では、ワード線タイミング信号がバッファ
６を通してクロック信号φＷ♂して出力される。このク
ロック信号φＷはインバータＩ、、Ｉ、ｊこより一定時
間遅延後、キャパシタＣ３によって昇圧されて電源電圧
Ｖ。
る。この回路では、ワード線タイミング信号がバッファ
６を通してクロック信号φＷ♂して出力される。このク
ロック信号φＷはインバータＩ、、Ｉ、ｊこより一定時
間遅延後、キャパシタＣ３によって昇圧されて電源電圧
Ｖ。
以上となり、さらにトランジスタ’Ｉ”ｔｓ〜’ｌ”Ｉ
ｌｌによりＶａ＋３Ｖｔｈ電位となる。これらトランジ
スタＴｌ〜Ｔｌｌは、余分な電荷を電源ＶＯに放電して
クロック信号φＷの電位をＶＣ＋３Ｖｔｈに固定するた
めのもので、特になくても良い、このクロック信号φＷ
とワード４１ＷＬ １ 、 ＷＬ ２、−（！： （／
Ｊ関にはそれぞれトランジスタＴ＊ ＠ −１ａ Ｔｌ
ｇ −１、・・が接続され、これらトランジスタ’Ｉ
’Ｓ＠ −１１’Ｉ’、＠−。
ｌｌによりＶａ＋３Ｖｔｈ電位となる。これらトランジ
スタＴｌ〜Ｔｌｌは、余分な電荷を電源ＶＯに放電して
クロック信号φＷの電位をＶＣ＋３Ｖｔｈに固定するた
めのもので、特になくても良い、このクロック信号φＷ
とワード４１ＷＬ １ 、 ＷＬ ２、−（！： （／
Ｊ関にはそれぞれトランジスタＴ＊ ＠ −１ａ Ｔｌ
ｇ −１、・・が接続され、これらトランジスタ’Ｉ
’Ｓ＠ −１１’Ｉ’、＠−。
・・・のゲートと、ロー＠）アドレス信号により選択さ
れるローデコーダ７＠ ＃７１ ｍ・・・とり開−
こはそれぞれゲートが電源ｖｏに接続されるトランジス
タＴＩ？ −１ａ Ｔｌ−２，・・・が接続されている
。
れるローデコーダ７＠ ＃７１ ｍ・・・とり開−
こはそれぞれゲートが電源ｖｏに接続されるトランジス
タＴＩ？ −１ａ Ｔｌ−２，・・・が接続されている
。
また、こｎらトランジスタＴｌｌ”’１ｊＴ１１−１１
・・・のゲートとソースとの間にはプ〒トストラップ用
のキャパシタＣｊ ”” １ ａ ｃ、 −１＃・・・
が接続されるが、これは特にわざわざ設けなくとも、ト
ランジスタＴ＊＠ −ｌ ｒ ’Ｉ’ｔ＠−鵞ｅ・・・
のチャンネルの反転層により自然に結合容量が発生する
ので、これを利用しても＾い。
・・・のゲートとソースとの間にはプ〒トストラップ用
のキャパシタＣｊ ”” １ ａ ｃ、 −１＃・・・
が接続されるが、これは特にわざわざ設けなくとも、ト
ランジスタＴ＊＠ −ｌ ｒ ’Ｉ’ｔ＠−鵞ｅ・・・
のチャンネルの反転層により自然に結合容量が発生する
ので、これを利用しても＾い。
上記回路によれは、例えばローデコーダ？。
が選択されてその出力が＠１″レベルとなＶ）％他のデ
コーダ出力が′０＃となると、トランジスタＴｔｙ−ｓ
を通じてトランジスタ’ｒｌａ＋ｌのゲートハＶｃ−■
ｔｈ 電位となってオンするが、トランジスタ”’ｌ？
−！のゲートは°０”となってオフする。
コーダ出力が′０＃となると、トランジスタＴｔｙ−ｓ
を通じてトランジスタ’ｒｌａ＋ｌのゲートハＶｃ−■
ｔｈ 電位となってオンするが、トランジスタ”’ｌ？
−！のゲートは°０”となってオフする。
ここで、クロック信号φＷが“１＃になるとワード線Ｗ
Ｌｌが′″１ｒなるが一キャパシタ１）擾こよってトラ
ンジスタＴｌ１１−１のゲート電位が昇圧され、トラン
ジスタＴ１ ｔ−１がカットオフとなるため、該トラン
ジスタ’Ｉ’ｔｓ−ｔのゲート電位はＶ□十４ｖｔｈ
以上になり、ワードｆｉＷＬｌにはクロック信号φＷ
と同じ電位Ｖ ｏ＋ ３ Ｖ （ｈが出力される。
Ｌｌが′″１ｒなるが一キャパシタ１）擾こよってトラ
ンジスタＴｌ１１−１のゲート電位が昇圧され、トラン
ジスタＴ１ ｔ−１がカットオフとなるため、該トラン
ジスタ’Ｉ’ｔｓ−ｔのゲート電位はＶ□十４ｖｔｈ
以上になり、ワードｆｉＷＬｌにはクロック信号φＷ
と同じ電位Ｖ ｏ＋ ３ Ｖ （ｈが出力される。
上記電位発生回路においては、選択されたワ−ド線の電
位を一気にＶｏ＋３Ｖｔｂまで昇圧したが、ワード線に
接続される容量が大きい為、尚速度にＶｏ＋３Ｖｔｈ電
位まで昇圧するのは困離であり、どうしても遅くなって
しまう、そこで、第６図にはデータ読み出し時にワード
線の電圧をトランスファーゲートトランジスタＴＭがオ
ンしている程度の低い昇圧電位（例えばＶＣ＋ｖｔｈｇ
位）ｌこして、データ書き込み時及びリフレッシュ時に
ワード線をＶ（Ｂ＋３Ｖｔｈ 電位まで昇圧して読み出
し速度の向上を図ったワード巌篭位発生回路を示す。
位を一気にＶｏ＋３Ｖｔｂまで昇圧したが、ワード線に
接続される容量が大きい為、尚速度にＶｏ＋３Ｖｔｈ電
位まで昇圧するのは困離であり、どうしても遅くなって
しまう、そこで、第６図にはデータ読み出し時にワード
線の電圧をトランスファーゲートトランジスタＴＭがオ
ンしている程度の低い昇圧電位（例えばＶＣ＋ｖｔｈｇ
位）ｌこして、データ書き込み時及びリフレッシュ時に
ワード線をＶ（Ｂ＋３Ｖｔｈ 電位まで昇圧して読み出
し速度の向上を図ったワード巌篭位発生回路を示す。
第６図の回路では、第５図の回路に対して次のような回
路が追加されている。すなわち、クロック信号φ胃と書
き込み用ライト信号が入力される２人力ナンドＪ路Ｎ、
と、このナンド回路Ｎ１の出力を！４蝙する３段のイン
バータＩ。
路が追加されている。すなわち、クロック信号φ胃と書
き込み用ライト信号が入力される２人力ナンドＪ路Ｎ、
と、このナンド回路Ｎ１の出力を！４蝙する３段のイン
バータＩ。
〜１５と−こ（／ＪインバータＩ、の出力端に一廟が接
続されるキャパシタＣ，と、このキャパシタＣ，の他端
とクロック信号φＷ及び電源Ｖｃとの間にそれぞれ設け
られたトランジスタデ１ｅｅＴｉＱトｂ このトランジ
スタ’Ｉ’ｔｓのゲートと前記インバータＩ、の出力端
との間に接続され、ゲートが電ｓｖＯに接続されたトラ
ンジスタＴ、◎とか設けられている。また、トランジス
タＴ１・ＱＪゲートは電源■０に接続さｉする。さらに
、上記トランジスタＴＩ易のデート、ソース間にはキャ
パシタＣ６が接続されているが、これは特にわざわざ設
ケナくとも、該トランジスタＴｌａのチャンネル反転層
番こより自然に結合容量が発生するので、これを利用し
ても良い。
続されるキャパシタＣ，と、このキャパシタＣ，の他端
とクロック信号φＷ及び電源Ｖｃとの間にそれぞれ設け
られたトランジスタデ１ｅｅＴｉＱトｂ このトランジ
スタ’Ｉ’ｔｓのゲートと前記インバータＩ、の出力端
との間に接続され、ゲートが電ｓｖＯに接続されたトラ
ンジスタＴ、◎とか設けられている。また、トランジス
タＴ１・ＱＪゲートは電源■０に接続さｉする。さらに
、上記トランジスタＴＩ易のデート、ソース間にはキャ
パシタＣ６が接続されているが、これは特にわざわざ設
ケナくとも、該トランジスタＴｌａのチャンネル反転層
番こより自然に結合容量が発生するので、これを利用し
ても良い。
次に、上記した第６図の回路動作を第７図のタイムチャ
ートを参照して説明する。まず、データ読み出し状帽と
なって、ワード練タイミングイぎ号が”１”ξなると、
バッファ６を通してクロック信号φＷが＠１＃となるが
、この時インバーターＩ、、Ｉ、の出力は１０”で、ト
ランジスタ’Ｉ’１Ｍのゲートも又“０１である為トラ
ンジスタＴ’ｔａはオフとなり、キャパシタ０番はクロ
ック信号φＷと分離されるがトランジスタＴ１・により
Ｖａ−Ｖ１１１電位−ご充電されている。従って、キャ
パシタＣ，はクロック信号φＷが′″１′となるときの
負荷容量にはならない０次に一定時間後、インバータ■
、の出力が”１１になると、キャパシタＣ２によってク
ロック信号φｗｂｌ昇圧され、このキャパシタＣｓの大
きさを適当ｌこ設定すればクロック信号φＷは略Ｖ−ａ
＋Ｖｔｈ 電位となる。
ートを参照して説明する。まず、データ読み出し状帽と
なって、ワード練タイミングイぎ号が”１”ξなると、
バッファ６を通してクロック信号φＷが＠１＃となるが
、この時インバーターＩ、、Ｉ、の出力は１０”で、ト
ランジスタ’Ｉ’１Ｍのゲートも又“０１である為トラ
ンジスタＴ’ｔａはオフとなり、キャパシタ０番はクロ
ック信号φＷと分離されるがトランジスタＴ１・により
Ｖａ−Ｖ１１１電位−ご充電されている。従って、キャ
パシタＣ，はクロック信号φＷが′″１′となるときの
負荷容量にはならない０次に一定時間後、インバータ■
、の出力が”１１になると、キャパシタＣ２によってク
ロック信号φｗｂｌ昇圧され、このキャパシタＣｓの大
きさを適当ｌこ設定すればクロック信号φＷは略Ｖ−ａ
＋Ｖｔｈ 電位となる。
こ０１時、トランジスタＴｌのゲートはＶｏ−Ｖｔｈｌ
ｌに充電されるが、このトランジスタＴ１ａはカットオ
フ状態にある。ここで、ライト信号が”１″となると、
ナンド回路８１ｇインバータＩａ−ＩＩｌこよる一定遅
延時間ｔＤ後、インバータＩ、の出力か＠１１１となる
ので、キャパシタＣ６によりトランジスタＴ１・のソー
スか外圧されると共に、トランジスタＴＩがカットオフ
してキャパシタ０１によりトランジスタＴ１ｚのゲート
も昇圧されるため、このトランジスタ’Ｉ’ｔｉがオン
となり、このトランジスタｒｉａを通じて昇圧電位がク
ロック信号ｌこ伝達される。これによってクロック（Ｎ
号φＷは昇圧され％ ｖｏ−ａｖｔｂ電位となる。した
がって、選択されたワードＩＩＷＬＩはこの昇圧された
クロック信号φＷによって昇圧され、このワード線ＷＬ
Ｉの昇圧電圧の立上がりに相前後してクロック信号φＳ
を“ｌ’（Ｖｏ＋２Ｖｔｈ電位ンにしてやれば、キャパ
シタＣ，を通じてデータ＠ＤＬは昇圧され、メモリセル
２のキャパシタＣＭには昇圧されたデータ線ＤＬ電圧（
Ｖａ＋２Ｖｔｈ）６１書き込才れることになる。
ｌに充電されるが、このトランジスタＴ１ａはカットオ
フ状態にある。ここで、ライト信号が”１″となると、
ナンド回路８１ｇインバータＩａ−ＩＩｌこよる一定遅
延時間ｔＤ後、インバータＩ、の出力か＠１１１となる
ので、キャパシタＣ６によりトランジスタＴ１・のソー
スか外圧されると共に、トランジスタＴＩがカットオフ
してキャパシタ０１によりトランジスタＴ１ｚのゲート
も昇圧されるため、このトランジスタ’Ｉ’ｔｉがオン
となり、このトランジスタｒｉａを通じて昇圧電位がク
ロック信号ｌこ伝達される。これによってクロック（Ｎ
号φＷは昇圧され％ ｖｏ−ａｖｔｂ電位となる。した
がって、選択されたワードＩＩＷＬＩはこの昇圧された
クロック信号φＷによって昇圧され、このワード線ＷＬ
Ｉの昇圧電圧の立上がりに相前後してクロック信号φＳ
を“ｌ’（Ｖｏ＋２Ｖｔｈ電位ンにしてやれば、キャパ
シタＣ，を通じてデータ＠ＤＬは昇圧され、メモリセル
２のキャパシタＣＭには昇圧されたデータ線ＤＬ電圧（
Ｖａ＋２Ｖｔｈ）６１書き込才れることになる。
尚、上記説明はライト信号が入力された時のものである
が、実際はリフレッシュ時にもこの書き込み動作が行な
われる。要するに、ここで言うライト信号は外部ライト
信号Ｃ４き込み命令）とリフレッシュ信号（クロックφ
＄を発生させる信号）とのオア（ＯＲ）の−理より収る
信号である。
が、実際はリフレッシュ時にもこの書き込み動作が行な
われる。要するに、ここで言うライト信号は外部ライト
信号Ｃ４き込み命令）とリフレッシュ信号（クロックφ
＄を発生させる信号）とのオア（ＯＲ）の−理より収る
信号である。
上述したダイナミックメモリによれば、従来必要とした
ダミーメそ９ヤルを用いていないのでメモリサイズを幅
小できる。また、バランス 。
ダミーメそ９ヤルを用いていないのでメモリサイズを幅
小できる。また、バランス 。
型のセンスアンプを用い、メモ９−２ルに電ａｔ圧以上
の電圧を書き込めるようにしているので動作マージンが
向上し、安定した動作を実行できる。
の電圧を書き込めるようにしているので動作マージンが
向上し、安定した動作を実行できる。
以上説明したように本発明によれば％１トランジスタ、
ｌキャパシタ／セル方式のＭＯ８ダイナミックメモリに
おいて、メモリセルのキャバνりに電源電圧より大きな
電圧を書き込むようにしているので、キャパシタの電荷
蓄積量を増大することができ、またダミーセルを用いず
にバランス型センスアンプにてデータを検出するように
している（／Ｊで、読み出し時の動作マージンを向上し
て動作を安定化し得る。、 ＭＯ＆ダイナミックメモリ
が提供できる。
ｌキャパシタ／セル方式のＭＯ８ダイナミックメモリに
おいて、メモリセルのキャバνりに電源電圧より大きな
電圧を書き込むようにしているので、キャパシタの電荷
蓄積量を増大することができ、またダミーセルを用いず
にバランス型センスアンプにてデータを検出するように
している（／Ｊで、読み出し時の動作マージンを向上し
て動作を安定化し得る。、 ＭＯ＆ダイナミックメモリ
が提供できる。
第１図は従来のＭＯ８ダイナミックメモリの回路構成図
、ｌ！２図は本発明の一実施例に係るＭυ８ダイナミッ
クメモリの回路構成図、＠３園及びＩＪ！４図は勇２図
のメモリの動作を説明するためのタイムチャート、第５
図及び！Ｊ！６図は１１２図のメモリに用いられるそれ
ぞれ異なるワード縁電位発生回路のｍ成因、ＩＪ７図は
第６図の回路の動作８−説明するためのタイムチャート
である。 リアンブ、４−、・・プリチャージ回路、６・・・バッ
ファ％ ７５−７ｍ・・・ローデコーダ、ＤＬ、ＤＬ・
・・データ線、ＷＬＩ、ＷＬ２・・・ワード＠、ＣＬ・
・・カラムＩｉ１％Ｉ１０− Ｉｌｏ・・・入出力４１
． ＣＭ、 Ｃ，〜ＣＩ・・・キャパシタ、Ｔ ＠ −
％ ＠ ＠ＴＭ・・・トランジスタ％ Ｖσ°°・電−
■８・・・基準電源、φＰ・・・プリチャージ信号、φ
。 〜φ１ 、φＷ・・・クロック信号
、ｌ！２図は本発明の一実施例に係るＭυ８ダイナミッ
クメモリの回路構成図、＠３園及びＩＪ！４図は勇２図
のメモリの動作を説明するためのタイムチャート、第５
図及び！Ｊ！６図は１１２図のメモリに用いられるそれ
ぞれ異なるワード縁電位発生回路のｍ成因、ＩＪ７図は
第６図の回路の動作８−説明するためのタイムチャート
である。 リアンブ、４−、・・プリチャージ回路、６・・・バッ
ファ％ ７５−７ｍ・・・ローデコーダ、ＤＬ、ＤＬ・
・・データ線、ＷＬＩ、ＷＬ２・・・ワード＠、ＣＬ・
・・カラムＩｉ１％Ｉ１０− Ｉｌｏ・・・入出力４１
． ＣＭ、 Ｃ，〜ＣＩ・・・キャパシタ、Ｔ ＠ −
％ ＠ ＠ＴＭ・・・トランジスタ％ Ｖσ°°・電−
■８・・・基準電源、φＰ・・・プリチャージ信号、φ
。 〜φ１ 、φＷ・・・クロック信号
Claims (2)
- （１）１個のトランジスタと１個のキャパシタとで１ビ
ツトのデータを記憶するメモリセルを複数個接続してな
るメモリセルアレイと１上記メモリセルに接続されて該
メモリセルから１１２゜０“の互いに逆相位の情報が導
びかれる一対のデータ線と、この一対のデータ線にそれ
ぞれトランスファーゲートを介して接続されデータ読み
出し時に選択されたメモリセルからのデータを検出する
センスアンプと１前記一対のデータ線を電源電圧より低
い電圧にプリチャージする手段と、前記一対のデータ線
に接続されデータ書き込み時に選択されたメモリセルに
電６１１ｍ圧より大きな電圧を書き込む手段とを真備し
てなることを特徴とするＮｉ ０８ダイナミツクメモリ
。 - （２）前記書き込み手段は、一対のデータ線に接続され
これらデータ線のうち”１＃レベルのデータ線を電源電
圧以上の電位レベルに昇圧する回路を有し、この昇圧さ
れたデータ線の電圧を書き込むよう−こしたことを特徴
とする特許請求の範囲第１項記載のＭＯ８ダイナミック
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120118A JPS5823386A (ja) | 1981-07-31 | 1981-07-31 | Ｍｏｓダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120118A JPS5823386A (ja) | 1981-07-31 | 1981-07-31 | Ｍｏｓダイナミツクメモリ |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62290859A Division JPS63146294A (ja) | 1987-11-18 | 1987-11-18 | 半導体メモリ |
| JP62290860A Division JPS63146295A (ja) | 1987-11-18 | 1987-11-18 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5823386A true JPS5823386A (ja) | 1983-02-12 |
Family
ID=14778397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56120118A Pending JPS5823386A (ja) | 1981-07-31 | 1981-07-31 | Ｍｏｓダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823386A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296597A (ja) * | 1985-06-24 | 1986-12-27 | Nec Corp | 半導体メモリ装置 |
| US5426601A (en) * | 1993-01-27 | 1995-06-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a prolonged data holding time |
| JP2011034614A (ja) * | 2009-07-30 | 2011-02-17 | Elpida Memory Inc | 半導体装置及びこれを備えるシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158828A (en) * | 1978-06-06 | 1979-12-15 | Toshiba Corp | Dynamic type semiconductor memory device |
-
1981
- 1981-07-31 JP JP56120118A patent/JPS5823386A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158828A (en) * | 1978-06-06 | 1979-12-15 | Toshiba Corp | Dynamic type semiconductor memory device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296597A (ja) * | 1985-06-24 | 1986-12-27 | Nec Corp | 半導体メモリ装置 |
| US5426601A (en) * | 1993-01-27 | 1995-06-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a prolonged data holding time |
| JP2011034614A (ja) * | 2009-07-30 | 2011-02-17 | Elpida Memory Inc | 半導体装置及びこれを備えるシステム |
| US8665625B2 (en) | 2009-07-30 | 2014-03-04 | Elpida Memory, Inc. | Semiconductor device having hierarchically structured bit lines and system including the same |
| US8773884B2 (en) | 2009-07-30 | 2014-07-08 | Seiji Narui | Semiconductor device having hierarchically structured bit lines and system including the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3241280B2 (ja) | ダイナミック型半導体記憶装置 | |
| US5091885A (en) | Dynamic type random-access memory having improved timing characteristics | |
| KR900006154B1 (ko) | 반도체 메모리 장치 | |
| US3909631A (en) | Pre-charge voltage generating system | |
| JPH0757466A (ja) | 半導体集積回路 | |
| US5014245A (en) | Dynamic random access memory and method for writing data thereto | |
| KR100718898B1 (ko) | 반도체 기억 장치 및 그 정보 독출 방법 | |
| JPH0467718B2 (ja) | ||
| JP2006324007A (ja) | Ｄｒａｍアレイ用ビット線プリチャージ手法 | |
| JP3399787B2 (ja) | 半導体記憶装置 | |
| US9589608B2 (en) | Semiconductor memory device | |
| KR101338384B1 (ko) | 메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치 | |
| JPH03272087A (ja) | 半導体記憶装置 | |
| EP1143453B1 (en) | Semiconductor memory device | |
| JPS5823386A (ja) | Ｍｏｓダイナミツクメモリ | |
| JPH04184787A (ja) | ダイナミック型半導体記憶装置 | |
| JPS62129997A (ja) | ダイナミツクｒａｍ | |
| JP2698232B2 (ja) | 半導体記憶装置 | |
| US20050122809A1 (en) | Increasing a refresh period in a semiconductor memory device | |
| JP2020017324A (ja) | 半導体記憶装置及び半導体記憶装置の読み出し方法 | |
| JPS5823387A (ja) | Ｍｏｓダイナミツクメモリ | |
| JP2881722B2 (ja) | ビットライン選択回路 | |
| JP2668165B2 (ja) | 半導体記憶装置 | |
| JPS6182398A (ja) | 半導体メモリ装置 | |
| JPH01199393A (ja) | 半導体記憶装置 |