JPS6182398A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6182398A JPS6182398A JP59204880A JP20488084A JPS6182398A JP S6182398 A JPS6182398 A JP S6182398A JP 59204880 A JP59204880 A JP 59204880A JP 20488084 A JP20488084 A JP 20488084A JP S6182398 A JPS6182398 A JP S6182398A
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- drain
- bit lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、1個のMOS トランジスタと1個のMOS
キャパシタとから1ビツトのメモリセルを構成した半導
体メモリ装置に関する。
キャパシタとから1ビツトのメモリセルを構成した半導
体メモリ装置に関する。
1トランジスタ/1キャノ母シタから1ビツトのメモリ
セルを構成するダイナミックRAMの場合、従来プレー
ト電極は全てのセルで共通となっている。このため、セ
ンス動作時にビット線との容量結合の影響を受け、プレ
ート電極のレベルが変動し、安定した読出しを行うこと
ができない。
セルを構成するダイナミックRAMの場合、従来プレー
ト電極は全てのセルで共通となっている。このため、セ
ンス動作時にビット線との容量結合の影響を受け、プレ
ート電極のレベルが変動し、安定した読出しを行うこと
ができない。
また、集積化をはかる手段として、文献(M。
Taguchi et、al、、l5scc Dige
st of TechnicalPapers、100
−101;Feb、1984 )にあるCCBセルが提
案されている。しかし、このセルではビット線とワード
線との他に、セルキャパシタに電荷を書込むための電源
電圧vcoのN+層があり、この1層が集積化を妨げる
要因となっている。
st of TechnicalPapers、100
−101;Feb、1984 )にあるCCBセルが提
案されている。しかし、このセルではビット線とワード
線との他に、セルキャパシタに電荷を書込むための電源
電圧vcoのN+層があり、この1層が集積化を妨げる
要因となっている。
本発明の目的は、センス動作時に他のビット線との容量
カップリングの影響全党は難く、且つ高集積化に好適す
る半導体メモリ装置を提供することにある。
カップリングの影響全党は難く、且つ高集積化に好適す
る半導体メモリ装置を提供することにある。
本発明の骨子は、センスアンプを共有する2本1組のビ
ット線を用いると共に、ビット線とメモリセルのプレー
ト電極とを共通にすることにある。
ット線を用いると共に、ビット線とメモリセルのプレー
ト電極とを共通にすることにある。
即ち本発明は、1個のMOS トランジスタ及び1個の
MOSキャパシタからなるメモリセルを半導体基板上に
マ) IJワックス状複数個集積化してなる半導体メモ
リ装置において、センスアンプを共有する2本1組のビ
ット線である第1及 。
MOSキャパシタからなるメモリセルを半導体基板上に
マ) IJワックス状複数個集積化してなる半導体メモ
リ装置において、センスアンプを共有する2本1組のビ
ット線である第1及 。
び第2のビット線間に第1及び第2のメモリセル群をそ
れぞれ直列接続し、第1のメモリセル群のトランジスタ
のドレインを第1のビット線に接続し、該トランジスタ
のソースを第1のメモリセル群のキャパシタの一方の電
極に接続し、該キャパシタの他方の電極を第2のビット
線に接続し、且つ第2のメモリセル群のトランジスタの
ドレインを第2のビット線に接続し、該トランジスタの
ソースを第2のメモリセル群のキャパシタの一方の電極
に接続し、該キャノクシタの他方の電極を第1のビット
線に接続するようにしたものである。
れぞれ直列接続し、第1のメモリセル群のトランジスタ
のドレインを第1のビット線に接続し、該トランジスタ
のソースを第1のメモリセル群のキャパシタの一方の電
極に接続し、該キャパシタの他方の電極を第2のビット
線に接続し、且つ第2のメモリセル群のトランジスタの
ドレインを第2のビット線に接続し、該トランジスタの
ソースを第2のメモリセル群のキャパシタの一方の電極
に接続し、該キャノクシタの他方の電極を第1のビット
線に接続するようにしたものである。
ここで、ワード線はメモリセルのデータ読出し若しくは
データ書込み時にはドレイン電源電圧Vddの例えば3
層2倍程度まで昇圧され、データ読出し若しくはデータ
書込みが終了するとVddまで低下し、この後ビット線
がVddまでプリチャージされるとワード線はソース電
源電圧V8.’!で低下する。これによって、メモリセ
ルの蓄積データのうち、論理「1」に対応するデータは
2Vddとなシ、論理「0」に対応するデータはVdd
−vthとなる。但し、Vthにトランジスタのしき
い値電圧である。
データ書込み時にはドレイン電源電圧Vddの例えば3
層2倍程度まで昇圧され、データ読出し若しくはデータ
書込みが終了するとVddまで低下し、この後ビット線
がVddまでプリチャージされるとワード線はソース電
源電圧V8.’!で低下する。これによって、メモリセ
ルの蓄積データのうち、論理「1」に対応するデータは
2Vddとなシ、論理「0」に対応するデータはVdd
−vthとなる。但し、Vthにトランジスタのしき
い値電圧である。
本発明によれば、ビット線を兼ねているメモリセルのプ
レート電極は、帯状の形を成し、各ビット線毎独立に分
離されているので、センス動作時に他のビット線との容
量カップリングの影響を受は難い。このため、メモリセ
ルのデータの書込み及び読出しを極めて安定に行うこと
ができる。また、CCBセルに適用すると、セルキャパ
シタに電荷を書込むための電源電圧ve。
レート電極は、帯状の形を成し、各ビット線毎独立に分
離されているので、センス動作時に他のビット線との容
量カップリングの影響を受は難い。このため、メモリセ
ルのデータの書込み及び読出しを極めて安定に行うこと
ができる。また、CCBセルに適用すると、セルキャパ
シタに電荷を書込むための電源電圧ve。
の1一層が不必要となるので、高集積化が可能となる。
第1図は本発明の一実施例に係わる半導体メモリ装置の
要部構成を示す回路構成図である。
要部構成を示す回路構成図である。
この図は、i番目のビット線及びj番目のピッ線に接続
される回路のみを示している。また、各ビット線につい
ての構成は同様であるので、ここでは1番目のビット線
BL、、BL1に°接続された回路について説明する。
される回路のみを示している。また、各ビット線につい
ての構成は同様であるので、ここでは1番目のビット線
BL、、BL1に°接続された回路について説明する。
センスアンプ1はMOS トランジスタQ11゜〜、Q
21及びプルアップ用キャパシタC11゜12から構成
されている。ここで、Qll、12はドライバとして作
用するもので、そのソースはクロックφ、8線に接続さ
れている。Q13゜Q14n負荷として作用するもので
、そのドレインが電源Vddに接続され、ソースが第1
及び第2のビット線BL、、BLXに接続されている。
21及びプルアップ用キャパシタC11゜12から構成
されている。ここで、Qll、12はドライバとして作
用するもので、そのソースはクロックφ、8線に接続さ
れている。Q13゜Q14n負荷として作用するもので
、そのドレインが電源Vddに接続され、ソースが第1
及び第2のビット線BL、、BLXに接続されている。
C15,C16及びC1l、C12はセンスアンプl−
ヲ高速動作させるものであシ、またC19゜〜、Q21
illニブリチャージ用として作用するものである。
ヲ高速動作させるものであシ、またC19゜〜、Q21
illニブリチャージ用として作用するものである。
メモリセル群1は第1及び第2のビット線BL1.BL
1間に接続されている。即ち、第1のメモリセル群の一
つであるj番目のメモリセルは、C24のドレインを第
1のビット線層に接続され、ソースをセルキャパシタc
24(D一方の電極に接続され、C24の他方の電極は
第2のピッ)iBL、に接続されている。そして、C2
4のダートはj番目のワード線WL、に接続されている
。また、第2のメモリセル群の一つである1番目のメモ
リセルは、C23のドレイン金弟2のビット線BL□に
接続され、ソースをセルキャパシタC23の一方の電極
に接続され、C23の他方の電極は第1のビット線へに
接続されている。そして、C23のダートは1番目のワ
ード線WL、に接続されている。なお、図で141.〜
.に番目のメモリセルしか示していないがビット線BL
、、BL、間には多数のメモリセルが接続されるものと
なっている。
1間に接続されている。即ち、第1のメモリセル群の一
つであるj番目のメモリセルは、C24のドレインを第
1のビット線層に接続され、ソースをセルキャパシタc
24(D一方の電極に接続され、C24の他方の電極は
第2のピッ)iBL、に接続されている。そして、C2
4のダートはj番目のワード線WL、に接続されている
。また、第2のメモリセル群の一つである1番目のメモ
リセルは、C23のドレイン金弟2のビット線BL□に
接続され、ソースをセルキャパシタC23の一方の電極
に接続され、C23の他方の電極は第1のビット線へに
接続されている。そして、C23のダートは1番目のワ
ード線WL、に接続されている。なお、図で141.〜
.に番目のメモリセルしか示していないがビット線BL
、、BL、間には多数のメモリセルが接続されるものと
なっている。
ダミーセル群土は、クロックφ、綜とビット線1]石−
及びビット線B L、との間にそれぞれ接続されている
。即ち、第1のダミーセルはC26のドレインを第1の
ビット線−1]イーに接続され、ソースをダミーセルキ
ャパシタC26の一方の電極に接続され、C26の他方
の電極はクロックφ3線に接続されている。そして、C
26のダートはダミーワード線■乱□に接続されている
。また、第2のダミーセルは、C27のドレインを第2
のビット線B Lxに接続され、ソースをダミーセルキ
ャパシタC27の一方の電極に接続され、C27の他方
の電極はクロックφ8線に接続されている。そして、C
27のダートはダミーワード線DWL 、に接続されて
いる。
及びビット線B L、との間にそれぞれ接続されている
。即ち、第1のダミーセルはC26のドレインを第1の
ビット線−1]イーに接続され、ソースをダミーセルキ
ャパシタC26の一方の電極に接続され、C26の他方
の電極はクロックφ3線に接続されている。そして、C
26のダートはダミーワード線■乱□に接続されている
。また、第2のダミーセルは、C27のドレインを第2
のビット線B Lxに接続され、ソースをダミーセルキ
ャパシタC27の一方の電極に接続され、C27の他方
の電極はクロックφ8線に接続されている。そして、C
27のダートはダミーワード線DWL 、に接続されて
いる。
また、第1のビット線「可−はC2Bのソース・ドレイ
ンを介して入出力線I10に接続され、第2のビット線
B L、はC29のソース・ドレインを介して他の入出
力線I10に接続されている。そして、C2B 、C2
9の各ダートはカラムセンスラインCOL、に接続され
ている。
ンを介して入出力線I10に接続され、第2のビット線
B L、はC29のソース・ドレインを介して他の入出
力線I10に接続されている。そして、C2B 、C2
9の各ダートはカラムセンスラインCOL、に接続され
ている。
一方、j番目のビット線に接続された回路は、上記の回
路と同様に、C31,〜、41及びC31,32からセ
ンスアンプ1が構成され、C43,〜、45及びC43
,〜、45からメモリセル群2が構成され、C46,4
7及びC46,47からダミーセル群3が構成されるも
のとなっている。そして、l、j番目以外の他のビット
線に接続された回路も同様の構成となっている。
路と同様に、C31,〜、41及びC31,32からセ
ンスアンプ1が構成され、C43,〜、45及びC43
,〜、45からメモリセル群2が構成され、C46,4
7及びC46,47からダミーセル群3が構成されるも
のとなっている。そして、l、j番目以外の他のビット
線に接続された回路も同様の構成となっている。
次に、上記構成された本装置の作用について、第2図及
び第3図の信号波形図を参照して説明する。
び第3図の信号波形図を参照して説明する。
最初クロックφ2のレベルU(3/2)Vaa程度であ
シ、ビット線は全てVdaにノリチャージされている。
シ、ビット線は全てVdaにノリチャージされている。
今、1番目とj番目のセンスアンプに着目し、メモリセ
ルのC23のノードAには2Vdd、メモリセルのC4
3のノードBにはVaa −Vth 、 メ%リセルの
C25のノードCにはvaa −vth 、メモリセル
のC45のノードDには2Vddの初期電圧が書込まれ
ていたとする。φ、が(3/2)Vdaから”ssに下
がシ、1番目のワード線WLxが選ばれ、WL□のレベ
ルが■ssから(3/2)Vdaまで上がると、C23
,43が導通し、C23,C43の内容がビット線B
L、とビット線B L、とにそれぞれ伝わる。この時、
ビット線の容量’fcc、メモリセルの容量ヲC3とす
ると、ビット線BLX及びノードAの電位は Vdd(CB+208)/(CBB+s)になシ、ヒツ
ト線B L、及びノードBの電位はVaa−Vth−C
,/(C,+CB)になる。
ルのC23のノードAには2Vdd、メモリセルのC4
3のノードBにはVaa −Vth 、 メ%リセルの
C25のノードCにはvaa −vth 、メモリセル
のC45のノードDには2Vddの初期電圧が書込まれ
ていたとする。φ、が(3/2)Vdaから”ssに下
がシ、1番目のワード線WLxが選ばれ、WL□のレベ
ルが■ssから(3/2)Vdaまで上がると、C23
,43が導通し、C23,C43の内容がビット線B
L、とビット線B L、とにそれぞれ伝わる。この時、
ビット線の容量’fcc、メモリセルの容量ヲC3とす
ると、ビット線BLX及びノードAの電位は Vdd(CB+208)/(CBB+s)になシ、ヒツ
ト線B L、及びノードBの電位はVaa−Vth−C
,/(C,+CB)になる。
また、ワード線WL1と同時にダミーワード線DWL、
が■llsから(、3/ 2 ) VadK上カh、C
26、C46の内容がC2,6,C46を介しテヒット
線BL、とビット線BLJとにそれぞれ伝わる。この時
、C25,C46の容量をそれぞれC8/2とするとビ
ット線BL1.BL、、ノードG、ノードHCI電位は Vda(20B+20s)/(2CB+Cl5)となる
。
が■llsから(、3/ 2 ) VadK上カh、C
26、C46の内容がC2,6,C46を介しテヒット
線BL、とビット線BLJとにそれぞれ伝わる。この時
、C25,C46の容量をそれぞれC8/2とするとビ
ット線BL1.BL、、ノードG、ノードHCI電位は Vda(20B+20s)/(2CB+Cl5)となる
。
次に、クロックφs8のレベルがVdd −Vthから
徐々に7g8まで下がり、センスアンプが活性化される
と、論理「1」を読出したビット線B LXのレベルは
ピッ) 線B L、のカップリング及びレーシングによ
シ僅かに下がるが、746以上を保つ。一方、ビット線
B LlのレベルはV811まで下がる。また、論理「
0」を読出したビット+1!BLJのレベルFiv、、
まで下が〕、ビット線1]フーのレベルは僅かにVdd
以下になる。その後、クロックφ1のレベルがvssか
らVddに上がると、ビット線B Ll及びビット線B
L、のレベルはVaaとなる。
徐々に7g8まで下がり、センスアンプが活性化される
と、論理「1」を読出したビット線B LXのレベルは
ピッ) 線B L、のカップリング及びレーシングによ
シ僅かに下がるが、746以上を保つ。一方、ビット線
B LlのレベルはV811まで下がる。また、論理「
0」を読出したビット+1!BLJのレベルFiv、、
まで下が〕、ビット線1]フーのレベルは僅かにVdd
以下になる。その後、クロックφ1のレベルがvssか
らVddに上がると、ビット線B Ll及びビット線B
L、のレベルはVaaとなる。
その後、リフレッシュ動作以外のメモリセルのデータの
読出し若しくは書込み動作が行われる場合には、例えば
i番目のカラムが選択され、C0L1ルベルがVaaか
ら(3/ 2 ) Vdaに上がると、ビット線BL、
、BLXが入出力線I10゜Iloに接続される。
読出し若しくは書込み動作が行われる場合には、例えば
i番目のカラムが選択され、C0L1ルベルがVaaか
ら(3/ 2 ) Vdaに上がると、ビット線BL、
、BLXが入出力線I10゜Iloに接続される。
次に、ワード線WL、のレベルが(3/2 )Vddか
らVddに下が9、その後クロックφ2のレヘルカv8
8から(3/2)Vaaに上がシ、全ビット線がVdd
にプリチャージされると、メモリセルの再書込みが行わ
れる。論理「1」のメモリセルのC23のノードAのレ
ベルはビット線BL工との容量結合によって、Vddか
ら2 Vddまで上がる。この時、WLIのレベルはV
ddであるため、C23はカットオフ状態である。また
、論理「0」のメモリセルのC43のノードBのレベル
は、B L、から充電されて、Vdd −vthまで上
がる。また、ダミーワード線m1は、ビット線がVdd
までプリチャージされる間に、(3/2)Vddのレベ
ルを保ち、ノードG、HにはVddが書込まれる。その
後、見、のレベルがv811まで下がると、クロックφ
3のレベルが■■からVddまで上がる。従って、ダミ
ーセルのC26、C46のノードG、Hのレベルはクロ
ックφ3との容量結合によって2Vddまで再び上がる
。
らVddに下が9、その後クロックφ2のレヘルカv8
8から(3/2)Vaaに上がシ、全ビット線がVdd
にプリチャージされると、メモリセルの再書込みが行わ
れる。論理「1」のメモリセルのC23のノードAのレ
ベルはビット線BL工との容量結合によって、Vddか
ら2 Vddまで上がる。この時、WLIのレベルはV
ddであるため、C23はカットオフ状態である。また
、論理「0」のメモリセルのC43のノードBのレベル
は、B L、から充電されて、Vdd −vthまで上
がる。また、ダミーワード線m1は、ビット線がVdd
までプリチャージされる間に、(3/2)Vddのレベ
ルを保ち、ノードG、HにはVddが書込まれる。その
後、見、のレベルがv811まで下がると、クロックφ
3のレベルが■■からVddまで上がる。従って、ダミ
ーセルのC26、C46のノードG、Hのレベルはクロ
ックφ3との容量結合によって2Vddまで再び上がる
。
なお、非選択のメモリセルのC25に注目すると、論理
「0」のノードCのレベルは、センス動作時にビット線
BL□との容量結合によって−Vthまで下がるが、C
25が非導通状態であるため、ビット線がプリチャージ
されるとVdd −vthまで再び戻る。
「0」のノードCのレベルは、センス動作時にビット線
BL□との容量結合によって−Vthまで下がるが、C
25が非導通状態であるため、ビット線がプリチャージ
されるとVdd −vthまで再び戻る。
かぐして本装置によれば、メモリセルのデータの選択的
な読出し及び書込みを行うことができる。そしてこの場
合、ビット線を兼ねているメモリセルのプレート電極を
各ビット線毎に独立に分離しているので、センス動作時
に他のビット線との容量カップリングの影響を受は難い
。
な読出し及び書込みを行うことができる。そしてこの場
合、ビット線を兼ねているメモリセルのプレート電極を
各ビット線毎に独立に分離しているので、センス動作時
に他のビット線との容量カップリングの影響を受は難い
。
このため、上記読出し及び書込みを安定して行うことが
できる。また、ccBセル等に適用した場合、セルキャ
パシタに電荷を書込むための電源電圧vccの1層が不
要となるので、高集積化にも有効である。
できる。また、ccBセル等に適用した場合、セルキャ
パシタに電荷を書込むための電源電圧vccの1層が不
要となるので、高集積化にも有効である。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記センスアンプの構造は第
1図に何等限定されるものではなく、仕様に応じて適宜
変更可能である。また、メモリセルのデータの読出し若
しくは書込みを行うアクティブ期間にワード線に印加す
る電圧は(3/2)Vaaに限るものではなく、(Va
d+ Vth)以上の電圧であればよい。
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記センスアンプの構造は第
1図に何等限定されるものではなく、仕様に応じて適宜
変更可能である。また、メモリセルのデータの読出し若
しくは書込みを行うアクティブ期間にワード線に印加す
る電圧は(3/2)Vaaに限るものではなく、(Va
d+ Vth)以上の電圧であればよい。
第1図は本発明の一実施例に係わる半導体メモリ装置の
要部構成を示す回路構成図、第2図及び第3図はそれぞ
れ上記実施例装置の作用を説明するための信号波形図で
ある。 1・・・センスアンプ、2・・・メモリセル群、3・・
・ダミーセル群、Qll、〜、Q4B・・・MOS ト
ランジスタ、C11,C12,C31,C32・・・プ
ルアップ用キャパシタ、C23,〜、C25゜C43,
〜、C45・・・セルキャパシタ、C26゜C27,C
46,C47・・・ダミーセルキャパシタ、Vdd・・
・ドレイン電源電圧、■38・・・ソース電源電圧、B
LX、BL、、BLJ、BL、−0,ビット線、COL
、 、 COL、 、、、カラムセンスライン、Ilo
。 Ilo・・・入出力線、WLII WL、IWLK・・
・ワード線、DWL 1. m 、 ・・・ダミーワ
ード線、φ1 。 φ1.φ8.φ8e・・クロック、CB・・・ビット線
容量、C8・・・メモリセル容量、A、〜、H・・・ノ
ード。 出願人代理人 弁理士 鈴 江 武 彦(♂ C
く の
要部構成を示す回路構成図、第2図及び第3図はそれぞ
れ上記実施例装置の作用を説明するための信号波形図で
ある。 1・・・センスアンプ、2・・・メモリセル群、3・・
・ダミーセル群、Qll、〜、Q4B・・・MOS ト
ランジスタ、C11,C12,C31,C32・・・プ
ルアップ用キャパシタ、C23,〜、C25゜C43,
〜、C45・・・セルキャパシタ、C26゜C27,C
46,C47・・・ダミーセルキャパシタ、Vdd・・
・ドレイン電源電圧、■38・・・ソース電源電圧、B
LX、BL、、BLJ、BL、−0,ビット線、COL
、 、 COL、 、、、カラムセンスライン、Ilo
。 Ilo・・・入出力線、WLII WL、IWLK・・
・ワード線、DWL 1. m 、 ・・・ダミーワ
ード線、φ1 。 φ1.φ8.φ8e・・クロック、CB・・・ビット線
容量、C8・・・メモリセル容量、A、〜、H・・・ノ
ード。 出願人代理人 弁理士 鈴 江 武 彦(♂ C
く の
Claims (3)
- (1)1個のMOSトランジスタ及び1個のMOSキャ
パシタからなるメモリセルを半導体基板上にマトリック
ス状に複数個集積化してなる半導体メモリ装置において
、センスアンプを共有する2本1組のビット線である第
1及び第2のビット線間に第1及び第2のメモリセル群
がそれぞれ直列接続され、第1のメモリセル群のトラン
ジスタのドレインは第1のビット線に接続され、該トラ
ンジスタのソースは第1のメモリセル群のキャパシタの
一方の電極に接続され、該キャパシタの他方の電極は第
2のビット線に接続され、且つ第2のメモリセル群のト
ランジスタのドレインは第2のビット線に接続され、該
トランジスタのソースは第2のメモリセル群のキャパシ
タの一方の電極に接続され、該キャパシタの他方の電極
は第1のビット線に接続されていることを特徴とする半
導体メモリ装置。 - (2)前記メモリセルのデータ読出し若しくはデータ書
込みを行うアクティブ期間にはワード線はドレイン電源
電圧V_d_dの3/2倍程度まで昇圧され、データの
読出し若しくは書込みが終了するとワード線はドレイン
電源電圧V_d_dと等しいレベルまで低下し、その後
ビット線のプリチャージが終了するとワード線はソース
電源電圧V_s_sまで低下することを特徴とする特許
請求の範囲第1項記載の半導体メモリ装置。 - (3)前記メモリセルの蓄積データのうち、論理「1」
に対応するデータはドレイン電源電圧V_d_dの2倍
の値であり、論理「0」に対応するデータはドレイン電
源電圧V_d_dからトランジスタのしきい値電圧V_
t_hを差し引いた値であることを特徴とする特許請求
の範囲第1項記載の半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59204880A JPS6182398A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59204880A JPS6182398A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6182398A true JPS6182398A (ja) | 1986-04-25 |
Family
ID=16497922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59204880A Pending JPS6182398A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6182398A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04163787A (ja) * | 1990-10-26 | 1992-06-09 | Nec Ic Microcomput Syst Ltd | ダイナミック型ランダムアクセスメモリ装置 |
US5610868A (en) * | 1995-01-05 | 1997-03-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US5677878A (en) * | 1996-01-17 | 1997-10-14 | Micron Technology, Inc. | Method and apparatus for quickly restoring digit I/O lines |
KR100365564B1 (ko) * | 1999-06-30 | 2002-12-26 | 주식회사 하이닉스반도체 | 반도체 장치 |
-
1984
- 1984-09-29 JP JP59204880A patent/JPS6182398A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04163787A (ja) * | 1990-10-26 | 1992-06-09 | Nec Ic Microcomput Syst Ltd | ダイナミック型ランダムアクセスメモリ装置 |
US5610868A (en) * | 1995-01-05 | 1997-03-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US5677878A (en) * | 1996-01-17 | 1997-10-14 | Micron Technology, Inc. | Method and apparatus for quickly restoring digit I/O lines |
KR100365564B1 (ko) * | 1999-06-30 | 2002-12-26 | 주식회사 하이닉스반도체 | 반도체 장치 |
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