JPS6182398A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6182398A JPS6182398A JP59204880A JP20488084A JPS6182398A JP S6182398 A JPS6182398 A JP S6182398A JP 59204880 A JP59204880 A JP 59204880A JP 20488084 A JP20488084 A JP 20488084A JP S6182398 A JPS6182398 A JP S6182398A
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- drain
- bit lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、１個のＭＯＳ トランジスタと１個のＭＯＳ
キャパシタとから１ビツトのメモリセルを構成した半導
体メモリ装置に関する。
キャパシタとから１ビツトのメモリセルを構成した半導
体メモリ装置に関する。
１トランジスタ／１キャノ母シタから１ビツトのメモリ
セルを構成するダイナミックＲＡＭの場合、従来プレー
ト電極は全てのセルで共通となっている。このため、セ
ンス動作時にビット線との容量結合の影響を受け、プレ
ート電極のレベルが変動し、安定した読出しを行うこと
ができない。
セルを構成するダイナミックＲＡＭの場合、従来プレー
ト電極は全てのセルで共通となっている。このため、セ
ンス動作時にビット線との容量結合の影響を受け、プレ
ート電極のレベルが変動し、安定した読出しを行うこと
ができない。
また、集積化をはかる手段として、文献（Ｍ。
Ｔａｇｕｃｈｉ ｅｔ、ａｌ、、ｌ５ｓｃｃ Ｄｉｇｅ
ｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ、１００
−１０１；Ｆｅｂ、１９８４ ）にあるＣＣＢセルが提
案されている。しかし、このセルではビット線とワード
線との他に、セルキャパシタに電荷を書込むための電源
電圧ｖｃｏのＮ＋層があり、この１層が集積化を妨げる
要因となっている。
ｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ、１００
−１０１；Ｆｅｂ、１９８４ ）にあるＣＣＢセルが提
案されている。しかし、このセルではビット線とワード
線との他に、セルキャパシタに電荷を書込むための電源
電圧ｖｃｏのＮ＋層があり、この１層が集積化を妨げる
要因となっている。
本発明の目的は、センス動作時に他のビット線との容量
カップリングの影響全党は難く、且つ高集積化に好適す
る半導体メモリ装置を提供することにある。
カップリングの影響全党は難く、且つ高集積化に好適す
る半導体メモリ装置を提供することにある。
本発明の骨子は、センスアンプを共有する２本１組のビ
ット線を用いると共に、ビット線とメモリセルのプレー
ト電極とを共通にすることにある。
ット線を用いると共に、ビット線とメモリセルのプレー
ト電極とを共通にすることにある。
即ち本発明は、１個のＭＯＳ トランジスタ及び１個の
ＭＯＳキャパシタからなるメモリセルを半導体基板上に
マ） ＩＪワックス状複数個集積化してなる半導体メモ
リ装置において、センスアンプを共有する２本１組のビ
ット線である第１及 。
ＭＯＳキャパシタからなるメモリセルを半導体基板上に
マ） ＩＪワックス状複数個集積化してなる半導体メモ
リ装置において、センスアンプを共有する２本１組のビ
ット線である第１及 。
び第２のビット線間に第１及び第２のメモリセル群をそ
れぞれ直列接続し、第１のメモリセル群のトランジスタ
のドレインを第１のビット線に接続し、該トランジスタ
のソースを第１のメモリセル群のキャパシタの一方の電
極に接続し、該キャパシタの他方の電極を第２のビット
線に接続し、且つ第２のメモリセル群のトランジスタの
ドレインを第２のビット線に接続し、該トランジスタの
ソースを第２のメモリセル群のキャパシタの一方の電極
に接続し、該キャノクシタの他方の電極を第１のビット
線に接続するようにしたものである。
れぞれ直列接続し、第１のメモリセル群のトランジスタ
のドレインを第１のビット線に接続し、該トランジスタ
のソースを第１のメモリセル群のキャパシタの一方の電
極に接続し、該キャパシタの他方の電極を第２のビット
線に接続し、且つ第２のメモリセル群のトランジスタの
ドレインを第２のビット線に接続し、該トランジスタの
ソースを第２のメモリセル群のキャパシタの一方の電極
に接続し、該キャノクシタの他方の電極を第１のビット
線に接続するようにしたものである。
ここで、ワード線はメモリセルのデータ読出し若しくは
データ書込み時にはドレイン電源電圧Ｖｄｄの例えば３
層２倍程度まで昇圧され、データ読出し若しくはデータ
書込みが終了するとＶｄｄまで低下し、この後ビット線
がＶｄｄまでプリチャージされるとワード線はソース電
源電圧Ｖ８．’！で低下する。これによって、メモリセ
ルの蓄積データのうち、論理「１」に対応するデータは
２Ｖｄｄとなシ、論理「０」に対応するデータはＶｄｄ
−ｖｔｈとなる。但し、Ｖｔｈにトランジスタのしき
い値電圧である。
データ書込み時にはドレイン電源電圧Ｖｄｄの例えば３
層２倍程度まで昇圧され、データ読出し若しくはデータ
書込みが終了するとＶｄｄまで低下し、この後ビット線
がＶｄｄまでプリチャージされるとワード線はソース電
源電圧Ｖ８．’！で低下する。これによって、メモリセ
ルの蓄積データのうち、論理「１」に対応するデータは
２Ｖｄｄとなシ、論理「０」に対応するデータはＶｄｄ
−ｖｔｈとなる。但し、Ｖｔｈにトランジスタのしき
い値電圧である。
本発明によれば、ビット線を兼ねているメモリセルのプ
レート電極は、帯状の形を成し、各ビット線毎独立に分
離されているので、センス動作時に他のビット線との容
量カップリングの影響を受は難い。このため、メモリセ
ルのデータの書込み及び読出しを極めて安定に行うこと
ができる。また、ＣＣＢセルに適用すると、セルキャパ
シタに電荷を書込むための電源電圧ｖｅ。
レート電極は、帯状の形を成し、各ビット線毎独立に分
離されているので、センス動作時に他のビット線との容
量カップリングの影響を受は難い。このため、メモリセ
ルのデータの書込み及び読出しを極めて安定に行うこと
ができる。また、ＣＣＢセルに適用すると、セルキャパ
シタに電荷を書込むための電源電圧ｖｅ。
の１一層が不必要となるので、高集積化が可能となる。
第１図は本発明の一実施例に係わる半導体メモリ装置の
要部構成を示す回路構成図である。
要部構成を示す回路構成図である。
この図は、ｉ番目のビット線及びｊ番目のピッ線に接続
される回路のみを示している。また、各ビット線につい
ての構成は同様であるので、ここでは１番目のビット線
ＢＬ、、ＢＬ１に°接続された回路について説明する。
される回路のみを示している。また、各ビット線につい
ての構成は同様であるので、ここでは１番目のビット線
ＢＬ、、ＢＬ１に°接続された回路について説明する。
センスアンプ１はＭＯＳ トランジスタＱ１１゜〜、Ｑ
２１及びプルアップ用キャパシタＣ１１゜１２から構成
されている。ここで、Ｑｌｌ、１２はドライバとして作
用するもので、そのソースはクロックφ、８線に接続さ
れている。Ｑ１３゜Ｑ１４ｎ負荷として作用するもので
、そのドレインが電源Ｖｄｄに接続され、ソースが第１
及び第２のビット線ＢＬ、、ＢＬＸに接続されている。
２１及びプルアップ用キャパシタＣ１１゜１２から構成
されている。ここで、Ｑｌｌ、１２はドライバとして作
用するもので、そのソースはクロックφ、８線に接続さ
れている。Ｑ１３゜Ｑ１４ｎ負荷として作用するもので
、そのドレインが電源Ｖｄｄに接続され、ソースが第１
及び第２のビット線ＢＬ、、ＢＬＸに接続されている。
Ｃ１５，Ｃ１６及びＣ１ｌ、Ｃ１２はセンスアンプｌ−
ヲ高速動作させるものであシ、またＣ１９゜〜、Ｑ２１
ｉｌｌニブリチャージ用として作用するものである。
ヲ高速動作させるものであシ、またＣ１９゜〜、Ｑ２１
ｉｌｌニブリチャージ用として作用するものである。
メモリセル群１は第１及び第２のビット線ＢＬ１．ＢＬ
１間に接続されている。即ち、第１のメモリセル群の一
つであるｊ番目のメモリセルは、Ｃ２４のドレインを第
１のビット線層に接続され、ソースをセルキャパシタｃ
２４（Ｄ一方の電極に接続され、Ｃ２４の他方の電極は
第２のピッ）ｉＢＬ、に接続されている。そして、Ｃ２
４のダートはｊ番目のワード線ＷＬ、に接続されている
。また、第２のメモリセル群の一つである１番目のメモ
リセルは、Ｃ２３のドレイン金弟２のビット線ＢＬ□に
接続され、ソースをセルキャパシタＣ２３の一方の電極
に接続され、Ｃ２３の他方の電極は第１のビット線へに
接続されている。そして、Ｃ２３のダートは１番目のワ
ード線ＷＬ、に接続されている。なお、図で１４１．〜
．に番目のメモリセルしか示していないがビット線ＢＬ
、、ＢＬ、間には多数のメモリセルが接続されるものと
なっている。
１間に接続されている。即ち、第１のメモリセル群の一
つであるｊ番目のメモリセルは、Ｃ２４のドレインを第
１のビット線層に接続され、ソースをセルキャパシタｃ
２４（Ｄ一方の電極に接続され、Ｃ２４の他方の電極は
第２のピッ）ｉＢＬ、に接続されている。そして、Ｃ２
４のダートはｊ番目のワード線ＷＬ、に接続されている
。また、第２のメモリセル群の一つである１番目のメモ
リセルは、Ｃ２３のドレイン金弟２のビット線ＢＬ□に
接続され、ソースをセルキャパシタＣ２３の一方の電極
に接続され、Ｃ２３の他方の電極は第１のビット線へに
接続されている。そして、Ｃ２３のダートは１番目のワ
ード線ＷＬ、に接続されている。なお、図で１４１．〜
．に番目のメモリセルしか示していないがビット線ＢＬ
、、ＢＬ、間には多数のメモリセルが接続されるものと
なっている。
ダミーセル群土は、クロックφ、綜とビット線１］石−
及びビット線Ｂ Ｌ、との間にそれぞれ接続されている
。即ち、第１のダミーセルはＣ２６のドレインを第１の
ビット線−１］イーに接続され、ソースをダミーセルキ
ャパシタＣ２６の一方の電極に接続され、Ｃ２６の他方
の電極はクロックφ３線に接続されている。そして、Ｃ
２６のダートはダミーワード線■乱□に接続されている
。また、第２のダミーセルは、Ｃ２７のドレインを第２
のビット線Ｂ Ｌｘに接続され、ソースをダミーセルキ
ャパシタＣ２７の一方の電極に接続され、Ｃ２７の他方
の電極はクロックφ８線に接続されている。そして、Ｃ
２７のダートはダミーワード線ＤＷＬ 、に接続されて
いる。
及びビット線Ｂ Ｌ、との間にそれぞれ接続されている
。即ち、第１のダミーセルはＣ２６のドレインを第１の
ビット線−１］イーに接続され、ソースをダミーセルキ
ャパシタＣ２６の一方の電極に接続され、Ｃ２６の他方
の電極はクロックφ３線に接続されている。そして、Ｃ
２６のダートはダミーワード線■乱□に接続されている
。また、第２のダミーセルは、Ｃ２７のドレインを第２
のビット線Ｂ Ｌｘに接続され、ソースをダミーセルキ
ャパシタＣ２７の一方の電極に接続され、Ｃ２７の他方
の電極はクロックφ８線に接続されている。そして、Ｃ
２７のダートはダミーワード線ＤＷＬ 、に接続されて
いる。
また、第１のビット線「可−はＣ２Ｂのソース・ドレイ
ンを介して入出力線Ｉ１０に接続され、第２のビット線
Ｂ Ｌ、はＣ２９のソース・ドレインを介して他の入出
力線Ｉ１０に接続されている。そして、Ｃ２Ｂ 、Ｃ２
９の各ダートはカラムセンスラインＣＯＬ、に接続され
ている。
ンを介して入出力線Ｉ１０に接続され、第２のビット線
Ｂ Ｌ、はＣ２９のソース・ドレインを介して他の入出
力線Ｉ１０に接続されている。そして、Ｃ２Ｂ 、Ｃ２
９の各ダートはカラムセンスラインＣＯＬ、に接続され
ている。
一方、ｊ番目のビット線に接続された回路は、上記の回
路と同様に、Ｃ３１，〜、４１及びＣ３１，３２からセ
ンスアンプ１が構成され、Ｃ４３，〜、４５及びＣ４３
，〜、４５からメモリセル群２が構成され、Ｃ４６，４
７及びＣ４６，４７からダミーセル群３が構成されるも
のとなっている。そして、ｌ、ｊ番目以外の他のビット
線に接続された回路も同様の構成となっている。
路と同様に、Ｃ３１，〜、４１及びＣ３１，３２からセ
ンスアンプ１が構成され、Ｃ４３，〜、４５及びＣ４３
，〜、４５からメモリセル群２が構成され、Ｃ４６，４
７及びＣ４６，４７からダミーセル群３が構成されるも
のとなっている。そして、ｌ、ｊ番目以外の他のビット
線に接続された回路も同様の構成となっている。
次に、上記構成された本装置の作用について、第２図及
び第３図の信号波形図を参照して説明する。
び第３図の信号波形図を参照して説明する。
最初クロックφ２のレベルＵ（３／２）Ｖａａ程度であ
シ、ビット線は全てＶｄａにノリチャージされている。
シ、ビット線は全てＶｄａにノリチャージされている。
今、１番目とｊ番目のセンスアンプに着目し、メモリセ
ルのＣ２３のノードＡには２Ｖｄｄ、メモリセルのＣ４
３のノードＢにはＶａａ −Ｖｔｈ 、 メ％リセルの
Ｃ２５のノードＣにはｖａａ −ｖｔｈ 、メモリセル
のＣ４５のノードＤには２Ｖｄｄの初期電圧が書込まれ
ていたとする。φ、が（３／２）Ｖｄａから”ｓｓに下
がシ、１番目のワード線ＷＬｘが選ばれ、ＷＬ□のレベ
ルが■ｓｓから（３／２）Ｖｄａまで上がると、Ｃ２３
，４３が導通し、Ｃ２３，Ｃ４３の内容がビット線Ｂ
Ｌ、とビット線Ｂ Ｌ、とにそれぞれ伝わる。この時、
ビット線の容量’ｆｃｃ、メモリセルの容量ヲＣ３とす
ると、ビット線ＢＬＸ及びノードＡの電位は Ｖｄｄ（ＣＢ＋２０８）／（ＣＢＢ＋ｓ）になシ、ヒツ
ト線Ｂ Ｌ、及びノードＢの電位はＶａａ−Ｖｔｈ−Ｃ
，／（Ｃ，＋ＣＢ）になる。
ルのＣ２３のノードＡには２Ｖｄｄ、メモリセルのＣ４
３のノードＢにはＶａａ −Ｖｔｈ 、 メ％リセルの
Ｃ２５のノードＣにはｖａａ −ｖｔｈ 、メモリセル
のＣ４５のノードＤには２Ｖｄｄの初期電圧が書込まれ
ていたとする。φ、が（３／２）Ｖｄａから”ｓｓに下
がシ、１番目のワード線ＷＬｘが選ばれ、ＷＬ□のレベ
ルが■ｓｓから（３／２）Ｖｄａまで上がると、Ｃ２３
，４３が導通し、Ｃ２３，Ｃ４３の内容がビット線Ｂ
Ｌ、とビット線Ｂ Ｌ、とにそれぞれ伝わる。この時、
ビット線の容量’ｆｃｃ、メモリセルの容量ヲＣ３とす
ると、ビット線ＢＬＸ及びノードＡの電位は Ｖｄｄ（ＣＢ＋２０８）／（ＣＢＢ＋ｓ）になシ、ヒツ
ト線Ｂ Ｌ、及びノードＢの電位はＶａａ−Ｖｔｈ−Ｃ
，／（Ｃ，＋ＣＢ）になる。
また、ワード線ＷＬ１と同時にダミーワード線ＤＷＬ、
が■ｌｌｓから（、３／ ２ ） ＶａｄＫ上カｈ、Ｃ
２６、Ｃ４６の内容がＣ２，６，Ｃ４６を介しテヒット
線ＢＬ、とビット線ＢＬＪとにそれぞれ伝わる。この時
、Ｃ２５，Ｃ４６の容量をそれぞれＣ８／２とするとビ
ット線ＢＬ１．ＢＬ、、ノードＧ、ノードＨＣＩ電位は Ｖｄａ（２０Ｂ＋２０ｓ）／（２ＣＢ＋Ｃｌ５）となる
。
が■ｌｌｓから（、３／ ２ ） ＶａｄＫ上カｈ、Ｃ
２６、Ｃ４６の内容がＣ２，６，Ｃ４６を介しテヒット
線ＢＬ、とビット線ＢＬＪとにそれぞれ伝わる。この時
、Ｃ２５，Ｃ４６の容量をそれぞれＣ８／２とするとビ
ット線ＢＬ１．ＢＬ、、ノードＧ、ノードＨＣＩ電位は Ｖｄａ（２０Ｂ＋２０ｓ）／（２ＣＢ＋Ｃｌ５）となる
。
次に、クロックφｓ８のレベルがＶｄｄ −Ｖｔｈから
徐々に７ｇ８まで下がり、センスアンプが活性化される
と、論理「１」を読出したビット線Ｂ ＬＸのレベルは
ピッ） 線Ｂ Ｌ、のカップリング及びレーシングによ
シ僅かに下がるが、７４６以上を保つ。一方、ビット線
Ｂ ＬｌのレベルはＶ８１１まで下がる。また、論理「
０」を読出したビット＋１！ＢＬＪのレベルＦｉｖ、、
まで下が〕、ビット線１］フーのレベルは僅かにＶｄｄ
以下になる。その後、クロックφ１のレベルがｖｓｓか
らＶｄｄに上がると、ビット線Ｂ Ｌｌ及びビット線Ｂ
Ｌ、のレベルはＶａａとなる。
徐々に７ｇ８まで下がり、センスアンプが活性化される
と、論理「１」を読出したビット線Ｂ ＬＸのレベルは
ピッ） 線Ｂ Ｌ、のカップリング及びレーシングによ
シ僅かに下がるが、７４６以上を保つ。一方、ビット線
Ｂ ＬｌのレベルはＶ８１１まで下がる。また、論理「
０」を読出したビット＋１！ＢＬＪのレベルＦｉｖ、、
まで下が〕、ビット線１］フーのレベルは僅かにＶｄｄ
以下になる。その後、クロックφ１のレベルがｖｓｓか
らＶｄｄに上がると、ビット線Ｂ Ｌｌ及びビット線Ｂ
Ｌ、のレベルはＶａａとなる。
その後、リフレッシュ動作以外のメモリセルのデータの
読出し若しくは書込み動作が行われる場合には、例えば
ｉ番目のカラムが選択され、Ｃ０Ｌ１ルベルがＶａａか
ら（３／ ２ ） Ｖｄａに上がると、ビット線ＢＬ、
、ＢＬＸが入出力線Ｉ１０゜Ｉｌｏに接続される。
読出し若しくは書込み動作が行われる場合には、例えば
ｉ番目のカラムが選択され、Ｃ０Ｌ１ルベルがＶａａか
ら（３／ ２ ） Ｖｄａに上がると、ビット線ＢＬ、
、ＢＬＸが入出力線Ｉ１０゜Ｉｌｏに接続される。
次に、ワード線ＷＬ、のレベルが（３／２ ）Ｖｄｄか
らＶｄｄに下が９、その後クロックφ２のレヘルカｖ８
８から（３／２）Ｖａａに上がシ、全ビット線がＶｄｄ
にプリチャージされると、メモリセルの再書込みが行わ
れる。論理「１」のメモリセルのＣ２３のノードＡのレ
ベルはビット線ＢＬ工との容量結合によって、Ｖｄｄか
ら２ Ｖｄｄまで上がる。この時、ＷＬＩのレベルはＶ
ｄｄであるため、Ｃ２３はカットオフ状態である。また
、論理「０」のメモリセルのＣ４３のノードＢのレベル
は、Ｂ Ｌ、から充電されて、Ｖｄｄ −ｖｔｈまで上
がる。また、ダミーワード線ｍ１は、ビット線がＶｄｄ
までプリチャージされる間に、（３／２）Ｖｄｄのレベ
ルを保ち、ノードＧ、ＨにはＶｄｄが書込まれる。その
後、見、のレベルがｖ８１１まで下がると、クロックφ
３のレベルが■■からＶｄｄまで上がる。従って、ダミ
ーセルのＣ２６、Ｃ４６のノードＧ、Ｈのレベルはクロ
ックφ３との容量結合によって２Ｖｄｄまで再び上がる
。
らＶｄｄに下が９、その後クロックφ２のレヘルカｖ８
８から（３／２）Ｖａａに上がシ、全ビット線がＶｄｄ
にプリチャージされると、メモリセルの再書込みが行わ
れる。論理「１」のメモリセルのＣ２３のノードＡのレ
ベルはビット線ＢＬ工との容量結合によって、Ｖｄｄか
ら２ Ｖｄｄまで上がる。この時、ＷＬＩのレベルはＶ
ｄｄであるため、Ｃ２３はカットオフ状態である。また
、論理「０」のメモリセルのＣ４３のノードＢのレベル
は、Ｂ Ｌ、から充電されて、Ｖｄｄ −ｖｔｈまで上
がる。また、ダミーワード線ｍ１は、ビット線がＶｄｄ
までプリチャージされる間に、（３／２）Ｖｄｄのレベ
ルを保ち、ノードＧ、ＨにはＶｄｄが書込まれる。その
後、見、のレベルがｖ８１１まで下がると、クロックφ
３のレベルが■■からＶｄｄまで上がる。従って、ダミ
ーセルのＣ２６、Ｃ４６のノードＧ、Ｈのレベルはクロ
ックφ３との容量結合によって２Ｖｄｄまで再び上がる
。
なお、非選択のメモリセルのＣ２５に注目すると、論理
「０」のノードＣのレベルは、センス動作時にビット線
ＢＬ□との容量結合によって−Ｖｔｈまで下がるが、Ｃ
２５が非導通状態であるため、ビット線がプリチャージ
されるとＶｄｄ −ｖｔｈまで再び戻る。
「０」のノードＣのレベルは、センス動作時にビット線
ＢＬ□との容量結合によって−Ｖｔｈまで下がるが、Ｃ
２５が非導通状態であるため、ビット線がプリチャージ
されるとＶｄｄ −ｖｔｈまで再び戻る。
かぐして本装置によれば、メモリセルのデータの選択的
な読出し及び書込みを行うことができる。そしてこの場
合、ビット線を兼ねているメモリセルのプレート電極を
各ビット線毎に独立に分離しているので、センス動作時
に他のビット線との容量カップリングの影響を受は難い
。
な読出し及び書込みを行うことができる。そしてこの場
合、ビット線を兼ねているメモリセルのプレート電極を
各ビット線毎に独立に分離しているので、センス動作時
に他のビット線との容量カップリングの影響を受は難い
。
このため、上記読出し及び書込みを安定して行うことが
できる。また、ｃｃＢセル等に適用した場合、セルキャ
パシタに電荷を書込むための電源電圧ｖｃｃの１層が不
要となるので、高集積化にも有効である。
できる。また、ｃｃＢセル等に適用した場合、セルキャ
パシタに電荷を書込むための電源電圧ｖｃｃの１層が不
要となるので、高集積化にも有効である。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記センスアンプの構造は第
１図に何等限定されるものではなく、仕様に応じて適宜
変更可能である。また、メモリセルのデータの読出し若
しくは書込みを行うアクティブ期間にワード線に印加す
る電圧は（３／２）Ｖａａに限るものではなく、（Ｖａ
ｄ＋ Ｖｔｈ）以上の電圧であればよい。
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記センスアンプの構造は第
１図に何等限定されるものではなく、仕様に応じて適宜
変更可能である。また、メモリセルのデータの読出し若
しくは書込みを行うアクティブ期間にワード線に印加す
る電圧は（３／２）Ｖａａに限るものではなく、（Ｖａ
ｄ＋ Ｖｔｈ）以上の電圧であればよい。
第１図は本発明の一実施例に係わる半導体メモリ装置の
要部構成を示す回路構成図、第２図及び第３図はそれぞ
れ上記実施例装置の作用を説明するための信号波形図で
ある。 １・・・センスアンプ、２・・・メモリセル群、３・・
・ダミーセル群、Ｑｌｌ、〜、Ｑ４Ｂ・・・ＭＯＳ ト
ランジスタ、Ｃ１１，Ｃ１２，Ｃ３１，Ｃ３２・・・プ
ルアップ用キャパシタ、Ｃ２３，〜、Ｃ２５゜Ｃ４３，
〜、Ｃ４５・・・セルキャパシタ、Ｃ２６゜Ｃ２７，Ｃ
４６，Ｃ４７・・・ダミーセルキャパシタ、Ｖｄｄ・・
・ドレイン電源電圧、■３８・・・ソース電源電圧、Ｂ
ＬＸ、ＢＬ、、ＢＬＪ、ＢＬ、−０，ビット線、ＣＯＬ
、 、 ＣＯＬ、 、、、カラムセンスライン、Ｉｌｏ
。 Ｉｌｏ・・・入出力線、ＷＬＩＩ ＷＬ、ＩＷＬＫ・・
・ワード線、ＤＷＬ １． ｍ 、 ・・・ダミーワ
ード線、φ１ 。 φ１．φ８．φ８ｅ・・クロック、ＣＢ・・・ビット線
容量、Ｃ８・・・メモリセル容量、Ａ、〜、Ｈ・・・ノ
ード。 出願人代理人 弁理士 鈴 江 武 彦（♂ Ｃ
く の
要部構成を示す回路構成図、第２図及び第３図はそれぞ
れ上記実施例装置の作用を説明するための信号波形図で
ある。 １・・・センスアンプ、２・・・メモリセル群、３・・
・ダミーセル群、Ｑｌｌ、〜、Ｑ４Ｂ・・・ＭＯＳ ト
ランジスタ、Ｃ１１，Ｃ１２，Ｃ３１，Ｃ３２・・・プ
ルアップ用キャパシタ、Ｃ２３，〜、Ｃ２５゜Ｃ４３，
〜、Ｃ４５・・・セルキャパシタ、Ｃ２６゜Ｃ２７，Ｃ
４６，Ｃ４７・・・ダミーセルキャパシタ、Ｖｄｄ・・
・ドレイン電源電圧、■３８・・・ソース電源電圧、Ｂ
ＬＸ、ＢＬ、、ＢＬＪ、ＢＬ、−０，ビット線、ＣＯＬ
、 、 ＣＯＬ、 、、、カラムセンスライン、Ｉｌｏ
。 Ｉｌｏ・・・入出力線、ＷＬＩＩ ＷＬ、ＩＷＬＫ・・
・ワード線、ＤＷＬ １． ｍ 、 ・・・ダミーワ
ード線、φ１ 。 φ１．φ８．φ８ｅ・・クロック、ＣＢ・・・ビット線
容量、Ｃ８・・・メモリセル容量、Ａ、〜、Ｈ・・・ノ
ード。 出願人代理人 弁理士 鈴 江 武 彦（♂ Ｃ
く の
Claims (3)
- （１）１個のＭＯＳトランジスタ及び１個のＭＯＳキャ
パシタからなるメモリセルを半導体基板上にマトリック
ス状に複数個集積化してなる半導体メモリ装置において
、センスアンプを共有する２本１組のビット線である第
１及び第２のビット線間に第１及び第２のメモリセル群
がそれぞれ直列接続され、第１のメモリセル群のトラン
ジスタのドレインは第１のビット線に接続され、該トラ
ンジスタのソースは第１のメモリセル群のキャパシタの
一方の電極に接続され、該キャパシタの他方の電極は第
２のビット線に接続され、且つ第２のメモリセル群のト
ランジスタのドレインは第２のビット線に接続され、該
トランジスタのソースは第２のメモリセル群のキャパシ
タの一方の電極に接続され、該キャパシタの他方の電極
は第１のビット線に接続されていることを特徴とする半
導体メモリ装置。 - （２）前記メモリセルのデータ読出し若しくはデータ書
込みを行うアクティブ期間にはワード線はドレイン電源
電圧Ｖ＿ｄ＿ｄの３／２倍程度まで昇圧され、データの
読出し若しくは書込みが終了するとワード線はドレイン
電源電圧Ｖ＿ｄ＿ｄと等しいレベルまで低下し、その後
ビット線のプリチャージが終了するとワード線はソース
電源電圧Ｖ＿ｓ＿ｓまで低下することを特徴とする特許
請求の範囲第１項記載の半導体メモリ装置。 - （３）前記メモリセルの蓄積データのうち、論理「１」
に対応するデータはドレイン電源電圧Ｖ＿ｄ＿ｄの２倍
の値であり、論理「０」に対応するデータはドレイン電
源電圧Ｖ＿ｄ＿ｄからトランジスタのしきい値電圧Ｖ＿
ｔ＿ｈを差し引いた値であることを特徴とする特許請求
の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204880A JPS6182398A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204880A JPS6182398A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182398A true JPS6182398A (ja) | 1986-04-25 |
Family
ID=16497922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204880A Pending JPS6182398A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182398A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04163787A (ja) * | 1990-10-26 | 1992-06-09 | Nec Ic Microcomput Syst Ltd | ダイナミック型ランダムアクセスメモリ装置 |
| US5610868A (en) * | 1995-01-05 | 1997-03-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5677878A (en) * | 1996-01-17 | 1997-10-14 | Micron Technology, Inc. | Method and apparatus for quickly restoring digit I/O lines |
| KR100365564B1 (ko) * | 1999-06-30 | 2002-12-26 | 주식회사 하이닉스반도체 | 반도체 장치 |
-
1984
- 1984-09-29 JP JP59204880A patent/JPS6182398A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04163787A (ja) * | 1990-10-26 | 1992-06-09 | Nec Ic Microcomput Syst Ltd | ダイナミック型ランダムアクセスメモリ装置 |
| US5610868A (en) * | 1995-01-05 | 1997-03-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5677878A (en) * | 1996-01-17 | 1997-10-14 | Micron Technology, Inc. | Method and apparatus for quickly restoring digit I/O lines |
| KR100365564B1 (ko) * | 1999-06-30 | 2002-12-26 | 주식회사 하이닉스반도체 | 반도체 장치 |
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