JPS6334796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6334796A JPS6334796A JP61176979A JP17697986A JPS6334796A JP S6334796 A JPS6334796 A JP S6334796A JP 61176979 A JP61176979 A JP 61176979A JP 17697986 A JP17697986 A JP 17697986A JP S6334796 A JPS6334796 A JP S6334796A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ダイナミック・ランダト・アクセス・メモリ
（以下、ダイナミックＲＡＭという）等の半導体記憶装
置、特にその占き込み回路構造に関するものである。
（以下、ダイナミックＲＡＭという）等の半導体記憶装
置、特にその占き込み回路構造に関するものである。
（従来の技ｉ）
従来、この種の半導体記憶装置では、例えば、複数のワ
ード線と、これらのワード線に直交する複数のビット線
と、前記ワード線およびビット線の交点に配置された複
数のメモリセルとを備えている。そしてメモリセルに情
報を３き込む場合、ｌサイクル中に、１Ｍｌのアドレス
を外部から取り込んでワード線を選択するか、あるいは
１サイクル毎にアドレスのインクリメント（増分）を行
なう内部発生回路により１組のアドレスを決定してワー
ド線を選択し、その選択されたワード線を通して前記ア
ドレスに対応した１つのメモリセルに、外部から“Ｏ”
または“１″の情報を占き込むというものであった。
ード線と、これらのワード線に直交する複数のビット線
と、前記ワード線およびビット線の交点に配置された複
数のメモリセルとを備えている。そしてメモリセルに情
報を３き込む場合、ｌサイクル中に、１Ｍｌのアドレス
を外部から取り込んでワード線を選択するか、あるいは
１サイクル毎にアドレスのインクリメント（増分）を行
なう内部発生回路により１組のアドレスを決定してワー
ド線を選択し、その選択されたワード線を通して前記ア
ドレスに対応した１つのメモリセルに、外部から“Ｏ”
または“１″の情報を占き込むというものであった。
Ｃ発す１が解決しようとする問題点）
Ｉ７かしながら、上記構成の装置では、次のような問題
点があった。
点があった。
（ｉ）全メモリセル、あるいは複数のメモリセルに情報
を書き終えるのに時間がかかる０例えば、（ＮＸ Ｎ）
個のメモリ構成の場合、全メモリセルに情報を書き込む
のに（ＮＸＮ）回のサイクルを要する。
を書き終えるのに時間がかかる０例えば、（ＮＸ Ｎ）
個のメモリ構成の場合、全メモリセルに情報を書き込む
のに（ＮＸＮ）回のサイクルを要する。
（：ｉｉ）そのため、半導体記憶装置の書き込み動作等
を制御する中央処理装置（以下、ＣＰＵという）を備え
たマイクロコンピュータシステム等にこの種の半導体記
憶装置を用いた場合、ＣＰＵを長時間占有するという問
題点があった。
を制御する中央処理装置（以下、ＣＰＵという）を備え
たマイクロコンピュータシステム等にこの種の半導体記
憶装置を用いた場合、ＣＰＵを長時間占有するという問
題点があった。
本発明は前記従来技術が持っていた問題点として占き込
み時間が長くなり、ｃｐｕを長時間占有するという点に
ついて解決した半導体記憶装置を提供するものである。
み時間が長くなり、ｃｐｕを長時間占有するという点に
ついて解決した半導体記憶装置を提供するものである。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、複数のワード線
と、これらのワード線に直交する複数のビット線と、前
記ワード線およびビット線の交点に配とされた複数のメ
モリセルとを備えた半導体記憶装置において、前記各ワ
ード線に接続されそれらのワード線を制御信号に基づき
選択してその選択されたワード線を所定の電位に立ち上
げるプリチャージ回路と、前記ビット線に接続されその
ビット線を制御信号に基づき所定の電位に設定するビッ
ト線電位設定回路とを設けたものである。
と、これらのワード線に直交する複数のビット線と、前
記ワード線およびビット線の交点に配とされた複数のメ
モリセルとを備えた半導体記憶装置において、前記各ワ
ード線に接続されそれらのワード線を制御信号に基づき
選択してその選択されたワード線を所定の電位に立ち上
げるプリチャージ回路と、前記ビット線に接続されその
ビット線を制御信号に基づき所定の電位に設定するビッ
ト線電位設定回路とを設けたものである。
（作 用）
本発明によれば、以上のように半導体記憶装置を構成し
たので、プリチャージ回路は１サイクル中においてワー
ド線を選択してそれを所定の電位に立ち上げ、ビット線
電位設定回路はビット線を所定の電位に設定する。これ
により、１サイクル中にワード線で選択された全メモリ
セルへの情報の書き込みが行え、書き込み時間の短縮化
か計れる。従って前記問題点を除去できるのである。
たので、プリチャージ回路は１サイクル中においてワー
ド線を選択してそれを所定の電位に立ち上げ、ビット線
電位設定回路はビット線を所定の電位に設定する。これ
により、１サイクル中にワード線で選択された全メモリ
セルへの情報の書き込みが行え、書き込み時間の短縮化
か計れる。従って前記問題点を除去できるのである。
（実施例）
第１図は本発明の一実施例を示すダイナミックＲＡＭの
要部構成図である。
要部構成図である。
、―のダイナミックＲＡＭは、複数のワード線Ｗ１〜１
とこれに直交する複数のビット線Ｂｌ、Ｂ２とを有し、
それらの各交点にはトランジスタＴｌ−Ｔｉ、及びＭＯ
Ｓ ）ランジスタ等からなるメモリセルｃｏ 、ａｔ２
〜Ｃｉｌ、Ｃｉ２が配置されている。メモリセルｅｌｌ
、Ｃ１２〜Ｃ１ｌ、Ｃｉ２は、ワード線ｗｉ〜Ｗｉを
ゲート入力としてもつトランジスタＴ１〜Ｔｉを介して
ビット線８１．Ｂ２にそれぞれ接続されている。各対の
ビット５８１．８２には、それぞれセンスアンプ１が接
続されると共に、データバス開閉信号φＹをゲート入力
としてもつトランジスタＴＯを介してデータバスＤｉ、
ｒｆＵ、０２．ｆｆ２’に接続されている。
とこれに直交する複数のビット線Ｂｌ、Ｂ２とを有し、
それらの各交点にはトランジスタＴｌ−Ｔｉ、及びＭＯ
Ｓ ）ランジスタ等からなるメモリセルｃｏ 、ａｔ２
〜Ｃｉｌ、Ｃｉ２が配置されている。メモリセルｅｌｌ
、Ｃ１２〜Ｃ１ｌ、Ｃｉ２は、ワード線ｗｉ〜Ｗｉを
ゲート入力としてもつトランジスタＴ１〜Ｔｉを介して
ビット線８１．Ｂ２にそれぞれ接続されている。各対の
ビット５８１．８２には、それぞれセンスアンプ１が接
続されると共に、データバス開閉信号φＹをゲート入力
としてもつトランジスタＴＯを介してデータバスＤｉ、
ｒｆＵ、０２．ｆｆ２’に接続されている。
ワード線Ｗ ！−Ｗ ｉにはプリチャージ回路２が、（
二パット線Ｂｌにはビット線電位設定回路３が、それＰ
ね接続されている。プリチャージ回路２は、制御信号φ
Ａ１〜φＡｉに基づきワード線引〜Ｗｉを選択し７それ
を所定のｉし位、例えば電源電位ＶＤＤに立ちトげる回
路であり、制御信号φＡ１〜φＡｉをゲート入力として
電源′市位ＶＤＤをワードｉＷ１〜Ｗｉに印加する複数
のトランジスタＴＡＩ〜ＴＡｉで構成されている。ビッ
ト線電位設定回路３は、制御信号φＢに基づきビー、ト
線Ｂ１を所定の電位、例えば接地電位ｖＳＳに設定する
回路であり、制御信号φＢをゲート人力してピッ） ！
１８１を接地電位ＶＳＳに）γち下げる複数のトランジ
スタＴｅｌで構成されている。
二パット線Ｂｌにはビット線電位設定回路３が、それＰ
ね接続されている。プリチャージ回路２は、制御信号φ
Ａ１〜φＡｉに基づきワード線引〜Ｗｉを選択し７それ
を所定のｉし位、例えば電源電位ＶＤＤに立ちトげる回
路であり、制御信号φＡ１〜φＡｉをゲート入力として
電源′市位ＶＤＤをワードｉＷ１〜Ｗｉに印加する複数
のトランジスタＴＡＩ〜ＴＡｉで構成されている。ビッ
ト線電位設定回路３は、制御信号φＢに基づきビー、ト
線Ｂ１を所定の電位、例えば接地電位ｖＳＳに設定する
回路であり、制御信号φＢをゲート人力してピッ） ！
１８１を接地電位ＶＳＳに）γち下げる複数のトランジ
スタＴｅｌで構成されている。
第２図は第１図の動作を説明するだめの波形図であり、
１サイクル中に複数のワード線Ｗ１〜Ｗｉを立ち上げ、
そのワード線Ｗ１〜Ｗｉにより選択された全メモリセル
ｃｔｔ、ｃｔ２．〜Ｏｉｌ、Ｃｉ２に情報を古き込む場
合（以下、このモードをブラックライトモードという）
の波形が示されている。
１サイクル中に複数のワード線Ｗ１〜Ｗｉを立ち上げ、
そのワード線Ｗ１〜Ｗｉにより選択された全メモリセル
ｃｔｔ、ｃｔ２．〜Ｏｉｌ、Ｃｉ２に情報を古き込む場
合（以下、このモードをブラックライトモードという）
の波形が示されている。
ここで、第１図のセンスアンプｌは動作させず、データ
／＜ス開閉信号φＹは接地電位ＶＳＳのままとする。ま
た、第２図ではｌサイクル期間内に制御信号φＡ１〜φ
Ａｉのうち、φＡ１のみを立ちＬげた場合を示している
。ビット線８１．８２は電源’ｒｆｉ４Ｑｖａｎにプリ
チャージしておく。
／＜ス開閉信号φＹは接地電位ＶＳＳのままとする。ま
た、第２図ではｌサイクル期間内に制御信号φＡ１〜φ
Ａｉのうち、φＡ１のみを立ちＬげた場合を示している
。ビット線８１．８２は電源’ｒｆｉ４Ｑｖａｎにプリ
チャージしておく。
先ず、制御信号φＡｌをＨレベルに☆：ち１−げると、
プリチャージ回路２のトランジスタＴＡＩがオン状態に
なり、ワード線Ｗ１がＨレベルに立ち上がる。これによ
りトランジスタＴ１がオン状態となり、メモリセル０１
１．Ｃ：１２の情報がそれぞれピッ） １；ｊＢｌ、Ｂ
２に出てくる。第２図ではビット線Ｂｌ、Ｂ２電位のう
ちＢ１より８２の電位をやや高く示したが、同じ電位で
も、逆の関係でもかまわない。
プリチャージ回路２のトランジスタＴＡＩがオン状態に
なり、ワード線Ｗ１がＨレベルに立ち上がる。これによ
りトランジスタＴ１がオン状態となり、メモリセル０１
１．Ｃ：１２の情報がそれぞれピッ） １；ｊＢｌ、Ｂ
２に出てくる。第２図ではビット線Ｂｌ、Ｂ２電位のう
ちＢ１より８２の電位をやや高く示したが、同じ電位で
も、逆の関係でもかまわない。
次に、制御信号φＢをＨレベルに立ち上げると、ビット
線電位設定回路３中のトランジスタ丁ＢＩがオンし、ピ
ッ） ｉＢｌの電位が立ち下がって接地電位ｖＳＳとな
る。その結果、メモリセルＣ１１は接＃！電位ＶＳＳ
、 ０１２はＨレベルのままとなる。さらに、ワード線
Ｗｌの電位を図示しない回路で立ち下げ、トランジスタ
Ｔ１をオフ状態にしてビット線Ｂ１とメモリセルＣ１１
、およびビット線Ｂ２とメモリセルＣ１２を切り離す、
その後、制御信号φＢをＬレベルに立ち下げ、トランジ
スタＴＢＩがオフ状態となり、ビット線Ｂ１と大地を切
り離す。その結果、メモリセル０１１には情報“０″が
、メモリセル０１２には情報“１″が１サイクル期間内
に書き込まれる。
線電位設定回路３中のトランジスタ丁ＢＩがオンし、ピ
ッ） ｉＢｌの電位が立ち下がって接地電位ｖＳＳとな
る。その結果、メモリセルＣ１１は接＃！電位ＶＳＳ
、 ０１２はＨレベルのままとなる。さらに、ワード線
Ｗｌの電位を図示しない回路で立ち下げ、トランジスタ
Ｔ１をオフ状態にしてビット線Ｂ１とメモリセルＣ１１
、およびビット線Ｂ２とメモリセルＣ１２を切り離す、
その後、制御信号φＢをＬレベルに立ち下げ、トランジ
スタＴＢＩがオフ状態となり、ビット線Ｂ１と大地を切
り離す。その結果、メモリセル０１１には情報“０″が
、メモリセル０１２には情報“１″が１サイクル期間内
に書き込まれる。
読み出し動作は、プリチャージ回路２でワード線引〜Ｗ
ｉを選定してそれをＨレベルに立ち上げ、トランジスタ
Ｔ１〜Ｔｉをオン状態にしてメモリセルＣ１１，Ｃ１２
〜Ｃｉｌ、Ｃｉ２の情報をビット線８１．Ｂ２上に出力
させ、その情報をセンスアンプｌで増幅した後、トラン
ジスタＴＯを通してデータバスＤＩ、ｔｌＴ。
ｉを選定してそれをＨレベルに立ち上げ、トランジスタ
Ｔ１〜Ｔｉをオン状態にしてメモリセルＣ１１，Ｃ１２
〜Ｃｉｌ、Ｃｉ２の情報をビット線８１．Ｂ２上に出力
させ、その情報をセンスアンプｌで増幅した後、トラン
ジスタＴＯを通してデータバスＤＩ、ｔｌＴ。
Ｂ２．Ｉｆｆへ送出すれば、読み出しが行える。
この実施例では、ブラックライトモード時に制御信号φ
Ａ１のみを立ち上げたが、φＡｌ〜φＡｉの総てを立ち
上げれば、１サイクル中に全メモリセルＣ１１，Ｃ１２
〜Ｃｉｌ、Ｇｉ２に情報が占き込めることは言うまでも
ない。
Ａ１のみを立ち上げたが、φＡｌ〜φＡｉの総てを立ち
上げれば、１サイクル中に全メモリセルＣ１１，Ｃ１２
〜Ｃｉｌ、Ｇｉ２に情報が占き込めることは言うまでも
ない。
本実施例では、プリチャージ回路２及びビット線電位設
定回路３を設けたので、１サイクル中にワード線Ｗ１〜
Ｗｉにより選択された全メモリセルｃｉｔ 、０１２〜
Ｏｉｌ、Ｇｉ２に情報を書き込むことが可能となる。そ
のため、画像処理用等のメモリとしてのメモリセル情報
の高速な初期化や、メモリをデストするときのテストパ
ターン等の高速な書き込みが行える。これにより、メモ
リがＣＰＵ等を占有する時間を大幅に低減できる。
定回路３を設けたので、１サイクル中にワード線Ｗ１〜
Ｗｉにより選択された全メモリセルｃｉｔ 、０１２〜
Ｏｉｌ、Ｇｉ２に情報を書き込むことが可能となる。そ
のため、画像処理用等のメモリとしてのメモリセル情報
の高速な初期化や、メモリをデストするときのテストパ
ターン等の高速な書き込みが行える。これにより、メモ
リがＣＰＵ等を占有する時間を大幅に低減できる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては。
が可能である。その変形例としては。
例えば次のようなものがある。
■ ビット線電位設定回路３のトランジスタＴＢＩはビ
ット線Ｂ１に接続されているが、目的に応じてビット線
Ｂ２にも接続すれば、メモリセルＣ１１，０１２に上記
実施例以外の情報を書き込める。
ット線Ｂ１に接続されているが、目的に応じてビット線
Ｂ２にも接続すれば、メモリセルＣ１１，０１２に上記
実施例以外の情報を書き込める。
■ 書き込み時において、センスアンプｌを動作させる
場合は、トランジスタＢｌの代りにトランジスタＴＯを
、制御信号φＢの代りにデータバス開閉信号φＹをそれ
ぞれ使用し、データバスＤＩ、ｉｆｆ。
場合は、トランジスタＢｌの代りにトランジスタＴＯを
、制御信号φＢの代りにデータバス開閉信号φＹをそれ
ぞれ使用し、データバスＤＩ、ｉｆｆ。
０２、ｆｆ２−に情報をのせて、第２図のデータバス開
閉信号φＹを制御信号φＢに入れ代えたタイミングを用
いれば、データバス０１．ｒｆｒ、Ｂ２．ｆｌｌｌ”Ｊ
の情報をメモリセル０１１，０１２に書き込むことも可
能である。
閉信号φＹを制御信号φＢに入れ代えたタイミングを用
いれば、データバス０１．ｒｆｒ、Ｂ２．ｆｌｌｌ”Ｊ
の情報をメモリセル０１１，０１２に書き込むことも可
能である。
■ プリチャージ回路２及びビット線電位設定回路３′
：４は図示以外の回路で構成できるばかりか。
：４は図示以外の回路で構成できるばかりか。
本発明をダイナミックＲＡＭ以外に、スタティックＲＡ
Ｍ 、読み出し専用メモリ（ＲＯＭ ）等の他の半導体
記憶装置にも適用できる。
Ｍ 、読み出し専用メモリ（ＲＯＭ ）等の他の半導体
記憶装置にも適用できる。
（発明の効果）
以上詳細に説明したように、本発明によれば、プリチャ
ージ回路及びビット線電位設定回路を設けたので、１サ
イクル中にワード線により選択された全メモリセルに情
報を書き込むことが可能となり、これにより大容量での
読み込み動作の高速化と、それに伴うＣＰＵ等の占有時
間の大幅な短腕化の効果が期待できる。
ージ回路及びビット線電位設定回路を設けたので、１サ
イクル中にワード線により選択された全メモリセルに情
報を書き込むことが可能となり、これにより大容量での
読み込み動作の高速化と、それに伴うＣＰＵ等の占有時
間の大幅な短腕化の効果が期待できる。
第１図は本発明の一実施画を示す要部構成図、第２図は
第１図の動作を説明するための波形図である。 ｌ・・・・・・センスアンプ、２・・・・・・プリチャ
ー・：〉回路、３・・・・・・ビット線電位設定回路、
Ｗ１〜Ｗｉ・・・・・・ワード線、８１．Ｂ２・・・・
・・ビット線、 ０１１゜０１２〜Ｃ１ｌ、Ｃ１２−・
−・−メモＩＪ セル、０１．ｔ）Ｔ、［１２，！ＩＮ
・・・・・・データバス。
第１図の動作を説明するための波形図である。 ｌ・・・・・・センスアンプ、２・・・・・・プリチャ
ー・：〉回路、３・・・・・・ビット線電位設定回路、
Ｗ１〜Ｗｉ・・・・・・ワード線、８１．Ｂ２・・・・
・・ビット線、 ０１１゜０１２〜Ｃ１ｌ、Ｃ１２−・
−・−メモＩＪ セル、０１．ｔ）Ｔ、［１２，！ＩＮ
・・・・・・データバス。
Claims (1)
- 【特許請求の範囲】 複数のワード線と、これらのワード線に直交する複数の
ビット線と、前記ワード線およびビット線の交点に配置
された複数のメモリセルとを備えた半導体記憶装置にお
いて、 前記各ワード線に接続されそれらのワード線を制御信号
に基づき選択してその選択されたワード線を所定の電位
に立ち上げるプリチャージ回路と、 前記ビット線に接続されそのビット線を制御信号に基づ
き所定の電位に設定するビット線電位設定回路とを設け
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61176979A JPS6334796A (ja) | 1986-07-28 | 1986-07-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61176979A JPS6334796A (ja) | 1986-07-28 | 1986-07-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334796A true JPS6334796A (ja) | 1988-02-15 |
Family
ID=16023053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61176979A Pending JPS6334796A (ja) | 1986-07-28 | 1986-07-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334796A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0359875A (ja) * | 1989-07-27 | 1991-03-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| US5119337A (en) * | 1989-05-20 | 1992-06-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device having burn-in test function |
| US5140553A (en) * | 1989-06-10 | 1992-08-18 | Samsung Electronics Co., Ltd. | Flash writing circuit for writing test data in dynamic random access memory (dram) devices |
| US5258954A (en) * | 1989-06-30 | 1993-11-02 | Kabushiki Kaisha Toshiba | Semiconductor memory including circuitry for driving plural word lines in a test mode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140830A (ja) * | 1974-10-04 | 1976-04-06 | Nippon Electric Co |
-
1986
- 1986-07-28 JP JP61176979A patent/JPS6334796A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140830A (ja) * | 1974-10-04 | 1976-04-06 | Nippon Electric Co |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119337A (en) * | 1989-05-20 | 1992-06-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device having burn-in test function |
| US5140553A (en) * | 1989-06-10 | 1992-08-18 | Samsung Electronics Co., Ltd. | Flash writing circuit for writing test data in dynamic random access memory (dram) devices |
| US5258954A (en) * | 1989-06-30 | 1993-11-02 | Kabushiki Kaisha Toshiba | Semiconductor memory including circuitry for driving plural word lines in a test mode |
| JPH0359875A (ja) * | 1989-07-27 | 1991-03-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
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