JP2740486B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、詳しくは、ダイナミックＲＡＭ（ＤＲＡＭ）に関す
るものである。

【０００２】

【従来の技術】図１８は、従来のＤＲＡＭの構成を示す
ブロック回路図である。メモリセルアレイ５０には、デ
ータを保持するメモリセル５０ａが多数備えられてい
る。また、各メモリセルアレイ５０には、複数のセンス
アンプ５１ａからなるセンスアンプ列５１が設けられて
いる。そして、メモリセルアレイ５０内のメモリセル５
０ａとセンスアンプ列５１内の１つのセンスアンプ５１
ａとが、ビット線BLによって接続されている。

【０００３】このメモリセルアレイ５０とセンスアンプ
列５１とからなる各アレイブロックが、共通のカラムア
ドレス選択線YSによってカラムデコーダYDに接続されて
いる。また、メモリセルアレイ５０には多数のワード線
WLが接続されており、そのワード線WLはワード線ドライ
バWDによって制御される。そして、各センスアンプ列５
１内の各センスアンプ５１ａはそれぞれ、サブデータバ
ス５２を介してメインアンプ５３に接続されている。さ
らに、メインアンプ５３はデータバス５４を介して入出
力回路（図示略）に接続されている。

【０００４】尚、図１８では図面が煩雑になるのを避け
るため、１本のワード線WL，１本のビット線BL，１個の
メモリセル５０ａ，１個のセンスアンプ５１ａ，１本の
カラムアドレス選択線YSだけを図示している。また、ビ
ット線BLは、レベルが反転した反転ビット線＃BL（図示
略）と２本で一対になって構成されている。このように
構成されたＤＲＡＭからデータを読み出す場合は、ま
ず、ワード線WL（およびビット線BL）によってデータを
読み出したい所望のメモリセル５０ａを選択する。

【０００５】そして、所望のメモリセル５０ａに対応す
るカラムアドレス選択線YSを立ち上げることにより、そ
のメモリセル５０ａに保持されているデータは、センス
アンプ５１ａによって増幅されてサブデータバス５２に
転送される。サブデータバス５２からメインアンプ５３
に送られたデータはメインアンプ５３によってさらに増
幅され、データバス５４を介して入出力回路へ出力され
る。このようなＤＲＡＭでは、センスアンプ５１ａの負
荷駆動能力に比べてサブデータバス５２の負荷容量が大
きいため、動作が遅いという問題があった。さらに、サ
ブデータバス５２の負荷容量はビット線BLの負荷容量よ
り大きいため、データの読み出し時にビット線BLと反転
ビット線＃BLとのビット線対の電位差を縮小してしまう
（一般に「データの破壊」と呼ばれる）という問題もあ
った。

【０００６】これを改善するため、近年、図１９に示す
ような補助アンプ６１を備えたＤＲＡＭが提案されてい
る。このＤＲＡＭではセンスアンプ列５１に対して１個
の補助アンプ６１を設け、複数個の補助アンプ６１に対
して１個のメインアンプ６２を設けるようにしている。
例えば、５１２個のセンスアンプ５１ａのそれぞれに接
続された５１２対のビット線対（すなわち、ビット線BL
と反転ビット線＃BLとを合計すると１０２４本）を３２
対ずつ１６組に分割してサブデータバス６３とする。そ
して、各サブデータバス６３毎に補助アンプ６１を接続
し、１６個の補助アンプ６１を共通のグローバル入出力
線GI/Oを介して１つのメインアンプ６２に接続してい
る。

【０００７】このように構成されたＤＲＡＭからデータ
を読み出す場合は、まず、ワード線WL（およびビット線
BL）によってデータを読み出したい所望のメモリセル５
０ａを選択する。そして、所望のメモリセル５０ａに対
応するカラムアドレス選択線YSを立ち上げることによ
り、そのメモリセル５０ａに保持されているデータは、
センスアンプ５１ａによって増幅されてサブデータバス
６３に転送される。

【０００８】サブデータバス６３から補助アンプ６１に
送られたデータは補助アンプ６１によって増幅され、グ
ローバル入出力線GI/Oを介してメインアンプ６２に転送
される。そして、当該データはメインアンプ６２によっ
て増幅され、データバス６４を介して入出力回路（図示
略）へ出力される。すなわち、図１８に示すＤＲＡＭで
はアレイブロック単位のデータ転送が行われているのに
対し、図１９に示すＤＲＡＭでは複数のセンスアンプ単
位の転送が行われているわけである。

【０００９】図２０は、図１８および図１９に示すＤＲ
ＡＭのセンスアンプ５１ａを示す回路図である。Ｎチャ
ネルＭＯＳトランジスタＮ５１，Ｎ５２とＰチャネルＭ
ＯＳトランジスタＰ５３，Ｐ５４とによりクロスカップ
ルラッチ形のセンスアンプ５１ａが構成されている。各
トランジスタＮ５１，Ｐ５３のドレインはビット線BLに
接続され、各トランジスタＮ５２，Ｐ５４のドレインは
反転ビット線＃BLに接続されている。

【００１０】また、各トランジスタＮ５１，Ｐ５３のゲ
ートは反転ビット線＃BLに接続され、各トランジスタＮ
５２，Ｐ５４のゲートはビット線BLに接続されている。
そして、各トランジスタＮ５１，Ｎ５２のソースは共通
ソース線ＶSNによって他のセンスアンプ５１ａに接続さ
れており、各トランジスタＰ５３，Ｐ５４のソースは共
通ソース線ＶSPによって他のセンスアンプ５１ａに接続
されている。

【００１１】ビット線BLと入出力線I/O とは、Ｎチャネ
ルＭＯＳトランジスタＮ５５を介して接続されている。
また、反転ビット線＃BLと反転入出力線＃I/O とは、Ｎ
チャネルＭＯＳトランジスタＮ５６を介して接続されて
いる。そして、各トランジスタＮ５５，Ｎ５６のゲート
はカラムアドレス選択線YSに接続されている。ここで、
入出力線I/O および反転入出力線＃I/O にはそれぞれ途
中にストレーキャパシタＣａ，Ｃｂが存在している。ま
た、ビット線BLおよび反転ビット線＃BLにはそれぞれ途
中にストレーキャパシタＣ１，Ｃ２が存在している。

【００１２】このように構成されたセンスアンプ５１ａ
において読み出しを行う場合、カラムアドレス選択線YS
が選択されると、その選択されたカラムアドレス選択線
YSに接続されているトランジスタＮ５５，Ｎ５６がオン
する。すると、オンしたトランジスタＮ５５（Ｎ５６）
を介して、ビット線BL（反転ビット線＃BL）と入出力線
I/O （反転入出力線＃I/O ）とが容量結合する。

【００１３】入出力線I/O と反転入出力線＃I/O との入
出力線対の容量（すなわち、ストレーキャパシタＣａ，
Ｃｂの容量）がビット線BLと反転ビット線＃BLとのビッ
ト線対の容量（すなわち、ストレーキャパシタＣ１，Ｃ
２）より大きい場合、ビット線対に十分な電位差が生じ
ていないと、前記両者の容量結合によってビット線対の
電位差が縮小してしまう（すなわち、ビット線対のデー
タが破壊される）可能性がある。

【００１４】ここで、図１８に示すサブデータバス５２
および図１９に示すサブデータバス６３は、それぞれ図
２０に示す入出力線I/O と反転入出力線＃I/O とで構成
されている。しかしながら、前記したように、サブデー
タバス６３の方が、接続されているセンスアンプ５１ａ
の数が少ない分だけ、サブデータバス５２より配線長が
短くなり、負荷容量も小さくなっている。

【００１５】そのため、図１８に示すＤＲＡＭにおける
入出力線対の容量はビット線対の容量の数倍であるのに
対し、図１９に示すＤＲＡＭにおける入出力線対の容量
はビット線対の容量と大差ない。従って、図１９に示す
ＤＲＡＭではデータの破壊を防止することができる。ま
た、図１８に示すＤＲＡＭではデータが破壊されないよ
うにビット線対の電位差が読み出し前に十分大きくなる
のを待つ必要があったのに対して、図１９に示すＤＲＡ
Ｍではその必要がなく読み出し動作の高速化が可能であ
る。

【００１６】さらに、図１９に示すＤＲＡＭでは、メモ
リセルアレイ５０上にデータバス（グローバル入出力線
GI/O）を備えるため、特に内部バスが多く要求される場
合（例えば、多ビットＤＲＡＭ）においては、バスライ
ンのパターン面積を少なくでき省面積化に有効である。
図２１は、データの破壊を防止するために読み出しゲー
トを改良したＤＲＡＭにおけるセンスアンプとその周辺
回路を示す回路図である。このＤＲＡＭでは、ビット線
BLと反転ビット線＃BLとの間に読み出しゲート７１およ
び書き込みゲート７２を備えている。

【００１７】読み出しゲート７１は各ＭＯＳトランジス
タＴR1〜ＴR4によって構成されている。すなわち、読み
出しデータバスRDB にトランジスタＴR1，ＴR2の直列回
路が接続され、反転読み出しデータバス＃RDB にトラン
ジスタＴR3，ＴR4の直列回路が接続されている。そし
て、各トランジスタＴR1，ＴR3のゲートは読み出し補助
アンプ選択線YRに接続されている。また、トランジスタ
ＴR2のゲートはビット線BLに、トランジスタＴR4のゲー
トは反転ビット線＃BLにそれぞれ接続され、各トランジ
スタＴR2，ＴR4のソースは接地されている。そして、読
み出し補助アンプ選択線YRからは、読み出し動作に同期
して読み出しゲート７１を活性化させるための制御信号
が与えられる。

【００１８】一方、書き込みゲート７２は従来のゲート
と同じ構成である。すなわち、書き込みデータバスWDB
とビット線BLとの間にＭＯＳトランジスタＴW1が接続さ
れ、反転書き込みデータバス＃WDB と反転ビット線＃BL
との間にＭＯＳトランジスタＴW2が接続されている。そ
の各トランジスタＴW1，ＴW2のゲートは書き込み補助ア
ンプ選択線YWに接続されている。そして、書き込み補助
アンプ選択線YWからは、書き込み動作に同期して書き込
みゲート７２を活性化させるための制御信号が与えられ
る。

【００１９】また、ビット線BLと反転ビット線＃BLとの
間には、図２０に示したのと同じ構成のセンスアンプ５
１ａが接続されている。そして、ワード線WLとビット線
BLには、ＮチャネルＭＯＳトランジスタＮ６１とキャパ
シタＣｍとからなるメモリセル５０ａが接続されてい
る。尚、反転ビット線＃BLに接続されているメモリセル
５０ａについては図示しない。

【００２０】このように構成されたＤＲＡＭにおいて
は、読み出しゲート７１によってビット線対のデータが
一段増幅されるため、データの破壊を防止することがで
きる。すなわち、このＤＲＡＭは、ビット線対のデータ
増幅型のデータ非破壊型読み出し方式であるといえる。
ところで、この方式ではセンスアンプ５１ａ毎に読み出
しゲート７１と書き込みゲート７２とを設ける必要があ
るため、センスアンプ列５１のパターン面積が大きくな
り省面積化に不利となる。

【００２１】そこで、図２１に示す読み出しゲート７１
をビット線対毎（すなわち、センスアンプ５１ａ毎）に
ではなく、補助アンプ６１毎に設ける方式が種々提案さ
れている。図２２は、読み出しゲート７３および書き込
みゲート７４を補助アンプ６１毎に設けた方式の一つで
あって、「VLSI SYMPOSIUM ON CIRCUITS, 1991」に開示
されている方式の要部回路図である。

【００２２】読み出しゲート７３は各ＭＯＳトランジス
タＴR11 〜ＴR15 によって構成されている。すなわち、
ローカル入出力線LI/OにトランジスタＴR11,ＴR12 の直
列回路が接続され、反転ローカル入出力線＃LI/Oにトラ
ンジスタＴR13,ＴR14 の直列回路が接続されている。そ
して、各トランジスタＴR12,ＴR14 はトランジスタＴR1
5 を介して接地されている。トランジスタＴR15 のゲー
トは読み出し補助アンプ選択線YRに接続されている。

【００２３】また、各トランジスタＴR11,ＴR13 のゲー
トは読み出しゲート７３を選択するためのセクション選
択線SSに接続されている。さらに、トランジスタＴR12
のゲートはビット線BLに、トランジスタＴR14 のゲート
は反転ビット線＃BLにそれぞれ接続されている。そし
て、読み出し補助アンプ選択線YRからは、読み出し動作
に同期して読み出しゲート７３を活性化させるための制
御信号が与えられる。

【００２４】一方、書き込みゲート７４は各ＭＯＳトラ
ンジスタＴW11,ＴW12 によって構成されている。すなわ
ち、各トランジスタＴR11,ＴR12 の接続部とビット線BL
との間にトランジスタＴW11 が接続され、各トランジス
タＴR13,ＴR14 の接続部と反転ビット線＃BLとの間にト
ランジスタＴW12 が接続されている。その各トランジス
タＴW11,ＴW12 のゲートは書き込み補助アンプ選択線YW
に接続されている。そして、書き込み補助アンプ選択線
YWからは、書き込み動作に同期して書き込みゲート７４
を活性化させるための制御信号が与えられる。

【００２５】また、ビット線BLと反転ビット線＃BLとの
間には、図２０と同様に、各トランジスタＮ５５，Ｎ５
６を介してセンスアンプ５１ａが接続されている。この
ように構成された読み出しゲート７３および書き込みゲ
ート７４は、センスアンプ５１ａ毎にではなく補助アン
プ６１毎に設けられている。例えば、「VLSI SYMPOSIUM
ON CIRCUITS, 1991 」では、８個のセンスアンプ５１
ａに対して１個の補助アンプ６１が設けられている。従
って、図２２に示すＤＲＡＭは図２１に示すＤＲＡＭに
比べて、省面積化を図ることができる。

【００２６】また、図２３も、読み出しゲートおよび書
き込みゲートを補助アンプ６１毎に設けた方式の一つで
あって、「1992年電子情報通信学会春季大会Ｃ−631
『高速化に適したＤＲＡＭのアレイ構成』」に開示され
ている方式の要部回路図である。この場合、センスアン
プ５１ａと補助アンプ６１とは、サブデータバス６３を
構成するサブ入出力線subI/Oおよび反転サブ入出力線＃
subI/Oによって接続されている。

【００２７】また、補助アンプ６１は、メモリセルアレ
イ５０のワード線裏打ち部（ワード線シャント部）に設
けられている。すなわち、近年、ワード線WLの配線抵抗
を小さくしてＤＲＡＭを高速で動作させることが要求さ
れている。ところが、一般にワード線WLはＭＯＳトラン
ジスタのゲートを延長して利用しており、配線抵抗を小
さくするためにワード線WLの線幅を広くするとパターン
面積が大きくなって省面積化に反する。

【００２８】そこで、図２４に示すように、ワード線WL
の上部にアルミニウム等によるメタル線MLを形成し、そ
のメタル線MLとワード線WLとを所定の間隔に設けたコン
タクトホールCHによって接続している。例えば、６４個
のセンスアンプ５１ａでセンスアンプ列５１を構成し、
そのセンスアンプ列５１毎にコンタクトホールCHを設け
ている。

【００２９】メモリセルアレイ５０において、このコン
タクトホールCHが設けられている部分が、一般に「ワー
ド線裏打ち部」または「ワード線シャント部」と呼ばれ
ている部分である。このワード線裏打ち部にはメモリセ
ル５０ａやビット線BL, 反転ビット線＃BLが設けられて
いない。また、この部分のセンスアンプ列５１部分には
センスアンプ５１が設けられておらず、従来、言わば
「空き地」になっていた。この「空き地」の部分に補助
アンプ６１を設けると共に、グローバル入出力線GI/Oお
よび反転グローバル入出力線＃GI/Oを設けて、スペース
の有効利用を図ろうというわけである。

【００３０】図２３に示すように、センスアンプ５１ａ
の構成は図２０に示すものと同じである。ワード線WLi
とビット線BL（および、ワード線WLi の隣のワード線WL
i+1 と反転ビット線＃BL）にはそれぞれ、トランジスタ
Ｎ６１とキャパシタＣｍとからなる各メモリセル５０ａ
が接続されている。そして、各キャパシタＣｍのトラン
ジスタＮ６１に接続されている側とは反対側の電極は、
電源線ＶCPに接続されている。この電源線ＶCPには、常
時、内部電源電圧Ｖint の１／２の電圧（＝Ｖint／
２）が印加されている。尚、ビット線BLおよび反転ビッ
ト線＃BLのプリチャージ電圧ＶBLP も内部電源電圧Ｖin
t の１／２の電圧に設定されている（ＶBLP ＝ＶCP＝Ｖ
int ／２）。

【００３１】ビット線BLとサブ入出力線subI/Oとはトラ
ンジスタＮ５５を介して接続されており、反転ビット線
＃BLと反転サブ入出力線＃sub I/O とはトランジスタＮ
５６を介して接続されている。補助アンプ６１は６個の
ＮチャネルＭＯＳトランジスタＮ７１〜７６から構成さ
れている。すなわち、サブ入出力線subI/Oとグランドと
の間には各トランジスタＮ７１，Ｎ７２、Ｎ７３が直列
に接続され、反転サブ入出力線＃sub I/O とグランドと
の間には各トランジスタＮ７４，Ｎ７５、Ｎ７６が直列
に接続されている。また、ソースが接地されているトラ
ンジスタＮ７３のゲートはサブ入出力線subI/Oに接続さ
れ、ソースが接地されているトランジスタＮ７６のゲー
トは反転サブ入出力線＃sub I/O に接続されている。各
トランジスタＮ７１，Ｎ７４のゲートは書き込み補助ア
ンプ選択線YWに接続され、各トランジスタＮ７２，Ｎ７
５のゲートは読み出し補助アンプ選択線YRに接続されて
いる。そして、読み出し補助アンプ選択線YRからは、読
み出し動作に同期してＨレベルの制御信号が与えられ
る。一方、書き込み補助アンプ選択線YWからは、書き込
み動作に同期してＨレベルの制御信号が与えられる。さ
らに、各トランジスタＮ７１，Ｎ７２の接続部はグロー
バル入出力線GI/Oに接続され、各トランジスタＮ７４，
Ｎ７５の接続部は反転グローバル入出力線＃GI/Oに接続
されている。

【００３２】次に、このように構成されたＤＲＡＭの読
み出し動作を、図２５に示すタイムチャートに従って説
明する。尚、メモリセル５０ａやセンスアンプ５１ａの
動作については公知であるのでその詳細な説明は省略す
る。読み出し動作を行う前において、サブ入出力線subI
/O，反転サブ入出力線＃sub I/O ，グローバル入出力線
GI/O，反転グローバル入出力線＃GI/Oは全てＨレベルに
プリチャージしておく。

【００３３】そして、所望のワード線WLi をＨレベルに
立ち上げると、そのワード線WLi に接続されているメモ
リセル５０ａの状態に応じて、ビット線BLと反転ビット
線＃BLとのビット線対の電圧が変化する。センスアンプ
５１ａはそのビット線対の電圧の変化を増幅し、内部電
源電圧Ｖint とグランドレベル（＝０Ｖ）との間でビッ
ト線対をフルスイングさせる。

【００３４】ここで例えば、ビット線BLがＬレベルで反
転ビット線＃BLがＨレベルになっているとする。そし
て、所望のカラムアドレス選択線YSをＨレベルに立ち上
げると、そのカラムアドレス選択線YSに接続されている
トランジスタＮ５５，Ｎ５６はオンする。すると、サブ
入出力線subI/OはＨレベルからＬレベルにディスチャー
ジされ、反転サブ入出力線＃subI/OはＨレベルのまま保
持される。

【００３５】サブ入出力線subI/Oおよび反転サブ入出力
線＃sub I/O のレベルが確定したら、読み出し補助アン
プ選択線YRからＨレベルの制御信号が与えられ各トラン
ジスタＮ７２，Ｎ７５はオンする。すると、トランジス
タＮ７６はオンし、トランジスタＮ７３はオフしたまま
となる。従って、オンした各トランジスタＮ７５，Ｎ７
６を介して、反転グローバル入出力線＃GI/OはＨレベル
からＬレベルにディスチャージされる。一方、グローバ
ル入出力線GI/OはＨレベルのまま保持される。

【００３６】このように、ディスチャージされたサブ入
出力線subI/O（反転サブ入出力線＃sub I/O ）に対し
て、グローバル入出力線GI/O（反転グローバル入出力線
＃GI/O）には変化がなく、プリチャージ状態のＨレベル
が保持される。一方、ディスチャージされたサブ入出力
線subI/O（反転サブ入出力線＃sub I/O ）に対して、反
転グローバル入出力線＃GI/O（グローバル入出力線GI/
O ）はディスチャージされてＬレベルになる。

【００３７】その結果、補助アンプ６１は、サブ入出力
線subI/Oおよび反転サブ入出力線＃sub I/O からのデー
タを増幅して、グローバル入出力線GI/Oおよび反転グロ
ーバル入出力線＃GI/Oに転送することができる。また、
図２３に示す従来技術に類似する技術として、複数のメ
モリセルに対し、読み出し補助アンプの一部分のみを共
有化したものが特開平１−１８５８９６号公報に記載さ
れている。

【００３８】図２６はこの公開公報に示されている図を
簡易的に記述したものである。すなわち、読み出し補助
アンプはトランジスタＱ１４，Ｑ１５，Ｑ１６，Ｑ１
７，Ｑ１８，Ｑ１９で構成され、この内、トランジスタ
Ｑ１４，Ｑ１５が、複数のビット線対BL，＃BLに対し共
通化されている。センスアンプが駆動すると、ビット線
BL及び反転ビット線＃BLが活性化し、このビット線対の
信号が、トランジスタＱ１６，Ｑ１７に入力する。更
に、制御信号によってトランジスタＱ１８，Ｑ１９が選
択される。こうして、読み出し補助アンプとしてのトラ
ンジスタＱ１４〜Ｑ１９が活性化する。

【００３９】すなわち、ビット線対BL，＃BLの信号が、
読み出し補助アンプとしてのトランジスタＱ１４〜Ｑ１
９により増幅され、デ−タ線対OLs，＃OLsを介して、デ
−タ線対OLm，＃OLmに転送される。

【００４０】

【発明が解決しようとする課題】図２３に示す従来例に
おいて、プリチャージ状態のときに各トランジスタＮ７
２，Ｎ７５がオンしたとき各トランジスタＮ７３，Ｎ７
６は既にオンしているため、オンした各トランジスタＮ
７２，Ｎ７３および各トランジスタＮ７５，Ｎ７６によ
ってそれぞれ導通パスが構成される。すると、グローバ
ル入出力線GI/O，反転グローバル入出力線＃GI/Oは共に
Ｌレベルになってしまい、Ｈレベルにプリチャージする
ことができなくなる。

【００４１】また、同様の理由により、サブ入出力線su
bI/Oおよび反転サブ入出力線＃subI/Oのレベルが十分に
確定しないうちに各トランジスタＮ７２，Ｎ７５がオン
した場合、誤動作が起こる可能性がある。従って、読み
出し補助アンプ選択線YRからの制御信号は、カラムアド
レス選択線YSと正確に同期をとっておかなければならな
い。

【００４２】さらに、グローバル入出力線GI/Oおよび反
転グローバル入出力線＃GI/Oは、複数の補助アンプ６１
に共用されている。そのため、非活性なメモリセルアレ
イ５０の補助アンプ６１をグローバル入出力線GI/Oおよ
び反転グローバル入出力線＃GI/Oから切り離さないと、
前記したプリチャージ状態のときに各トランジスタＮ７
２，Ｎ７５がオンしてしまい、導通パスが構成された場
合と同様の問題が生じる。従って、非活性なメモリセル
アレイ５０の補助アンプ６１をグローバル入出力線GI/O
および反転グローバル入出力線＃GI/Oから切り離す必要
があり、読み出し補助アンプ選択線YRからの制御信号
は、それを留意してコントロールする必要がある。

【００４３】その結果、読み出し補助アンプ選択線YRを
制御するための回路が複雑になると共に、上記した様々
なタイミングで動作させるための動作マージンが必要と
なり高速性が妨げられる。また、各補助アンプ６１毎に
読み出し補助アンプ選択線YRを設けなければならず、全
ての読み出し補助アンプ選択線YRの占めるパターン面積
は相当大きなものになる。結局、図２３に示す方式のＤ
ＲＡＭにおいて、読み出し補助アンプ選択線YRを設けて
補助アンプ６１を制御する場合には、省面積化が阻害さ
れる上に十分な高速化を実現できなくなる。

【００４４】ところで、図２３に示す方式のＤＲＡＭに
おいては、読み出し補助アンプ選択線YRに関する問題だ
けでなく、書き込み補助アンプ選択線YWについても同様
の問題がある。すなわち、書き込み補助アンプ選択線YW
を制御するための回路が複雑になると共に、書き込み動
作においても様々なタイミングを最適に合わせる必要が
ある。また、各補助アンプ６１毎に書き込み補助アンプ
選択線YWを設けなければならず、全ての書き込み補助ア
ンプ選択線YWの占めるパターン面積は相当大きなものに
なる。従って、書き込み補助アンプ選択線YWを設けて補
助アンプ６１を制御する場合にも、省面積化が阻害され
る上に高速化を十分に実現できなくなる。

【００４５】また、図２２に示す方式のＤＲＡＭにおい
ても、読み出し補助アンプ選択線YRおよび書き込み補助
アンプ選択線YWを設けるため、図２３に示す方式のＤＲ
ＡＭと同様の問題を生じることになる。また、図２６に
示す従来例にあっては、ビット線対BL，＃BLごとに読み
出し補助アンプの一部であるトランジスタＱ１６〜Ｑ１
９を必要とするので、そのぶん回路素子数が増大し、上
述の従来例と同様に省面積化が阻害される問題がある。

【００４６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、省面積化および高速化
を実現できると共に、読み出し動作時にデータの破壊を
起こさない半導体記憶装置を、極めて簡単な構成によっ
て提供することにある。

【００４７】

【課題を解決するための手段】請求項１記載の発明は、
複数個のメモリセルアレイと、その各メモリセルアレイ
が共有するカラムアドレス選択線と、前記各メモリセル
アレイ内の複数個のセンスアンプ毎に設けられ、当該各
センスアンプと一対のサブ入出力線によって接続される
補助リードアンプと、その各補助リードアンプが共有す
る一対のグローバル入出力線と、そのグローバル入出力
線に接続されるメインリードアンプとを備え、前記サブ
入出力線に読みだされたデータを前記補助リードアンプ
によって増幅し、その増幅したデータを、前記グローバ
ル入出力線を介して前記メインリードアンプに転送する
ようにした半導体記憶装置において、前記補助リードア
ンプは前記サブ入出力線から与えられるデータのみに基
づいて駆動制御されることをその要旨とする。

【００４８】請求項２記載の発明は、請求項１の半導体
記憶装置において、前記補助リードアンプは、前記一対
のグローバル入出力線のそれぞれとドレインが接続され
ると共に、前記一対のサブ入出力線のそれぞれとゲート
が接続される一対のＩＧＦＥＴからなり、その一対のＩ
ＧＦＥＴのソース電圧を前記一対のサブ入出力線のプリ
チャージ電圧と等しくしたことをその要旨とする。

【００４９】請求項３記載の発明は、請求項２の半導体
記憶装置において、活性した前記メモリセルアレイ内の
前記補助リードアンプのＩＧＦＥＴのソース電圧を、非
活性の前記メモリセルアレイ内の前記センスアンプに接
続されるビット線のプリチャージ電圧と等しくしたこと
をその要旨とする。請求項４記載の発明は、請求項２の
半導体記憶装置において、活性した前記メモリセルアレ
イ内のサブ入出力線のプリチャージ電圧を、非活性の前
記メモリセルアレイ内のサブ入出力線のプリチャージ電
圧と異なる電圧値に設定し、活性した前記メモリセルア
レイ内の前記補助リードアンプのＩＧＦＥＴのソース電
圧だけを、そのＩＧＦＥＴが接続されている前記サブ入
出力線のプリチャージ電圧に追従するように変化させる
ことをその要旨とする。

【００５０】請求項５記載の発明は、請求項２の半導体
記憶装置において、活性した前記メモリセルアレイ内の
サブ入出力線のプリチャージ電圧を、非活性の前記メモ
リセルアレイ内のサブ入出力線のプリチャージ電圧と異
なる電圧値に設定すると共に、全ての前記補助リードア
ンプのＩＧＦＥＴのソース電圧を、活性した前記メモリ
セルアレイ内のサブ入出力線のプリチャージ電圧と等し
い電圧値に設定し、活性した前記メモリセルアレイ内の
補助リードアンプだけを活性化させることをその要旨と
する。

【００５１】すなわち、サブ入出力線に生じたデータの
みに基づいて補助リードアンプが活性化される。そのた
め、補助リードアンプを制御するための複雑で動作マー
ジンが必要な制御信号を省くことができる。その結果、
補助リードアンプの制御信号の動作マージン分だけ高速
化することができる。また、当該制御信号の信号線や制
御信号を生成する回路が専有する面積分だけ、省面積化
することができる。さらに、サブ入出力線に読みだされ
たデータは、補助リードアンプによって一旦増幅されて
からグローバル入出力線に転送されるため、読み出し動
作時にデータの破壊が起こることはない。

【００５２】特に、請求項２の発明にあっては、特別な
制御手段を用いない簡単な構成で、上述のことが実現可
能である。また、請求項３〜５の発明にあっては、請求
項２の作用効果に加え、特別なソ−ス電圧を必要としな
いので、別途ソ−ス電圧発生回路を設ける必要がなく、
回路構成が簡単で、省面積化に寄与するものである。

【００５３】

【発明の実施の形態】

（第１実施形態）以下、本発明を具体化した第１実施形
態を図１〜図６に従って説明する。尚、本実施形態にお
いて、図１８〜図２５に示した従来例と同じ構成につい
ては符号を等しくしてその詳細な説明を省略する。本実
施形態のＤＲＡＭのブロック回路図は、図１９に示す従
来例と同じである。

【００５４】図６は、図１９に示す本実施形態の１６メ
ガビットＤＲＡＭの実際の半導体チップ１上における配
置例を示した平面図である。半導体チップ１には４メガ
ビットのメモリブロック２が４個配置されている。ま
た、半導体チップ１の外周上下には、ロウ選択信号＃RA
S，カラム選択信号＃CAS，書き込み信号＃WE，出力信号
＃OE，入出力信号I/O ，アドレスＡddress, および電源
ＶCC, ＶSS用等の各種パッド３が配置されている。

【００５５】さらに、半導体チップ１の中央部にはメイ
ンクロック４が配置されている。上下のメモリブロック
２の間にはワード線ドライバWDを含むロウデコーダ５が
配置され、各メモリブロック２とメインクロック４との
間にはカラムデコーダYDが配置されている。また、各カ
ラムデコーダYDとメインクロック４との間には、複数の
メインアンプ６２からなるメインアンプ列６２ａが配置
されている。

【００５６】ところで、図６に示したように、各カラム
デコーダYDはメインクロック４を挟んで半導体チップ１
の中央部に配置されている。そして、カラムアドレス選
択線YSに第２メタル線を使用することにより、異なるメ
モリセルアレイ５０間で１本のカラムアドレス選択線YS
を共用している。この場合、カラムアドレス選択線YS
を、そのまま各トランジスタＮ５５，Ｎ５６からなるＩ
／Ｏゲートに接続する方法（以下、方法１という）があ
る。また、各メモリセルアレイ５０を選択するための信
号線とカラムアドレス選択線YSとで論理をとり、活性化
したメモリセルアレイ５０のカラムアドレス選択線YS
（図１，図２，図４においてはGYS と表記して区別して
いる）に対応するＩ／Ｏゲート（すなわち、各トランジ
スタＮ５５，Ｎ５６）だけをオンさせる方法（以下、方
法２という）もある。

【００５７】本第１実施形態では方法２である。すなわ
ち、第１実施形態では、活性化したメモリセルアレイ５
０のサブ入出力線subI/Oおよび反転サブ入出力線＃subI
/Oだけが、カラムアドレス選択線YSに従って対応するビ
ット線BLおよび反転ビット線＃BLに接続される。従っ
て、読み出し動作においては、選択するべき補助リード
アンプ１１に接続されているサブ入出力線subI/Oおよび
反転サブ入出力線＃sub I/O だけが、プリチャージ電圧
ＶPとは異なる電圧になる。

【００５８】その他のサブ入出力線subI/Oおよび反転サ
ブ入出力線＃sub I/O については、プリチャージ電圧Ｖ
P のままである。そのため、各トランジスタＰ１，Ｐ２
のゲート電圧（＝プリチャージ電圧ＶP）とソース電圧
ＶSとが等しければ（ＶP＝ＶS）、その電圧は内部電源
電圧Ｖintでも電圧Ｖint／２（＝ＶCP＝ＶBLP）でも構
わない。

【００５９】図１は、本実施形態のＤＲＡＭの要部回路
図である。尚、図１において、図２３に示した従来例と
異なるのは補助アンプ６１の構成についてだけである。
但し、各トランジスタＮ５１，Ｎ５２のソースは共通ソ
ース線ＶSNに接続されていると共に、ＮチャネルＭＯＳ
トランジスタＮ６２のドレインに接続されている。その
トランジスタＮ６２のソースは接地されており、ゲート
は制御信号線SNに接続されている。

【００６０】これは、センスアンプ５１ａのセンス動作
時において共通ソース線ＶSNにかかる負担を軽減するこ
とにより、センス動作の高速化を図るためである。すな
わち、センス動作時において共通ソース線ＶSNはＬレベ
ルに立ち下がるが、その時、制御信号線SNをＨレベルに
立ち上げることによってトランジスタＮ６２をオンさせ
る。これにより、オンしたトランジスタＮ６２を介して
各トランジスタＮ５１，Ｎ５２のソースが接地されるた
め、共通ソース線ＶSNの負担が軽減するわけである。

【００６１】図１に示すように、本実施形態の補助アン
プ６１は補助リードアンプ１１と補助ライトアンプ１２
とから構成される。その補助リードアンプ１１はＩＧＦ
ＥＴ（Insulated Gate FET）としてのＰチャネルＭＯＳ
トランジスタＰ１，Ｐ２から構成されている。すなわ
ち、トランジスタＰ１のゲートはサブ入出力線subI/Oに
接続され、トランジスタＰ２のゲートは反転サブ入出力
線＃subI/Oに接続されている。また、トランジスタＰ１
のドレインはグローバル入出力線GI/Oに接続され、トラ
ンジスタＰ２のドレインは反転グローバル入出力線＃GI
/Oに接続されている。そして、各トランジスタＰ１，Ｐ
２のソースには内部電源電圧Ｖint が印加されている。

【００６２】一方、補助ライトアンプ１２はＩＧＦＥＴ
としてのＮチャネルＭＯＳトランジスタＮ１，Ｎ２から
構成されている。すなわち、トランジスタＮ１のゲート
はグローバル入出力線GI/Oに接続され、トランジスタＮ
２のゲートは反転グローバル入出力線＃GI/Oに接続され
ている。また、トランジスタＮ１のドレインはサブ入出
力線subI/Oに接続され、トランジスタＮ２のドレインは
反転サブ入出力線＃subI/Oに接続されている。そして、
各トランジスタＮ１，Ｎ２のソースは接地されている。

【００６３】次に、このように構成されたＤＲＡＭの読
み出し動作を、図２に示すタイムチャートに従って説明
する。尚、メモリセル５０ａやセンスアンプ５１ａの動
作については公知であるのでその詳細な説明は省略す
る。読み出し動作を行う前において、サブ入出力線subI
/Oおよび反転サブ入出力線＃sub I/O はＨレベルにプリ
チャージしておき、グローバル入出力線GI/Oおよび反転
グローバル入出力線＃GI/OはＬレベルにプリチャージし
ておく。すると、各トランジスタＰ１，Ｐ２のゲート電
圧（すなわち、サブ入出力線subI/Oおよび反転サブ入出
力線＃sub I/O のプリチャージ電圧ＶP ）とソース電圧
ＶS （すなわち、内部電源電圧Ｖint ）は等しくなる。
このとき、各トランジスタＰ１，Ｐ２はオフしているた
め、補助リードアンプ１１は非活性になる。

【００６４】そして、所望のワード線WLi をＨレベルに
立ち上げると、そのワード線WLi に接続されているメモ
リセル５０ａの状態に応じて、ビット線BLと反転ビット
線＃BLとのビット線対の電圧が変化する。センスアンプ
５１ａはそのビット線対の電圧の変化を増幅し、内部電
源電圧Ｖint とグランドレベル（＝０Ｖ）との間でビッ
ト線対をフルスイングさせる。

【００６５】ここで例えば、ビット線BLがＬレベルで反
転ビット線＃BLがＨレベルになっているとする。そし
て、所望のカラムアドレス選択線GYS をＨレベルに立ち
上げると、そのカラムアドレス選択線GYS に接続されて
いるトランジスタＮ５５，Ｎ５６はオンする。すると、
サブ入出力線subI/OはＨレベルからＬレベルにディスチ
ャージされ、反転サブ入出力線＃sub I/O はＨレベルの
まま保持される。

【００６６】そのため、補助リードアンプ１１のトラン
ジスタＰ１はオンし、トランジスタＰ２はオフしたまま
となる。すると、グローバル入出力線GI/Oには、オンし
たトランジスタＰ１を介して内部電源電圧Ｖint が印加
されてＬレベルからＨレベルにチャージされる。一方、
反転グローバル入出力線＃GI/OはＬレベルのまま保持さ
れる。

【００６７】このように、ディスチャージされないサブ
入出力線subI/O（反転サブ入出力線＃sub I/O ）に対し
て、グローバル入出力線GI/O（反転グローバル入出力線
＃GI/O）には変化がなく、プリチャージ状態のＬレベル
が保持される。一方、ディスチャージされたサブ入出力
線subI/O（反転サブ入出力線＃sub I/O ）に対して、反
転グローバル入出力線＃GI/O（グローバル入出力線GI/
O ）はチャージされてＨレベルになる。

【００６８】その結果、補助リードアンプ１１は、サブ
入出力線subI/Oおよび反転サブ入出力線＃sub I/O から
のデータを増幅して、グローバル入出力線GI/Oおよび反
転グローバル入出力線＃GI/Oに転送することができる。
ここで、同じメモリセルアレイ５０内の別のサブ入出力
線subI/Oおよび反転サブ入出力線＃sub I/O はプリチャ
ージ状態のままなので、接続されている補助リードアン
プ１１は全て非活性になっている。また、非活性な別の
メモリセルアレイ５０内の補助リードアンプ１１も同様
に非活性になっている。すなわち、プリチャージ状態に
おいて、同じグローバル入出力線GI/Oおよび反転グロー
バル入出力線＃GI/Oに接続されている補助リードアンプ
１１は全て非活性になっている。

【００６９】そして、読み出し動作時には、所望のカラ
ムアドレス選択線GYS によって選択された補助リードア
ンプ１１のみが活性化し、同じグローバル入出力線GI/O
および反転グローバル入出力線＃GI/Oに接続されている
他の補助リードアンプ１１は全て非活性のまま作動しな
い。図３は、非活性な別のメモリセルアレイ５０におけ
る読み出し動作時のタイムチャートである。

【００７０】従って、本実施形態の補助リードアンプ１
１においては、図２２および図２３に示した従来例の補
助アンプ６１のように読み出し補助アンプ選択線YRを設
ける必要がない。そのため、読み出し補助アンプ選択線
YRからの制御信号をコントロールする必要もなく、読み
出し補助アンプ選択線YRを制御するための回路も必要な
くなる。

【００７１】尚、メモリセルアレイ５０が活性化すると
は、そのメモリセルアレイ５０内のセンスアンプ５１ａ
が全て活性化し、メモリセルアレイ５０内の全てのビッ
ト線対毎にワード線WLで選択されたメモリセル５０ａが
充放電することである。また、補助アンプ６１が設けら
れているワード線裏打ち部にはもともとｎウェルが存在
しており、図２３に示した従来例では未使用であったそ
のｎウェルを使用すれば、ＰチャネルＭＯＳトランジス
タＰ１，Ｐ２を形成することは容易である。

【００７２】次に、このように構成されたＤＲＡＭの書
き込み動作を、図４に示すタイムチャートに従って説明
する。尚、メモリセル５０ａやセンスアンプ５１ａの動
作については公知であるのでその詳細な説明は省略す
る。書き込み動作を行う前においても、読み出し動作を
行う前と同様に、サブ入出力線subI/Oおよび反転サブ入
出力線＃sub I/O はＨレベルにプリチャージしておき、
グローバル入出力線GI/Oおよび反転グローバル入出力線
＃GI/OはＬレベルにプリチャージしておく。

【００７３】このとき、各トランジスタＮ１，Ｎ２はオ
フしているため、補助ライトアンプ１２は非活性にな
る。そして、所望のワード線WLi をＨレベルに立ち上げ
ると、そのワード線WLi に接続されているメモリセル５
０ａの状態に応じて、ビット線BLと反転ビット線＃BLと
のビット線対の電圧が変化する。センスアンプ５１ａは
そのビット線対の電圧の変化を増幅し、内部電源電圧Ｖ
int とグランドレベル（＝０Ｖ）との間でビット線対を
フルスイングさせる。

【００７４】ここで例えば、グローバル入出力線GI/Oに
はＨレベル，反転グローバル入出力線＃GI/OにはＬレベ
ルのデータが書き込まれたとする。すると、補助ライト
アンプ１２のトランジスタＮ１はオンし、トランジスタ
Ｎ２はオフしたままとなる。そのため、サブ入出力線su
bI/OはＨレベルからＬレベルにディスチャージされ、反
転サブ入出力線＃sub I/O はＨレベルのまま保持され
る。

【００７５】そして、所望のカラムアドレス選択線GYS
をＨレベルに立ち上げると、そのカラムアドレス選択線
YSに接続されているトランジスタＮ５５，Ｎ５６はオン
する。すると、ビット線BLはＬレベルになると共に反転
ビット線＃BLはＨレベルになり、メモリセル５０ａには
ビット線BLおよび反転ビット線＃BLのレベルに対応した
データが書き込まれる。

【００７６】このように、Ｌレベルのグローバル入出力
線GI/O（反転グローバル入出力線＃GI/O）に対して、サ
ブ入出力線subI/O（反転サブ入出力線＃sub I/O ）には
変化がなく、プリチャージ状態のＨレベルが保持され
る。一方、Ｈレベルのグローバル入出力線GI/O（反転グ
ローバル入出力線＃GI/O）に対して、反転サブ入出力線
＃subI/O（サブ入出力線sub I/O ）はディスチャージさ
れてＬレベルになる。

【００７７】その結果、補助ライトアンプ１２は、グロ
ーバル入出力線GI/Oおよび反転グローバル入出力線＃GI
/Oからのデータを増幅して、サブ入出力線subI/Oおよび
反転サブ入出力線＃sub I/O に転送することができる。
ここで、プリチャージ状態において、同じメモリセルア
レイ５０内の別のサブ入出力線subI/Oおよび反転サブ入
出力線＃sub I/O に接続されている補助ライトアンプ１
２は全て非活性になっている。また、非活性な別のメモ
リセルアレイ５０内の補助ライトアンプ１２も同様に非
活性になっている。すなわち、プリチャージ状態におい
て、同じグローバル入出力線GI/Oおよび反転グローバル
入出力線＃GI/Oに接続されている補助ライトアンプ１２
は全て非活性になっている。

【００７８】そして、書き込み動作時には、所望のカラ
ムアドレス選択線GYS によって選択された補助ライトア
ンプ１２のみが活性化し、同じグローバル入出力線GI/O
および反転グローバル入出力線＃GI/Oに接続されている
他の補助ライトアンプ１２は全て非活性のまま作動しな
い。図５は、非活性な別のメモリセルアレイ５０におけ
る書き込み動作時のタイムチャートである。

【００７９】従って、本実施形態の補助ライトアンプ１
２においては、図２２および図２３に示した従来例の補
助アンプ６１のように書き込み補助アンプ選択線YWを設
ける必要がない。そのため、書き込み補助アンプ選択線
YWからの制御信号をコントロールする必要もなく、書き
込み補助アンプ選択線YWを制御するための回路も必要な
くなる。

【００８０】このように本実施形態において、補助リー
ドアンプ１１は、サブ入出力線subI/Oおよび反転サブ入
出力線＃subI/Oからの読み出しデータによって駆動制御
される。また、補助ライトアンプ１２は、グローバル入
出力線GI/Oおよび反転グローバル入出力線＃GI/Oからの
書き込みデータによって駆動制御される。つまり、本実
施形態の補助アンプ６１は、読み出し動作または書き込
み動作のいずれの場合においても、完全にデータ駆動型
のデータ転送が可能となる。そのため、本実施形態で
は、補助アンプ６１を制御するための複雑で動作マージ
ンが必要な制御信号（読み出し補助アンプ選択線YRおよ
び書き込み補助アンプ選択線YWからの制御信号）を省く
ことができる。

【００８１】また、本実施形態の補助アンプ６１は、図
２２および図２３に示した従来例の補助アンプ６１に比
べて簡単な構成であるため具体化するのが容易である。
さらに、本実施形態では、図６に示したように、余分な
データバス（および、図１８におけるメインアンプ５３
を制御するためのコントロール信号線）を半導体チップ
１上に引き回す必要がない。すなわち、図１９に示した
データバス６４はメインクロック４の部分に配置すれば
よく、半導体チップ１の周辺部にデータバスがないため
省面積化を図ることができる。

【００８２】従って、本実施形態では、図２３に示した
従来例のＤＲＡＭの利点を全て備えた上で、従来の問題
点を全て解決することができる。 （第２実施形態）一方、方法１の場合、非活性のメモリ
セルアレイ５０のカラムアドレス選択線YSに対応するＩ
／Ｏゲートもオンする。そのため、非活性な（すなわ
ち、プリチャージ状態の）ビット線BLおよび反転ビット
線＃BLと、サブ入出力線subI/Oおよび反転サブ入出力線
＃sub I/O とが接続される。

【００８３】従って、方法１の場合は、ビット線BLおよ
び反転ビット線＃BLのプリチャージ電圧ＶBLP と、サブ
入出力線subI/Oおよび反転サブ入出力線＃sub I/O のプ
リチャージ電圧ＶP とを等しくする必要がある。この場
合も、当然、各トランジスタＰ１，Ｐ２のゲート電圧
（＝プリチャージ電圧ＶP ）とソース電圧ＶS とは等し
くなければならない（ＶBLP ＝ＶP ＝ＶS）。

【００８４】しかしながら、方法１では、方法２のよう
に各メモリセルアレイ５０を選択するための信号線とカ
ラムアドレス選択線YSとで論理をとる必要がない。その
ため、方法１では、各メモリセルアレイ５０を選択する
ための信号線や、論理をとる回路を設ける必要がなく、
方法２より省面積化を図ることができる。図７は、方法
１を具体化した第２実施形態のＤＲＡＭの要部回路図で
ある。尚、図７において、図１に示した第１実施形態と
異なるのは、以下の，だけである。そこで、本実施
形態において、第１実施形態と同じ構成については符号
を等しくしてその詳細な説明を省略する。また、本実施
形態において、第１実施形態と同じ動作についても説明
を省略する。

【００８５】補助リードアンプ１１の各トランジスタ
Ｐ１，Ｐ２のソース電圧ＶS を、内部電源電圧Ｖint で
はなく、ビット線BLおよび反転ビット線＃BLのプリチャ
ージ電圧ＶBLP にしている。 サブ入出力線subI/Oおよび反転サブ入出力線＃sub I/
O に、クランパ（プリチャージ）１３を設けている。

【００８６】クランパ１３はＰチャネルＭＯＳトランジ
スタＰ３，Ｐ４から構成されている。すなわち、各トラ
ンジスタＰ３，Ｐ４のソースはそれぞれサブ入出力線su
bI/Oおよび反転サブ入出力線＃sub I/O に接続され、ゲ
ートは接地されている。また、各トランジスタＰ３，Ｐ
４のドレインには、ビット線BLおよび反転ビット線＃BL
のプリチャージ電圧ＶBLP が印加されている。

【００８７】従って、オンした各トランジスタＰ３，Ｐ
４によって、サブ入出力線subI/Oおよび反転サブ入出力
線＃sub I/O にビット線BLおよび反転ビット線＃BLのプ
リチャージ電圧ＶBLP が印加される。そのため、サブ入
出力線subI/Oおよび反転サブ入出力線＃sub I/O のプリ
チャージ電圧ＶP とビット線BLおよび反転ビット線＃BL
のプリチャージ電圧ＶBLP とが等しくなる。

【００８８】尚、書き込み動作において、サブ入出力線
subI/Oまたは反転サブ入出力線＃sub I/O にＨレベルの
データを書き込むために、各トランジスタＰ３，Ｐ４は
ノーマリオン型でなければならない。すなわち、本実施
形態において、クランパ１３は書き込み動作時のプルア
ップ回路であり、補助ライトアンプ１２は書き込み動作
時のプルダウン回路であると見なすことができる。

【００８９】また、各トランジスタＰ３，Ｐ４のゲート
に制御信号を与え、読み出し及び書き込みの各動作にお
いて制御することも可能である。しかしながら、この場
合は、各トランジスタＰ３，Ｐ４のゲートに与える制御
信号とその制御信号線を設ける必要があるため、前記し
たような完全にデータ駆動型のデータ転送ができなくな
る。

【００９０】図２は、活性化しているメモリセルアレイ
５０における読み出し動作時のタイムチャートである。
図８は、非活性な別のメモリセルアレイ５０における読
み出し動作時のタイムチャートである。図４は、活性化
しているメモリセルアレイ５０における書き込み動作時
のタイムチャートである。図９は、非活性な別のメモリ
セルアレイ５０における書き込み動作時のタイムチャー
トである。

【００９１】（第３実施形態）方法１において（すなわ
ち、非活性なメモリセルアレイ５０のサブ入出力線subI
/Oおよび反転サブ入出力線＃sub I/O のプリチャージ電
圧ＶP を、ビット線BLおよび反転ビット線＃BLのプリチ
ャージ電圧ＶBLP と等しくする）、活性化したメモリセ
ルアレイ５０のサブ入出力線subI/Oおよび反転サブ入出
力線＃sub I/Oの電圧だけを、プリチャージ電圧ＶBLP
以上にするという方法（以下、方法３という）がある。

【００９２】すなわち、方法３では、補助リードアンプ
１１のゲインが見かけ上大きくなるため、読み出し動作
をより高速化することができる。図１０は、方法３を具
体化した第３実施形態のＤＲＡＭの要部回路図である。
尚、図１０において、図７に示した第２実施形態と異な
るのは、以下の，だけである。そこで、本実施形態
において、第２実施形態と同じ構成については符号を等
しくしてその詳細な説明を省略する。また、本実施形態
において、第２実施形態と同じ動作についても説明を省
略する。

【００９３】補助リードアンプ１１の各トランジスタ
Ｐ１，Ｐ２のソースを共通ソース線ＶSPに接続してい
る。 クランパ１３の各トランジスタＰ３，Ｐ４のドレイン
を共通ソース線ＶSPに接続している。非活性なメモリセ
ルアレイ５０において、共通ソース線ＶSPの電圧はビッ
ト線BLおよび反転ビット線＃BLのプリチャージ電圧ＶBL
P と等しくなっており、センスアンプ５１ａを非活性に
している（ＶS ＝ＶP ＝ＶSP＝ＶBLP ）。

【００９４】一方、活性化したメモリセルアレイ５０に
おいて、共通ソース線ＶSPの電圧は内部電源電圧Ｖint
になるが、やはり、（ＶS ＝ＶP ＝ＶSP）の条件は保た
れることになり、動作に不都合は生じない。図１１は、
活性化しているメモリセルアレイ５０における読み出し
動作時のタイムチャートである。図８は、非活性な別の
メモリセルアレイ５０における読み出し動作時のタイム
チャートである。図１２は、活性化しているメモリセル
アレイ５０における書き込み動作時のタイムチャートで
ある。図９は、非活性な別のメモリセルアレイ５０にお
ける書き込み動作時のタイムチャートである。

【００９５】（第４実施形態）図１３は、方法３を具体
化した第４実施形態のＤＲＡＭの要部回路図である。
尚、図１３において、図１０に示した第３実施形態と異
なるのは、補助ライトアンプ１２の各トランジスタＮ
１，Ｎ２のソースを共通ソース線ＶSNに接続しているこ
とだけである。そこで、本実施形態において、第３実施
形態と同じ構成については符号を等しくしてその詳細な
説明を省略する。また、本実施形態において、第３実施
形態と同じ動作についても説明を省略する。

【００９６】非活性なメモリセルアレイ５０において、
共通ソース線ＶSPの電圧はビット線BLおよび反転ビット
線＃BLのプリチャージ電圧ＶBLP と等しくなっており、
センスアンプ５１ａを非活性にしている（ＶS ＝ＶP ＝
ＶSN＝ＶBLP ）。従って、補助ライトアンプ１２も作動
しなくなる。そして、非活性なメモリセルアレイ５０で
は、サブ入出力線subI/Oまたは反転サブ入出力線＃sub
I/O にデータが書き込まれない。そのため、たとえ、ビ
ット線BLまたは反転ビット線＃BLとサブ入出力線subI/O
または反転サブ入出力線＃sub I/O が接続された場合で
も、不要なデータをビット線BLおよび反転ビット線＃BL
に書き込むという無用な動作を行わなくなる。

【００９７】図１１は、活性化しているメモリセルアレ
イ５０における読み出し動作時のタイムチャートであ
る。図８は、非活性な別のメモリセルアレイ５０におけ
る読み出し動作時のタイムチャートである。図１４は、
活性化しているメモリセルアレイ５０における書き込み
動作時のタイムチャートである。尚、「ＶrS」は補助リ
ードアンプ１１の各トランジスタＰ１，Ｐ２のソース電
圧ＶrS、「ＶwS」は補助ライトアンプ１１の各トランジ
スタＮ１，Ｎ２のソース電圧ＶwSを示している。図１５
は、非活性な別のメモリセルアレイ５０における書き込
み動作時のタイムチャートである。

【００９８】（第５実施形態）図１６は、方法３を具体
化した第５実施形態のＤＲＡＭの要部回路図である。
尚、図１６において、図１３に示した第４実施形態と異
なるのは、補助リードアンプ１１の各トランジスタＰ
１，Ｐ２のソースに、ＮチャネルＭＯＳトランジスタＮ
３を介して内部電源電圧Ｖint等の適当な電圧（但し、
ビット線BLおよび反転ビット線＃BLのプリチャージ電圧
ＶBLPより高い電圧）を印加していることだけである。
そして、トランジスタＮ３のゲートは制御信号線SNに接
続している。そこで、本実施形態において、第４実施形
態と同じ構成については符号を等しくしてその詳細な説
明を省略する。また、本実施形態において、第３実施形
態と同じ動作についても説明を省略する。

【００９９】活性化したメモリセルアレイ５０において
のみ、制御信号線SNの電圧はＨレベルになっている。そ
のため、活性化したメモリセルアレイ５０のトランジス
タＮ３だけがオンし、その活性化したメモリセルアレイ
５０の補助リードアンプ１１だけが活性化する（ＶS ＝
ＶP ＝Ｖint ）。従って、本実施形態では第３実施形態
に比べて、共通ソース線ＶSPにかかる負担を軽減するこ
とができ、センス動作の高速化を阻害することがない。

【０１００】図１１は、活性化しているメモリセルアレ
イ５０における読み出し動作時のタイムチャートであ
る。図８は、非活性な別のメモリセルアレイ５０におけ
る読み出し動作時のタイムチャートである。図１４は、
活性化しているメモリセルアレイ５０における書き込み
動作時のタイムチャートである。図１５は、非活性な別
のメモリセルアレイ５０における書き込み動作時のタイ
ムチャートである。

【０１０１】（第６実施形態）図１７は、第６実施形態
のＤＲＡＭの要部回路図である。尚、図１７において、
図７に示した第２実施形態と異なるのは、クランパ１３
（すなわち、プルアップ回路）の各トランジスタＰ３，
Ｐ４のゲートをそれぞれ、グローバル入出力線GI/Oおよ
び反転グローバル入出力線＃GI/Oに接続したことだけで
ある。

【０１０２】本実施形態では、書き込み動作において、
クランパ１３も補助ライトアンプ１２（すなわち、プル
ダウン回路）と同様に、グローバル入出力線GI/Oおよび
反転グローバル入出力線＃GI/Oによってデータ駆動され
ることになる。その他の動作について、本実施形態と第
２実施形態とは全て同じであるので説明を省略する。

【０１０３】図２は、活性化しているメモリセルアレイ
５０における読み出し動作時のタイムチャートである。
図８は、非活性な別のメモリセルアレイ５０における読
み出し動作時のタイムチャートである。図４は、活性化
しているメモリセルアレイ５０における書き込み動作時
のタイムチャートである。図９は、非活性な別のメモリ
セルアレイ５０における書き込み動作時のタイムチャー
トである。

【０１０４】尚、本発明は上記各実施形態に限定される
ものではなく、以下のように実施してもよい。 １）補助リードアンプ１１の各ＰチャネルＭＯＳトラン
ジスタＰ１，Ｐ２をＮチャネルＭＯＳトランジスタに置
き換えると共に、補助ライトアンプ１２の各Ｎチャネル
ＭＯＳトランジスタＮ１，Ｎ２をＰチャネルＭＯＳトラ
ンジスタに置き換える。

【０１０５】この場合は、プリチャージ状態における各
入出力線のレベルを上記各実施例と反対にする。すなわ
ち、サブ入出力線subI/Oおよび反転サブ入出力線＃sub
I/OはＬレベルにプリチャージしておき、グローバル入
出力線GI/Oおよび反転グローバル入出力線＃GI/OはＨレ
ベルにプリチャージしておく。 ２）クランパ１３の各ＰチャネルＭＯＳトランジスタＰ
３，Ｐ４をＮチャネルＭＯＳトランジスタに置き換え
る。

【０１０６】３）補助リードアンプ１１の各トランジス
タＰ１，Ｐ２のドレインをそれぞれ、グローバル入出力
線GI/Oおよび反転グローバル入出力線＃GI/Oに接続する
のではなく、反転グローバル入出力線＃GI/Oおよびグロ
ーバル入出力線GI/Oに接続する。それと同時に、補助ラ
イトアンプ１２の各トランジスタＮ１，Ｎ２のゲートを
それぞれ、グローバル入出力線GI/Oおよび反転グローバ
ル入出力線＃GI/Oに接続するのではなく、反転グローバ
ル入出力線＃GI/Oおよびグローバル入出力線GI/Oに接続
する。

【０１０７】この場合、サブ入出力線subI/Oおよび反転
サブ入出力線＃subI/Oとグローバル入出力線GI/Oおよび
反転グローバル入出力線＃GI/Oとの間で相互に転送され
るデータは、それぞれ同じレベルになる。すなわち、サ
ブ入出力線subI/OがＨレベル（反転サブ入出力線＃subI
/OがＬレベル）なら、グローバル入出力線GI/OもＨレベ
ル（反転グローバル入出力線＃GI/OもＬレベル）にな
る。

【０１０８】４）内部電源電圧Ｖint を外部電源電圧Ｖ
CCに置き換える。 ５）補助リードアンプ１１または補助ライトアンプ１２
をそれぞれ単独で実施する。また、上記各実施形態の補
助リードアンプ１１または補助ライトアンプ１２の接続
方法を、それぞれ上記とは異なる組み合わせで実施す
る。

【０１０９】

【発明の効果】以上詳述したように、請求項１乃至請求
項５記載の発明によれば、読み出し動作において完全に
データ駆動型のデータ転送が可能となり、従来必要であ
った読み出し補助アンプ選択線が不要となる。従って、
本発明によれば、省面積化および高速化が実現可能であ
ると共に、読み出し動作時にデータの破壊を起こさない
半導体記憶装置を、極めて簡単な構成によって提供する
ことができる。

【図面の簡単な説明】

【図１】第１実施形態のＤＲＡＭの要部回路図である。

【図２】第１，２，６実施形態において、活性化してい
るメモリセルアレイ５０における読み出し動作時のタイ
ムチャートである。

【図３】第１実施形態において、非活性な別のメモリセ
ルアレイ５０における読み出し動作時のタイムチャート
である。

【図４】第１，２，６実施形態において、活性化してい
るメモリセルアレイ５０における書き込み動作時のタイ
ムチャートである。

【図５】第１実施形態において、非活性な別のメモリセ
ルアレイ５０における書き込み動作時のタイムチャート
である。

【図６】各実施形態のＤＲＡＭの実際の半導体チップ上
における配置を示す平面図である。

【図７】第２実施形態のＤＲＡＭの要部回路図である。

【図８】第２〜６実施形態において、非活性な別のメモ
リセルアレイ５０における読み出し動作時のタイムチャ
ートである。

【図９】第２，３，６実施形態において、非活性な別の
メモリセルアレイ５０における書き込み動作時のタイム
チャートである。

【図１０】第３実施形態のＤＲＡＭの要部回路図であ
る。

【図１１】第３，４，５実施形態において、活性化して
いるメモリセルアレイ５０における読み出し動作時のタ
イムチャートである。

【図１２】第３実施形態において、活性化しているメモ
リセルアレイ５０における書き込み動作時のタイムチャ
ートである。

【図１３】第４実施形態のＤＲＡＭの要部回路図であ
る。

【図１４】第４，５実施形態において、活性化している
メモリセルアレイ５０における書き込み動作時のタイム
チャートである。

【図１５】第４，５，１５実施形態において、非活性な
別のメモリセルアレイ５０における書き込み動作時のタ
イムチャートである。

【図１６】第５実施形態のＤＲＡＭの要部回路図であ
る。

【図１７】第６実施形態のＤＲＡＭの要部回路図であ
る。

【図１８】従来例のＤＲＡＭの構成を示すブロック回路
図である。

【図１９】従来例のＤＲＡＭの構成を示すブロック回路
図である。

【図２０】図１８および図１９に示すＤＲＡＭのセンス
アンプ５１ａを示す回路図である。

【図２１】従来例のＤＲＡＭにおけるセンスアンプとそ
の周辺回路を示す回路図である。

【図２２】従来例のＤＲＡＭの要部回路図である。

【図２３】従来例のＤＲＡＭの要部回路図である。

【図２４】ワード線裏打ち部を説明するための半導体チ
ップ平面図である。

【図２５】図２３に示すＤＲＡＭの読み出し動作時のタ
イムチャートである。

【図２６】他の従来例のＤＲＡＭの要部回路図である。

【符号の説明】

１１…補助リードアンプ １２…補助ライトアンプ ５０…メモリセルアレイ ５１ａ…センスアンプ ６１…補助アンプ ６２…メインアンプ YS,GYS…カラムアドレス選択選択線 subI/O…サブ入出力線 ＃subI/O…反転サブ入出力線 GI/O…グローバル入出力線 ＃GI/O…反転グローバル入出力線 Ｐ１，Ｐ２…ＩＧＦＥＴとしてのＰチャネルＭＯＳトラ
ンジスタ Ｎ１，Ｎ２…ＩＧＦＥＴとしてのＮチャネルＭＯＳトラ
ンジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷 邦之 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 高野 洋 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 平５−234362（ＪＰ，Ａ) 特開 平５−54634（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 複数個のメモリセルアレイと、 その各メモリセルアレイが共有するカラムアドレス選択
   線と、 前記各メモリセルアレイ内の複数個のセンスアンプ毎に
   設けられ、当該各センスアンプと一対のサブ入出力線に
   よって接続される補助リードアンプと、 その各補助リードアンプが共有する一対のグローバル入
   出力線と、 そのグローバル入出力線に接続されるメインリードアン
   プとを備え、前記サブ入出力線に読みだされたデータを
   前記補助リードアンプによって増幅し、その増幅したデ
   ータを、前記グローバル入出力線を介して前記メインリ
   ードアンプに転送するようにした半導体記憶装置におい
   て、 前記補助リードアンプは前記サブ入出力線から与えられ
   るデータのみに基づいて駆動制御されることを特徴とす
   る半導体記憶装置。
2. 【請求項２】 請求項１の半導体記憶装置において、前
   記補助リードアンプは、前記一対のグローバル入出力線
   のそれぞれとドレインが接続されると共に、前記一対の
   サブ入出力線のそれぞれとゲートが接続される一対のＩ
   ＧＦＥＴからなり、その一対のＩＧＦＥＴのソース電圧
   を前記一対のサブ入出力線のプリチャージ電圧と等しく
   したことを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２の半導体記憶装置において、活
   性した前記メモリセルアレイ内の前記補助リードアンプ
   のＩＧＦＥＴのソース電圧を、非活性の前記メモリセル
   アレイ内の前記センスアンプに接続されるビット線のプ
   リチャージ電圧と等しくしたことを特徴とする半導体記
   憶装置。
4. 【請求項４】 請求項２の半導体記憶装置において、活
   性した前記メモリセルアレイ内のサブ入出力線のプリチ
   ャージ電圧を、非活性の前記メモリセルアレイ内のサブ
   入出力線のプリチャージ電圧と異なる電圧値に設定し、
   活性した前記メモリセルアレイ内の前記補助リードアン
   プのＩＧＦＥＴのソース電圧だけを、そのＩＧＦＥＴが
   接続されている前記サブ入出力線のプリチャージ電圧に
   追従するように変化させることを特徴とする半導体記憶
   装置。
5. 【請求項５】 請求項２の半導体記憶装置において、活
   性した前記メモリセルアレイ内のサブ入出力線のプリチ
   ャージ電圧を、非活性の前記メモリセルアレイ内のサブ
   入出力線のプリチャージ電圧と異なる電圧値に設定する
   と共に、全ての前記補助リードアンプのＩＧＦＥＴのソ
   ース電圧を、活性した前記メモリセルアレイ内のサブ入
   出力線のプリチャージ電圧と等しい電圧値に設定し、活
   性した前記メモリセルアレイ内の補助リードアンプだけ
   を活性化させることを特徴とする半導体記憶装置。