JP2000215668A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 230000004044 response Effects 0.000 claims abstract description 5
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 21
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 230000005540 biological transmission Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】ダイレクトセンス方式を適用して動作の高速化
を実現でき、かつチップ面積を削減できる半導体記憶装
置を提供する。 【解決手段】読み出しトランジスタＴＮ４，ＴＮ５のゲ
ートはセンスアンプビット線ＢＬＸ，ＢＬＺに接続され
る。該トランジスタ４，５は、ビット線対ＢＬＺ，ＢＬ
Ｘの電位に応じてデータ線対ＤＺ，ＤＸを所定電位に駆
動することによりビット線対ＢＬＺ，ＢＬＸのデータを
データバス線対ＤＢＺ，ＤＢＸに伝達する。電位差スイ
ッチ回路２１がデータ線対ＤＺ，ＤＸとビット線対ＢＬ
Ｚ，ＢＬＸとの間に設けられ、書き込み時にデータ線対
ＤＺ，ＤＸとビット線対ＢＬＺ，ＢＬＸとの間に電位差
が生じたときに導通し、データバス線対ＤＢＺ，ＤＢＸ
のデータをビット線対ＢＬＺ，ＢＬＸに伝達する。
を実現でき、かつチップ面積を削減できる半導体記憶装
置を提供する。 【解決手段】読み出しトランジスタＴＮ４，ＴＮ５のゲ
ートはセンスアンプビット線ＢＬＸ，ＢＬＺに接続され
る。該トランジスタ４，５は、ビット線対ＢＬＺ，ＢＬ
Ｘの電位に応じてデータ線対ＤＺ，ＤＸを所定電位に駆
動することによりビット線対ＢＬＺ，ＢＬＸのデータを
データバス線対ＤＢＺ，ＤＢＸに伝達する。電位差スイ
ッチ回路２１がデータ線対ＤＺ，ＤＸとビット線対ＢＬ
Ｚ，ＢＬＸとの間に設けられ、書き込み時にデータ線対
ＤＺ，ＤＸとビット線対ＢＬＺ，ＢＬＸとの間に電位差
が生じたときに導通し、データバス線対ＤＢＺ，ＤＢＸ
のデータをビット線対ＢＬＺ，ＢＬＸに伝達する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にダイレクトセンス方式を採用した半導体記憶
装置に関するものである。
係り、特にダイレクトセンス方式を採用した半導体記憶
装置に関するものである。
【０００２】近年の半導体記憶装置は、多Ｉ／Ｏを中心
とするデバイス仕様の顧客要求が強くなってきている。
具体的には、１６Ｉ／Ｏ仕様のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭという）や、ＤＲＡＭを
ユニットとして搭載したシステムＬＳＩでは、３２Ｉ／
ＯシステムのＤＲＡＭが実現されている。また将来は、
ＭＰＵの演算処理の高速化や情報量の増加に伴い多ビッ
ト処理での高速化が進み、３２Ｉ／Ｏ仕様のＤＲＡＭ、
６４Ｉ／ＯのＤＲＡＭ混載システムＬＳＩなどが実現さ
れようとしている。そして、この様な半導体記憶装置に
おいても、高速化を実現しつつその面積の縮小を図るこ
とが求められている。
とするデバイス仕様の顧客要求が強くなってきている。
具体的には、１６Ｉ／Ｏ仕様のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭという）や、ＤＲＡＭを
ユニットとして搭載したシステムＬＳＩでは、３２Ｉ／
ＯシステムのＤＲＡＭが実現されている。また将来は、
ＭＰＵの演算処理の高速化や情報量の増加に伴い多ビッ
ト処理での高速化が進み、３２Ｉ／Ｏ仕様のＤＲＡＭ、
６４Ｉ／ＯのＤＲＡＭ混載システムＬＳＩなどが実現さ
れようとしている。そして、この様な半導体記憶装置に
おいても、高速化を実現しつつその面積の縮小を図るこ
とが求められている。
【０００３】
【従来技術】ＤＲＡＭは、１つのトランジスタと１つの
キャパシタとで構成されたメモリセルに、電荷を流入さ
せることにより情報の「１」と「０」を保持するもので
ある。そして、このトランジスタにつながるワード線を
活性化させ、キャパシタに蓄積された微少電荷をビット
線に伝える。ビット線には、センスアンプが接続され、
該センスアンプによりビット線の微少差電圧を差動増幅
してデータバス線に伝達する一連の動作により情報が読
み出される。
キャパシタとで構成されたメモリセルに、電荷を流入さ
せることにより情報の「１」と「０」を保持するもので
ある。そして、このトランジスタにつながるワード線を
活性化させ、キャパシタに蓄積された微少電荷をビット
線に伝える。ビット線には、センスアンプが接続され、
該センスアンプによりビット線の微少差電圧を差動増幅
してデータバス線に伝達する一連の動作により情報が読
み出される。
【０００４】ビット線の電位をデータバス線から読み出
す方法として、ダイレクトセンス方式という技術が知ら
れている。この方式は、高速化に伴う誤動作防止のため
に重要な方法である。
す方法として、ダイレクトセンス方式という技術が知ら
れている。この方式は、高速化に伴う誤動作防止のため
に重要な方法である。
【０００５】図９は、従来のダイレクトセンス方式を採
用したＤＲＡＭ４０の一部回路図である。ＤＲＡＭ４０
には、メモリセルアレイを構成する複数のメモリセルＣ
がマトリクス状に配列される。メモリセルＣは、キャパ
シタとＭＯＳトランジスタとから構成され、複数本のワ
ード線ＷＬｉ〜ＷＬｎと複数本のビット線対ＢＬＺｉ〜
ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎに接続される。
用したＤＲＡＭ４０の一部回路図である。ＤＲＡＭ４０
には、メモリセルアレイを構成する複数のメモリセルＣ
がマトリクス状に配列される。メモリセルＣは、キャパ
シタとＭＯＳトランジスタとから構成され、複数本のワ
ード線ＷＬｉ〜ＷＬｎと複数本のビット線対ＢＬＺｉ〜
ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎに接続される。
【０００６】ビット線ＢＬＺｉ〜ＢＬＺｎとビット線Ｂ
ＬＸｉ〜ＢＬＸｎとの間にそれぞれセンスアンプ４１が
設けられ、ビット線対ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜
ＢＬＸｎ間の微少差電圧を増幅する。センスアンプ４１
は、ＣＭＯＳインバータで構成され、高電位制御電源Ｐ
ＳＧと低電位制御電源ＮＳＧが接続されている。
ＬＸｉ〜ＢＬＸｎとの間にそれぞれセンスアンプ４１が
設けられ、ビット線対ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜
ＢＬＸｎ間の微少差電圧を増幅する。センスアンプ４１
は、ＣＭＯＳインバータで構成され、高電位制御電源Ｐ
ＳＧと低電位制御電源ＮＳＧが接続されている。
【０００７】書き込み用データバス線ＷＤＢｉＺ，ＷＤ
ＢｉＸとビット線ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬ
Ｘｎとの間には書き込みトランジスタＴＮ２０が設けら
れ、トランジスタＴＮ２０のゲートには、コラムデコー
ダから書き込み用コラム選択信号ＷＹＳＥＬｉ〜ＷＹＳ
ＥＬｎが入力される。
ＢｉＸとビット線ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬ
Ｘｎとの間には書き込みトランジスタＴＮ２０が設けら
れ、トランジスタＴＮ２０のゲートには、コラムデコー
ダから書き込み用コラム選択信号ＷＹＳＥＬｉ〜ＷＹＳ
ＥＬｎが入力される。
【０００８】一方、読み出し用データバス線ＲＤＢｉ
Ｚ，ＲＤＢｉＸとグランドとの間に読み出しトランジス
タＴＮ２１，ＴＮ２２が直列に接続される。トランジス
タＴＮ２２のゲートはビット線対ＢＬＺｉ〜ＢＬＺｎ，
ＢＬＸｉ〜ＢＬＸｎに接続される。トランジスタＴＮ２
１のゲートには、コラムデコーダからの読み出し用コラ
ム選択信号ＲＹＳＥＬｉ〜ＲＹＳＥＬｎが入力される。
Ｚ，ＲＤＢｉＸとグランドとの間に読み出しトランジス
タＴＮ２１，ＴＮ２２が直列に接続される。トランジス
タＴＮ２２のゲートはビット線対ＢＬＺｉ〜ＢＬＺｎ，
ＢＬＸｉ〜ＢＬＸｎに接続される。トランジスタＴＮ２
１のゲートには、コラムデコーダからの読み出し用コラ
ム選択信号ＲＹＳＥＬｉ〜ＲＹＳＥＬｎが入力される。
【０００９】ここで、ＤＲＡＭ４０の動作を図１０に示
すタイムチャートを用いて説明する。セル情報の読み出
し時において、行番地（ロウアドレス）に基づいてワー
ドデコーダ群によりワード線ＷＬが選択されると、その
ワード線ＷＬに接続された複数のメモリセルＣのトラン
ジスタがオンして、各ビット線対ＢＬＺｉ〜ＢＬＺｎ，
ＢＬＸｉ〜ＢＬＸｎに微少電荷が現れる。このとき、１
／２Ｖｄｄレベルにプリチャージされていた制御電源Ｐ
ＳＧ及び制御電源ＮＳＧがそれぞれ高電位電源Ｖｄｄ，
低電位電源Ｖｓｓレベルへ駆動されることによりセンス
アンプ４１が活性化される。すると、ビット線対ＢＬＺ
ｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎの微少電位は、高電
位電源Ｖｄｄ及び低電位電源Ｖｓｓレベルに増幅され
る。
すタイムチャートを用いて説明する。セル情報の読み出
し時において、行番地（ロウアドレス）に基づいてワー
ドデコーダ群によりワード線ＷＬが選択されると、その
ワード線ＷＬに接続された複数のメモリセルＣのトラン
ジスタがオンして、各ビット線対ＢＬＺｉ〜ＢＬＺｎ，
ＢＬＸｉ〜ＢＬＸｎに微少電荷が現れる。このとき、１
／２Ｖｄｄレベルにプリチャージされていた制御電源Ｐ
ＳＧ及び制御電源ＮＳＧがそれぞれ高電位電源Ｖｄｄ，
低電位電源Ｖｓｓレベルへ駆動されることによりセンス
アンプ４１が活性化される。すると、ビット線対ＢＬＺ
ｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎの微少電位は、高電
位電源Ｖｄｄ及び低電位電源Ｖｓｓレベルに増幅され
る。
【００１０】このようにビット線対ＢＬＺｉ〜ＢＬＺ
ｎ，ＢＬＸｉ〜ＢＬＸｎに十分な電位差がついた後に、
列番地（コラムアドレス）に基づいてコラムデコーダ群
により一つの読み出し用コラム選択信号、例えば、信号
ＲＹＳＥＬｉが選択される。信号ＲＹＳＥＬｉが選択さ
れることで、読み出しトランジスタＴＮ２１がオンに制
御され、ビット線対ＢＬＺｉ，ＢＬＸｉの情報が読み出
し用データバス線対ＲｄｂｉＺ，ＲＤＢｉＸに伝達さ
れ、最終的に出力回路からデータが読み出される。
ｎ，ＢＬＸｉ〜ＢＬＸｎに十分な電位差がついた後に、
列番地（コラムアドレス）に基づいてコラムデコーダ群
により一つの読み出し用コラム選択信号、例えば、信号
ＲＹＳＥＬｉが選択される。信号ＲＹＳＥＬｉが選択さ
れることで、読み出しトランジスタＴＮ２１がオンに制
御され、ビット線対ＢＬＺｉ，ＢＬＸｉの情報が読み出
し用データバス線対ＲｄｂｉＺ，ＲＤＢｉＸに伝達さ
れ、最終的に出力回路からデータが読み出される。
【００１１】メモリセルＣへの書き込み動作時には、制
御信号ＷＥがＨレベルに駆動された後に、書き込み用コ
ラム選択信号、例えば、信号ＷＹＳＥＬｉをＨレベルと
することで書き込みトランジスタＴＮ２０をオンに制御
する。すると、書き込み用データバス線対ＷＤＢｉＺ，
ＷＤＢｉＸ上のデータが書き込みトランジスタＴＮ２０
を介してビット線ＢＬＺｉ，ＢＬＸｉに伝達されてメモ
リセルＣに情報が書き込まれる。
御信号ＷＥがＨレベルに駆動された後に、書き込み用コ
ラム選択信号、例えば、信号ＷＹＳＥＬｉをＨレベルと
することで書き込みトランジスタＴＮ２０をオンに制御
する。すると、書き込み用データバス線対ＷＤＢｉＺ，
ＷＤＢｉＸ上のデータが書き込みトランジスタＴＮ２０
を介してビット線ＢＬＺｉ，ＢＬＸｉに伝達されてメモ
リセルＣに情報が書き込まれる。
【００１２】このように、ダイレクトセンス方式を採用
したＤＲＡＭ４０では、読み出し動作時において、セン
スアンプ４１が負荷が大きな書き込み用データバス線対
ＷＤＢｉＺ，ＷＤＢｉＸから分離されているため、セン
スアンプ４１の負荷が小さく動作の高速化が実現でき
る。その反面、読み出し用データバス線対ＲＤＢｉＺ，
ＲＤＢｉＸ及び書き込み用データバス線対ＷＤＢｉＺ，
ＷＤＢｉＸを個別に設ける必要がある。またそれに伴っ
て、コラム選択線も書き込み用と読み出し用とで分けて
設ける必要がある。その結果、データバス領域が増大
し、ひいてはチップ面積の増大を招いてしまう。
したＤＲＡＭ４０では、読み出し動作時において、セン
スアンプ４１が負荷が大きな書き込み用データバス線対
ＷＤＢｉＺ，ＷＤＢｉＸから分離されているため、セン
スアンプ４１の負荷が小さく動作の高速化が実現でき
る。その反面、読み出し用データバス線対ＲＤＢｉＺ，
ＲＤＢｉＸ及び書き込み用データバス線対ＷＤＢｉＺ，
ＷＤＢｉＸを個別に設ける必要がある。またそれに伴っ
て、コラム選択線も書き込み用と読み出し用とで分けて
設ける必要がある。その結果、データバス領域が増大
し、ひいてはチップ面積の増大を招いてしまう。
【００１３】近年のＤＲＡＭは前述したように大規模化
・多Ｉ／Ｏ化される傾向にあり、これに伴ってチップ内
部のＩ／Ｏ関連のデータバス線対（読み出し用データバ
ス線対ＲＤＢｉＺ，ＲＤＢｉＸ及び書き込み用データバ
ス線対ＷＤＢｉＺ，ＷＤＢｉＸ）の所要本数が増大しつ
つある。このため、ダイレクトセンス方式を採る従来の
ＤＲＡＭでは、チップ面積の増大が問題となってしま
う。
・多Ｉ／Ｏ化される傾向にあり、これに伴ってチップ内
部のＩ／Ｏ関連のデータバス線対（読み出し用データバ
ス線対ＲＤＢｉＺ，ＲＤＢｉＸ及び書き込み用データバ
ス線対ＷＤＢｉＺ，ＷＤＢｉＸ）の所要本数が増大しつ
つある。このため、ダイレクトセンス方式を採る従来の
ＤＲＡＭでは、チップ面積の増大が問題となってしま
う。
【００１４】この問題に対して、図１１に示すようなＤ
ＲＡＭ５０が特開平６−３０２１９０号公報にて開示さ
れている。このＤＲＡＭ５０では、書き込み用データバ
ス線対ＷＤＢｉＺ，ＷＤＢｉＸ及び読み出し用データバ
ス線対ＲＤＢｉＺ，ＷＤＢｉＸの２系統のデータバス線
対を、１系統のデータバス線対ＤＢｉＺ，ＤＢｉＸに共
通化して、チップ面積の低減が図られている。
ＲＡＭ５０が特開平６−３０２１９０号公報にて開示さ
れている。このＤＲＡＭ５０では、書き込み用データバ
ス線対ＷＤＢｉＺ，ＷＤＢｉＸ及び読み出し用データバ
ス線対ＲＤＢｉＺ，ＷＤＢｉＸの２系統のデータバス線
対を、１系統のデータバス線対ＤＢｉＺ，ＤＢｉＸに共
通化して、チップ面積の低減が図られている。
【００１５】
【発明が解決しようとする課題】ところが、特開平６−
３０２１９０号公報のＤＲＡＭ５０においても、読み出
し用コラム選択信号ＲＹＳＥＬｉ〜ＲＹＳＥＬｎと書き
込み用コラム選択信号ＷＹＳＥＬｉ〜ＷＹＳＥＬｎとが
個別に必要であり、そのための配線をデータバス領域に
配設することとなりデータバス領域を大幅に削減するこ
とができなかった。
３０２１９０号公報のＤＲＡＭ５０においても、読み出
し用コラム選択信号ＲＹＳＥＬｉ〜ＲＹＳＥＬｎと書き
込み用コラム選択信号ＷＹＳＥＬｉ〜ＷＹＳＥＬｎとが
個別に必要であり、そのための配線をデータバス領域に
配設することとなりデータバス領域を大幅に削減するこ
とができなかった。
【００１６】また、読み出し用コラム選択信号ＲＹＳＥ
Ｌｉ〜ＲＹＳＥＬｎ及び書き込み用コラム選択信号ＷＹ
ＳＥＬｉ〜ＷＹＳＥＬｎは、図１２及び図１３に示すコ
ラムデコーダ５１により生成される。つまり、コラムデ
コーダ５１は、書き込み制御回路５２からの書き込み用
制御信号ＷＥとアドレスバッファ５３からのアドレス信
号Ａｉ〜Ａｎとに基づいて読み出し用コラム選択信号Ｒ
ＹＳＥＬｉ〜ＲＹＳＥＬｎ及び書き込み用コラム選択信
号ＷＹＳＥＬｉ〜ＷＹＳＥＬｎを生成している。
Ｌｉ〜ＲＹＳＥＬｎ及び書き込み用コラム選択信号ＷＹ
ＳＥＬｉ〜ＷＹＳＥＬｎは、図１２及び図１３に示すコ
ラムデコーダ５１により生成される。つまり、コラムデ
コーダ５１は、書き込み制御回路５２からの書き込み用
制御信号ＷＥとアドレスバッファ５３からのアドレス信
号Ａｉ〜Ａｎとに基づいて読み出し用コラム選択信号Ｒ
ＹＳＥＬｉ〜ＲＹＳＥＬｎ及び書き込み用コラム選択信
号ＷＹＳＥＬｉ〜ＷＹＳＥＬｎを生成している。
【００１７】図１３に示すように、ＤＲＡＭ５０は複数
のメモリセルアレイ５４を備え、各メモリセルアレイ５
４にそれぞれコラムデコーダ５１が設けられる。従っ
て、書き込み制御回路５２からの制御信号ＷＥを伝達す
るための配線を、メモリセルアレイ５４の近傍に設けら
れている各コラムデコーダ５１に沿って配設しなければ
ならない。この事は、その配線の寄生容量Ｑｌと、全デ
コーダの論理ゲートにおけるゲート容量Ｑｇとを合わせ
た総合配線容量が非常に大きくなり、ひいては消費電力
の低減や読み出し及び書き込み動作の高速化を妨げる大
きな障害となる。
のメモリセルアレイ５４を備え、各メモリセルアレイ５
４にそれぞれコラムデコーダ５１が設けられる。従っ
て、書き込み制御回路５２からの制御信号ＷＥを伝達す
るための配線を、メモリセルアレイ５４の近傍に設けら
れている各コラムデコーダ５１に沿って配設しなければ
ならない。この事は、その配線の寄生容量Ｑｌと、全デ
コーダの論理ゲートにおけるゲート容量Ｑｇとを合わせ
た総合配線容量が非常に大きくなり、ひいては消費電力
の低減や読み出し及び書き込み動作の高速化を妨げる大
きな障害となる。
【００１８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、ダイレクトセンス方式
を適用して動作の高速化を実現でき、かつチップ面積を
削減できる半導体記憶装置を提供することにある。
れたものであって、その目的は、ダイレクトセンス方式
を適用して動作の高速化を実現でき、かつチップ面積を
削減できる半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】請求項１に記載の発明に
よれば、読み出し時において、センスアンプに接続する
センスアンプビット線対の電位に基づいて読み出しトラ
ンジスタがデータ線対を所定電位に駆動する。つまり、
メモリセルのデータがビット線対からデータ線対に伝達
され、読み出しデータとして読み出される。
よれば、読み出し時において、センスアンプに接続する
センスアンプビット線対の電位に基づいて読み出しトラ
ンジスタがデータ線対を所定電位に駆動する。つまり、
メモリセルのデータがビット線対からデータ線対に伝達
され、読み出しデータとして読み出される。
【００２０】一方、データの書き込み時において、入力
データがデータ線対を伝達し、該データ線対とセンスア
ンプビット線対との間に電位差が生じたとき、この電位
差に応答して電位差スイッチ回路が導通してデータ線対
のデータがセンスアンプビット線対に伝達される。その
結果、読み出しデータを保持しているセンスアンプが反
転され、書き込みデータがメモリセルに書き込まれる。
データがデータ線対を伝達し、該データ線対とセンスア
ンプビット線対との間に電位差が生じたとき、この電位
差に応答して電位差スイッチ回路が導通してデータ線対
のデータがセンスアンプビット線対に伝達される。その
結果、読み出しデータを保持しているセンスアンプが反
転され、書き込みデータがメモリセルに書き込まれる。
【００２１】このように、センスアンプビット線対の電
位を読み出しトランジスタのゲートで受け、該トランジ
スタの駆動によりセンスアンプビット線対の電位をデー
タ線対に伝達する、いわゆるダイレクトセンス方式を採
用することにより、データの読み出し時において、セン
スアンプがデータ線から分離されて動作の高速化が可能
となる。
位を読み出しトランジスタのゲートで受け、該トランジ
スタの駆動によりセンスアンプビット線対の電位をデー
タ線対に伝達する、いわゆるダイレクトセンス方式を採
用することにより、データの読み出し時において、セン
スアンプがデータ線から分離されて動作の高速化が可能
となる。
【００２２】従来のダイレクトセンス方式を採用した半
導体記憶装置では、センスアンプビット線対とデータ線
対とを分離させるためにデータ線対を、読み出し用と書
き込み用とで別々に設ける必要があった。しかしなが
ら、本半導体装置では、電位差スイッチ回路を設けるこ
とにより、データ線対の所要本数の削減が可能となる。
つまり、ダイレクトセンス方式の利点を活かしつつ、チ
ップ面積が大幅に削減され、低コスト化が促進される。
導体記憶装置では、センスアンプビット線対とデータ線
対とを分離させるためにデータ線対を、読み出し用と書
き込み用とで別々に設ける必要があった。しかしなが
ら、本半導体装置では、電位差スイッチ回路を設けるこ
とにより、データ線対の所要本数の削減が可能となる。
つまり、ダイレクトセンス方式の利点を活かしつつ、チ
ップ面積が大幅に削減され、低コスト化が促進される。
【００２３】請求項２に記載の発明によれば、電位差ス
イッチ回路はデータ線対とセンスアンプビット線対との
間の電位差に応答して、センスアンプビット線対とデー
タ線対との間が、一方の読み出しトランジスタのゲート
に接続されるセンスアンプビット線と、他方の読み出し
トランジスタが駆動するデータ線の関係で接続される。
イッチ回路はデータ線対とセンスアンプビット線対との
間の電位差に応答して、センスアンプビット線対とデー
タ線対との間が、一方の読み出しトランジスタのゲート
に接続されるセンスアンプビット線と、他方の読み出し
トランジスタが駆動するデータ線の関係で接続される。
【００２４】電位差スイッチ回路は、請求項３に記載の
発明のように、センスアンプビット線からデータ線に向
かって順方向に接続された一対の整流素子により構成さ
れる。
発明のように、センスアンプビット線からデータ線に向
かって順方向に接続された一対の整流素子により構成さ
れる。
【００２５】この場合、読み出し時において、センスア
ンプビット線対の電位が読み出しトランジスタによりデ
ータ線対に伝達されセンスアンプビット線対とデータ線
対は同電位となる。このため、センスアンプビット線か
らデータ線に向かって順方向に接続されたダイオードを
介した電流経路は形成されない。つまり、読み出し時に
おいてセンスアンプの負荷が増加することなく、動作の
高速化を図ることが可能となる。
ンプビット線対の電位が読み出しトランジスタによりデ
ータ線対に伝達されセンスアンプビット線対とデータ線
対は同電位となる。このため、センスアンプビット線か
らデータ線に向かって順方向に接続されたダイオードを
介した電流経路は形成されない。つまり、読み出し時に
おいてセンスアンプの負荷が増加することなく、動作の
高速化を図ることが可能となる。
【００２６】一方、データの書き込み時において、デー
タ線対に入力データが伝達され、該データとセンスアン
プビット線対に読み出されたデータとの論理が異なる場
合に、ダイオードが導通して、データ線対のデータがセ
ンスアンプビット線対に伝達される。
タ線対に入力データが伝達され、該データとセンスアン
プビット線対に読み出されたデータとの論理が異なる場
合に、ダイオードが導通して、データ線対のデータがセ
ンスアンプビット線対に伝達される。
【００２７】その結果、動作の高速化が図られ、かつチ
ップ面積を削減することが可能となる。電位差スイッチ
回路は、請求項４に記載の発明のように、データ線とセ
ンスアンプビット線との間に接続され、ゲートが相対す
るデータ線に接続された一対のＭＯＳトランジスタによ
り構成される。
ップ面積を削減することが可能となる。電位差スイッチ
回路は、請求項４に記載の発明のように、データ線とセ
ンスアンプビット線との間に接続され、ゲートが相対す
るデータ線に接続された一対のＭＯＳトランジスタによ
り構成される。
【００２８】この場合、読み出し時において、センスア
ンプビット線対の電位が読み出しトランジスタによりデ
ータ線対に伝達されセンスアンプビット線対とデータ線
対は同電位となる。このため、データ線対とセンスアン
プビット線対との間に接続されたＭＯＳトランジスタを
介した電流経路は形成されない。つまり、読み出し時に
おいてセンスアンプの負荷が増加することなく、動作の
高速化を図ることが可能となる。
ンプビット線対の電位が読み出しトランジスタによりデ
ータ線対に伝達されセンスアンプビット線対とデータ線
対は同電位となる。このため、データ線対とセンスアン
プビット線対との間に接続されたＭＯＳトランジスタを
介した電流経路は形成されない。つまり、読み出し時に
おいてセンスアンプの負荷が増加することなく、動作の
高速化を図ることが可能となる。
【００２９】一方、データの書き込み時において、デー
タ線対に入力データが伝達され、該データとセンスアン
プビット線対に読み出されたデータとの論理が異なる場
合に、高電位レベルに駆動されるデータ線にゲートが接
続するトランジスタがオンに制御される。このトランジ
スタにより低電位レベルに駆動されたデータ線がセンス
アンプビット線に導通して、データ線対のデータがセン
スアンプビット線対に伝達される。
タ線対に入力データが伝達され、該データとセンスアン
プビット線対に読み出されたデータとの論理が異なる場
合に、高電位レベルに駆動されるデータ線にゲートが接
続するトランジスタがオンに制御される。このトランジ
スタにより低電位レベルに駆動されたデータ線がセンス
アンプビット線に導通して、データ線対のデータがセン
スアンプビット線対に伝達される。
【００３０】その結果、動作の高速化が図られ、かつチ
ップ面積を削減することが可能となる。電位差スイッチ
回路は、請求項５に記載の発明のように、データ線とセ
ンスアンプビット線との間に接続され、ゲートが相対す
るセンスアンプビット線に接続された一対のＭＯＳトラ
ンジスタにより構成される。
ップ面積を削減することが可能となる。電位差スイッチ
回路は、請求項５に記載の発明のように、データ線とセ
ンスアンプビット線との間に接続され、ゲートが相対す
るセンスアンプビット線に接続された一対のＭＯＳトラ
ンジスタにより構成される。
【００３１】この場合、読み出し時において、センスア
ンプビット線対の電位が読み出しトランジスタによりデ
ータ線対に伝達されセンスアンプビット線対とデータ線
対は同電位となる。このため、センスアンプビット線対
とデータ線対と間に接続されたＭＯＳトランジスタを介
した電流経路が形成されない。つまり、読み出し時にお
いてセンスアンプの負荷が増加することなく、動作の高
速化を図ることが可能となる。
ンプビット線対の電位が読み出しトランジスタによりデ
ータ線対に伝達されセンスアンプビット線対とデータ線
対は同電位となる。このため、センスアンプビット線対
とデータ線対と間に接続されたＭＯＳトランジスタを介
した電流経路が形成されない。つまり、読み出し時にお
いてセンスアンプの負荷が増加することなく、動作の高
速化を図ることが可能となる。
【００３２】一方、データの書き込み時において、デー
タ線対に入力データが伝達され、該データとセンスアン
プビット線対に読み出されたデータとの論理が異なる場
合に、高電位レベルに駆動されるセンスアンプビット線
にゲートが接続するトランジスタがオンに制御される。
このトランジスタにより高電位レベルに駆動されたデー
タ線がセンスアンプビット線に導通して、データ線対の
データがセンスアンプビット線対に伝達される。
タ線対に入力データが伝達され、該データとセンスアン
プビット線対に読み出されたデータとの論理が異なる場
合に、高電位レベルに駆動されるセンスアンプビット線
にゲートが接続するトランジスタがオンに制御される。
このトランジスタにより高電位レベルに駆動されたデー
タ線がセンスアンプビット線に導通して、データ線対の
データがセンスアンプビット線対に伝達される。
【００３３】その結果、動作の高速化が図られ、かつチ
ップ面積を削減することが可能となる。請求項６に記載
の発明によれば、オンに制御された読み出しトランジス
タによりデータ線が低電位電源レベルに駆動される。
ップ面積を削減することが可能となる。請求項６に記載
の発明によれば、オンに制御された読み出しトランジス
タによりデータ線が低電位電源レベルに駆動される。
【００３４】請求項７に記載の発明によれば、読み出し
動作時に、読み出しトランジスタには、第１レベルの電
位が与えられ、該トランジスタがオンされることで、デ
ータ線が第１レベルの電位に駆動され、スタンバイ時
に、読み出しトランジスタには第１レベルよりも高い第
２レベルの電位が与えられる。その結果、スタンバイ時
における読み出しトランジスタのリーク電流の低減が可
能となる。
動作時に、読み出しトランジスタには、第１レベルの電
位が与えられ、該トランジスタがオンされることで、デ
ータ線が第１レベルの電位に駆動され、スタンバイ時
に、読み出しトランジスタには第１レベルよりも高い第
２レベルの電位が与えられる。その結果、スタンバイ時
における読み出しトランジスタのリーク電流の低減が可
能となる。
【００３５】請求項８に記載の発明によれば、センスア
ンプの低電位電源と読み出しトランジスタを駆動する電
位は同じ電位レベルに制御され、スタンバイ時には、そ
の電位が高電位電源側にシフトされる。つまり、センス
アンプの活性時において、読み出しトランジスタには低
電位電源が供給され、オンに制御された読み出しトラン
ジスタによりデータバス線が低電位電源レベルに駆動さ
れる。一方、スタンバイ時において、読み出しトランジ
スタには、センスアンプビット線対と同一電位の電源が
供給されるため、読み出しトランジスタのリーク電流の
低減が可能となる。
ンプの低電位電源と読み出しトランジスタを駆動する電
位は同じ電位レベルに制御され、スタンバイ時には、そ
の電位が高電位電源側にシフトされる。つまり、センス
アンプの活性時において、読み出しトランジスタには低
電位電源が供給され、オンに制御された読み出しトラン
ジスタによりデータバス線が低電位電源レベルに駆動さ
れる。一方、スタンバイ時において、読み出しトランジ
スタには、センスアンプビット線対と同一電位の電源が
供給されるため、読み出しトランジスタのリーク電流の
低減が可能となる。
【００３６】請求項９に記載の発明によれば、センスア
ンプビット線対は、メモリセルに接続されたビット線対
と接続される。請求項１０に記載の発明によれば、セン
スアンプビット線対の一方がメモリセルに接続されたビ
ット線と接続され、他方はその逆論理に駆動される。
ンプビット線対は、メモリセルに接続されたビット線対
と接続される。請求項１０に記載の発明によれば、セン
スアンプビット線対の一方がメモリセルに接続されたビ
ット線と接続され、他方はその逆論理に駆動される。
【００３７】請求項１１に記載の発明によれば、センス
アンプビット線対は、メモリセルに接続されたビット線
またはビット線対とスイッチ回路によって選択的に接続
される。
アンプビット線対は、メモリセルに接続されたビット線
またはビット線対とスイッチ回路によって選択的に接続
される。
【００３８】請求項１２に記載の発明によれば、電位差
スイッチ回路とセンスアンプの組を複数備える。つま
り、複数のセンスアンプビット線対毎に電位差スイッチ
回路とセンスアンプが備えられ、該電位差スイッチと接
続する複数のデータ線対がそれぞれコラムスイッチを介
して一組のデータバス線に選択的に接続される。
スイッチ回路とセンスアンプの組を複数備える。つま
り、複数のセンスアンプビット線対毎に電位差スイッチ
回路とセンスアンプが備えられ、該電位差スイッチと接
続する複数のデータ線対がそれぞれコラムスイッチを介
して一組のデータバス線に選択的に接続される。
【００３９】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図面に従って説明する。
具体化した第一実施形態を図面に従って説明する。
【００４０】図１は、ダイレクトセンス方式を適用した
ＤＲＡＭ１の一部回路図である。図１に示すように半導
体記憶装置としてのＤＲＡＭ１は、ビット線対ＢＬＺ，
ＢＬＸの間にイコライザ２とセンスアンプ３を備えてい
る。
ＤＲＡＭ１の一部回路図である。図１に示すように半導
体記憶装置としてのＤＲＡＭ１は、ビット線対ＢＬＺ，
ＢＬＸの間にイコライザ２とセンスアンプ３を備えてい
る。
【００４１】イコライザ２は、図２に示すように、ビッ
ト線ＢＬＺとビット線ＢＬＸとの間に接続されたＮＭＯ
ＳトランジスタＴＮ１と、ビット線ＢＬＺとビット線Ｂ
ＬＸとの間に直列接続されたＮＭＯＳトランジスタＴＮ
２，ＴＮ３を備える。トランジスタＴＮ２とトランジス
タＴＮ３との間には基準電位ＲＥＦＢが与えられる。各
トランジスタＴＮ１，ＴＮ２，ＴＮ３のゲートには制御
信号ＥＱＳが入力される。Ｈレベルの制御信号ＥＱＳに
応答して各トランジスタＴＮ１〜ＴＮ３はオンする。つ
まり、イコライザ２は、スタンバイ時に制御信号ＥＱＳ
がＨレベルとなると、ビット線対ＢＬＺ，ＢＬＸを基準
電位ＲＥＦＢにリセットする。なお、本実施形態では、
基準電位ＲＥＦＢは１／２Ｖｄｄに設定される。
ト線ＢＬＺとビット線ＢＬＸとの間に接続されたＮＭＯ
ＳトランジスタＴＮ１と、ビット線ＢＬＺとビット線Ｂ
ＬＸとの間に直列接続されたＮＭＯＳトランジスタＴＮ
２，ＴＮ３を備える。トランジスタＴＮ２とトランジス
タＴＮ３との間には基準電位ＲＥＦＢが与えられる。各
トランジスタＴＮ１，ＴＮ２，ＴＮ３のゲートには制御
信号ＥＱＳが入力される。Ｈレベルの制御信号ＥＱＳに
応答して各トランジスタＴＮ１〜ＴＮ３はオンする。つ
まり、イコライザ２は、スタンバイ時に制御信号ＥＱＳ
がＨレベルとなると、ビット線対ＢＬＺ，ＢＬＸを基準
電位ＲＥＦＢにリセットする。なお、本実施形態では、
基準電位ＲＥＦＢは１／２Ｖｄｄに設定される。
【００４２】センスアンプ３は、ＣＭＯＳインバータＴ
１，Ｔ２により構成される。ＣＭＯＳインバータＴ１の
出力は、ＣＭＯＳインバータＴ２の入力とビット線ＢＬ
Ｚに接続され、ＣＭＯＳインバータＴ２の出力は、ＣＭ
ＯＳインバータＴ１の入力とビット線ＢＬＸに接続され
る。
１，Ｔ２により構成される。ＣＭＯＳインバータＴ１の
出力は、ＣＭＯＳインバータＴ２の入力とビット線ＢＬ
Ｚに接続され、ＣＭＯＳインバータＴ２の出力は、ＣＭ
ＯＳインバータＴ１の入力とビット線ＢＬＸに接続され
る。
【００４３】ＣＭＯＳインバータＴ１，Ｔ２は、ビット
線対ＢＬＺ，ＢＬＸをハイ駆動するための高電位制御電
源ＰＳＧとロー駆動するための低電位制御電源ＮＳＧと
に接続される。センスアンプ３は、中間電位（＝１／２
Ｖｄｄ）の制御電源ＰＳＧ，ＮＳＧにより非活性化し、
それぞれ高電位電源Ｖｄｄ，低電位電源Ｖｓｓレベルの
制御電源ＰＳＧ，ＮＳＧにより活性化する。
線対ＢＬＺ，ＢＬＸをハイ駆動するための高電位制御電
源ＰＳＧとロー駆動するための低電位制御電源ＮＳＧと
に接続される。センスアンプ３は、中間電位（＝１／２
Ｖｄｄ）の制御電源ＰＳＧ，ＮＳＧにより非活性化し、
それぞれ高電位電源Ｖｄｄ，低電位電源Ｖｓｓレベルの
制御電源ＰＳＧ，ＮＳＧにより活性化する。
【００４４】図１に示すように、ビット線対ＢＬＺ，Ｂ
ＬＸにはメモリセルＣが接続され、該メモリセルＣに接
続されるワード線ＷＬが選択されることによって、メモ
リセルＣから微少電荷がビット線対ＢＬＺ，ＢＬＸに伝
達される。センスアンプ３は、活性時における制御電源
ＰＳＧ，ＮＳＧによってビット線対ＢＬＺ，ＢＬＸに読
み出された微少差電位を高電位電源Ｖｄｄ及び低電位電
源Ｖｓｓレベルに増幅する。
ＬＸにはメモリセルＣが接続され、該メモリセルＣに接
続されるワード線ＷＬが選択されることによって、メモ
リセルＣから微少電荷がビット線対ＢＬＺ，ＢＬＸに伝
達される。センスアンプ３は、活性時における制御電源
ＰＳＧ，ＮＳＧによってビット線対ＢＬＺ，ＢＬＸに読
み出された微少差電位を高電位電源Ｖｄｄ及び低電位電
源Ｖｓｓレベルに増幅する。
【００４５】なお、図示していないが、メモリセルＣに
接続されるビット線ＢＬＺ，ＢＬＸとセンスアンプ３に
接続されるビット線ＢＬＺ，ＢＬＸとの間には、ＢＴゲ
ートと呼ばれるスイッチが介在している場合もある。Ｂ
Ｔゲートはセンスアンプ３に接続されるビット線（セン
スアンプビット線）ＢＬＺ，ＢＬＸをセルＣに接続され
るビット線から切り離すことで、そのビット線容量をセ
ンスアンプ３から見えなくするものである。
接続されるビット線ＢＬＺ，ＢＬＸとセンスアンプ３に
接続されるビット線ＢＬＺ，ＢＬＸとの間には、ＢＴゲ
ートと呼ばれるスイッチが介在している場合もある。Ｂ
Ｔゲートはセンスアンプ３に接続されるビット線（セン
スアンプビット線）ＢＬＺ，ＢＬＸをセルＣに接続され
るビット線から切り離すことで、そのビット線容量をセ
ンスアンプ３から見えなくするものである。
【００４６】ビット線ＢＬＸは読み出しトランジスタＴ
Ｎ４のゲートに接続される。同読み出しトランジスタＴ
Ｎ４は、データ線ＤＺに接続され、ビット線ＢＬＸの電
位に基づきオンに制御されたときに、データ線ＤＺを基
準電位ＲＥＦＡレベルに駆動する。ビット線ＢＬＺは読
み出しトランジスタＴＮ５のゲートに接続される。同読
み出しトランジスタＴＮ５は、データ線ＤＸに接続さ
れ、ビット線ＢＬＺの電位に基づきオンに制御されたと
きに、データ線ＤＸを基準電位ＲＥＦＡレベルに駆動す
る。同読み出しトランジスタＴＮ４，ＴＮ５によりビッ
ト線対ＢＬＺ，ＢＬＸのデータがデータ線対ＤＺ，ＤＸ
に伝達される。
Ｎ４のゲートに接続される。同読み出しトランジスタＴ
Ｎ４は、データ線ＤＺに接続され、ビット線ＢＬＸの電
位に基づきオンに制御されたときに、データ線ＤＺを基
準電位ＲＥＦＡレベルに駆動する。ビット線ＢＬＺは読
み出しトランジスタＴＮ５のゲートに接続される。同読
み出しトランジスタＴＮ５は、データ線ＤＸに接続さ
れ、ビット線ＢＬＺの電位に基づきオンに制御されたと
きに、データ線ＤＸを基準電位ＲＥＦＡレベルに駆動す
る。同読み出しトランジスタＴＮ４，ＴＮ５によりビッ
ト線対ＢＬＺ，ＢＬＸのデータがデータ線対ＤＺ，ＤＸ
に伝達される。
【００４７】本実施形態では、所定電位としての基準電
位ＲＥＦＡを低電位電源Ｖｓｓレベルの電位としてい
る。尚、基準電位ＲＥＦＡを低電位制御電源ＮＳＧの電
位としてもよい。この場合、基準電位ＲＥＦＡは、スタ
ンバイ時において１／２Ｖｄｄレベルとなり、センスア
ンプ３の活性時には、低電位電源Ｖｓｓレベルとなる。
位ＲＥＦＡを低電位電源Ｖｓｓレベルの電位としてい
る。尚、基準電位ＲＥＦＡを低電位制御電源ＮＳＧの電
位としてもよい。この場合、基準電位ＲＥＦＡは、スタ
ンバイ時において１／２Ｖｄｄレベルとなり、センスア
ンプ３の活性時には、低電位電源Ｖｓｓレベルとなる。
【００４８】データ線対ＤＺ，ＤＸは、ＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタからなるコラムスイッチ
４，５を介してデータバス線対ＤＢＺ，ＤＢＸに接続さ
れる。コラムスイッチ４，５のＮＭＯＳトランジスタの
ゲートにはコラム選択信号ＹＳＥＬが入力され、ＰＭＯ
Ｓトランジスのゲートにはコラム選択信号ＹＳＥＬがイ
ンバータ回路６を介して入力される。つまり、Ｈレベル
のコラム選択信号ＹＳＥＬに応答してコラムスイッチ
４，５がオンすると、データ線対ＤＺ，ＤＸとデータバ
ス線対ＤＢＺ，ＤＢＸとが導通されてデータが伝達す
る。このコラムスイッチ４，５により複数のビット線対
ＢＬＺ，ＢＬＸを１組のデータバス線対ＤＢＺ，ＤＢＸ
で圧縮している。つまり、複数のビット線対（センスア
ンプビット線対）ＢＬＺ，ＢＬＸ毎にセンスアンプ３が
それぞれ備えられ、複数のデータ線対ＤＺ，ＤＸがそれ
ぞれコラムスイッチ４，５を介して一組のデータバス線
対ＤＢＺ，ＤＢＸに選択的に接続される。
ジスタとＰＭＯＳトランジスタからなるコラムスイッチ
４，５を介してデータバス線対ＤＢＺ，ＤＢＸに接続さ
れる。コラムスイッチ４，５のＮＭＯＳトランジスタの
ゲートにはコラム選択信号ＹＳＥＬが入力され、ＰＭＯ
Ｓトランジスのゲートにはコラム選択信号ＹＳＥＬがイ
ンバータ回路６を介して入力される。つまり、Ｈレベル
のコラム選択信号ＹＳＥＬに応答してコラムスイッチ
４，５がオンすると、データ線対ＤＺ，ＤＸとデータバ
ス線対ＤＢＺ，ＤＢＸとが導通されてデータが伝達す
る。このコラムスイッチ４，５により複数のビット線対
ＢＬＺ，ＢＬＸを１組のデータバス線対ＤＢＺ，ＤＢＸ
で圧縮している。つまり、複数のビット線対（センスア
ンプビット線対）ＢＬＺ，ＢＬＸ毎にセンスアンプ３が
それぞれ備えられ、複数のデータ線対ＤＺ，ＤＸがそれ
ぞれコラムスイッチ４，５を介して一組のデータバス線
対ＤＢＺ，ＤＢＸに選択的に接続される。
【００４９】コラム選択信号ＹＳＥＬは、ＤＲＡＭ１に
対するライト動作、リード動作に関わらず、アドレス信
号によってのみ作成される。即ち、ＤＲＡＭ１のコラム
デコーダ（図示略）は、図１２に示す従来のコラムデコ
ーダ５１からノア回路及びインバータ回路を省略した構
成であり、各ナンド回路の出力信号がコラム選択信号Ｙ
ＳＥＬとしてコラムスイッチ４，５に供給される。従っ
て、従来例のように、コラムデコーダに制御信号ＷＥを
供給する必要がない。又、コラム選択信号ＹＳＥＬがリ
ード動作とライト動作の双方に利用されるため、従来構
成に比べてコラム選択信号を伝達する配線の数が半分に
なる。
対するライト動作、リード動作に関わらず、アドレス信
号によってのみ作成される。即ち、ＤＲＡＭ１のコラム
デコーダ（図示略）は、図１２に示す従来のコラムデコ
ーダ５１からノア回路及びインバータ回路を省略した構
成であり、各ナンド回路の出力信号がコラム選択信号Ｙ
ＳＥＬとしてコラムスイッチ４，５に供給される。従っ
て、従来例のように、コラムデコーダに制御信号ＷＥを
供給する必要がない。又、コラム選択信号ＹＳＥＬがリ
ード動作とライト動作の双方に利用されるため、従来構
成に比べてコラム選択信号を伝達する配線の数が半分に
なる。
【００５０】さらに、データバス線対ＤＢＺ，ＤＢＸの
間には、リードアンプ７とイコライザ８とライトアンプ
９が接続されている。リードアンプ７は、公知の構成を
持ち、ビット線対ＢＬＺ，ＢＬＸからデータバス線対Ｄ
ＢＺ，ＤＢＸに伝達された読み出しデータに基づく差電
位を増幅して図示しない出力回路に出力する。
間には、リードアンプ７とイコライザ８とライトアンプ
９が接続されている。リードアンプ７は、公知の構成を
持ち、ビット線対ＢＬＺ，ＢＬＸからデータバス線対Ｄ
ＢＺ，ＤＢＸに伝達された読み出しデータに基づく差電
位を増幅して図示しない出力回路に出力する。
【００５１】イコライザ８は、図３に示すように、デー
タバス線対ＤＢＺ，ＤＢＸの間に直列に接続された２つ
のトランスミッションゲート１１，１２を備え、該トラ
ンスミッションゲート１１，１２は、ＮＭＯＳトランジ
スタとＰＭＯＳトランジスタから構成される。トランス
ミッションゲート１１，１２の間には、基準電位ＲＥＦ
Ｄが与えられる。また、制御信号ＥＱＤがトランスミッ
ションゲート１１，１２のＮＭＯＳトランジスタのゲー
トにそれぞれ入力し、インバータ回路１３を介してＰＭ
ＯＳトランジスタのゲートにそれぞれ入力する。
タバス線対ＤＢＺ，ＤＢＸの間に直列に接続された２つ
のトランスミッションゲート１１，１２を備え、該トラ
ンスミッションゲート１１，１２は、ＮＭＯＳトランジ
スタとＰＭＯＳトランジスタから構成される。トランス
ミッションゲート１１，１２の間には、基準電位ＲＥＦ
Ｄが与えられる。また、制御信号ＥＱＤがトランスミッ
ションゲート１１，１２のＮＭＯＳトランジスタのゲー
トにそれぞれ入力し、インバータ回路１３を介してＰＭ
ＯＳトランジスタのゲートにそれぞれ入力する。
【００５２】Ｈレベルの制御信号ＥＱＤが入力されるこ
とによって、トランスミッションゲート１１，１２はオ
ンする。つまり、イコライザ８は、スタンバイ時に制御
信号ＥＱＤがＨレベルとなると、データバス線対ＤＢ
Ｚ，ＤＢＸを基準電位ＲＥＦＤにイコライズする。な
お、本実施形態では、基準電位ＲＥＦＤは、高電位電源
Ｖｄｄレベルの電位に設定される。
とによって、トランスミッションゲート１１，１２はオ
ンする。つまり、イコライザ８は、スタンバイ時に制御
信号ＥＱＤがＨレベルとなると、データバス線対ＤＢ
Ｚ，ＤＢＸを基準電位ＲＥＦＤにイコライズする。な
お、本実施形態では、基準電位ＲＥＦＤは、高電位電源
Ｖｄｄレベルの電位に設定される。
【００５３】入力信号Ｉ／ＯＺ，Ｉ／ＯＸは図１に示す
ように、データインプットバッファ１４を介して相補信
号ＤＩＢＺ，ＤＩＢＸとしてライトアンプ９に入力され
る。ライトアンプ９は図３に示すように、ＰＭＯＳトラ
ンジスタＴＰ６とＮＭＯＳトランジスタＴＮ６とが直列
接続された駆動回路１５と、ＰＭＯＳトランジスタＴＰ
７とＮＭＯＳトランジスタＴＮ７とが直列接続された駆
動回路１６を備えている。駆動回路１５の出力端子はデ
ータバス線ＤＢＺに接続され、駆動回路１６の出力端子
はデータバス線ＤＢＸに接続される。
ように、データインプットバッファ１４を介して相補信
号ＤＩＢＺ，ＤＩＢＸとしてライトアンプ９に入力され
る。ライトアンプ９は図３に示すように、ＰＭＯＳトラ
ンジスタＴＰ６とＮＭＯＳトランジスタＴＮ６とが直列
接続された駆動回路１５と、ＰＭＯＳトランジスタＴＰ
７とＮＭＯＳトランジスタＴＮ７とが直列接続された駆
動回路１６を備えている。駆動回路１５の出力端子はデ
ータバス線ＤＢＺに接続され、駆動回路１６の出力端子
はデータバス線ＤＢＸに接続される。
【００５４】ライトアンプ９の入力部にはナンド回路１
７，１８が設けられ、ナンド回路１７にデータインプッ
トバッファ１４からの信号ＤＩＢＺが入力され、ナンド
回路１８に信号ＤＩＢＸが入力される。さらに、ナンド
回路１７，１８には書き込み制御信号ＷＥがそれぞれ入
力される。ナンド回路１７の出力は、インバータ回路１
９を介して駆動回路１６のＮＭＯＳトランジスタＴＮ７
に接続されるとともに、駆動回路１５のＰＭＯＳトラン
ジスタＴＰ６に接続される。ナンド回路１８の出力は、
インバータ回路２０を介して駆動回路１５のＮＭＯＳト
ランジスタＴＮ６に接続されるとともに、駆動回路１６
のＰＭＯＳトランジスタＴＰ７に接続される。
７，１８が設けられ、ナンド回路１７にデータインプッ
トバッファ１４からの信号ＤＩＢＺが入力され、ナンド
回路１８に信号ＤＩＢＸが入力される。さらに、ナンド
回路１７，１８には書き込み制御信号ＷＥがそれぞれ入
力される。ナンド回路１７の出力は、インバータ回路１
９を介して駆動回路１６のＮＭＯＳトランジスタＴＮ７
に接続されるとともに、駆動回路１５のＰＭＯＳトラン
ジスタＴＰ６に接続される。ナンド回路１８の出力は、
インバータ回路２０を介して駆動回路１５のＮＭＯＳト
ランジスタＴＮ６に接続されるとともに、駆動回路１６
のＰＭＯＳトランジスタＴＰ７に接続される。
【００５５】具体的に、ライトアンプ９に入力される制
御信号ＷＥが活性（Ｈレベル）の場合において、入力信
号が「１」、即ち、信号ＤＩＢＺがＨレベルで信号ＤＩ
ＢＸがＬレベルであると、ナンド回路１７の出力は、Ｌ
レベルとなりナンド回路１８の出力はＨレベルとなる。
その結果、駆動回路１５によりデータバス線ＤＢＺがハ
イ駆動され、駆動回路１６によりデータバス線ＤＢＸが
ロー駆動される。逆に、入力信号が「０」、即ち、信号
ＤＩＢＺがＬレベルで信号ＤＩＢＸがＨレベルである
と、データバス線ＤＢＺがロー駆動され、データバス線
ＤＢＸがハイ駆動される。
御信号ＷＥが活性（Ｈレベル）の場合において、入力信
号が「１」、即ち、信号ＤＩＢＺがＨレベルで信号ＤＩ
ＢＸがＬレベルであると、ナンド回路１７の出力は、Ｌ
レベルとなりナンド回路１８の出力はＨレベルとなる。
その結果、駆動回路１５によりデータバス線ＤＢＺがハ
イ駆動され、駆動回路１６によりデータバス線ＤＢＸが
ロー駆動される。逆に、入力信号が「０」、即ち、信号
ＤＩＢＺがＬレベルで信号ＤＩＢＸがＨレベルである
と、データバス線ＤＢＺがロー駆動され、データバス線
ＤＢＸがハイ駆動される。
【００５６】一方、ライトアンプ９に入力される制御信
号ＷＥが非活性（Ｌレベル）の場合では、駆動回路１
５，１６はそれぞれオフに制御され、その出力はハイイ
ンピーダンスとなる。
号ＷＥが非活性（Ｌレベル）の場合では、駆動回路１
５，１６はそれぞれオフに制御され、その出力はハイイ
ンピーダンスとなる。
【００５７】図１に示すように、データ線対ＤＺ，ＤＸ
とビット線対（センスアンプビット線対）ＢＬＺ，ＢＬ
Ｘとの間に電位差スイッチ回路２１が設けられている。
電位差スイッチ回路２１は、ビット線対ＢＬＺ，ＢＬＸ
毎に備えられる。電位差スイッチ回路２１は電位差に応
答して、ビット線対ＢＬＺ，ＢＬＸとデータ線対ＤＺ，
ＤＸとの間を、一方の読み出しトランジスタのゲートに
接続されるビット線と、他方の読み出しトランジスタが
駆動するデータ線の関係で接続するものである。即ち、
本実施形態では、ビット線ＢＬＺにそのゲートが接続さ
れる読み出しトランジスタＴＮ５により駆動されるデー
タ線ＤＸとビット線ＢＬＸとを接続し、ビット線ＢＬＸ
にそのゲートが接続される読み出しトランジスタＴＮ４
により駆動されるデータ線ＤＺとビット線ＢＬＺとを接
続する。
とビット線対（センスアンプビット線対）ＢＬＺ，ＢＬ
Ｘとの間に電位差スイッチ回路２１が設けられている。
電位差スイッチ回路２１は、ビット線対ＢＬＺ，ＢＬＸ
毎に備えられる。電位差スイッチ回路２１は電位差に応
答して、ビット線対ＢＬＺ，ＢＬＸとデータ線対ＤＺ，
ＤＸとの間を、一方の読み出しトランジスタのゲートに
接続されるビット線と、他方の読み出しトランジスタが
駆動するデータ線の関係で接続するものである。即ち、
本実施形態では、ビット線ＢＬＺにそのゲートが接続さ
れる読み出しトランジスタＴＮ５により駆動されるデー
タ線ＤＸとビット線ＢＬＸとを接続し、ビット線ＢＬＸ
にそのゲートが接続される読み出しトランジスタＴＮ４
により駆動されるデータ線ＤＺとビット線ＢＬＺとを接
続する。
【００５８】本実施形態における電位差スイッチ回路２
１は図４に示すように、ビット線（センスアンプビット
線）ＢＬＺ，ＢＬＸからデータ線ＤＺ，ＤＸに向かって
順方向に接続された整流素子としてのダイオードＤ１，
Ｄ２である。つまり、ビット線ＢＬＺはダイオードＤ１
のアノードに接続され、読み出しトランジスタＴＮ４と
データ線ＤＺとの間のノードＮ１はダイオードＤ１のカ
ソードに接続される。ビット線ＢＬＸはダイオードＤ２
のアノードに接続され、読み出しトランジスタＴＮ５と
データ線ＤＸとの間のノードＮ２はダイオードＤ２のカ
ソードに接続される。
１は図４に示すように、ビット線（センスアンプビット
線）ＢＬＺ，ＢＬＸからデータ線ＤＺ，ＤＸに向かって
順方向に接続された整流素子としてのダイオードＤ１，
Ｄ２である。つまり、ビット線ＢＬＺはダイオードＤ１
のアノードに接続され、読み出しトランジスタＴＮ４と
データ線ＤＺとの間のノードＮ１はダイオードＤ１のカ
ソードに接続される。ビット線ＢＬＸはダイオードＤ２
のアノードに接続され、読み出しトランジスタＴＮ５と
データ線ＤＸとの間のノードＮ２はダイオードＤ２のカ
ソードに接続される。
【００５９】次に、上記のように構成されたＤＲＡＭ１
の作用を図６を用いて説明する。先ず、ＤＲＡＭ１にお
けるデータの読み出し動作を説明する。具体的には、メ
モリセルＣの記憶データが「１」の場合について説明す
る。
の作用を図６を用いて説明する。先ず、ＤＲＡＭ１にお
けるデータの読み出し動作を説明する。具体的には、メ
モリセルＣの記憶データが「１」の場合について説明す
る。
【００６０】スタンバイ時の状態として、Ｈレベルの制
御信号ＥＱＳがイコライザ２に入力されることでビット
線対ＢＬＺ，ＢＬＸが基準電位ＲＥＦＢ（＝１／２Ｖｄ
ｄ）にプリチャージされ、Ｈレベルの制御信号ＥＱＤが
イコライザ８に入力されることでデータバス線対ＤＢ
Ｚ，ＤＢＸが基準電位ＲＥＦＤ（＝Ｖｄｄ）にプリチャ
ージされる。
御信号ＥＱＳがイコライザ２に入力されることでビット
線対ＢＬＺ，ＢＬＸが基準電位ＲＥＦＢ（＝１／２Ｖｄ
ｄ）にプリチャージされ、Ｈレベルの制御信号ＥＱＤが
イコライザ８に入力されることでデータバス線対ＤＢ
Ｚ，ＤＢＸが基準電位ＲＥＦＤ（＝Ｖｄｄ）にプリチャ
ージされる。
【００６１】ビット線対ＢＬＺ，ＢＬＸが１／２Ｖｄｄ
にプリチャージされるため、読み出しトランジスタＴＮ
４，ＴＮ５がともにオンに制御され、ノードＮ１，Ｎ２
は０Ｖとなる（基準電位ＲＥＦＡ＝Ｖｓｓの場合）。ま
たこの状態では、ダイオードＤ１，Ｄ２はそれぞれ導通
する。
にプリチャージされるため、読み出しトランジスタＴＮ
４，ＴＮ５がともにオンに制御され、ノードＮ１，Ｎ２
は０Ｖとなる（基準電位ＲＥＦＡ＝Ｖｓｓの場合）。ま
たこの状態では、ダイオードＤ１，Ｄ２はそれぞれ導通
する。
【００６２】このスタンバイ時の状態からワード線ＷＬ
が選択され活性化されると同時に制御信号ＥＱＳ，ＥＱ
ＤがＬレベルとされ、そのワード線ＷＬにつながるメモ
リセルＣから微少電荷がビット線対ＢＬＺ，ＢＬＸに伝
えられる。制御信号ＥＱＳがＬレベルになると、センス
アンプ３に入力される制御電源ＰＳＧ，ＮＳＧが高電位
電源Ｖｄｄ，低電位電源Ｖｓｓに駆動され、該制御電源
ＰＳＧ，ＮＳＧによりセンスアンプ３が活性化されて、
ビット線対ＢＬＺ，ＢＬＸの微少差電圧が高電位電源Ｖ
ｄｄ及び低電位電源Ｖｓｓレベルに差動増幅される。
が選択され活性化されると同時に制御信号ＥＱＳ，ＥＱ
ＤがＬレベルとされ、そのワード線ＷＬにつながるメモ
リセルＣから微少電荷がビット線対ＢＬＺ，ＢＬＸに伝
えられる。制御信号ＥＱＳがＬレベルになると、センス
アンプ３に入力される制御電源ＰＳＧ，ＮＳＧが高電位
電源Ｖｄｄ，低電位電源Ｖｓｓに駆動され、該制御電源
ＰＳＧ，ＮＳＧによりセンスアンプ３が活性化されて、
ビット線対ＢＬＺ，ＢＬＸの微少差電圧が高電位電源Ｖ
ｄｄ及び低電位電源Ｖｓｓレベルに差動増幅される。
【００６３】低電位電源Ｖｓｓレベルのビット線ＢＬＸ
により読み出しトランジスタＴＮ４はオフする。高電位
電源Ｖｄｄレベルのビット線ＢＬＺにより読み出しトラ
ンジスタＴＮ５はオンする。
により読み出しトランジスタＴＮ４はオフする。高電位
電源Ｖｄｄレベルのビット線ＢＬＺにより読み出しトラ
ンジスタＴＮ５はオンする。
【００６４】その後、コラム選択信号ＹＳＥＬがＨレベ
ルとされて、コラムスイッチ４，５がオンに制御される
と、ノードＮ１，Ｎ２、データバス線ＤＢＺ，ＤＢＸの
電位はトランジスタＴＮ４，ＴＮ５の状態に応じて変化
する。即ち、ノードＮ１はトランジスタＴＮ４がオフし
ているため、データバス線ＤＢＺの電位によりＨレベル
となり、データバス線ＤＢＸはオンしたトランジスタＴ
Ｎ５によりＬレベルになる。
ルとされて、コラムスイッチ４，５がオンに制御される
と、ノードＮ１，Ｎ２、データバス線ＤＢＺ，ＤＢＸの
電位はトランジスタＴＮ４，ＴＮ５の状態に応じて変化
する。即ち、ノードＮ１はトランジスタＴＮ４がオフし
ているため、データバス線ＤＢＺの電位によりＨレベル
となり、データバス線ＤＢＸはオンしたトランジスタＴ
Ｎ５によりＬレベルになる。
【００６５】この様にして、ビット線対ＢＬＺ，ＢＬＸ
のデータがノードＮ１，Ｎ２を介してデータバス線対Ｄ
ＢＺ，ＤＢＸに伝達される。つまり、データバス線ＤＢ
Ｚは高電位電源Ｖｄｄレベルを保持し、データバス線Ｄ
ＢＸは低電位電源Ｖｓｓレベルとなる。そして、データ
バス線対ＤＢＺ，ＤＢＸのデータがリードアンプ７から
出力信号Ｉ／ＯＺ，Ｉ／ＯＸとして出力される。
のデータがノードＮ１，Ｎ２を介してデータバス線対Ｄ
ＢＺ，ＤＢＸに伝達される。つまり、データバス線ＤＢ
Ｚは高電位電源Ｖｄｄレベルを保持し、データバス線Ｄ
ＢＸは低電位電源Ｖｓｓレベルとなる。そして、データ
バス線対ＤＢＺ，ＤＢＸのデータがリードアンプ７から
出力信号Ｉ／ＯＺ，Ｉ／ＯＸとして出力される。
【００６６】このように読み出し動作時には、ビット線
ＢＬＺとデータバス線ＤＢＺとは同電位（Ｖｄｄレベ
ル）となり、ビット線ＢＬＸとデータバス線ＤＢＸとは
同電位（Ｖｓｓレベル）となる。このため、ビット線Ｂ
ＬＺ，ＢＬＸからダイオードＤ１，Ｄ２を介してデータ
バス線ＤＢＺ，ＤＢＸへ流れる電流経路は形成されな
い。
ＢＬＺとデータバス線ＤＢＺとは同電位（Ｖｄｄレベ
ル）となり、ビット線ＢＬＸとデータバス線ＤＢＸとは
同電位（Ｖｓｓレベル）となる。このため、ビット線Ｂ
ＬＺ，ＢＬＸからダイオードＤ１，Ｄ２を介してデータ
バス線ＤＢＺ，ＤＢＸへ流れる電流経路は形成されな
い。
【００６７】より正確には、コラム選択信号ＹＳＥＬに
よりコラムスイッチ４，５がオンに制御され、データバ
ス線ＤＢＸが高電位電源Ｖｄｄレベルから低電位電源Ｖ
ｓｓレベルに遷移するときにも、ダイオードＤ２には逆
方向の電圧が加わり、ビット線ＢＬＸからデータバス線
ＤＢＸへ流れる電流経路は形成されない。
よりコラムスイッチ４，５がオンに制御され、データバ
ス線ＤＢＸが高電位電源Ｖｄｄレベルから低電位電源Ｖ
ｓｓレベルに遷移するときにも、ダイオードＤ２には逆
方向の電圧が加わり、ビット線ＢＬＸからデータバス線
ＤＢＸへ流れる電流経路は形成されない。
【００６８】また仮に、ビット線対ＢＬＺ，ＢＬＸの微
少差電圧が高電位電源Ｖｄｄ及び低電位電源Ｖｓｓレベ
ルに増幅される前に、コラムスイッチ４，５がオンされ
たとしても、データバス線ＤＢＺ，ＤＢＸがＨレベルで
あるためダイオードＤ１，Ｄ２には逆方向バイアスが加
わり、ビット線ＢＬＺ，ＢＬＸからデータバス線ＤＢ
Ｚ，ＤＢＸに流れる電流経路は形成されない。従って、
データの読み出し時にセンスアンプ３に加わる負荷が大
きくなることはなく、センスアンプ３によりビット線対
ＢＬＺ，ＢＬＸの微少差電圧が高速かつ確実に増幅さ
れ、誤動作を防止できる。
少差電圧が高電位電源Ｖｄｄ及び低電位電源Ｖｓｓレベ
ルに増幅される前に、コラムスイッチ４，５がオンされ
たとしても、データバス線ＤＢＺ，ＤＢＸがＨレベルで
あるためダイオードＤ１，Ｄ２には逆方向バイアスが加
わり、ビット線ＢＬＺ，ＢＬＸからデータバス線ＤＢ
Ｚ，ＤＢＸに流れる電流経路は形成されない。従って、
データの読み出し時にセンスアンプ３に加わる負荷が大
きくなることはなく、センスアンプ３によりビット線対
ＢＬＺ，ＢＬＸの微少差電圧が高速かつ確実に増幅さ
れ、誤動作を防止できる。
【００６９】次に、上記状態から書き込み動作に入る場
合について説明する。今、メモリセルＣからの読み出し
データが「１」である状態において、そのデータの反転
データ即ちデータ＝「０」が入力される。
合について説明する。今、メモリセルＣからの読み出し
データが「１」である状態において、そのデータの反転
データ即ちデータ＝「０」が入力される。
【００７０】先ず、データ「０」の入力信号Ｉ／ＯＺ，
Ｉ／ＯＸがデータインプットバッファ１４に入力される
と、データインプットバッファ１４はＬレベルの信号Ｄ
ＩＢＺを出力するとともにＨレベルの信号ＤＩＢＸを出
力する。同信号ＤＩＢＺ，ＤＩＢＸが入力されるライト
アンプ９は、Ｈレベルの制御信号ＷＥが入力されること
で、データバス線ＤＢＺをロー駆動するとともにデータ
バス線ＤＢＸをハイ駆動する。その後、コラム選択信号
ＹＳＥＬがＨレベルに制御されると、コラムスイッチ
４，５がオンとなり、ノードＮ１，Ｎ２にデータバス線
対ＤＢＺ，ＤＢＸのデータが伝達される。つまり、ノー
ドＮ１は低電位電源Ｖｓｓレベルとなり、ノードＮ２は
高電位電源Ｖｄｄレベルとなる。
Ｉ／ＯＸがデータインプットバッファ１４に入力される
と、データインプットバッファ１４はＬレベルの信号Ｄ
ＩＢＺを出力するとともにＨレベルの信号ＤＩＢＸを出
力する。同信号ＤＩＢＺ，ＤＩＢＸが入力されるライト
アンプ９は、Ｈレベルの制御信号ＷＥが入力されること
で、データバス線ＤＢＺをロー駆動するとともにデータ
バス線ＤＢＸをハイ駆動する。その後、コラム選択信号
ＹＳＥＬがＨレベルに制御されると、コラムスイッチ
４，５がオンとなり、ノードＮ１，Ｎ２にデータバス線
対ＤＢＺ，ＤＢＸのデータが伝達される。つまり、ノー
ドＮ１は低電位電源Ｖｓｓレベルとなり、ノードＮ２は
高電位電源Ｖｄｄレベルとなる。
【００７１】ノードＮ１が低電位電源Ｖｓｓレベルとな
るとビット線ＢＬＺの電位（高電位電源Ｖｄｄレベル）
によりダイオードＤ１が導通する。この時、ライトアン
プ９の駆動能力は、センスアンプ３のそれに比べて十分
大きく設定されている。このため、ビット線ＢＬＺのレ
ベルは低電位電源Ｖｓｓレベルまで引き下げられる。
るとビット線ＢＬＺの電位（高電位電源Ｖｄｄレベル）
によりダイオードＤ１が導通する。この時、ライトアン
プ９の駆動能力は、センスアンプ３のそれに比べて十分
大きく設定されている。このため、ビット線ＢＬＺのレ
ベルは低電位電源Ｖｓｓレベルまで引き下げられる。
【００７２】一方、高電位電源Ｖｄｄレベルのデータバ
ス線ＤＢＸは、コラムスイッチ５が導通されてノードＮ
２を高電位電源Ｖｄｄに駆動するが、ダイオードＤ２に
は逆電圧が加わることになりダイオードＤ２は導通しな
い。しかしながら、前述のビット線ＢＬＺが低電位電源
Ｖｓｓレベルにクランプされることにより、センスアン
プ３の出力が反転する。つまり、センスアンプ３がビッ
ト線ＢＬＸを高電位電源Ｖｄｄレベルに押し上げる。
ス線ＤＢＸは、コラムスイッチ５が導通されてノードＮ
２を高電位電源Ｖｄｄに駆動するが、ダイオードＤ２に
は逆電圧が加わることになりダイオードＤ２は導通しな
い。しかしながら、前述のビット線ＢＬＺが低電位電源
Ｖｓｓレベルにクランプされることにより、センスアン
プ３の出力が反転する。つまり、センスアンプ３がビッ
ト線ＢＬＸを高電位電源Ｖｄｄレベルに押し上げる。
【００７３】このようにビット線対ＢＬＺ，ＢＬＸにデ
ータバス線対ＤＢＺ，ＤＢＸからのデータが伝達された
後に、該データがメモリセルＣに書き込まれる。別の例
として、直前に読み出したデータと一致するデータが入
力される。この場合は、ノードＮ１，Ｎ２とビット線対
ＢＬＺ，ＢＬＸとの電位レベルが一致して、ダイオード
Ｄ１，Ｄ２が導通せずに、そのまま書き込み動作が完了
する。
ータバス線対ＤＢＺ，ＤＢＸからのデータが伝達された
後に、該データがメモリセルＣに書き込まれる。別の例
として、直前に読み出したデータと一致するデータが入
力される。この場合は、ノードＮ１，Ｎ２とビット線対
ＢＬＺ，ＢＬＸとの電位レベルが一致して、ダイオード
Ｄ１，Ｄ２が導通せずに、そのまま書き込み動作が完了
する。
【００７４】尚、本実施形態において、基準電位ＲＥＦ
Ａの電位を適宜変更しても良い。読み出し動作時に与え
られる電位（第１レベルの電位）よりも高い電位（第２
レベルの電位）を、スタンバイ時においてトランジスタ
ＴＮ４，ＴＮ５のソースに与えるようにすれば、スタン
バイ時のリーク電流の低減を図ることが可能となる。
Ａの電位を適宜変更しても良い。読み出し動作時に与え
られる電位（第１レベルの電位）よりも高い電位（第２
レベルの電位）を、スタンバイ時においてトランジスタ
ＴＮ４，ＴＮ５のソースに与えるようにすれば、スタン
バイ時のリーク電流の低減を図ることが可能となる。
【００７５】因みに、基準電位ＲＥＦＡを低電位制御電
源ＮＳＧの電位とした場合では、図６に示すようにスタ
ンバイ時におけるノードＮ１，Ｎ２と基準電位ＲＥＦＡ
の電位が異なる。具体的には、基準電位ＲＥＦＡは、１
／２Ｖｄｄレベルにクランプされ、ノードＮ１，Ｎ２
は、１／２ＶｄｄレベルからトランジスタＴＮ４，ＴＮ
５のしきい値電圧分下がった電圧（１／２Ｖｄｄ−Ｖｔ
ｈ）レベルにクランプされる。即ち、読み出しトランジ
スタＴＮ４，ＴＮ５を駆動する基準電位ＲＥＦＡは、読
み出し動作時における低電位側源Ｖｓｓレベルからスタ
ンバイ時に高電位電源Ｖｄｄ側にシフトする。この場
合、スタンバイ時において、ダイオードＤ１，Ｄ２及び
トランジスタＴＮ４，ＴＮ５に電流が流れない。つま
り、読み出しトランジスタＴＮ４，ＴＮ５を介したリー
ク電流が低減される。
源ＮＳＧの電位とした場合では、図６に示すようにスタ
ンバイ時におけるノードＮ１，Ｎ２と基準電位ＲＥＦＡ
の電位が異なる。具体的には、基準電位ＲＥＦＡは、１
／２Ｖｄｄレベルにクランプされ、ノードＮ１，Ｎ２
は、１／２ＶｄｄレベルからトランジスタＴＮ４，ＴＮ
５のしきい値電圧分下がった電圧（１／２Ｖｄｄ−Ｖｔ
ｈ）レベルにクランプされる。即ち、読み出しトランジ
スタＴＮ４，ＴＮ５を駆動する基準電位ＲＥＦＡは、読
み出し動作時における低電位側源Ｖｓｓレベルからスタ
ンバイ時に高電位電源Ｖｄｄ側にシフトする。この場
合、スタンバイ時において、ダイオードＤ１，Ｄ２及び
トランジスタＴＮ４，ＴＮ５に電流が流れない。つま
り、読み出しトランジスタＴＮ４，ＴＮ５を介したリー
ク電流が低減される。
【００７６】また、整流素子としてのダイオードＤ１，
Ｄ２を、図５に示すダイオード接続されたＮＭＯＳトラ
ンジスタＴＮ８，ＴＮ９に代えて実施してもよい。ま
た、コラムスイッチ４，５を、ＮＭＯＳトランジスタの
みで構成したコラムスイッチ２３，２４に代えて実施し
てもよい。この場合も上記と同様に動作する。
Ｄ２を、図５に示すダイオード接続されたＮＭＯＳトラ
ンジスタＴＮ８，ＴＮ９に代えて実施してもよい。ま
た、コラムスイッチ４，５を、ＮＭＯＳトランジスタの
みで構成したコラムスイッチ２３，２４に代えて実施し
てもよい。この場合も上記と同様に動作する。
【００７７】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）ビット線対ＢＬＺ，ＢＬＸの電位を読み出しトラ
ンジスタＴＮ５，ＴＮ４で受けて該トランジスタＴＮ
５，ＴＮ４の駆動によりビット線対ＢＬＺ，ＢＬＸの電
位をデータ線対ＤＺ，ＤＸに伝達する、いわゆるダイレ
クトセンス方式を採用することにより、データの読み出
し時において、動作の高速化を実現できる。
ば、以下の効果を奏する。 （１）ビット線対ＢＬＺ，ＢＬＸの電位を読み出しトラ
ンジスタＴＮ５，ＴＮ４で受けて該トランジスタＴＮ
５，ＴＮ４の駆動によりビット線対ＢＬＺ，ＢＬＸの電
位をデータ線対ＤＺ，ＤＸに伝達する、いわゆるダイレ
クトセンス方式を採用することにより、データの読み出
し時において、動作の高速化を実現できる。
【００７８】従来技術では、ダイレクトセンス方式を採
用すると、データ線対やコラム選択線を読み出し用と書
き込み用とで別々に設ける必要があった。しかしなが
ら、本実施形態では、ビット線ＢＬＺ，ＢＬＸからデー
タ線ＤＺ，ＤＸに向かって順方向にダイオードＤ１，Ｄ
２を接続する電位差スイッチ回路２１を設けた。これに
より、データ線対ＤＺ，ＤＸ及びコラム選択線を、読み
出し用と書き込み用とで別々に設ける必要がなくなる。
従って、データ線対とコラム選択線の削減が可能とな
り、チップ面積を大幅に削減でき、低コスト化が実現で
きる。また、コラムデコーダに制御信号ＷＥを供給する
必要が無く、そのための配線が削減されることから、そ
の配線の寄生容量Ｑｌと論理ゲートにより発生するゲー
ト容量Ｑｇを合わせた総合配線容量が無くなり、消費電
力の低減と、読み出し及び書き込み動作の高速化が可能
となる。
用すると、データ線対やコラム選択線を読み出し用と書
き込み用とで別々に設ける必要があった。しかしなが
ら、本実施形態では、ビット線ＢＬＺ，ＢＬＸからデー
タ線ＤＺ，ＤＸに向かって順方向にダイオードＤ１，Ｄ
２を接続する電位差スイッチ回路２１を設けた。これに
より、データ線対ＤＺ，ＤＸ及びコラム選択線を、読み
出し用と書き込み用とで別々に設ける必要がなくなる。
従って、データ線対とコラム選択線の削減が可能とな
り、チップ面積を大幅に削減でき、低コスト化が実現で
きる。また、コラムデコーダに制御信号ＷＥを供給する
必要が無く、そのための配線が削減されることから、そ
の配線の寄生容量Ｑｌと論理ゲートにより発生するゲー
ト容量Ｑｇを合わせた総合配線容量が無くなり、消費電
力の低減と、読み出し及び書き込み動作の高速化が可能
となる。
【００７９】（２）読み出しトランジスタＴＮ４，ＴＮ
５を低電位制御電源ＮＳＧと接続した場合、スタンバイ
時において、読み出しトランジスタＴＮ４，ＴＮ５を介
したリーク電流が低減される。従って、本ＤＲＡＭ１の
消費電力の低減を実現できる。
５を低電位制御電源ＮＳＧと接続した場合、スタンバイ
時において、読み出しトランジスタＴＮ４，ＴＮ５を介
したリーク電流が低減される。従って、本ＤＲＡＭ１の
消費電力の低減を実現できる。
【００８０】（第二実施形態）以下、本発明を具体化し
た第二実施形態を説明する。本実施形態におけるＤＲＡ
Ｍ１は、ダイオードＤ１，Ｄ２を用いて構成した電位差
スイッチ回路２１に代えて、図７に示すＮＭＯＳトラン
ジスタＴＮ１１，ＴＮ１２を用いて構成した電位差スイ
ッチ回路３０を備える。なお、第一実施形態と同様の構
成については、その詳細な説明及び図面を省略する。
た第二実施形態を説明する。本実施形態におけるＤＲＡ
Ｍ１は、ダイオードＤ１，Ｄ２を用いて構成した電位差
スイッチ回路２１に代えて、図７に示すＮＭＯＳトラン
ジスタＴＮ１１，ＴＮ１２を用いて構成した電位差スイ
ッチ回路３０を備える。なお、第一実施形態と同様の構
成については、その詳細な説明及び図面を省略する。
【００８１】図７に示すように、ＮＭＯＳトランジスタ
ＴＮ１１，ＴＮ１２のソース及びドレインがビット線対
（センスアンプビット線対）ＢＬＺ，ＢＬＸとデータ線
対ＤＺ，ＤＸとに接続され、各トランジスタＴＮ１１，
ＴＮ１２のゲートが相対するデータ線ＤＸ，ＤＺに接続
される。
ＴＮ１１，ＴＮ１２のソース及びドレインがビット線対
（センスアンプビット線対）ＢＬＺ，ＢＬＸとデータ線
対ＤＺ，ＤＸとに接続され、各トランジスタＴＮ１１，
ＴＮ１２のゲートが相対するデータ線ＤＸ，ＤＺに接続
される。
【００８２】本構成においても、図６に示すように動作
する。詳述すると、スタンバイ時にビット線対ＢＬＺ，
ＢＬＸが１／２Ｖｄｄにプリチャージされることで、読
み出しトランジスタＴＮ４，ＴＮ５がオンに制御され、
ノードＮ１，Ｎ２が低電位電源Ｖｓｓレベルとなる（基
準電位ＲＥＦＡ＝Ｖｓｓの場合）。このため、各ノード
Ｎ１，Ｎ２にそのゲートが接続するトランジスタＴＮ１
１，ＴＮ１２はともにオフに制御され、ビット線対ＢＬ
Ｚ，ＢＬＸとノードＮ１，Ｎ２とは非導通状態となる。
する。詳述すると、スタンバイ時にビット線対ＢＬＺ，
ＢＬＸが１／２Ｖｄｄにプリチャージされることで、読
み出しトランジスタＴＮ４，ＴＮ５がオンに制御され、
ノードＮ１，Ｎ２が低電位電源Ｖｓｓレベルとなる（基
準電位ＲＥＦＡ＝Ｖｓｓの場合）。このため、各ノード
Ｎ１，Ｎ２にそのゲートが接続するトランジスタＴＮ１
１，ＴＮ１２はともにオフに制御され、ビット線対ＢＬ
Ｚ，ＢＬＸとノードＮ１，Ｎ２とは非導通状態となる。
【００８３】そして、ワード線ＷＬが選択されてセンス
アンプ３が活性化すると、ビット線対ＢＬＺ，ＢＬＸに
読み出された微少差電位が高電位電源Ｖｄｄ及び低電位
電源Ｖｓｓレベルに増幅される。具体的には、メモリセ
ルＣから読み出されたデータ「１」によりビット線ＢＬ
Ｚが高電位電源Ｖｄｄレベルとなりビット線ＢＬＸが低
電位電源Ｖｓｓレベルとなる。すると、読み出しトラン
ジスタＴＮ４がオフに制御され、読み出しトランジスタ
ＴＮ５はオンに制御される。
アンプ３が活性化すると、ビット線対ＢＬＺ，ＢＬＸに
読み出された微少差電位が高電位電源Ｖｄｄ及び低電位
電源Ｖｓｓレベルに増幅される。具体的には、メモリセ
ルＣから読み出されたデータ「１」によりビット線ＢＬ
Ｚが高電位電源Ｖｄｄレベルとなりビット線ＢＬＸが低
電位電源Ｖｓｓレベルとなる。すると、読み出しトラン
ジスタＴＮ４がオフに制御され、読み出しトランジスタ
ＴＮ５はオンに制御される。
【００８４】その後、Ｈレベルのコラム選択信号ＹＳＥ
Ｌによりコラムスイッチ４，５がオンに制御されること
で、ビット線対ＢＬＺ，ＢＬＸのデータがノードＮ１，
Ｎ２を介してデータバス線対ＤＢＺ，ＤＢＸに伝達され
る。つまり、データバス線ＤＢＺは高電位電源Ｖｄｄレ
ベルを保持し、データバス線ＤＢＸは低電位電源Ｖｓｓ
レベルとなる。これら一連の動作によりデータバス線対
ＤＢＺ，ＤＢＸに伝達されたデータに基づく出力信号Ｉ
／ＯＺ，Ｉ／ＯＸが出力回路から出力される。
Ｌによりコラムスイッチ４，５がオンに制御されること
で、ビット線対ＢＬＺ，ＢＬＸのデータがノードＮ１，
Ｎ２を介してデータバス線対ＤＢＺ，ＤＢＸに伝達され
る。つまり、データバス線ＤＢＺは高電位電源Ｖｄｄレ
ベルを保持し、データバス線ＤＢＸは低電位電源Ｖｓｓ
レベルとなる。これら一連の動作によりデータバス線対
ＤＢＺ，ＤＢＸに伝達されたデータに基づく出力信号Ｉ
／ＯＺ，Ｉ／ＯＸが出力回路から出力される。
【００８５】このように、読み出し動作時には、ビット
線ＢＬＺとデータバス線ＤＢＺとは同電位（Ｖｄｄレベ
ル）となり、ビット線ＢＬＸとデータバス線ＤＢＸとは
同電位（Ｖｓｓレベル）となる。このため、トランジス
タＴＮ１１，ＴＮ１２を介してビット線ＢＬＺ，ＢＬＸ
とデータバス線ＤＢＺ，ＤＢＸとの間を流れる電流経路
は形成されず、センスアンプ３に加わる負荷が大きくな
ることはない。従って、センスアンプ３によりビット線
対ＢＬＺ，ＢＬＸの微少差電圧が確実に増幅され、誤動
作を防止できる。
線ＢＬＺとデータバス線ＤＢＺとは同電位（Ｖｄｄレベ
ル）となり、ビット線ＢＬＸとデータバス線ＤＢＸとは
同電位（Ｖｓｓレベル）となる。このため、トランジス
タＴＮ１１，ＴＮ１２を介してビット線ＢＬＺ，ＢＬＸ
とデータバス線ＤＢＺ，ＤＢＸとの間を流れる電流経路
は形成されず、センスアンプ３に加わる負荷が大きくな
ることはない。従って、センスアンプ３によりビット線
対ＢＬＺ，ＢＬＸの微少差電圧が確実に増幅され、誤動
作を防止できる。
【００８６】因みに、基準電位ＲＥＦＡを制御電源ＮＳ
Ｇの電位とした場合では、スタンバイ時における基準電
位ＲＥＦＡは、１／２Ｖｄｄにクランプされ、ノードＮ
１，Ｎ２は、１／２ＶｄｄレベルからランジスタＴＮ
４，ＴＮ５のしきい値電圧分下がった電圧（１／２Ｖｄ
ｄ−Ｖｔｈ）にクランプされる。
Ｇの電位とした場合では、スタンバイ時における基準電
位ＲＥＦＡは、１／２Ｖｄｄにクランプされ、ノードＮ
１，Ｎ２は、１／２ＶｄｄレベルからランジスタＴＮ
４，ＴＮ５のしきい値電圧分下がった電圧（１／２Ｖｄ
ｄ−Ｖｔｈ）にクランプされる。
【００８７】次に、上記状態から書き込み動作に入る場
合、つまり、メモリセルＣからの読み出しデータが
「１」である状態においてデータ＝「０」を書き込む場
合を説明する。
合、つまり、メモリセルＣからの読み出しデータが
「１」である状態においてデータ＝「０」を書き込む場
合を説明する。
【００８８】データ＝「０」が入力されると、ライトア
ンプ９がデータバス線ＤＢＺをロー駆動し、データバス
線ＤＢＸをハイ駆動する。このとき、コラム選択信号Ｙ
ＳＥＬがＨレベルとされることにより、データバス線対
ＤＢＺ，ＤＢＸのデータが、コラムスイッチ４，５を介
してノードＮ１，Ｎ２に伝達される。つまり、ノードＮ
１が低電位電源Ｖｓｓレベルとなり、ノードＮ２が高電
位電源Ｖｄｄレベルとなる。その結果、トランジスタＴ
Ｎ１１がオンし、データ線ＤＺとビット線ＢＬＺとがト
ランジスタＴＮ１１を介して接続され、ビット線ＢＬＺ
の電位が低電位電源Ｖｓｓレベルまで引き下げられる。
ンプ９がデータバス線ＤＢＺをロー駆動し、データバス
線ＤＢＸをハイ駆動する。このとき、コラム選択信号Ｙ
ＳＥＬがＨレベルとされることにより、データバス線対
ＤＢＺ，ＤＢＸのデータが、コラムスイッチ４，５を介
してノードＮ１，Ｎ２に伝達される。つまり、ノードＮ
１が低電位電源Ｖｓｓレベルとなり、ノードＮ２が高電
位電源Ｖｄｄレベルとなる。その結果、トランジスタＴ
Ｎ１１がオンし、データ線ＤＺとビット線ＢＬＺとがト
ランジスタＴＮ１１を介して接続され、ビット線ＢＬＺ
の電位が低電位電源Ｖｓｓレベルまで引き下げられる。
【００８９】一方、オフ状態にあるトランジスタＴＮ１
２によりデータ線ＤＸとビット線ＢＬＸとは非導通状態
であるが、ビット線ＢＬＺが低電位電源Ｖｓｓレベルに
引き下げられることで、センスアンプ３により、ビット
線ＢＬＸが高電位電源Ｖｄｄレベルに反転される。この
ように、入力データがビット線対ＢＬＺ，ＢＬＸに伝達
された後に、該データがメモリセルＣに書き込まれる。
２によりデータ線ＤＸとビット線ＢＬＸとは非導通状態
であるが、ビット線ＢＬＺが低電位電源Ｖｓｓレベルに
引き下げられることで、センスアンプ３により、ビット
線ＢＬＸが高電位電源Ｖｄｄレベルに反転される。この
ように、入力データがビット線対ＢＬＺ，ＢＬＸに伝達
された後に、該データがメモリセルＣに書き込まれる。
【００９０】因みに、メモリセルＣから読み出されたデ
ータと書き込みデータが一致する場合、例えば、読み出
し及び書き込みデータがともに「０」であれば、ノード
Ｎ１は低電位電源Ｖｓｓレベルとなり、ノードＮ２は高
電位電源レベルとなる。ノードＮ２にそのゲートが接続
するトランジスタＴＮ１１はオンに制御されて、ビット
線ＢＬＺとデータ線ＤＺとは導通するが、データ線ＤＺ
とビット線ＢＬＺはともに低電位電源Ｖｓｓレベルであ
るので、ビット線ＢＬＺは低電位電源Ｖｓｓレベルを保
持する。一方、ノードＮ１にそのゲートが接続するトラ
ンジスタＴＮ１２はオフに制御され、データ線ＤＸとビ
ット線ＢＬＸは非導通状態であるが、読み出し時のデー
タによりビット線ＢＬＸはＨレベルを保持する。従っ
て、ビット線対ＢＬＺ，ＢＬＸは読み出し時のデータを
保持しつつ、メモリセルＣにそのデータを書き込む。
ータと書き込みデータが一致する場合、例えば、読み出
し及び書き込みデータがともに「０」であれば、ノード
Ｎ１は低電位電源Ｖｓｓレベルとなり、ノードＮ２は高
電位電源レベルとなる。ノードＮ２にそのゲートが接続
するトランジスタＴＮ１１はオンに制御されて、ビット
線ＢＬＺとデータ線ＤＺとは導通するが、データ線ＤＺ
とビット線ＢＬＺはともに低電位電源Ｖｓｓレベルであ
るので、ビット線ＢＬＺは低電位電源Ｖｓｓレベルを保
持する。一方、ノードＮ１にそのゲートが接続するトラ
ンジスタＴＮ１２はオフに制御され、データ線ＤＸとビ
ット線ＢＬＸは非導通状態であるが、読み出し時のデー
タによりビット線ＢＬＸはＨレベルを保持する。従っ
て、ビット線対ＢＬＺ，ＢＬＸは読み出し時のデータを
保持しつつ、メモリセルＣにそのデータを書き込む。
【００９１】以上記述したように、本実施形態によれ
ば、下記の効果を奏する。 （１）ＮＭＯＳトランジスタＴＮ１１，１２のソース及
びドレインをビット線ＢＬＺ，ＢＬＸとデータ線ＤＺ，
ＤＸとの間に接続し、そのゲートを相対するデータ線Ｄ
Ｘ，ＤＺに接続する電位差スイッチ回路３０を設けた。
その結果、データ線とコラム選択線の削減が可能とな
り、チップ面積を大幅に削減でき、低コスト化が実現で
きる。また、コラム選択線が削減されることから、その
配線の寄生容量Ｑｌと論理ゲートにより発生するゲート
容量Ｑｇを合わせた総合配線容量が無くなり、消費電力
の低減と、読み出し及び書き込み動作の高速化が可能と
なる。
ば、下記の効果を奏する。 （１）ＮＭＯＳトランジスタＴＮ１１，１２のソース及
びドレインをビット線ＢＬＺ，ＢＬＸとデータ線ＤＺ，
ＤＸとの間に接続し、そのゲートを相対するデータ線Ｄ
Ｘ，ＤＺに接続する電位差スイッチ回路３０を設けた。
その結果、データ線とコラム選択線の削減が可能とな
り、チップ面積を大幅に削減でき、低コスト化が実現で
きる。また、コラム選択線が削減されることから、その
配線の寄生容量Ｑｌと論理ゲートにより発生するゲート
容量Ｑｇを合わせた総合配線容量が無くなり、消費電力
の低減と、読み出し及び書き込み動作の高速化が可能と
なる。
【００９２】（２）本実施形態では、スタンバイ時にお
いて、電位差スイッチ回路３０のトランジスタＴＮ１
１，１２がともにオフに制御されることから、読み出し
トランジスタＴＮ４，ＴＮ５を介したリーク電流を低減
できる。
いて、電位差スイッチ回路３０のトランジスタＴＮ１
１，１２がともにオフに制御されることから、読み出し
トランジスタＴＮ４，ＴＮ５を介したリーク電流を低減
できる。
【００９３】（第三実施形態）以下、本発明を具体化し
た第三実施形態を説明する。本実施形態におけるＤＲＡ
Ｍ１は、電位差スイッチ回路２１に代えて、図８に示す
ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４にて構成した
電位差スイッチ回路３１を備える。なお、第一実施形態
と同様の構成については、その詳細な説明及び図面を省
略する。
た第三実施形態を説明する。本実施形態におけるＤＲＡ
Ｍ１は、電位差スイッチ回路２１に代えて、図８に示す
ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４にて構成した
電位差スイッチ回路３１を備える。なお、第一実施形態
と同様の構成については、その詳細な説明及び図面を省
略する。
【００９４】図８に示すように、ＮＭＯＳトランジスタ
ＴＮ１３，ＴＮ１４のソース及びドレインがビット線対
（センスアンプビット線対）ＢＬＺ，ＢＬＸとデータ線
対ＤＺ，ＤＸとに接続され、各トランジスタＴＮ１３，
ＴＮ１４のゲートが相対するビット線ＢＬＸ，ＢＬＺに
接続される。
ＴＮ１３，ＴＮ１４のソース及びドレインがビット線対
（センスアンプビット線対）ＢＬＺ，ＢＬＸとデータ線
対ＤＺ，ＤＸとに接続され、各トランジスタＴＮ１３，
ＴＮ１４のゲートが相対するビット線ＢＬＸ，ＢＬＺに
接続される。
【００９５】本構成においても、図６に示すように動作
する。詳述すると、スタンバイ時にビット線対ＢＬＺ，
ＢＬＸが１／２Ｖｄｄにプリチャージされることで、読
み出しトランジスタＴＮ４，ＴＮ５がオンに駆動され、
ノードＮ１，Ｎ２がＬレベルとされる（基準電位ＲＥＦ
Ａ＝Ｖｓｓの場合）。また、トランジスタＴＮ１３，Ｔ
Ｎ１４はともにオンに制御され、ノードＮ１，Ｎ２とビ
ット線対ＢＬＺ，ＢＬＸとは導通状態となる。
する。詳述すると、スタンバイ時にビット線対ＢＬＺ，
ＢＬＸが１／２Ｖｄｄにプリチャージされることで、読
み出しトランジスタＴＮ４，ＴＮ５がオンに駆動され、
ノードＮ１，Ｎ２がＬレベルとされる（基準電位ＲＥＦ
Ａ＝Ｖｓｓの場合）。また、トランジスタＴＮ１３，Ｔ
Ｎ１４はともにオンに制御され、ノードＮ１，Ｎ２とビ
ット線対ＢＬＺ，ＢＬＸとは導通状態となる。
【００９６】そして、ワード線ＷＬが選択されてセンス
アンプ３が活性化すると、ビット線対ＢＬＺ，ＢＬＸに
読み出された微少差電位が高電位電源Ｖｄｄ及び低電位
電源Ｖｓｓレベルに増幅される。具体的には、ビット線
ＢＬＺが高電位電源Ｖｄｄレベルとなりビット線ＢＬＸ
が低電位電源Ｖｓｓレベルとなる。すると、読み出しト
ランジスタＴＮ４がオフに制御され、読み出しトランジ
スタＴＮ５はオンに制御される。
アンプ３が活性化すると、ビット線対ＢＬＺ，ＢＬＸに
読み出された微少差電位が高電位電源Ｖｄｄ及び低電位
電源Ｖｓｓレベルに増幅される。具体的には、ビット線
ＢＬＺが高電位電源Ｖｄｄレベルとなりビット線ＢＬＸ
が低電位電源Ｖｓｓレベルとなる。すると、読み出しト
ランジスタＴＮ４がオフに制御され、読み出しトランジ
スタＴＮ５はオンに制御される。
【００９７】その後、Ｈレベルのコラム選択信号ＹＳＥ
Ｌによりコラムスイッチ４，５がオンに制御されること
で、ビット線対ＢＬＺ，ＢＬＸのデータがノードＮ１，
Ｎ２を介してデータバス線対ＤＢＺ，ＤＢＸに伝達され
る。つまり、データバス線ＤＢＺは高電位電源Ｖｄｄレ
ベルを保持し、データバス線ＤＢＸは低電位電源Ｖｓｓ
レベルとなる。これら一連の動作によりデータバス線対
ＤＢＺ，ＤＢＸに伝達されたデータは出力回路から読み
出される。
Ｌによりコラムスイッチ４，５がオンに制御されること
で、ビット線対ＢＬＺ，ＢＬＸのデータがノードＮ１，
Ｎ２を介してデータバス線対ＤＢＺ，ＤＢＸに伝達され
る。つまり、データバス線ＤＢＺは高電位電源Ｖｄｄレ
ベルを保持し、データバス線ＤＢＸは低電位電源Ｖｓｓ
レベルとなる。これら一連の動作によりデータバス線対
ＤＢＺ，ＤＢＸに伝達されたデータは出力回路から読み
出される。
【００９８】このように、読み出し動作時には、ビット
線ＢＬＺとデータバス線ＤＢＺとは同電位（Ｖｄｄレベ
ル）となり、ビット線ＢＬＸとデータバス線ＤＢＸとは
同電位（Ｖｓｓレベル）となる。このため、トランジス
タＴＮ１３，ＴＮ１４を介してビット線ＢＬＺ，ＢＬＸ
とデータバス線ＤＢＺ，ＤＢＸとの間を流れる電流経路
は形成されず、センスアンプ３に加わる負荷が大きくな
ることはない。従って、センスアンプ３によりビット線
対ＢＬＺ，ＢＬＸの微少差電圧が確実に増幅され、誤動
作を防止できる。
線ＢＬＺとデータバス線ＤＢＺとは同電位（Ｖｄｄレベ
ル）となり、ビット線ＢＬＸとデータバス線ＤＢＸとは
同電位（Ｖｓｓレベル）となる。このため、トランジス
タＴＮ１３，ＴＮ１４を介してビット線ＢＬＺ，ＢＬＸ
とデータバス線ＤＢＺ，ＤＢＸとの間を流れる電流経路
は形成されず、センスアンプ３に加わる負荷が大きくな
ることはない。従って、センスアンプ３によりビット線
対ＢＬＺ，ＢＬＸの微少差電圧が確実に増幅され、誤動
作を防止できる。
【００９９】因みに、基準電位ＲＥＦＡを制御電源ＮＳ
Ｇの電位とした場合では、スタンバイ時における基準電
位ＲＥＦＡは、１／２Ｖｄｄにクランプされ、ノードＮ
１，Ｎ２は、１／２ＶｄｄレベルからランジスタＴＮ
４，ＴＮ５のしきい値電圧分下がった電圧（１／２Ｖｄ
ｄ−Ｖｔｈ）にクランプされる。この場合、スタンバイ
時において、読み出しトランジスタＴＮ４，ＴＮ５を介
したリーク電流を低減できる。
Ｇの電位とした場合では、スタンバイ時における基準電
位ＲＥＦＡは、１／２Ｖｄｄにクランプされ、ノードＮ
１，Ｎ２は、１／２ＶｄｄレベルからランジスタＴＮ
４，ＴＮ５のしきい値電圧分下がった電圧（１／２Ｖｄ
ｄ−Ｖｔｈ）にクランプされる。この場合、スタンバイ
時において、読み出しトランジスタＴＮ４，ＴＮ５を介
したリーク電流を低減できる。
【０１００】次に、上記状態から書き込み動作に入る場
合、つまり、メモリセルＣからの読み出しデータが
「１」である状態においてデータ＝「０」を書き込む場
合を説明する。
合、つまり、メモリセルＣからの読み出しデータが
「１」である状態においてデータ＝「０」を書き込む場
合を説明する。
【０１０１】データ＝「０」が入力されると、ライトア
ンプ９がデータバス線ＤＢＺをロー駆動し、データバス
線ＤＢＸをハイ駆動する。このとき、コラム選択信号Ｙ
ＳＥＬがＨレベルとされることにより、データバス線対
ＤＢＺ，ＤＢＸのデータが、コラムスイッチ４，５を介
してノードＮ１，Ｎ２に伝達される。つまり、ノードＮ
１が低電位電源Ｖｓｓレベルとなり、ノードＮ２が高電
位電源Ｖｄｄレベルとなる。このとき、高電位電源Ｖｄ
ｄレベルのビット線ＢＬＺにゲートが接続するトランジ
スタＴＮ１４はオンに制御されており、データ線ＤＸと
ビット線ＢＬＸとがトランジスタＴＮ１４を介して導通
して、ビット線ＢＬＸの電位が高電位電源Ｖｄｄレベル
まで引き上げられる。
ンプ９がデータバス線ＤＢＺをロー駆動し、データバス
線ＤＢＸをハイ駆動する。このとき、コラム選択信号Ｙ
ＳＥＬがＨレベルとされることにより、データバス線対
ＤＢＺ，ＤＢＸのデータが、コラムスイッチ４，５を介
してノードＮ１，Ｎ２に伝達される。つまり、ノードＮ
１が低電位電源Ｖｓｓレベルとなり、ノードＮ２が高電
位電源Ｖｄｄレベルとなる。このとき、高電位電源Ｖｄ
ｄレベルのビット線ＢＬＺにゲートが接続するトランジ
スタＴＮ１４はオンに制御されており、データ線ＤＸと
ビット線ＢＬＸとがトランジスタＴＮ１４を介して導通
して、ビット線ＢＬＸの電位が高電位電源Ｖｄｄレベル
まで引き上げられる。
【０１０２】一方、トランジスタＴＮ１３はビット線Ｂ
ＬＸが高電位電源Ｖｄｄレベルに引き上げられることで
オンに制御され、データ線ＤＺとビット線ＢＬＺとが導
通する。その結果、ビット線ＢＬＺが低電位電源Ｖｓｓ
レベルに引き下げられる。このように、入力データがビ
ット線対ＢＬＺ，ＢＬＸに伝達された後に、該データが
メモリセルＣに書き込まれる。
ＬＸが高電位電源Ｖｄｄレベルに引き上げられることで
オンに制御され、データ線ＤＺとビット線ＢＬＺとが導
通する。その結果、ビット線ＢＬＺが低電位電源Ｖｓｓ
レベルに引き下げられる。このように、入力データがビ
ット線対ＢＬＺ，ＢＬＸに伝達された後に、該データが
メモリセルＣに書き込まれる。
【０１０３】因みに、メモリセルＣから読み出されたデ
ータと書き込みデータが一致する場合、例えば、読み出
し及び書き込みデータがともに「０」であれば、ノード
Ｎ１は低電位電源Ｖｓｓレベルとなり、ノードＮ２は高
電位電源Ｖｄｄレベルとなる。高電位電源Ｖｄｄレベル
のビット線ＢＬＸにそのゲートが接続するトランジスタ
ＴＮ１３はオンに制御されるが、データ線ＤＺとビット
線ＢＬＺはともに低電位電源Ｖｓｓレベルであるので、
ビット線ＢＬＺは低電位電源Ｖｓｓレベルを保持する。
一方、低電位電源Ｖｓｓレベルのビット線ＢＬＺにその
ゲートが接続するトランジスタＴＮ１４はオフに制御さ
れ、データ線ＤＸとビット線ＢＬＸは非導通状態である
が、読み出し時のデータによりビット線ＢＬＸは高電位
電源Ｖｄｄレベルを保持する。従って、ビット線対ＢＬ
Ｚ，ＢＬＸは読み出し時のデータを保持しつつ、メモリ
セルＣにそのデータを書き込む。
ータと書き込みデータが一致する場合、例えば、読み出
し及び書き込みデータがともに「０」であれば、ノード
Ｎ１は低電位電源Ｖｓｓレベルとなり、ノードＮ２は高
電位電源Ｖｄｄレベルとなる。高電位電源Ｖｄｄレベル
のビット線ＢＬＸにそのゲートが接続するトランジスタ
ＴＮ１３はオンに制御されるが、データ線ＤＺとビット
線ＢＬＺはともに低電位電源Ｖｓｓレベルであるので、
ビット線ＢＬＺは低電位電源Ｖｓｓレベルを保持する。
一方、低電位電源Ｖｓｓレベルのビット線ＢＬＺにその
ゲートが接続するトランジスタＴＮ１４はオフに制御さ
れ、データ線ＤＸとビット線ＢＬＸは非導通状態である
が、読み出し時のデータによりビット線ＢＬＸは高電位
電源Ｖｄｄレベルを保持する。従って、ビット線対ＢＬ
Ｚ，ＢＬＸは読み出し時のデータを保持しつつ、メモリ
セルＣにそのデータを書き込む。
【０１０４】以上記述したように、本実施の形態によれ
ば、下記の効果を奏する。 （１）ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４のソー
ス及びドレインをビット線ＢＬＺ，ＢＬＸとデータ線Ｄ
Ｚ，ＤＸとの間に接続し、そのゲートを相対するビット
線対ＢＬＸ，ＢＬＺに接続する電位差スイッチ回路３１
を設けた。その結果、データバス線とコラム選択線の削
減が可能となり、チップ面積を大幅に削減でき、低コス
ト化が実現できる。また、コラム選択線が削減されるこ
とから、その配線の寄生容量Ｑｌと論理ゲートにより発
生するゲート容量Ｑｇを合わせた総合配線容量が無くな
り、消費電力の低減と、読み出し及び書き込み動作の高
速化が可能となる。
ば、下記の効果を奏する。 （１）ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４のソー
ス及びドレインをビット線ＢＬＺ，ＢＬＸとデータ線Ｄ
Ｚ，ＤＸとの間に接続し、そのゲートを相対するビット
線対ＢＬＸ，ＢＬＺに接続する電位差スイッチ回路３１
を設けた。その結果、データバス線とコラム選択線の削
減が可能となり、チップ面積を大幅に削減でき、低コス
ト化が実現できる。また、コラム選択線が削減されるこ
とから、その配線の寄生容量Ｑｌと論理ゲートにより発
生するゲート容量Ｑｇを合わせた総合配線容量が無くな
り、消費電力の低減と、読み出し及び書き込み動作の高
速化が可能となる。
【０１０５】尚、上記各実施形態は、以下の態様で実施
してもよい。 ○上記実施形態では、ビット線対ＢＬＺ，ＢＬＸのプリ
チャージレベル（基準電位ＲＥＦＢ）を１／２Ｖｄｄレ
ベルとし、データバス線対ＤＢＺ，ＤＢＸのプリチャー
ジレベル（基準電位ＲＥＦＤ）を高電位電源Ｖｄｄレベ
ルとしたがこれに限定するものではない。例えば、ビッ
ト線対ＢＬＺ，ＢＬＸのプリチャージレベルを高電位電
源Ｖｄｄレベルや低電位電源Ｖｓｓレベルとしてもよい
し、データバス線対ＤＢＺ，ＤＢＸのプリチャージレベ
ルを１／２Ｖｄｄレベルや低電位電源Ｖｓｓとしてもよ
い。
してもよい。 ○上記実施形態では、ビット線対ＢＬＺ，ＢＬＸのプリ
チャージレベル（基準電位ＲＥＦＢ）を１／２Ｖｄｄレ
ベルとし、データバス線対ＤＢＺ，ＤＢＸのプリチャー
ジレベル（基準電位ＲＥＦＤ）を高電位電源Ｖｄｄレベ
ルとしたがこれに限定するものではない。例えば、ビッ
ト線対ＢＬＺ，ＢＬＸのプリチャージレベルを高電位電
源Ｖｄｄレベルや低電位電源Ｖｓｓレベルとしてもよい
し、データバス線対ＤＢＺ，ＤＢＸのプリチャージレベ
ルを１／２Ｖｄｄレベルや低電位電源Ｖｓｓとしてもよ
い。
【０１０６】また、書き込みトランジスタＴＮ４，ＴＮ
５や電位差スイッチ回路３０，３１に用いられるＮＭＯ
ＳトランジスタＴＮ１１，ＴＮ１２，ＴＮ１３，ＴＮ１
４等をＰＭＯＳトランジスタに代えて実施してもよい。
５や電位差スイッチ回路３０，３１に用いられるＮＭＯ
ＳトランジスタＴＮ１１，ＴＮ１２，ＴＮ１３，ＴＮ１
４等をＰＭＯＳトランジスタに代えて実施してもよい。
【０１０７】○上記実施形態では、半導体記憶装置１と
してＤＲＡＭ（ダイナミックランダムアクセスメモリ）
に具体化したが、ＤＲＡＭをユニットとして搭載したシ
ステムＬＳＩに具体化してもよい。
してＤＲＡＭ（ダイナミックランダムアクセスメモリ）
に具体化したが、ＤＲＡＭをユニットとして搭載したシ
ステムＬＳＩに具体化してもよい。
【０１０８】○上記各実施形態では、コラムスイッチ
４，５を用いて複数のビット線対を１組のデータバス線
対ＤＢＺ，ＤＢＸで圧縮しているが、このコラムスイッ
チ４，５を省略してもよい。メモリを搭載したシステム
ＬＳＩでは、コラムスイッチ４，５を使って配線を圧縮
しないで、そのまま、システム回路へと接続する形態が
実現される。このようなシステムＬＳＩの場合も、電位
差スイッチ回路２１，２２，３０，３１が自動的に回路
を切り替えるので、従来技術で必要であった、読み出し
及び書き込み動作を切り替えるための制御線及びコラム
スイッチ４，５が不要となる。従って、配線及びトラン
ジスタが低減されてチップ面積を低減できる。
４，５を用いて複数のビット線対を１組のデータバス線
対ＤＢＺ，ＤＢＸで圧縮しているが、このコラムスイッ
チ４，５を省略してもよい。メモリを搭載したシステム
ＬＳＩでは、コラムスイッチ４，５を使って配線を圧縮
しないで、そのまま、システム回路へと接続する形態が
実現される。このようなシステムＬＳＩの場合も、電位
差スイッチ回路２１，２２，３０，３１が自動的に回路
を切り替えるので、従来技術で必要であった、読み出し
及び書き込み動作を切り替えるための制御線及びコラム
スイッチ４，５が不要となる。従って、配線及びトラン
ジスタが低減されてチップ面積を低減できる。
【０１０９】○なお、以上の説明では、センスアンプ３
に接続されるビット線対（センスアンプビット線対）Ｂ
ＬＺ，ＢＬＸがメモリセルアレイに接続されるビット線
対と接続されていたが、いわゆる、ＮＰＢＳ（non-prec
harged Bit-Line Sensing）方式（1998 Symposium on V
LSI Circuits Digest of Technical Papers p16-17:Jun
e 11-13,1998）のように、１本のビット線をセンスアン
プビット線の片方へ接続し、他方のセンスアンプビット
線はその逆論理をセンスアンプで駆動して生成する方式
にも使用できる。
に接続されるビット線対（センスアンプビット線対）Ｂ
ＬＺ，ＢＬＸがメモリセルアレイに接続されるビット線
対と接続されていたが、いわゆる、ＮＰＢＳ（non-prec
harged Bit-Line Sensing）方式（1998 Symposium on V
LSI Circuits Digest of Technical Papers p16-17:Jun
e 11-13,1998）のように、１本のビット線をセンスアン
プビット線の片方へ接続し、他方のセンスアンプビット
線はその逆論理をセンスアンプで駆動して生成する方式
にも使用できる。
【０１１０】
【発明の効果】以上詳述したように、本発明によれば、
ダイレクトセンス方式を適用して動作の高速化を実現で
き、かつチップ面積を削減できる。また、消費電力の低
減及び低コスト化を図ることができる。
ダイレクトセンス方式を適用して動作の高速化を実現で
き、かつチップ面積を削減できる。また、消費電力の低
減及び低コスト化を図ることができる。
【図１】 第一実施形態のＤＲＡＭの一部回路図。
【図２】 イコライザとセンスアンプの回路図。
【図３】 イコライザとライトアンプの回路図。
【図４】 電位差スイッチ回路を示す回路図。
【図５】 別の電位差スイッチ回路を示す回路図。
【図６】 ＤＲＡＭの動作を示すタイムチャート。
【図７】 第二実施形態の電位差スイッチ回路を示す回
路図。
路図。
【図８】 第三実施形態の電位差スイッチ回路を示す回
路図。
路図。
【図９】 従来のＤＲＡＭの一部回路図。
【図１０】 従来のＤＲＡＭの動作を示すタイムチャー
ト。
ト。
【図１１】 従来のＤＲＡＭの一部回路図。
【図１２】 従来のコラムデコーダの回路図。
【図１３】 従来のＤＲＡＭの概略構成図。
１ 半導体記憶装置としてのＤＲＡＭ ３ センスアンプ ４，５ コラムスイッチ ２１、２２，３０，３１ 電位差スイッチ回路 Ｄ１，Ｄ２ 整流素子としてのダイオード ＴＮ４，ＴＮ５ 読み出しトランジスタ ＴＮ８，ＴＮ９ 整流素子としてのトランジスタ ＴＮ１１，１２ 電位差スイッチ回路を構成するトラン
ジスタ ＴＮ１３，１４ 電位差スイッチ回路を構成するトラン
ジスタ ＢＬＺ，ＢＬＸ センスアンプビット線対 ＤＺ，ＤＸ データ線対 ＤＢＺ，ＤＢＸ データバス線対 ＹＳＥＬ コラム選択信号 ＲＥＦＡ 所定電位としての基準電位 Ｖｄｄ 高電位電源 Ｖｓｓ 低電位電源 ＰＳＧ 高電位制御電源 ＮＳＧ 低電位制御電源
ジスタ ＴＮ１３，１４ 電位差スイッチ回路を構成するトラン
ジスタ ＢＬＺ，ＢＬＸ センスアンプビット線対 ＤＺ，ＤＸ データ線対 ＤＢＺ，ＤＢＸ データバス線対 ＹＳＥＬ コラム選択信号 ＲＥＦＡ 所定電位としての基準電位 Ｖｄｄ 高電位電源 Ｖｓｓ 低電位電源 ＰＳＧ 高電位制御電源 ＮＳＧ 低電位制御電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 悟 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 古山 孝昭 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B024 AA01 AA07 AA15 BA15 BA25 BA29 CA07
Claims (12)
- 【請求項１】 センスアンプに接続されたセンスアンプ
ビット線対と、 前記センスアンプビット線対にそれぞれのゲートが接続
され、当該センスアンプビット線対の電位レベルに応じ
て、データ線対を所定電位に駆動することにより、前記
センスアンプビット線対のデータをデータ線対に伝達す
る一対の読み出しトランジスタと、 前記データ線対と前記センスアンプビット線対との間に
設けられ、書き込み時において、データ線対とセンスア
ンプビット線対との間に生じた電位差に応答して、デー
タ線対に印加された書き込みデータをセンスアンプビッ
ト線対に伝達する電位差スイッチ回路とを備えることを
特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記電位差スイッチ回路は前記電位差に応答して、前記
センスアンプビット線対と前記データ線対との間を、一
方の読み出しトランジスタのゲートに接続されるセンス
アンプビット線と、他方の読み出しトランジスタが駆動
するデータ線の関係で接続するものであることを特徴と
する半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、 前記電位差スイッチ回路は、前記センスアンプビット線
からデータ線に向かって順方向に接続された一対の整流
素子により構成することを特徴とする半導体記憶装置。 - 【請求項４】 請求項２に記載の半導体記憶装置におい
て、 前記電位差スイッチ回路は、前記データ線と前記センス
アンプビット線との間に接続され、ゲートが相対するデ
ータ線に接続された一対のＭＯＳトランジスタにより構
成することを特徴とする半導体記憶装置。 - 【請求項５】 請求項２に記載の半導体記憶装置におい
て、 前記電位差スイッチ回路は、前記データ線と前記センス
アンプビット線との間に接続され、ゲートが相対するセ
ンスアンプビット線に接続された一対のＭＯＳトランジ
スタにより構成することを特徴とする半導体記憶装置。 - 【請求項６】 請求項１に記載の半導体記憶装置におい
て、 前記読み出しトランジスタのソースには低電位電源が接
続され、該読み出しトランジスタがオンに制御されるこ
とで前記データ線を低電位電源レベルに駆動することを
特徴とする半導体記憶装置。 - 【請求項７】 請求項１に記載の半導体記憶装置におい
て、 読み出し動作時に前記読み出しトランジスタのソースに
は第１レベルの電位が与えられ、該トランジスタがオン
に制御されることによりデータ線をその電位で駆動し、 スタンバイ時に前記トランジスタには前記第１レベルよ
りも高い第２レベルの電位が与えられることを特徴とす
る半導体記憶装置。 - 【請求項８】 請求項７に記載の半導体記憶装置におい
て、 センスアンプの低電位電源と前記読み出しトランジスタ
を駆動する電位は、同じ電位レベルに制御され、スタン
バイ時には、その電位がセンスアンプの高電位電源側に
シフトされることを特徴とする半導体記憶装置。 - 【請求項９】 請求項１に記載の半導体記憶装置におい
て、 前記センスアンプビット線対は、メモリセルに接続され
たビット線対と接続されることを特徴とする半導体記憶
装置。 - 【請求項１０】 請求項１に記載の半導体記憶装置にお
いて、 前記センスアンプビット線対の一方がメモリセルに接続
されたビット線と接続され、他方はその逆論理に駆動さ
れることを特徴とする半導体記憶装置。 - 【請求項１１】 請求項９又は１０に記載の半導体記憶
装置において、 前記センスアンプビット線対は、メモリセルに接続され
たビット線またはビット線対とスイッチ回路によって選
択的に接続されることを特徴とする半導体記憶装置。 - 【請求項１２】 請求項１に記載の半導体記憶装置にお
いて、 電位差スイッチ回路とセンスアンプの組を複数備え、そ
れらの組のデータ線対をそれぞれコラムスイッチを介し
てデータバス線に選択的に接続することを特徴とする半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01824799A JP3954228B2 (ja) | 1999-01-27 | 1999-01-27 | 半導体記憶装置 |
| US09/492,005 US6128238A (en) | 1999-01-27 | 2000-01-27 | Direct sensing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01824799A JP3954228B2 (ja) | 1999-01-27 | 1999-01-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000215668A true JP2000215668A (ja) | 2000-08-04 |
| JP3954228B2 JP3954228B2 (ja) | 2007-08-08 |
Family
ID=11966362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01824799A Expired - Fee Related JP3954228B2 (ja) | 1999-01-27 | 1999-01-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6128238A (ja) |
| JP (1) | JP3954228B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269986A (ja) * | 2001-03-12 | 2002-09-20 | Fujitsu Ltd | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
| JP2004199856A (ja) * | 2002-12-13 | 2004-07-15 | Samsung Electronics Co Ltd | データ読み取り能力が向上した半導体メモリ装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322541B1 (ko) * | 1999-07-14 | 2002-03-18 | 윤종용 | 입출력 라인쌍 등화회로 및 이를 구비한 메모리 장치 |
| US6438051B1 (en) | 2001-05-31 | 2002-08-20 | International Business Machines Corporation | Stabilized direct sensing memory architecture |
| US6449202B1 (en) | 2001-08-14 | 2002-09-10 | International Business Machines Corporation | DRAM direct sensing scheme |
| US6697293B2 (en) | 2002-04-12 | 2004-02-24 | International Business Machines Corporation | Localized direct sense architecture |
| US6711078B2 (en) * | 2002-07-01 | 2004-03-23 | International Business Machines Corporation | Writeback and refresh circuitry for direct sensed DRAM macro |
| JP2006179109A (ja) * | 2004-12-22 | 2006-07-06 | Matsushita Electric Ind Co Ltd | メモリ回路 |
| JP2008052810A (ja) * | 2006-08-24 | 2008-03-06 | Nec Electronics Corp | イコライズ回路及びその制御方法 |
| JP2011146116A (ja) * | 2010-01-18 | 2011-07-28 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5594681A (en) * | 1990-03-30 | 1997-01-14 | Fujitsu Limited | Dynamic random access memory wherein timing of completion of data reading is advanced |
| JP3085790B2 (ja) * | 1992-07-13 | 2000-09-11 | 旭化成工業株式会社 | 基布排気式エアバッグ |
| US5677878A (en) * | 1996-01-17 | 1997-10-14 | Micron Technology, Inc. | Method and apparatus for quickly restoring digit I/O lines |
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1999
- 1999-01-27 JP JP01824799A patent/JP3954228B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-27 US US09/492,005 patent/US6128238A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3954228B2 (ja) | 2007-08-08 |
| US6128238A (en) | 2000-10-03 |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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