JP3100849B2 - 半導体記憶装置 - Google Patents
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に係わ
り、特に誤動作の少ない、ビット線対間の電位差を増幅
するためのセンスアンプを具備する半導体記憶装置に関
する。
り、特に誤動作の少ない、ビット線対間の電位差を増幅
するためのセンスアンプを具備する半導体記憶装置に関
する。
【０００２】
【従来の技術】図１４は、従来のダイナミック型ＲＡＭ
のビット線対、イコライズ回路、センスアンプの回路図
である。図１４に示すように、メモリセルアレイ１００
内の図示せぬメモリセルに接続されたビット線ＢＬ、お
よび図示せぬ他のメモリセルに接続された、ビット線Ｂ
Ｌと対をなすビット線ＢＢＬが設けられている。ビット
線ＢＬ、ＢＢＬは、メモリセルとＤＱバス１０１とを互
いに接続する。ＤＱバス１０１はＩ／Ｏバッファ１０２
に接続されている。Ｉ／Ｏバッファ１０２は、装置外部
からＤＱバス１０１へ、およびＤＱバス１０１から装置
外部へとデ−タのやりとりを行う。
のビット線対、イコライズ回路、センスアンプの回路図
である。図１４に示すように、メモリセルアレイ１００
内の図示せぬメモリセルに接続されたビット線ＢＬ、お
よび図示せぬ他のメモリセルに接続された、ビット線Ｂ
Ｌと対をなすビット線ＢＢＬが設けられている。ビット
線ＢＬ、ＢＢＬは、メモリセルとＤＱバス１０１とを互
いに接続する。ＤＱバス１０１はＩ／Ｏバッファ１０２
に接続されている。Ｉ／Ｏバッファ１０２は、装置外部
からＤＱバス１０１へ、およびＤＱバス１０１から装置
外部へとデ−タのやりとりを行う。
【０００３】ビット線ＢＬとＢＢＬとの間には、ビット
線ＢＬの電位とビット線ＢＢＬの電位との間の電位差を
イコライズするためのビット線イコライズ回路１０３が
設けられている。イコライズ回路１０３は、ロウ系制御
回路１０４からのイコライズ信号ＢＥＱによりオン／オ
フ制御される。
線ＢＬの電位とビット線ＢＢＬの電位との間の電位差を
イコライズするためのビット線イコライズ回路１０３が
設けられている。イコライズ回路１０３は、ロウ系制御
回路１０４からのイコライズ信号ＢＥＱによりオン／オ
フ制御される。
【０００４】さらにビット線ＢＬとＢＢＬとの間には、
ビット線ＢＬの電位とビット線ＢＢＬの電位との間の電
位差を増幅するためのセンスアンプ１０５が設けられて
いる。センスアンプ１０５は、ロウ系制御回路１０４か
らの活性化信号ＳＥＮにより活性化されるセンスアンプ
駆動回路１０６により駆動される。センスアンプ１０５
は、ＰＭＯＳセンスアンプ部１０７とＮＭＯＳセンスア
ンプ部１０８とを持つ。ＰＭＯＳセンスアンプ部１０７
には駆動信号線ＳＡＰが接続され、ＮＭＯＳセンスアン
プ部１０８には駆動信号線ＢＳＡＮが接続されている。
ビット線ＢＬの電位とビット線ＢＢＬの電位との間の電
位差を増幅するためのセンスアンプ１０５が設けられて
いる。センスアンプ１０５は、ロウ系制御回路１０４か
らの活性化信号ＳＥＮにより活性化されるセンスアンプ
駆動回路１０６により駆動される。センスアンプ１０５
は、ＰＭＯＳセンスアンプ部１０７とＮＭＯＳセンスア
ンプ部１０８とを持つ。ＰＭＯＳセンスアンプ部１０７
には駆動信号線ＳＡＰが接続され、ＮＭＯＳセンスアン
プ部１０８には駆動信号線ＢＳＡＮが接続されている。
【０００５】図１５は、図１４に示すセンスアンプ駆動
回路１０６の回路図である。図１５に示すように、セン
スアンプ駆動回路１０６には、駆動信号としてＶＣＣレ
ベルの電位を駆動信号線ＳＡＰに供給するＰＭＯＳ１１
０、駆動信号としてＶＳＳレベル（ＧＮＤ）の電位を駆
動信号線ＢＳＡＮに供給するＮＭＯＳ１１３、プリチャ
−ジ電位としてＶＢＬ（ほぼＶＣＣ／２レベル）レベル
の電位を駆動信号線ＳＡＰに供給するＮＭＯＳ１１１、
並びにプリチャ−ジ電位としてほぼＶＢＬレベルの電位
を駆動信号線ＢＳＡＮに供給するＮＭＯＳ１１２をそれ
ぞれ含んでいる。
回路１０６の回路図である。図１５に示すように、セン
スアンプ駆動回路１０６には、駆動信号としてＶＣＣレ
ベルの電位を駆動信号線ＳＡＰに供給するＰＭＯＳ１１
０、駆動信号としてＶＳＳレベル（ＧＮＤ）の電位を駆
動信号線ＢＳＡＮに供給するＮＭＯＳ１１３、プリチャ
−ジ電位としてＶＢＬ（ほぼＶＣＣ／２レベル）レベル
の電位を駆動信号線ＳＡＰに供給するＮＭＯＳ１１１、
並びにプリチャ−ジ電位としてほぼＶＢＬレベルの電位
を駆動信号線ＢＳＡＮに供給するＮＭＯＳ１１２をそれ
ぞれ含んでいる。
【０００６】ところで、従来のセンスアンプ駆動回路１
０６では、駆動信号線対ＳＡＰ、ＢＳＡＮのプリチャ−
ジは、センスアンプをイコライズするイコライズ信号Ｂ
ＥＱを使って行われている。
０６では、駆動信号線対ＳＡＰ、ＢＳＡＮのプリチャ−
ジは、センスアンプをイコライズするイコライズ信号Ｂ
ＥＱを使って行われている。
【０００７】しかしながら、活性化信号ＳＥＮは、イコ
ライズ信号ＢＥＱより遅れて出力されるので、従来のセ
ンスアンプ駆動回路１０６では、図１６に示すように、
駆動信号ＳＡＰ、ＢＳＡＮの電位が不定（フロ−ティン
グ）となる時期が発生してしまう。電位が不定となる時
期にノイズなどが駆動信号線ＳＡＰあるいはＢＳＡＮに
入力されると、駆動信号線の電位が“Ｈ”レベル、ある
いは“Ｌ”レベルに移ることがある。特に“Ｌ”レベル
に移りやすい。駆動信号線の電位が“Ｈ”レベル、
“Ｌ”レベルに移ると、センスアンプ１０５に電源が供
給されることになるので、誤動作する可能性がある。
ライズ信号ＢＥＱより遅れて出力されるので、従来のセ
ンスアンプ駆動回路１０６では、図１６に示すように、
駆動信号ＳＡＰ、ＢＳＡＮの電位が不定（フロ−ティン
グ）となる時期が発生してしまう。電位が不定となる時
期にノイズなどが駆動信号線ＳＡＰあるいはＢＳＡＮに
入力されると、駆動信号線の電位が“Ｈ”レベル、ある
いは“Ｌ”レベルに移ることがある。特に“Ｌ”レベル
に移りやすい。駆動信号線の電位が“Ｈ”レベル、
“Ｌ”レベルに移ると、センスアンプ１０５に電源が供
給されることになるので、誤動作する可能性がある。
【０００８】
【発明が解決しようとする課題】この発明は、上記の点
に鑑みてなされたもので、その目的は、センスアンプが
誤動作する可能性を低減できる半導体記憶装置を提供す
ることにある。
に鑑みてなされたもので、その目的は、センスアンプが
誤動作する可能性を低減できる半導体記憶装置を提供す
ることにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の第１の態様では、第１のメモリセルに
接続された第１のビット線と、第２のメモリセルに接続
された、前記第１のビット線と対をなす第２のビット線
と、前記第１のビット線と前記第２のビット線との間に
接続された、前記第１のビット線の電位と前記第２のビ
ット線の電位との間の電位差をイコライズするためのイ
コライズ手段と、前記第１のビット線と前記第２のビッ
ト線との間に接続された、前記第１のビット線の電位と
前記第２のビット線の電位との電位差を増幅するための
増福手段と、前記増幅手段に接続された第１の駆動信号
線と、前記増幅手段に接続された、前記第１の駆動信号
線と対をなす第２の駆動信号線と、前記第１の駆動信号
線と前記第２の駆動信号線とに接続された、前記第１の
駆動信号線の電位および前記第２の駆動信号線の電位を
プリチャ−ジするためのプリチャ−ジ手段および前記第
１の駆動信号線および前記第２の駆動信号線に駆動信号
を供給する供給手段を含む、前記増幅手段を駆動する駆
動手段と、前記イコライズ手段および前記駆動手段を制
御するための制御手段とを具備する。
めに、この発明の第１の態様では、第１のメモリセルに
接続された第１のビット線と、第２のメモリセルに接続
された、前記第１のビット線と対をなす第２のビット線
と、前記第１のビット線と前記第２のビット線との間に
接続された、前記第１のビット線の電位と前記第２のビ
ット線の電位との間の電位差をイコライズするためのイ
コライズ手段と、前記第１のビット線と前記第２のビッ
ト線との間に接続された、前記第１のビット線の電位と
前記第２のビット線の電位との電位差を増幅するための
増福手段と、前記増幅手段に接続された第１の駆動信号
線と、前記増幅手段に接続された、前記第１の駆動信号
線と対をなす第２の駆動信号線と、前記第１の駆動信号
線と前記第２の駆動信号線とに接続された、前記第１の
駆動信号線の電位および前記第２の駆動信号線の電位を
プリチャ−ジするためのプリチャ−ジ手段および前記第
１の駆動信号線および前記第２の駆動信号線に駆動信号
を供給する供給手段を含む、前記増幅手段を駆動する駆
動手段と、前記イコライズ手段および前記駆動手段を制
御するための制御手段とを具備する。
【００１０】そして、前記制御手段が、前記イコライズ
手段と、前記駆動手段が含む前記プリチャ−ジ手段とを
互いに独立させて制御するとともに、前記駆動手段が含
む前記供給手段が前記第１の駆動信号線および前記第２
の駆動信号線に駆動信号を供給する実質的な直前まで、
前記駆動手段が含む前記プリチャ−ジ手段が前記第１の
駆動信号線の電位および前記第２の駆動信号線にプリチ
ャ−ジ電位を供給し続けることを特徴としている。
手段と、前記駆動手段が含む前記プリチャ−ジ手段とを
互いに独立させて制御するとともに、前記駆動手段が含
む前記供給手段が前記第１の駆動信号線および前記第２
の駆動信号線に駆動信号を供給する実質的な直前まで、
前記駆動手段が含む前記プリチャ−ジ手段が前記第１の
駆動信号線の電位および前記第２の駆動信号線にプリチ
ャ−ジ電位を供給し続けることを特徴としている。
【００１１】さらに、前記制御手段は、前記イコライズ
手段をオフさせるタイミングよりも、前記駆動手段が含
む前記プリチャ−ジ手段をオフさせるタイミングを遅ら
せて制御することを特徴としている。
手段をオフさせるタイミングよりも、前記駆動手段が含
む前記プリチャ−ジ手段をオフさせるタイミングを遅ら
せて制御することを特徴としている。
【００１２】さらに、前記制御手段は、前記イコライズ
手段を活性状態にする第１の活性化信号と、前記駆動手
段を活性状態にする第２の活性化信号とを出力し、前記
第２の活性化信号のみを用いて前記駆動手段が含む前記
プリチャ−ジ手段、並びに前記駆動手段が含む前記供給
手段を制御することを特徴としている。
手段を活性状態にする第１の活性化信号と、前記駆動手
段を活性状態にする第２の活性化信号とを出力し、前記
第２の活性化信号のみを用いて前記駆動手段が含む前記
プリチャ−ジ手段、並びに前記駆動手段が含む前記供給
手段を制御することを特徴としている。
【００１３】さらに、前記制御手段は、第１の活性化信
号を出力した後、所定の時間経過後に前記第２の活性化
信号を出力することを特徴としている。また、この発明
の第２の態様では、前記駆動手段は、前記第２の活性化
信号から、前記供給手段を制御する第１の信号および前
記プリチャ−ジ手段を制御する第２の信号を発生させる
ための発生手段を、さらに含むことを特徴としている。
号を出力した後、所定の時間経過後に前記第２の活性化
信号を出力することを特徴としている。また、この発明
の第２の態様では、前記駆動手段は、前記第２の活性化
信号から、前記供給手段を制御する第１の信号および前
記プリチャ−ジ手段を制御する第２の信号を発生させる
ための発生手段を、さらに含むことを特徴としている。
【００１４】さらに、前記発生手段は、前記プリチャ−
ジ手段および前記供給手段がそれぞれ同時にオンされな
いように、前記第１の信号および前記第２の信号を互い
にずらしてあって出力することを特徴としている。
ジ手段および前記供給手段がそれぞれ同時にオンされな
いように、前記第１の信号および前記第２の信号を互い
にずらしてあって出力することを特徴としている。
【００１５】さらに、前記発生手段は、前記第２の信号
よりも遅れて前記第１の信号を出力することを特徴とし
ている。さらに、前記発生手段は、第１の遅延手段を介
して、前記第２の活性化信号を前記第１の信号に変換す
る第１の変換手段と、前記第２の活性化信号と第２の遅
延手段を介した前記遅延活性化信号とを受け、これら第
２の活性化信号と遅延活性化信号とを論理合成して、前
記第２の活性化信号を前記第２の信号に変換する第２の
変換手段とを含むことを特徴としている。
よりも遅れて前記第１の信号を出力することを特徴とし
ている。さらに、前記発生手段は、第１の遅延手段を介
して、前記第２の活性化信号を前記第１の信号に変換す
る第１の変換手段と、前記第２の活性化信号と第２の遅
延手段を介した前記遅延活性化信号とを受け、これら第
２の活性化信号と遅延活性化信号とを論理合成して、前
記第２の活性化信号を前記第２の信号に変換する第２の
変換手段とを含むことを特徴としている。
【００１６】さらに、前記第１の遅延手段の遅延時間
は、前記第２の遅延手段の遅延時間より短く設定されて
いることを特徴としている。また、この発明の第３の態
様では、前記第１のビット線および前記第２のビット線
からなるビット線対からなる列を複数有し、前記列毎に
設けられた、少なくとも内部デ−タバスから供給される
デ−タを一時的に記憶しておくための記憶手段を、さら
に具備する。
は、前記第２の遅延手段の遅延時間より短く設定されて
いることを特徴としている。また、この発明の第３の態
様では、前記第１のビット線および前記第２のビット線
からなるビット線対からなる列を複数有し、前記列毎に
設けられた、少なくとも内部デ−タバスから供給される
デ−タを一時的に記憶しておくための記憶手段を、さら
に具備する。
【００１７】そして、前記制御手段が第１の活性化信号
を出力した後、前記所定の時間が経過する間に、少なく
とも更新デ−タが入力された時、この更新デ−タを前記
記憶手段に記憶させる動作を繰り返しながらデ−タを書
き替え、このデ−タの書き替えが終了した後に、前記制
御手段が前記第２の活性化信号を出力し、前記増幅手段
が活性化する実質的な直前まで、前記第１の駆動信号線
および前記第２の駆動信号線をプリチャ−ジ電位に固定
しておくことを特徴としている。
を出力した後、前記所定の時間が経過する間に、少なく
とも更新デ−タが入力された時、この更新デ−タを前記
記憶手段に記憶させる動作を繰り返しながらデ−タを書
き替え、このデ−タの書き替えが終了した後に、前記制
御手段が前記第２の活性化信号を出力し、前記増幅手段
が活性化する実質的な直前まで、前記第１の駆動信号線
および前記第２の駆動信号線をプリチャ−ジ電位に固定
しておくことを特徴としている。
【００１８】さらに、前記デ−タの書き替えが終了した
後に、デ−タを前記記憶手段から前記増幅手段に対し
て、デ−タを一括して転送させる転送手段を、さらに具
備し、前記デ−タの一括転送後、前記増幅手段が活性化
する実質的な直前まで、前記第１の駆動信号線および前
記第２の駆動信号線をプリチャ−ジ電位に固定しておく
ことを特徴としている。
後に、デ−タを前記記憶手段から前記増幅手段に対し
て、デ−タを一括して転送させる転送手段を、さらに具
備し、前記デ−タの一括転送後、前記増幅手段が活性化
する実質的な直前まで、前記第１の駆動信号線および前
記第２の駆動信号線をプリチャ−ジ電位に固定しておく
ことを特徴としている。
【００１９】
【作用】上記の構成を有する第１〜第３の態様に係る半
導体記憶装置であると、イコライズ手段と、駆動手段が
含むプリチャ−ジ手段とが互いに独立されて制御される
ことにより、イコライズ手段のイコライズが解除された
時でも、駆動信号線対のプリチャ−ジ（イコライズ）が
解除されないようにすることができ、駆動信号線対の電
位が不定となる状態を無くすことができる。このため、
駆動信号線対の電位が不定の時に懸念される、ノイズな
どによる駆動信号線対の不慮の電位決定が防止される。
よって、増幅手段を誤動作し難くすることができる。
導体記憶装置であると、イコライズ手段と、駆動手段が
含むプリチャ−ジ手段とが互いに独立されて制御される
ことにより、イコライズ手段のイコライズが解除された
時でも、駆動信号線対のプリチャ−ジ（イコライズ）が
解除されないようにすることができ、駆動信号線対の電
位が不定となる状態を無くすことができる。このため、
駆動信号線対の電位が不定の時に懸念される、ノイズな
どによる駆動信号線対の不慮の電位決定が防止される。
よって、増幅手段を誤動作し難くすることができる。
【００２０】また、第２の態様に係る半導体記憶装置で
あると、供給手段のオンとプリチャ−ジ手段のオンとが
同じタイミングで行われないために、プリチャ−ジ電位
から電源電位に向けて流れる貫通電流を、さらに防止す
ることができる。
あると、供給手段のオンとプリチャ−ジ手段のオンとが
同じタイミングで行われないために、プリチャ−ジ電位
から電源電位に向けて流れる貫通電流を、さらに防止す
ることができる。
【００２１】また、第３の態様に係る半導体記憶装置で
あると、増幅手段を活性化させる実質的な直前まで、第
１、第２の駆動信号線をそれぞれプリチャ−ジ電位ＶＢ
Ｌに固定するため、増幅手段を活性化させる以前に、特
に駆動信号線が低い電位に落ちてしまうことを防止でき
る。このため、増幅手段を活性化させる以前に、増幅手
段が不慮に活性化、即ち誤動作する可能性を低減でき、
このような増幅手段の誤動作に関連したデ−タの誤書き
込みなどを、さらに防止できる。
あると、増幅手段を活性化させる実質的な直前まで、第
１、第２の駆動信号線をそれぞれプリチャ−ジ電位ＶＢ
Ｌに固定するため、増幅手段を活性化させる以前に、特
に駆動信号線が低い電位に落ちてしまうことを防止でき
る。このため、増幅手段を活性化させる以前に、増幅手
段が不慮に活性化、即ち誤動作する可能性を低減でき、
このような増幅手段の誤動作に関連したデ−タの誤書き
込みなどを、さらに防止できる。
【００２２】
【実施例】以下、この発明を実施例により説明する。
尚、この説明においては、全図に渡り、共通の部分には
共通の参照符号を付し、重複する説明を避けることにす
る。図１は、この発明の第１の実施例に係る半導体記憶
装置の概略的なブロック構成を示すブロック図、図２
は、図１に示すセンスアンプ駆動回路７の回路図であ
る。
尚、この説明においては、全図に渡り、共通の部分には
共通の参照符号を付し、重複する説明を避けることにす
る。図１は、この発明の第１の実施例に係る半導体記憶
装置の概略的なブロック構成を示すブロック図、図２
は、図１に示すセンスアンプ駆動回路７の回路図であ
る。
【００２３】図１に示すように、メモリセルアレイ１内
の図示せぬメモリセルにはビット線ＢＬが接続され、図
示せぬ他のメモリセルにはビット線ＢＬと対をなすビッ
ト線ＢＢＬ接続されている。ビット線対ＢＬ、ＢＢＬ
は、メモリセルとＤＱバス２とを互いに接続する。ＤＱ
バス２はＩ／Ｏバッファ３に接続されている。Ｉ／Ｏバ
ッファ３は、装置外部からＤＱバス２へ、およびＤＱバ
ス２から装置外部へとデ−タのやりとりを行う。
の図示せぬメモリセルにはビット線ＢＬが接続され、図
示せぬ他のメモリセルにはビット線ＢＬと対をなすビッ
ト線ＢＢＬ接続されている。ビット線対ＢＬ、ＢＢＬ
は、メモリセルとＤＱバス２とを互いに接続する。ＤＱ
バス２はＩ／Ｏバッファ３に接続されている。Ｉ／Ｏバ
ッファ３は、装置外部からＤＱバス２へ、およびＤＱバ
ス２から装置外部へとデ−タのやりとりを行う。
【００２４】ビット線ＢＬとビット線ＢＢＬとの間に
は、ビット線ＢＬの電位とビット線ＢＢＬの電位との間
の電位差をイコライズするためのビット線イコライズ回
路４が設けられている。イコライズ回路４は、ロウ系制
御回路５からのイコライズ信号ＢＥＱによりオン／オフ
制御される。
は、ビット線ＢＬの電位とビット線ＢＢＬの電位との間
の電位差をイコライズするためのビット線イコライズ回
路４が設けられている。イコライズ回路４は、ロウ系制
御回路５からのイコライズ信号ＢＥＱによりオン／オフ
制御される。
【００２５】さらにビット線ＢＬとビット線ＢＢＬとの
間には、ビット線ＢＬの電位とビット線ＢＢＬの電位と
の間の電位差を増幅するためのセンスアンプ６が設けら
れている。センスアンプ６は、ロウ系制御回路５からの
活性化信号ＳＥＮにより活性化されるセンスアンプ駆動
回路７により駆動される。
間には、ビット線ＢＬの電位とビット線ＢＢＬの電位と
の間の電位差を増幅するためのセンスアンプ６が設けら
れている。センスアンプ６は、ロウ系制御回路５からの
活性化信号ＳＥＮにより活性化されるセンスアンプ駆動
回路７により駆動される。
【００２６】尚、ロウ系制御回路５は、ロウアドレスス
トロ−ブ信号ＢＲＡＳを受けた後、イコライズ信号ＢＥ
Ｑを出力する。活性化信号ＳＥＮは、イコライズ信号Ｂ
ＥＱが出力された後、遅れて出力される。
トロ−ブ信号ＢＲＡＳを受けた後、イコライズ信号ＢＥ
Ｑを出力する。活性化信号ＳＥＮは、イコライズ信号Ｂ
ＥＱが出力された後、遅れて出力される。
【００２７】センスアンプ６は、ＰＭＯＳセンスアンプ
部８とＮＭＯＳセンスアンプ部９とを持つ。ＰＭＯＳセ
ンスアンプ部８には駆動信号線ＳＡＰが接続され、ＮＭ
ＯＳセンスアンプ部９には駆動信号線ＢＳＡＮが接続さ
れている。
部８とＮＭＯＳセンスアンプ部９とを持つ。ＰＭＯＳセ
ンスアンプ部８には駆動信号線ＳＡＰが接続され、ＮＭ
ＯＳセンスアンプ部９には駆動信号線ＢＳＡＮが接続さ
れている。
【００２８】図１に示すＤＲＡＭが持つセンスアンプ駆
動回路７は、図２に示す回路により構成されている。図
２に示すように、センスアンプ駆動回路７には、駆動信
号としてＶＣＣレベルの電位を駆動信号線ＳＡＰに供給
するＰＭＯＳ１０、駆動信号としてＶＳＳレベル（ＧＮ
Ｄ）の電位を駆動信号線ＢＳＡＮに供給するＮＭＯＳ１
３、プリチャ−ジ電位としてＶＢＬ（ほぼＶＣＣ／２レ
ベル）レベルの電位を駆動信号線ＳＡＰに供給するＮＭ
ＯＳ１１、並びにプリチャ−ジ電位としてほぼＶＢＬレ
ベルの電位を駆動信号線ＢＳＡＮに供給するＮＭＯＳ１
２をそれぞれ含んでいる。ここで、ＰＭＯＳ１０および
ＮＭＯＳ１３はセンスアンプドライバ部１４を構成し、
ＮＭＯＳ１１およびＮＭＯＳ１２はセンスアンププリチ
ャ−ジャ部１５を構成している。
動回路７は、図２に示す回路により構成されている。図
２に示すように、センスアンプ駆動回路７には、駆動信
号としてＶＣＣレベルの電位を駆動信号線ＳＡＰに供給
するＰＭＯＳ１０、駆動信号としてＶＳＳレベル（ＧＮ
Ｄ）の電位を駆動信号線ＢＳＡＮに供給するＮＭＯＳ１
３、プリチャ−ジ電位としてＶＢＬ（ほぼＶＣＣ／２レ
ベル）レベルの電位を駆動信号線ＳＡＰに供給するＮＭ
ＯＳ１１、並びにプリチャ−ジ電位としてほぼＶＢＬレ
ベルの電位を駆動信号線ＢＳＡＮに供給するＮＭＯＳ１
２をそれぞれ含んでいる。ここで、ＰＭＯＳ１０および
ＮＭＯＳ１３はセンスアンプドライバ部１４を構成し、
ＮＭＯＳ１１およびＮＭＯＳ１２はセンスアンププリチ
ャ−ジャ部１５を構成している。
【００２９】ドライバ部１４には、ロウ系制御回路５よ
り出力される活性化信号ＳＥＮと、この活性化信号ＳＥ
Ｎをインバ−タ部１６によりレベル反転させた信号ＢＳ
ＥＮとが供給される。具体的には、活性化信号ＳＥＮ
は、ＮＭＯＳ１３のゲ−トに供給され、反転活性化信号
ＢＳＥＮは、ＰＭＯＳ１０のゲ−トに供給される。
り出力される活性化信号ＳＥＮと、この活性化信号ＳＥ
Ｎをインバ−タ部１６によりレベル反転させた信号ＢＳ
ＥＮとが供給される。具体的には、活性化信号ＳＥＮ
は、ＮＭＯＳ１３のゲ−トに供給され、反転活性化信号
ＢＳＥＮは、ＰＭＯＳ１０のゲ−トに供給される。
【００３０】プリチャ−ジャ部１５には、反転活性化信
号ＢＳＥＮが供給される。具体的には、反転活性化信号
ＢＳＥＮは、ＮＭＯＳ１１およびＮＭＯＳ１２のゲ−ト
にそれぞれ供給される。これにより、センスアンプ６の
非活性化期間においては、ＰＭＯＳ１１とＮＭＯＳ１２
とから、ＶＢＬレベルの電位が駆動信号線ＳＡＰ、ＢＳ
ＡＮにそれぞれ供給される。一方、センスアンプ６の活
性化期間においては、ＰＭＯＳ１０からＶＣＣレベルの
電位が駆動信号線ＳＡＰに供給され、ＮＭＯＳ１３から
ＶＳＳレベルの電位が駆動信号ＢＳＡＮに供給される。
号ＢＳＥＮが供給される。具体的には、反転活性化信号
ＢＳＥＮは、ＮＭＯＳ１１およびＮＭＯＳ１２のゲ−ト
にそれぞれ供給される。これにより、センスアンプ６の
非活性化期間においては、ＰＭＯＳ１１とＮＭＯＳ１２
とから、ＶＢＬレベルの電位が駆動信号線ＳＡＰ、ＢＳ
ＡＮにそれぞれ供給される。一方、センスアンプ６の活
性化期間においては、ＰＭＯＳ１０からＶＣＣレベルの
電位が駆動信号線ＳＡＰに供給され、ＮＭＯＳ１３から
ＶＳＳレベルの電位が駆動信号ＢＳＡＮに供給される。
【００３１】図３は、図１および図２に示すＤＲＡＭの
動作を示した動作波形図である。図１および図２に示す
ＤＲＡＭであると、駆動信号線対ＳＡＰ、ＢＳＡＮの電
位をプリチャ−ジするための制御が、イコライズ信号Ｂ
ＥＱではなく、反転活性化信号ＢＳＥＮにより行われ
る。即ち、ロウ系制御回路５によって、イコライズ回路
４とプリチャ−ジャ部１５とが互いに独立して制御され
ている。このため、図３に示されるように、イコライズ
信号ＢＥＱが“Ｌ”レベルに落ちている期間、特にイコ
ライズ信号ＢＥＱおよび活性化信号ＳＥＮがともに
“Ｌ”レベルとなっている期間Ｔにおいて、駆動信号線
対ＳＡＰ、ＢＳＡＮの電位が不定となることがない。よ
って、活性化信号ＳＥＮが、イコライズ信号ＢＥＱより
も遅れて出力されても、センスアンプ６が誤動作するこ
とがない。
動作を示した動作波形図である。図１および図２に示す
ＤＲＡＭであると、駆動信号線対ＳＡＰ、ＢＳＡＮの電
位をプリチャ−ジするための制御が、イコライズ信号Ｂ
ＥＱではなく、反転活性化信号ＢＳＥＮにより行われ
る。即ち、ロウ系制御回路５によって、イコライズ回路
４とプリチャ−ジャ部１５とが互いに独立して制御され
ている。このため、図３に示されるように、イコライズ
信号ＢＥＱが“Ｌ”レベルに落ちている期間、特にイコ
ライズ信号ＢＥＱおよび活性化信号ＳＥＮがともに
“Ｌ”レベルとなっている期間Ｔにおいて、駆動信号線
対ＳＡＰ、ＢＳＡＮの電位が不定となることがない。よ
って、活性化信号ＳＥＮが、イコライズ信号ＢＥＱより
も遅れて出力されても、センスアンプ６が誤動作するこ
とがない。
【００３２】次に、この発明の第２の実施例に係るＤＲ
ＡＭについて説明する。図４は、この発明の第２の実施
例に係るＤＲＡＭが具備するセンスアンプ駆動回路７-2
の回路図である。
ＡＭについて説明する。図４は、この発明の第２の実施
例に係るＤＲＡＭが具備するセンスアンプ駆動回路７-2
の回路図である。
【００３３】図４に示すように、センスアンプ駆動回路
７-2は、プリチャ−ジャ・ドライバ制御信号発生回路２
０を有している。発生回路２０は、活性化信号ＳＥＮを
受け、この活性化信号ＳＥＮから、ドライバ部１４を制
御するための制御信号ＳＡＮＧと、プリチャ−ジャ部１
５を制御するための制御信号ＢＳＡＮＧとを発生させ
る。発生回路２０は、制御信号ＳＡＮＧおよび制御信号
ＢＳＡＮＧをそれぞれ、活性化信号ＳＥＮから作るの
で、第１の実施例と同様、イコライズ回路４とプリチャ
−ジャ部１５とが互いに独立して制御されることにな
る。さらにこの実施例に開示される発生回路２０は、制
御信号ＳＡＮＧと制御信号ＢＳＡＮＧとを互いにずらし
て発生する。
７-2は、プリチャ−ジャ・ドライバ制御信号発生回路２
０を有している。発生回路２０は、活性化信号ＳＥＮを
受け、この活性化信号ＳＥＮから、ドライバ部１４を制
御するための制御信号ＳＡＮＧと、プリチャ−ジャ部１
５を制御するための制御信号ＢＳＡＮＧとを発生させ
る。発生回路２０は、制御信号ＳＡＮＧおよび制御信号
ＢＳＡＮＧをそれぞれ、活性化信号ＳＥＮから作るの
で、第１の実施例と同様、イコライズ回路４とプリチャ
−ジャ部１５とが互いに独立して制御されることにな
る。さらにこの実施例に開示される発生回路２０は、制
御信号ＳＡＮＧと制御信号ＢＳＡＮＧとを互いにずらし
て発生する。
【００３４】ドライバ部１４のオンとプリチャ−ジャ部
１５のオフとが同じタイミングで行われると、ＢＳＡＮ
プリチャ−ジャ（例えば図２に示されたＮＭＯＳ１２）
およびＢＳＡＮドライバ（例えば図２に示されたＮＭＯ
Ｓ１３）を介して、電位ＶＢＬから電位ＶＳＳに向けて
貫通電流が流れることがある。しかし、発生回路２０
は、制御信号ＳＡＮＧと制御信号ＢＳＡＮＧとを互いに
ずらして発生させ、これら制御信号ＳＡＮＧ、ＢＳＡＮ
Ｇにより、ドライバ部１４とプリチャ−ジャ部１５とを
制御するので、上記の貫通電流を防止することができ
る。
１５のオフとが同じタイミングで行われると、ＢＳＡＮ
プリチャ−ジャ（例えば図２に示されたＮＭＯＳ１２）
およびＢＳＡＮドライバ（例えば図２に示されたＮＭＯ
Ｓ１３）を介して、電位ＶＢＬから電位ＶＳＳに向けて
貫通電流が流れることがある。しかし、発生回路２０
は、制御信号ＳＡＮＧと制御信号ＢＳＡＮＧとを互いに
ずらして発生させ、これら制御信号ＳＡＮＧ、ＢＳＡＮ
Ｇにより、ドライバ部１４とプリチャ−ジャ部１５とを
制御するので、上記の貫通電流を防止することができ
る。
【００３５】図５は、図４に示す制御信号発生回路２０
の回路図である。図５に示すように、発生回路２０は、
活性化信号ＳＥＮを受け、この活性化信号ＳＥＮを制御
信号ＳＡＮＧに変換し、出力するＳＡＮＧ変換回路２１
と、活性化信号ＳＥＮを受け、この活性化信号ＳＥＮを
制御信号ＢＳＡＮＧに変換し、出力するＢＳＡＮＧ変換
回路２２とを有する。
の回路図である。図５に示すように、発生回路２０は、
活性化信号ＳＥＮを受け、この活性化信号ＳＥＮを制御
信号ＳＡＮＧに変換し、出力するＳＡＮＧ変換回路２１
と、活性化信号ＳＥＮを受け、この活性化信号ＳＥＮを
制御信号ＢＳＡＮＧに変換し、出力するＢＳＡＮＧ変換
回路２２とを有する。
【００３６】ＳＡＮＧ変換回路２１は、一端に活性化信
号ＳＥＮを受け、他端から制御信号ＳＡＮＧを出力す
る、遅延時間τ１を持つ遅延回路２３を含んでいる。活
性化信号ＳＥＮは、遅延回路２３により時間τ１遅らさ
れることで、制御信号ＳＡＮＧに変換される。
号ＳＥＮを受け、他端から制御信号ＳＡＮＧを出力す
る、遅延時間τ１を持つ遅延回路２３を含んでいる。活
性化信号ＳＥＮは、遅延回路２３により時間τ１遅らさ
れることで、制御信号ＳＡＮＧに変換される。
【００３７】ＢＳＡＮＧ変換回路２２は、一つの活性化
信号ＳＥＮを２つに分岐する分岐部２４と、分岐された
一方の活性化信号ＳＥＮを一端に受け、他端から遅延活
性化信号ＳＥＮ´を出力する、遅延時間τ２を持つ遅延
回路２５と、分岐された他方の活性化信号ＳＥＮを一入
力端に受けるとともに遅延活性化信号ＳＥＮ´を他入力
端に受け、これら活性化信号ＳＥＮおよびＳＥＮ´を論
理合成し、出力端から制御信号ＢＳＡＮＧを出力する論
理回路２６とを含んでいる。この実施例では、論理回路
２６は、ＮＯＲゲ−ト回路とされている。
信号ＳＥＮを２つに分岐する分岐部２４と、分岐された
一方の活性化信号ＳＥＮを一端に受け、他端から遅延活
性化信号ＳＥＮ´を出力する、遅延時間τ２を持つ遅延
回路２５と、分岐された他方の活性化信号ＳＥＮを一入
力端に受けるとともに遅延活性化信号ＳＥＮ´を他入力
端に受け、これら活性化信号ＳＥＮおよびＳＥＮ´を論
理合成し、出力端から制御信号ＢＳＡＮＧを出力する論
理回路２６とを含んでいる。この実施例では、論理回路
２６は、ＮＯＲゲ−ト回路とされている。
【００３８】図６は、図５に示す発生回路２０を具備す
るＤＲＡＭの動作を示す動作波形図である。図６に示す
ように、制御信号ＳＡＮＧは、活性化信号ＳＥＮの立ち
上がりから時間τ１遅れて立ち上がる。ドライバ部１４
は、制御信号ＳＡＮＧの立ち上がりを受けてオンされ
る。
るＤＲＡＭの動作を示す動作波形図である。図６に示す
ように、制御信号ＳＡＮＧは、活性化信号ＳＥＮの立ち
上がりから時間τ１遅れて立ち上がる。ドライバ部１４
は、制御信号ＳＡＮＧの立ち上がりを受けてオンされ
る。
【００３９】また、制御信号ＢＳＡＮＧは、活性化信号
ＳＥＮの立ち上がりを受けて、立ち下がる。図５に示し
た論理回路２５がＮＯＲ論理を含むためである。プリチ
ャ−ジャ部１５は、制御信号ＳＡＮＧの立ち下がりを受
けてオフされる。
ＳＥＮの立ち上がりを受けて、立ち下がる。図５に示し
た論理回路２５がＮＯＲ論理を含むためである。プリチ
ャ−ジャ部１５は、制御信号ＳＡＮＧの立ち下がりを受
けてオフされる。
【００４０】このように、プリチャ−ジャ部１５が、ド
ライバ部１４がオンする時刻より以前にオフされること
により、電位ＶＢＬから電位ＶＳＳに向けて貫通電流が
流れなくなる。
ライバ部１４がオンする時刻より以前にオフされること
により、電位ＶＢＬから電位ＶＳＳに向けて貫通電流が
流れなくなる。
【００４１】また、図５に示す遅延回路２３の遅延時間
τ１を、遅延回路２５の遅延時間τ２より短く設定する
ことで、ドライバ部１４のオフとプリチャ−ジャ部１５
のオンとが同時に行われないようにすることもできる。
τ１を、遅延回路２５の遅延時間τ２より短く設定する
ことで、ドライバ部１４のオフとプリチャ−ジャ部１５
のオンとが同時に行われないようにすることもできる。
【００４２】図７は、遅延時間τ１を遅延時間τ２より
短く設定した時のＤＲＡＭの動作を示す動作波形図であ
る。図７に示すように、ドライバ部１４のオンとプリチ
ャ−ジャ部１５のオフとのタイミングは、図６に示すタ
イミングと変わらない。
短く設定した時のＤＲＡＭの動作を示す動作波形図であ
る。図７に示すように、ドライバ部１４のオンとプリチ
ャ−ジャ部１５のオフとのタイミングは、図６に示すタ
イミングと変わらない。
【００４３】制御信号ＳＡＮＧは、活性化信号ＳＥＮの
立ち下がりから時間τ１遅れて立ち下がる。ドライバ部
１４は、制御信号ＳＡＮＧの立ち下がりを受けてオフさ
れる。 また、遅延された活性化信号ＳＥＮ´は、活性
化信号ＳＥＮが立ち下がりから時間τ２遅れて立ち下が
る。制御信号ＢＳＡＮＧは、遅延された活性化信号ＳＥ
Ｎ´の立ち下がりを受けて立ち上がる。プリチャ−ジャ
部１５は、制御信号ＢＳＡＮＧの立ち上がりを受けてオ
ンされる。
立ち下がりから時間τ１遅れて立ち下がる。ドライバ部
１４は、制御信号ＳＡＮＧの立ち下がりを受けてオフさ
れる。 また、遅延された活性化信号ＳＥＮ´は、活性
化信号ＳＥＮが立ち下がりから時間τ２遅れて立ち下が
る。制御信号ＢＳＡＮＧは、遅延された活性化信号ＳＥ
Ｎ´の立ち下がりを受けて立ち上がる。プリチャ−ジャ
部１５は、制御信号ＢＳＡＮＧの立ち上がりを受けてオ
ンされる。
【００４４】このように、プリチャ−ジャ部１５が、ド
ライバ部１４がオフする時刻より後にオンされることに
より、上記同様に、電位ＶＢＬから電位ＶＳＳに向けて
貫通電流が流れなくなる。
ライバ部１４がオフする時刻より後にオンされることに
より、上記同様に、電位ＶＢＬから電位ＶＳＳに向けて
貫通電流が流れなくなる。
【００４５】尚、第１の実施例および第２の実施例に係
るＤＲＡＭでは、イコライズ回路４とセンスアンプ６と
が互いに離れているが、センスアンプ６のＰＭＯＳ部８
と、センスアンプ６のＮＭＯＳ部９との間にイコライズ
回路４を挿設した形のＤＲＡＭとしても、上記説明して
きた効果と、同様の効果が得られることはもちろんであ
る。
るＤＲＡＭでは、イコライズ回路４とセンスアンプ６と
が互いに離れているが、センスアンプ６のＰＭＯＳ部８
と、センスアンプ６のＮＭＯＳ部９との間にイコライズ
回路４を挿設した形のＤＲＡＭとしても、上記説明して
きた効果と、同様の効果が得られることはもちろんであ
る。
【００４６】また、ドライバ部１４は、図示した回路構
成に限られるものではなく、電源電位ＶＣＣおよびＶＳ
Ｓを駆動信号線ＳＡＰ、ＢＳＡＮにそれぞれ供給するた
めのＰＭＯＳ１０およびＮＭＯＳ１３をそれぞれ少なく
とも有してさえいれば、他の回路が付属されていても構
わない。同様に、プリチャ−ジャ部１５においても、プ
リチャ−ジ電位ＶＢＬを駆動信号線ＳＡＰ、ＢＳＡＮに
供給するためのＮＭＯＳ１１およびＮＭＯＳ１２を少な
くとも有してさえいれば、さらに他の回路が付属されて
いても構わない。
成に限られるものではなく、電源電位ＶＣＣおよびＶＳ
Ｓを駆動信号線ＳＡＰ、ＢＳＡＮにそれぞれ供給するた
めのＰＭＯＳ１０およびＮＭＯＳ１３をそれぞれ少なく
とも有してさえいれば、他の回路が付属されていても構
わない。同様に、プリチャ−ジャ部１５においても、プ
リチャ−ジ電位ＶＢＬを駆動信号線ＳＡＰ、ＢＳＡＮに
供給するためのＮＭＯＳ１１およびＮＭＯＳ１２を少な
くとも有してさえいれば、さらに他の回路が付属されて
いても構わない。
【００４７】次に、この発明の第３の実施例として、こ
の発明をより好適に用いることができる、特殊なＤＲＡ
Ｍについて説明する。図８は、この発明が用いられてい
る特殊ＤＲＡＭの概略的なブロック構成を示すブロック
図、図９は、図８に示すカラムに付属する回路の回路図
である。
の発明をより好適に用いることができる、特殊なＤＲＡ
Ｍについて説明する。図８は、この発明が用いられてい
る特殊ＤＲＡＭの概略的なブロック構成を示すブロック
図、図９は、図８に示すカラムに付属する回路の回路図
である。
【００４８】図８および図９に示すように、チップ内に
は複数のメモリセルＭＣ11〜ＭＣmnが集積された、ｍ行
×ｎ列のメモリセルアレイ１が設けられている。メモリ
セルアレイ１にはビット線対COL1〜COLnが設けられ、こ
れらビット線対COL1〜COLnは、メモリセルＭＣ11〜ＭＣ
mnとＤＱバス２とを互いに接続する。ＤＱバス２はＩ／
Ｏバッファ３-2に接続されている。Ｉ／Ｏバッファ３-2
は、装置外部に設けられた外部Ｉ／Ｏバス３１からＤＱ
バス２へ、およびＤＱバス２から外部Ｉ／Ｏバス３１へ
とデ−タのやりとりを行う。
は複数のメモリセルＭＣ11〜ＭＣmnが集積された、ｍ行
×ｎ列のメモリセルアレイ１が設けられている。メモリ
セルアレイ１にはビット線対COL1〜COLnが設けられ、こ
れらビット線対COL1〜COLnは、メモリセルＭＣ11〜ＭＣ
mnとＤＱバス２とを互いに接続する。ＤＱバス２はＩ／
Ｏバッファ３-2に接続されている。Ｉ／Ｏバッファ３-2
は、装置外部に設けられた外部Ｉ／Ｏバス３１からＤＱ
バス２へ、およびＤＱバス２から外部Ｉ／Ｏバス３１へ
とデ−タのやりとりを行う。
【００４９】メモリセルアレイ１とＤＱバスとの間に
は、イコライザ＆センスアンプ群３２、転送ゲ−ト群３
３、デ−タラッチ群３４、カラムゲ−ト群３５がそれぞ
れ設けられている。イコライザ＆センスアンプ群３２
は、各ビット線対COL1〜COLn毎に設けられたｎ個のイコ
ライザ＆センスアンプ３７-1〜３７-nを含んでいる。イ
コライザ＆センスアンプ３７-1〜３７-nは、周辺回路部
３６より出力される駆動信号ＳＡＰ、ＢＳＡＮ、並びに
イコライズ信号ＢＥＱにより制御される。図９に示され
るようにイコライザ＆センスアンプ３７-1の回路構成
は、センスアンプのＰＭＯＳ部とＮＭＯＳ部との間にイ
コライズ回路を挟んだ形のものであるが、その機能は、
図１に示したＤＲＡＭのイコライズ回路４、センスアン
プ６と変わらない。デ−タラッチ群３４は、各ビット線
対COL1〜COLn毎に設けられたｎ個のデ−タラッチ３８-1
〜３８-nを含んでいる。図９に示されるように、デ−タ
ラッチ３８-1〜３８-nはそれぞれ、一般的なクロスカッ
プルＣＭＯＳ型のラッチ回路から構成されている。デ−
タラッチ３８-1〜３８-nは、ＤＱバス２から供給される
デ−タを一時的に記憶する機能を持つ。転送ゲ−ト群３
３は、各ビット線対COL1〜COLn毎に設けられたｎ個の転
送ゲ−ト３９-1〜３９-nを含んでいる。転送ゲ−ト３９
-1〜３９-nは、周辺回路部３６より出力される転送ゲ−
トセレクト信号Ｓ１〜Ｓｎにより、デ−タの書き替えが
要求された列に応じて導通するように制御される。そし
て、転送ゲ−ト３９-1〜３９-nは導通することにより、
デ−タラッチ３８-1〜３８-nに一時的に記憶されたデ−
タ群を、デ−タラッチ３８-1〜３８-nからイコライザ＆
センスアンプ３７-1〜３７-nに対し、一括して転送させ
る。カラムゲ−ト群３５は、各ビット線対COL1〜COLn毎
に設けられたｎ個のカラムゲ−ト４０-1〜４０-nを含ん
でいる。カラムゲ−ト４０-1〜４０-nは、周辺回路部３
６より出力されるカラムセレクト信号ＣＳＬ１〜ＣＳＬ
ｌにより制御される。カラムゲ−ト４０-1〜４０-nの構
成およびその機能は、一般的なＤＲＡＭと同様である。
次に、図８に示すＤＲＡＭにおける書き込み動作を、
図８〜図１１を参照しながら説明する。
は、イコライザ＆センスアンプ群３２、転送ゲ−ト群３
３、デ−タラッチ群３４、カラムゲ−ト群３５がそれぞ
れ設けられている。イコライザ＆センスアンプ群３２
は、各ビット線対COL1〜COLn毎に設けられたｎ個のイコ
ライザ＆センスアンプ３７-1〜３７-nを含んでいる。イ
コライザ＆センスアンプ３７-1〜３７-nは、周辺回路部
３６より出力される駆動信号ＳＡＰ、ＢＳＡＮ、並びに
イコライズ信号ＢＥＱにより制御される。図９に示され
るようにイコライザ＆センスアンプ３７-1の回路構成
は、センスアンプのＰＭＯＳ部とＮＭＯＳ部との間にイ
コライズ回路を挟んだ形のものであるが、その機能は、
図１に示したＤＲＡＭのイコライズ回路４、センスアン
プ６と変わらない。デ−タラッチ群３４は、各ビット線
対COL1〜COLn毎に設けられたｎ個のデ−タラッチ３８-1
〜３８-nを含んでいる。図９に示されるように、デ−タ
ラッチ３８-1〜３８-nはそれぞれ、一般的なクロスカッ
プルＣＭＯＳ型のラッチ回路から構成されている。デ−
タラッチ３８-1〜３８-nは、ＤＱバス２から供給される
デ−タを一時的に記憶する機能を持つ。転送ゲ−ト群３
３は、各ビット線対COL1〜COLn毎に設けられたｎ個の転
送ゲ−ト３９-1〜３９-nを含んでいる。転送ゲ−ト３９
-1〜３９-nは、周辺回路部３６より出力される転送ゲ−
トセレクト信号Ｓ１〜Ｓｎにより、デ−タの書き替えが
要求された列に応じて導通するように制御される。そし
て、転送ゲ−ト３９-1〜３９-nは導通することにより、
デ−タラッチ３８-1〜３８-nに一時的に記憶されたデ−
タ群を、デ−タラッチ３８-1〜３８-nからイコライザ＆
センスアンプ３７-1〜３７-nに対し、一括して転送させ
る。カラムゲ−ト群３５は、各ビット線対COL1〜COLn毎
に設けられたｎ個のカラムゲ−ト４０-1〜４０-nを含ん
でいる。カラムゲ−ト４０-1〜４０-nは、周辺回路部３
６より出力されるカラムセレクト信号ＣＳＬ１〜ＣＳＬ
ｌにより制御される。カラムゲ−ト４０-1〜４０-nの構
成およびその機能は、一般的なＤＲＡＭと同様である。
次に、図８に示すＤＲＡＭにおける書き込み動作を、
図８〜図１１を参照しながら説明する。
【００５０】図１０（ａ）は、図８に示す周辺回路部３
６の概略的なブロック構成を示すブロック図、図１０
（ｂ）は、図１０（ａ）に示す転送ゲ−トセレクタの回
路図、図１１は、図８〜図１０に示すＤＲＡＭの動作を
示した動作波形図である。
６の概略的なブロック構成を示すブロック図、図１０
（ｂ）は、図１０（ａ）に示す転送ゲ−トセレクタの回
路図、図１１は、図８〜図１０に示すＤＲＡＭの動作を
示した動作波形図である。
【００５１】まず、外部Ｉ／Ｏバス３１から、Ｉ／Ｏバ
ッファ３-2を介して、ＤＱバス２にデ−タが入力され
る。これと同時、あるいは前後して外部からカラムアド
レスＣＡＤＤが、図１０（ａ）に示すカラムアドレスバ
ッファ４１に入力され、カラム選択信号ＣＳＬ１〜ＣＳ
Ｌｌのうち、入力されたカラムアドレスＣＡＤＤに対応
したものがカラムデコ−ダ４２から出力される。図８に
示すカラムゲ−ト４０-1〜４０-nは、カラム選択信号Ｃ
ＳＬの供給を受けたものが活性化される。活性化された
カラムゲ−ト４０に接続されているデ−タラッチ３８に
は、上記ＤＱバス２に入力されたデ−タが書き込まれ
る。このような動作を、書き込みデ−タおよび入力カラ
ムアドレスＣＡＤＤを変えながら繰り返して、所定の回
数行う。
ッファ３-2を介して、ＤＱバス２にデ−タが入力され
る。これと同時、あるいは前後して外部からカラムアド
レスＣＡＤＤが、図１０（ａ）に示すカラムアドレスバ
ッファ４１に入力され、カラム選択信号ＣＳＬ１〜ＣＳ
Ｌｌのうち、入力されたカラムアドレスＣＡＤＤに対応
したものがカラムデコ−ダ４２から出力される。図８に
示すカラムゲ−ト４０-1〜４０-nは、カラム選択信号Ｃ
ＳＬの供給を受けたものが活性化される。活性化された
カラムゲ−ト４０に接続されているデ−タラッチ３８に
は、上記ＤＱバス２に入力されたデ−タが書き込まれ
る。このような動作を、書き込みデ−タおよび入力カラ
ムアドレスＣＡＤＤを変えながら繰り返して、所定の回
数行う。
【００５２】この時、必ずしもｎ個のデ−タラッチ３８
-1〜３８-nの全てにデ−タが書き込まれるとは限らな
い。このため、この実施例で説明するＤＲＡＭでは、ｎ
個のデ−タラッチ３８-1〜３８-nのうち、どのデ−タラ
ッチ、即ちどのカラムにデ−タ書き込みが行われたの
か、という情報を、書き込みフラグレジスタ４３に記憶
する。書き込みフラグレジスタ４３は、各カラムCOL1〜
COLnに対応して設定されたｎ個のフラグ信号Ｆ１〜Ｆｎ
を出力する。これらフラグ信号Ｆ１〜Ｆｎは、その電位
レベルを、書き込みが行われたカラムを“Ｈ”レベル、
書き込みが行われなかったカラムを“Ｌ”レベルとする
ことで、各カラムCOL1〜COLn毎にデ−タ書き込みの有無
を区別する。
-1〜３８-nの全てにデ−タが書き込まれるとは限らな
い。このため、この実施例で説明するＤＲＡＭでは、ｎ
個のデ−タラッチ３８-1〜３８-nのうち、どのデ−タラ
ッチ、即ちどのカラムにデ−タ書き込みが行われたの
か、という情報を、書き込みフラグレジスタ４３に記憶
する。書き込みフラグレジスタ４３は、各カラムCOL1〜
COLnに対応して設定されたｎ個のフラグ信号Ｆ１〜Ｆｎ
を出力する。これらフラグ信号Ｆ１〜Ｆｎは、その電位
レベルを、書き込みが行われたカラムを“Ｈ”レベル、
書き込みが行われなかったカラムを“Ｌ”レベルとする
ことで、各カラムCOL1〜COLn毎にデ−タ書き込みの有無
を区別する。
【００５３】デ−タラッチ３８-1〜３８-nへのデ−タの
書き込みは、転送ゲ−ト活性化信号ＷＷを“Ｌ”レベ
ル、つまりデ−タ転送ゲ−ト３９-1〜３９-nを全てオフ
させた状態で行われる。この状態で、１行分のデ−タに
ついて、ＤＱバス２からデ−タラッチ３８-1〜３８-nへ
の書き込みが終了すると、書き込まれたデ−タを、デ−
タラッチ３８-1〜３８-nからイコライザ＆センスアンプ
３７-1〜３７-n、およびメモリセルアレイ１に設けられ
たメモリセルＭＣ11〜ＭＣmnへと転送させる動作に移行
する。
書き込みは、転送ゲ−ト活性化信号ＷＷを“Ｌ”レベ
ル、つまりデ−タ転送ゲ−ト３９-1〜３９-nを全てオフ
させた状態で行われる。この状態で、１行分のデ−タに
ついて、ＤＱバス２からデ−タラッチ３８-1〜３８-nへ
の書き込みが終了すると、書き込まれたデ−タを、デ−
タラッチ３８-1〜３８-nからイコライザ＆センスアンプ
３７-1〜３７-n、およびメモリセルアレイ１に設けられ
たメモリセルＭＣ11〜ＭＣmnへと転送させる動作に移行
する。
【００５４】この動作は、次のようにして行われる。図
１１に示すように、１行分のデ−タを、メモリセルアレ
イ１のどの行に転送するかを決めるために、ロウアドレ
ス・ストロ−ブ信号ＢＲＡＳの立ち下がりに同期させ
て、ロウアドレス入力ＲＡＤＤを、図１０（ａ）に示す
ロウアドレスバッファ４４を介してロウデコ−ダ４５に
入力する。この後、ワ−ド線ＷＬ１〜ＷＬｍのうち、入
力されたロウアドレスＲＡＤＤに対応したワ−ド線ＷＬ
がロウデコ−ダ４５により活性化される。また、ワ−ド
線ＷＬを活性化する以前に、信号ＢＲＡＳの立ち下がり
に同期させて、イコライズ信号ＢＥＱを立ち下げ、ビッ
ト線対イコライザをオフさせておく。この時、駆動信号
線対ＳＡＰ、ＢＳＡＮの電位は、プリチャ−ジャ部１５
がオンしているために、プリチャ−ジ電位ＶＢＬに固定
されている。よって、ビット線対センスアンプは非活性
である。この状態でワ−ド線ＷＬが活性化されることに
より、１行分のデ−タがメモリセルＭＣから各カラムCO
L1〜COLnに現れる。図１１には、カラムCOL1とカラムCO
L2の２つのカラムが図示されている。また、図１１に
は、メモリセルＭＣに記憶されていたデ−タがカラムに
現れている時期が、参照符号Ａにより図示されている。
１１に示すように、１行分のデ−タを、メモリセルアレ
イ１のどの行に転送するかを決めるために、ロウアドレ
ス・ストロ−ブ信号ＢＲＡＳの立ち下がりに同期させ
て、ロウアドレス入力ＲＡＤＤを、図１０（ａ）に示す
ロウアドレスバッファ４４を介してロウデコ−ダ４５に
入力する。この後、ワ−ド線ＷＬ１〜ＷＬｍのうち、入
力されたロウアドレスＲＡＤＤに対応したワ−ド線ＷＬ
がロウデコ−ダ４５により活性化される。また、ワ−ド
線ＷＬを活性化する以前に、信号ＢＲＡＳの立ち下がり
に同期させて、イコライズ信号ＢＥＱを立ち下げ、ビッ
ト線対イコライザをオフさせておく。この時、駆動信号
線対ＳＡＰ、ＢＳＡＮの電位は、プリチャ−ジャ部１５
がオンしているために、プリチャ−ジ電位ＶＢＬに固定
されている。よって、ビット線対センスアンプは非活性
である。この状態でワ−ド線ＷＬが活性化されることに
より、１行分のデ−タがメモリセルＭＣから各カラムCO
L1〜COLnに現れる。図１１には、カラムCOL1とカラムCO
L2の２つのカラムが図示されている。また、図１１に
は、メモリセルＭＣに記憶されていたデ−タがカラムに
現れている時期が、参照符号Ａにより図示されている。
【００５５】１行分のデ−タの書き替えが終了された
ら、このままの状態で、転送ゲ−ト活性化信号ＷＷを
“Ｈ”レベルにする。これにより、図１０（ｂ）に示す
回路を持つ転送ゲ−トセレクタ４６は、転送ゲ−ト制御
信号Ｓ１〜Ｓｎのうち、書き込みフラグが立っている
（信号Ｆが“Ｈ”レベル）カラムに対応したものだけを
“Ｈ”レベルとする。図１１では制御信号Ｓ１が“Ｈ”
レベルとなっている。
ら、このままの状態で、転送ゲ−ト活性化信号ＷＷを
“Ｈ”レベルにする。これにより、図１０（ｂ）に示す
回路を持つ転送ゲ−トセレクタ４６は、転送ゲ−ト制御
信号Ｓ１〜Ｓｎのうち、書き込みフラグが立っている
（信号Ｆが“Ｈ”レベル）カラムに対応したものだけを
“Ｈ”レベルとする。図１１では制御信号Ｓ１が“Ｈ”
レベルとなっている。
【００５６】このようにして、ｎ個のデ−タラッチ３８
-1〜３８-nのうち、デ−タの書き込みが行われたデ−タ
ラッチ３８から、新たなデ−タが、転送ゲ−ト３９-1〜
３９-nのうち、導通したもの（この例では転送ゲ−ト３
９-1のみ説明）を介して、選ばれたカラム（この例では
COL1のみ説明）に一括して転送される。選ばれたカラム
では、元来記憶されていたデ−タが、新しいデ−タに書
き替えられる。図１１には、デ−タが書き替えられてい
る時期が、参照符号Ｂにより示されている。
-1〜３８-nのうち、デ−タの書き込みが行われたデ−タ
ラッチ３８から、新たなデ−タが、転送ゲ−ト３９-1〜
３９-nのうち、導通したもの（この例では転送ゲ−ト３
９-1のみ説明）を介して、選ばれたカラム（この例では
COL1のみ説明）に一括して転送される。選ばれたカラム
では、元来記憶されていたデ−タが、新しいデ−タに書
き替えられる。図１１には、デ−タが書き替えられてい
る時期が、参照符号Ｂにより示されている。
【００５７】この後、イコライズ信号ＢＥＱの立ち下が
りから遅れて、センスアンプ活性化信号ＳＥＮを立ち上
げる。尚、活性化信号ＳＥＮは、ワ−ド線ＷＬの立ち上
がりに同期させ、ワ−ド線ＷＬの立ち上がりから遅れて
立ち上がるように制御されても良い。活性化信号ＳＥＮ
が立ち上がることで、プリチャ−ジャ部１５はオフし、
代わりにドライバ部１４がオンする。これにより、駆動
信号線対ＳＡＰ、ＢＳＡＮに電源電位が供給され、駆動
信号線ＳＡＰがＶＣＣレベル、駆動信号線ＢＳＡＮがＶ
ＳＳレベルとなる。これにより、ビット線対センスアン
プが活性化され、カラムCOL1〜COLnにビット線電位とし
て現れているデ−タが、増幅される。図１１には、デ−
タが増幅されている時期が、参照符号Ｃにより示されて
いる。
りから遅れて、センスアンプ活性化信号ＳＥＮを立ち上
げる。尚、活性化信号ＳＥＮは、ワ−ド線ＷＬの立ち上
がりに同期させ、ワ−ド線ＷＬの立ち上がりから遅れて
立ち上がるように制御されても良い。活性化信号ＳＥＮ
が立ち上がることで、プリチャ−ジャ部１５はオフし、
代わりにドライバ部１４がオンする。これにより、駆動
信号線対ＳＡＰ、ＢＳＡＮに電源電位が供給され、駆動
信号線ＳＡＰがＶＣＣレベル、駆動信号線ＢＳＡＮがＶ
ＳＳレベルとなる。これにより、ビット線対センスアン
プが活性化され、カラムCOL1〜COLnにビット線電位とし
て現れているデ−タが、増幅される。図１１には、デ−
タが増幅されている時期が、参照符号Ｃにより示されて
いる。
【００５８】センスアンプが活性化することで増幅され
たデ−タが、図１１中カラムCOL1に示される選択カラム
では、更新されたデ−タがメモリセルＭＣに書き込まれ
る。また、図１１中カラムCOL2に示される非選択カラム
では、一般的なＤＲＡＭのデ−タリフレッシュ動作と同
様な動作が行われ、メモリセルＭＣに元来記憶されてい
たデ−タが、メモリセルＭＣに再度書き込まれる。
たデ−タが、図１１中カラムCOL1に示される選択カラム
では、更新されたデ−タがメモリセルＭＣに書き込まれ
る。また、図１１中カラムCOL2に示される非選択カラム
では、一般的なＤＲＡＭのデ−タリフレッシュ動作と同
様な動作が行われ、メモリセルＭＣに元来記憶されてい
たデ−タが、メモリセルＭＣに再度書き込まれる。
【００５９】以上のように、上記のＤＲＡＭでは、デ−
タの書き替えをカラム毎に行わずに、書き替えデ−タ
を、デ−タラッチ３８-1〜３８-nに一時的に記憶し、書
き替えるべきデ−タが１行分全て揃った時点で、一括し
てイコライザ＆センスアンプ３７、に転送し、イコライ
ザ＆センスアンプ３７でセンス増幅されたデ−タをメモ
リセルＭＣに書き込む。
タの書き替えをカラム毎に行わずに、書き替えデ−タ
を、デ−タラッチ３８-1〜３８-nに一時的に記憶し、書
き替えるべきデ−タが１行分全て揃った時点で、一括し
てイコライザ＆センスアンプ３７、に転送し、イコライ
ザ＆センスアンプ３７でセンス増幅されたデ−タをメモ
リセルＭＣに書き込む。
【００６０】図８〜図１０に示す構成を持ち、図１１に
示す動作シ−ケンスを持つ特殊なＤＲＡＭのセンスアン
プ駆動回路に、第１の実施例で説明した構成を持つセン
スアンプ駆動回路７、あるいは第２の実施例で説明した
構成を持つセンスアンプ駆動回路７-2を用いることで、
ビット線対センスアンプの誤動作を無くすことができ
る。
示す動作シ−ケンスを持つ特殊なＤＲＡＭのセンスアン
プ駆動回路に、第１の実施例で説明した構成を持つセン
スアンプ駆動回路７、あるいは第２の実施例で説明した
構成を持つセンスアンプ駆動回路７-2を用いることで、
ビット線対センスアンプの誤動作を無くすことができ
る。
【００６１】また、図８〜図１０に示す構成を持ち、図
１１に示す動作シ−ケンスを持つ特殊ＤＲＡＭに、この
発明に係るセンスアンプ駆動回路を用いた時、次のよう
な問題も、同時に解決することができた。
１１に示す動作シ−ケンスを持つ特殊ＤＲＡＭに、この
発明に係るセンスアンプ駆動回路を用いた時、次のよう
な問題も、同時に解決することができた。
【００６２】図１２は、特殊ＤＲＡＭにおいて生じた問
題を説明するための図で、図１３は、問題が生じた時の
動作を示した動作波形図である。図１２に示すように、
カラムCOL2を除く、他の全てのカラムCOL1、COL3〜COLn
でデ−タを転送する時、即ちデ−タ転送数が多い時、デ
−タ転送を行わないカラムCOL2においてデ−タが反転す
る現象が起こることがあった。
題を説明するための図で、図１３は、問題が生じた時の
動作を示した動作波形図である。図１２に示すように、
カラムCOL2を除く、他の全てのカラムCOL1、COL3〜COLn
でデ−タを転送する時、即ちデ−タ転送数が多い時、デ
−タ転送を行わないカラムCOL2においてデ−タが反転す
る現象が起こることがあった。
【００６３】これは、図１２に示すように、デ−タラッ
チ３８-1〜３８-nはそれぞれ、クロスカップル型のＣＭ
ＯＳラッチ回路である。この種のラッチ回路では、書き
替えデ−タを、例えばビット線ＢＬを接地し、反転ビッ
ト線ＢＢＬを高電位ＶＣＣに引き上げて保持する（尚、
ビット線ＢＬを高電位ＶＣＣに引き上げ、反転ビット線
ＢＢＬを接地して保持することもある）。この状態で、
転送ゲ−ト３９-1、３９-3〜３９-nをオンさせると、セ
ンスアンプのＮＭＯＳ部９-1、９-3〜９-n付近のビット
線ＢＬの電位は、接地電位ＶＳＳの方向に引き下げら
れ、反転ビット線ＢＢＬの電位は、高電位ＶＣＣの方向
に引き上げられる。このような状態では、ＮＭＯＳ部９
-1、９-3〜９-nに含まれている、反転ビット線ＢＢＬに
ゲ−トを接続したＮＭＯＳがオンすることがある。これ
らのＮＭＯＳがオンしてしまうと、プリチャ−ジ電位Ｖ
ＢＬであるべき駆動信号線ＢＳＡＮの電位が接地電位Ｖ
ＳＳに落ちてしまう。特に図１５に示されるようなセン
スアンプ駆動回路１０６を用いていると、図１３に示さ
れるように、駆動信号線ＳＡＰ、駆動信号線ＢＳＡＮの
電位が不定（フロ−ティング）となってしまうので、駆
動信号線ＢＳＡＮの電位が接地電位ＶＳＳに落ちやす
い。センスアンプを活性化させる以前に、駆動信号線Ｂ
ＳＡＮの電位が接地電位ＶＳＳに落ちてしまうと、図１
３中の参照符号Ｄにより示されるように、カラムCOL2に
おいては、反転ビット線ＢＢＬ２より高い電位となって
いなければならないビット線ＢＬ２の電位が、駆動信号
線ＢＳＡＮの接地電位ＶＳＳに引かれて、反転ビット線
ＢＢＬ２の電位より低くなり、デ−タが反転してしま
う。この状態で、センスアンプを活性化させ、参照符号
Ｃに示すようにデ−タの増幅を行うと、カラムCOL2にお
いては、反転してしまったデ−タがメモリセルＭＣに書
き込まれてしまう。即ち、センスアンプの誤動作を原因
とした、デ−タの誤書き込みが発生する。
チ３８-1〜３８-nはそれぞれ、クロスカップル型のＣＭ
ＯＳラッチ回路である。この種のラッチ回路では、書き
替えデ−タを、例えばビット線ＢＬを接地し、反転ビッ
ト線ＢＢＬを高電位ＶＣＣに引き上げて保持する（尚、
ビット線ＢＬを高電位ＶＣＣに引き上げ、反転ビット線
ＢＢＬを接地して保持することもある）。この状態で、
転送ゲ−ト３９-1、３９-3〜３９-nをオンさせると、セ
ンスアンプのＮＭＯＳ部９-1、９-3〜９-n付近のビット
線ＢＬの電位は、接地電位ＶＳＳの方向に引き下げら
れ、反転ビット線ＢＢＬの電位は、高電位ＶＣＣの方向
に引き上げられる。このような状態では、ＮＭＯＳ部９
-1、９-3〜９-nに含まれている、反転ビット線ＢＢＬに
ゲ−トを接続したＮＭＯＳがオンすることがある。これ
らのＮＭＯＳがオンしてしまうと、プリチャ−ジ電位Ｖ
ＢＬであるべき駆動信号線ＢＳＡＮの電位が接地電位Ｖ
ＳＳに落ちてしまう。特に図１５に示されるようなセン
スアンプ駆動回路１０６を用いていると、図１３に示さ
れるように、駆動信号線ＳＡＰ、駆動信号線ＢＳＡＮの
電位が不定（フロ−ティング）となってしまうので、駆
動信号線ＢＳＡＮの電位が接地電位ＶＳＳに落ちやす
い。センスアンプを活性化させる以前に、駆動信号線Ｂ
ＳＡＮの電位が接地電位ＶＳＳに落ちてしまうと、図１
３中の参照符号Ｄにより示されるように、カラムCOL2に
おいては、反転ビット線ＢＢＬ２より高い電位となって
いなければならないビット線ＢＬ２の電位が、駆動信号
線ＢＳＡＮの接地電位ＶＳＳに引かれて、反転ビット線
ＢＢＬ２の電位より低くなり、デ−タが反転してしま
う。この状態で、センスアンプを活性化させ、参照符号
Ｃに示すようにデ−タの増幅を行うと、カラムCOL2にお
いては、反転してしまったデ−タがメモリセルＭＣに書
き込まれてしまう。即ち、センスアンプの誤動作を原因
とした、デ−タの誤書き込みが発生する。
【００６４】しかし、第１、第２の実施例により説明し
たセンスアンプ駆動回路７、７-2を用いると、図１１に
示されるように、センスアンプを活性化させる直前、即
ちドライバ１４をオンさせる直前まで、駆動信号線対Ｓ
ＡＰ、ＢＳＡＮをプリチャ−ジ電位ＶＢＬに固定するこ
とができる。このため、センスアンプを活性化させる以
前に、特に駆動信号線ＢＳＡＮが接地電位ＶＳＳに落ち
ることを防止することができる。従って、１行分のデ−
タを、一斉にイコライザ＆センスアンプに転送するよう
な特殊なＤＲＡＭに、この発明を用いることで、例えば
図１２および図１３を参照して説明したセンスアンプの
誤動作の可能性を低減でき、センスアンプの誤動作に関
連したデ−タの誤書き込みなどを防止することができ
る。
たセンスアンプ駆動回路７、７-2を用いると、図１１に
示されるように、センスアンプを活性化させる直前、即
ちドライバ１４をオンさせる直前まで、駆動信号線対Ｓ
ＡＰ、ＢＳＡＮをプリチャ−ジ電位ＶＢＬに固定するこ
とができる。このため、センスアンプを活性化させる以
前に、特に駆動信号線ＢＳＡＮが接地電位ＶＳＳに落ち
ることを防止することができる。従って、１行分のデ−
タを、一斉にイコライザ＆センスアンプに転送するよう
な特殊なＤＲＡＭに、この発明を用いることで、例えば
図１２および図１３を参照して説明したセンスアンプの
誤動作の可能性を低減でき、センスアンプの誤動作に関
連したデ−タの誤書き込みなどを防止することができ
る。
【００６５】
【発明の効果】以上説明したように、この発明によれ
ば、センスアンプが誤動作する可能性を低減できる半導
体記憶装置を提供することができる。
ば、センスアンプが誤動作する可能性を低減できる半導
体記憶装置を提供することができる。
【図１】図１はこの発明の第１の実施例に係るＤＲＡＭ
のブロック構成を示すブロック図。
のブロック構成を示すブロック図。
【図２】図２は図１に示すセンスアンプ駆動回路の回路
図。
図。
【図３】図３はこの発明の第１の実施例に係るＤＲＡＭ
の動作を示した動作波形図。
の動作を示した動作波形図。
【図４】図４はこの発明の第２の実施例に係るＤＲＡＭ
が具備するセンスアンプ駆動回路の回路図。
が具備するセンスアンプ駆動回路の回路図。
【図５】図５は図４に示す制御信号発生回路の回路図。
【図６】図６はこの発明の第２の実施例に係るＤＲＡＭ
の動作を示す動作波形図。
の動作を示す動作波形図。
【図７】図７は図５に示す遅延回路の遅延時間τ１を遅
延時間τ２より短く設定した時のＤＲＡＭの動作を示す
動作波形図。
延時間τ２より短く設定した時のＤＲＡＭの動作を示す
動作波形図。
【図８】図８はこの発明が用いられている特殊ＤＲＡＭ
のブロック構成を示すブロック図。
のブロック構成を示すブロック図。
【図９】図９は図８に示すカラムに付属する回路の回路
図。
図。
【図１０】図１０は図８に示す周辺回路部を詳細に示す
図で、（ａ）図は周辺回路部のブロック構成を示すブロ
ック図、（ｂ）図は（ａ）図に示す転送ゲ−トセレクタ
の回路図。
図で、（ａ）図は周辺回路部のブロック構成を示すブロ
ック図、（ｂ）図は（ａ）図に示す転送ゲ−トセレクタ
の回路図。
【図１１】図１１はこの発明が用いられている特殊ＤＲ
ＡＭの動作を示す動作波形図。
ＡＭの動作を示す動作波形図。
【図１２】図１２は特殊なＤＲＡＭにおいて生じた問題
を説明するための図。
を説明するための図。
【図１３】図１３は特殊なＤＲＡＭにおいて問題が生じ
た時の動作を示す動作波形図。
た時の動作を示す動作波形図。
【図１４】図１４は従来のＤＲＡＭの回路図。
【図１５】図１５は図１４に示すセンスアンプ駆動回路
の回路図。
の回路図。
【図１６】図１６は従来のＤＲＡＭの動作を示す動作波
形図。
形図。
１…メモリセルアレイ、２…ＤＱバス、３，３-2…Ｉ／
Ｏバッファ、４…ビット線イコライズ回路、５…ロウ系
制御回路、６…ビット線センスアンプ、７，７-2…セン
スアンプ駆動回路、８…ＰＭＯＳセンスアンプ部、９…
ＮＭＯＳセンスアンプ部、１４…ドライバ部、１５…プ
リチャ−ジャ部、２０…制御信号発生回路、２１…ＳＡ
ＮＧ変換回路、２２…ＢＳＡＮＧ変換回路、２３…遅延
回路、２４…分岐部、２５…遅延回路、２６…ＮＯＲゲ
−ト回路、３１…外部Ｉ／Ｏバス、３２…ビット線イコ
ライザ＆ビット線センスアンプ群、３３…転送ゲ−ト
群、３４…デ−タラッチ回路群、３５…カラムゲ−ト
群、３６…周辺回路部、３７-1〜３７-n…ビット線イコ
ライザ＆ビット線センスアンプ、３８-1〜３８-n…デ−
タラッチ回路、３９-1〜３９-n…転送ゲ−ト、４０-1〜
４０-n…カラムゲ−ト、４１…カラムアドレスバッフ
ァ、４２…カラムデコ−ダ、４３…書き込みフラグレジ
スタ、４４…ロウアドレスバッファ、４５…ロウデコ−
ダ、４６…転送ゲ−トセレクタ。
Ｏバッファ、４…ビット線イコライズ回路、５…ロウ系
制御回路、６…ビット線センスアンプ、７，７-2…セン
スアンプ駆動回路、８…ＰＭＯＳセンスアンプ部、９…
ＮＭＯＳセンスアンプ部、１４…ドライバ部、１５…プ
リチャ−ジャ部、２０…制御信号発生回路、２１…ＳＡ
ＮＧ変換回路、２２…ＢＳＡＮＧ変換回路、２３…遅延
回路、２４…分岐部、２５…遅延回路、２６…ＮＯＲゲ
−ト回路、３１…外部Ｉ／Ｏバス、３２…ビット線イコ
ライザ＆ビット線センスアンプ群、３３…転送ゲ−ト
群、３４…デ−タラッチ回路群、３５…カラムゲ−ト
群、３６…周辺回路部、３７-1〜３７-n…ビット線イコ
ライザ＆ビット線センスアンプ、３８-1〜３８-n…デ−
タラッチ回路、３９-1〜３９-n…転送ゲ−ト、４０-1〜
４０-n…カラムゲ−ト、４１…カラムアドレスバッフ
ァ、４２…カラムデコ−ダ、４３…書き込みフラグレジ
スタ、４４…ロウアドレスバッファ、４５…ロウデコ−
ダ、４６…転送ゲ−トセレクタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沼田 健二 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 昭62−40695（ＪＰ，Ａ) 特開 平５−225780（ＪＰ，Ａ) 特開 昭63−113998（ＪＰ，Ａ) 特開 昭63−113999（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4091
Claims (9)
- 【請求項１】 第１のメモリセルに接続された第１のビ
ット線と、 第２のメモリセルに接続された、前記第１のビット線と
対をなす第２のビット線と、 前記第１のビット線と前記第２のビット線との間に接続
された、前記第１のビット線の電位と前記第２のビット
線の電位との間の電位差をイコライズするためのイコラ
イズ手段と、 前記第１のビット線と前記第２のビット線との間に接続
された、前記第１のビット線の電位と前記第２のビット
線の電位との電位差を増幅するための増幅手段と、 前記増幅手段に接続された第１の駆動信号線と、 前記増幅手段に接続された、前記第１の駆動信号線と対
をなす第２の駆動信号線と、 前記第１の駆動信号線と前記第２の駆動信号線とに接続
された、前記第１の駆動信号線の電位および前記第２の
駆動信号線の電位をプリチャージするためのプリチャー
ジ手段および前記第１の駆動信号線および前記第２の駆
動信号線に駆動信号を供給する供給手段を含む、前記増
幅手段を駆動する駆動手段と、 プリチャージ電源と、 前記イコライズ手段および前記駆動手段を制御するため
の制御手段とを具備し、前記制御手段は、前記イコライズ手段を活性状態にする
第１の活性化信号と、前記駆動手段を活性状態にする第
２の活性化信号とを出力し、前記イコライズ手段、およ
び前記駆動手段が含む前記プリチャージ手段を互いに独
立させて制御し、 前記駆動手段は、前記第２の活性化信号から、前記供給
手段を制御する第１の信号、および前記プリチャージ手
段を制御する第２の信号を発生させるための発生手段を
有し、 前記供給手段が前記第１の駆動信号線および前記第２の
駆動信号線に駆動信号を供給する実質的な直前まで、前
記プリチャージ手段が前記第１の駆動信号線お よび前記
第２の駆動信号線に、前記プリチャージ電源からプリチ
ャージ電位を供給し続ける ことを特徴とする半導体記憶
装置。 - 【請求項２】 前記制御手段は、前記イコライズ手段を
オフさせるタイミングよりも、前記駆動手段が含む前記
プリチャージ手段をオフさせるタイミングを遅らせて制
御し、前記駆動手段が含む供給手段が前記第１の駆動信
号線および前記第２の駆動信号線に駆動信号を供給する
実質的な直前まで、前記駆動手段が含む前記プリチャー
ジ手段が前記第１の駆動信号線および前記第２の駆動信
号線に、前記プリチャージ電源からプリチャージ電位を
供給し続けることを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項３】 前記制御手段は、第１の活性化信号を出
力した後、所定の時間経過後に前記第２の活性化信号を
出力することを特徴とする請求項１および請求項２いず
れかに記載の半導体記憶装置。 - 【請求項４】 前記発生手段は、前記プリチャージ手段
および前記供給手段がそれぞれ同時にオンされないよう
に、前記第１の信号および前記第２の信号を互いにずら
してあって出力することを特徴とする請求項１乃至請求
項３いずれか一項に記載の半導体記憶装置。 - 【請求項５】 前記発生手段は、前記第２の信号よりも
遅れて前記第１の信号を出力することを特徴とする請求
項４に記載の半導体記憶装置。 - 【請求項６】 前記発生手段は、第１の遅延手段を介し
て、前記第２の活性化信号を前記第１の信号に変換する
第１の変換手段と、 前記第２の活性化信号と第２の遅延手段を介した遅延活
性化信号とを受け、これら第２の活性化信号と遅延活性
化信号とを論理合成して、前記第２の活性化信号を前記
第２の信号に変換する第２の変換手段とを含むことを特
徴とする請求項５に記載の半導体記憶装置。 - 【請求項７】 前記第１の遅延手段の遅延時間は、前記
第２の遅延手段の遅延時間より短く設定されていること
を特徴とする請求項６に記載の半導体記憶装置。 - 【請求項８】 前記第１のビット線および前記第２のビ
ット線からなるビット線対からなる列を複数有し、 前記列毎に設けられた、少なくとも内部データバスから
供給されるデータを一時的に記憶しておくための記憶手
段を、さらに具備し、 前記制御手段が第１の活性化信号を出力した後、前記所
定の時間が経過する間に、少なくとも更新データが入力
された時、この更新データを前記記憶手段に記憶させる
動作を繰り返しながらデータを書き替え、このデータの
書き替えが終了した後に、前記制御手段が前記第２の活
性化信号を出力し、前記増幅手段が活性化する実質的な
直前まで、前記プリチャージ電源からプリチャージ電位
を供給し、前記第１の駆動信号線および前記第２の駆動
信号線を前記プリチャージ電位に固定しておくことを特
徴とする請求項１乃至請求項７いずれか一項に記載の半
導体記憶装置。 - 【請求項９】 前記データの書き替えが終了した後に、
データを前記記憶手段から前記増幅手段に対して、デー
タを一括して転送させる転送手段を、さらに具備し、 前記データの一括転送後、前記増幅手段が活性化する実
質的な直前まで、前記プリチャージ電源からプリチャー
ジ電位を供給し、前記第１の駆動信号線および前記第２
の駆動信号線を前記プリチャージ電位に固定しておくこ
とを特徴とする請求項８に記載の半導体記憶装置。
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