JPS5819793A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS5819793A
JPS5819793A JP56117442A JP11744281A JPS5819793A JP S5819793 A JPS5819793 A JP S5819793A JP 56117442 A JP56117442 A JP 56117442A JP 11744281 A JP11744281 A JP 11744281A JP S5819793 A JPS5819793 A JP S5819793A
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JP
Japan
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bit line
circuits
memory device
circuit
semiconductor memory
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JP56117442A
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Hajime Kai
甲斐　元
Kiyobumi Ochii
落井　清文
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Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

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  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリ装置に係り、特に動作電流の瞬時
ピーク電流を減少するようにした半導体メモリ装置に関
する。
半導体メモリ装置は、２〜３年に４倍の割合で記憶容量
カニ増大する傾向にあ）、これは今後も基本的に変わら
ないと思われる。この傾向は、半導体記憶装置の様態の
違い、即ちランダムアクセスメモリかリードオンリーメ
モリかの違い、或いはダイナミックメモリかスタティッ
クメモリかの違い等を越えて半導体記憶装置全般につい
て言えることである。記憶容量の大容量化に伴って種々
の技術的困難に直面することは言うまでもないが、その
内の一つに消費電流、特に動作時の瞬時♂−り電流が増
大するという問題がある。この電流の増大は、電源電位
の変動の高周波成分を著しく増大させ、入力信号線、或
いはメモリチップ内の種々の信号線に誘導電位等による
絞合を発生させ、回路の動作マージンに悪影響を与える
、或いは実装技術の困難度を増大させる要因である。特
にダイナミックメモリ、或いはスタティックメモリであ
っても内部回路を実質上ダイナミックで動作させている
メモリでは、主要信号線を含む多くの信号線を初期化す
るための充電或いは放電を繰り返すため、それらの初期
化に伴なう充放電電流は、動作時の瞬時ピーク電流とな
って流れる。一般的に言えば、メモリ容量が大容せにな
る程、主要信号線には付随した浮遊容量が増大するため
に、これらの充放電電流は当然増加する。また、メモリ
装置の動作速度が速くなればなる程、これらの浮遊容量
の充放電速度も速くなり、従って充放電電流もより鋭い
ピーク電流を持ったものとなる。
第１図は従来の半嗜、体メモリ装置４の一部を示すもの
であり、メモリセルＭ１〜Ｍ１６　・がマトリックス状
に配列されてメモリセルアレイが形成されており、各メ
モリセルには一対のビット線（ＢＩ　＋　ＢＩ’）＋　
（Ｂ２　＋　Ｂ２’）＋　（ｎ３１８３’）−（Ｂ　ｎ
、　　Ｂ　ｎ’）およびワード線Ｗｌ　。
Ｎ２　、Ｗｇ　、Ｎ４・・・が接続されている。これら
のワード線は列デコーダ回路１０に接続されており、前
記各対のビット線には周期的な配列でピットグリチャー
ジ回路１１１．１１２　、１１３　、・・・１１ｎおよ
びセンス増幅回路１２１，１２２，１２３・・・１２ｎ
が接続されている。そして、このセンス増幅回路１２１
　、１２２　、１２３　＝・１２ｎは活性化制御信号に
より活性化されるものであり、また前記プリチャージ回
路１１１．１１２，１１３・・・１１’ｒｋはプリチャ
ージ制御信号に基いて電源ＶＤＤから各対のビット線に
プリチャージ電流を流すようになっている。
なお、前記各メモリセルは、それぞれたとえば第２図に
示すようにＭＯＳ　−、ＦＥＴ　（絶縁ｒ−ト型電界効
果トランジスタ）を用いたスタティックメモリセルであ
る。ＴＩ＋Ｔ２は負荷トランジスタ、Ｔ　３　＋　Ｔ　
４は互いにクロスカップルに接続されたトランジスタ、
Ｔ　％　＋　Ｔ　１１は記憶ノードＮ１．Ｎ２とビット
線Ｂ、Ｂ’とを選択的に接続し、メモリセルからのデー
タの読み出し、或いはメモリセルへのデータの書き込み
を行なうトランジスタである。Ｗはワード線、ｖＩ）Ｄ
ｖ８８は電源である。
また、前記各センス増幅回路は、それぞれたとえば第３
図に示すようにビット線Ｂ、Ｂ′のレベルを検出するト
ランジスタＴ７〜Ｔ！ｏよりなるフリツプフロツプと、
このフリツプフロツプおよび電源Ｖ８ｓ間に挿入され前
記活性化制御信号がｙ−トに印加されることによってオ
ン駆動するトラン・ゾスタ’Ｉ’ｔｔよりなる。
このようなメモリ装置においては、プリチャージ回路１
１１，１１２＋１’３＋・・・ｌｌｎに同一位相のノリ
チャージ制御信号が供給されるので、各対のビット線に
秒けるノリチャージは同一位相タイミングで始１す、同
一位相タイミングで終了する。ところで、通常はメモリ
セルがメモリチップ全体に占める面積は非常に大きくガ
リ、メモリセルによシチツゾの大きさが決するようにな
る。そこで、個々のメモリセルは必然的に最小になるよ
うに設計されるものであり、このためにワード線として
はそのノ４ターン形状がメモリセルトランジスタのｙ−
ト部と同様にポリシリコンによって直線状に配線される
ことが、５− 最も配置効率が良いものとされている。ところが、との
ような形状では、ワード線上に容量と抵抗が分布定数的
に生じてしまうため、列デコーダ回路１０からのプ゛コ
ード信号（メモリセル　　・選択信号）はワード線上に
おいて列デコーダ回路１θに近い方から遠く々るにした
がって遅延の量が大きくなり、波形も悪くなってしまう
。
この遅延はメモリセル数が増えれば増えるほど大きくな
る。
しだがって、第１図のメモリ装置において、列デコーダ
回路１０に一番近いビット線りｌ上のノードをＢＮｌ、
一番遠いビット線Ｂｎ’上のノードをＢＮｎ　、ワード
線Ｗ上において列デコーダ回路１０に一番近いメモリセ
ルの近傍のノードをＷＮ、、一番遠いメモリセルの近傍
のノードをＷＮ　ｎで表わすものとすれば、プリチャー
ジ制御信号入力および上記各ノードＢＮ１　、　ＢＮｎ
　、　ＷＮｌ。
ＷＮｎの信号のタイミング関係はたとえば第４図に示す
ようになる。すなわち、ワード線Ｗ上のＷＮｌに比べて
ＷＮｎではデコード信号の遅延が生６− じているが、ビット線Ｂ１上のＢＮｌとビット綜Ｂｎ上
のＢＮ、とは同一位相でプリチャージが行われる。この
ため、プリチャージ電流は、第４図に示すようにプリチ
ャージ開始時に集中し、瞬時にピーク電流が発生するよ
うになる。このことは前述したような電源電位変動等の
要因となシ、メモリセル数が増加すればするほど大きな
悪影響を及ぼすようになる。
本発明は上記の事情に鑑みてなされたもので、ビット線
グリチャージ回路あるいはセンス増幅回路などのように
周期的に配列された同一回路を複数系統に分け、各系統
の回路を位相が異なる制御信号によ多制御することによ
って、制御時における動作電流のピーク電流全減少し得
る半導体メモリ装置全提供するものである。
以下、図面を参照して本発明の一実施例全詳細に説明す
る。
第５図に示すメモリ装置においては、ビット線プリチャ
ージ回路１１１　＋’１２　ｒｌ１３　、・・・ｌｌｎ
相互間のプリチャージ制御信号線５０に遅延装置５１１
　、５１□、・・・５１ｎを挿入配設し、これによって
ビット線プリチャージ回路を複数系統に分けている点が
第１図のメモリ装置と異なシ、その他の部分は第１図と
同じであるので第１図中と同じ符号を付してその説明を
省略する。
上記メモリ装置においては、遅延装置５ノ、。
５１２、・・・５１ｎの遅延作用によシ、ノリチャージ
制御信号がビット線ノリチャージ回路１１．．１１２１
１３、・・・１７ｎに順次遅れる位相で与えられ、゛６
対のビット線（ｕｌ＋　Ｂｌ’）Ｉ　（Ｂ２　＋　Ｂ１
１）、（Ｂ３　、　Ｂ３’）・・・（Ｂｎ、　Ｂｎ’）
が順次異なる位相でノリチャージされるようになる。し
たがって、上記遅延装置５１１　、５１２　＋・・・５
１ｎのようなノリチャージ制御手段によってノリチャー
ジ時の動作電流のピークは抑制され、このときの消費１
ｕ流は集中せず時間的に平均化される。
第６図は、プリチャージ制御信号に与えられる遅延量が
ワード線上の信号の遅延量に見合うように、遅延装置５
１１．５１２　、・・・５１ｎの遅延量を設定した場合
において、第５図の各部の信号波形を示すものである。
　ｆ　ＩＪチャ〜ジ時において大きなピーク電流は発生
せず、６対のビット線のノリチャージ毎に小さな電流が
発生しており、瞬時電流が分散していることが分る。
なお、上記実施例では、ビット線プリチャージ回路を複
数系統に分けて各系統のビット線を順次ノリチャージす
る場合を示したが、本発明は上記例に限らず、センス増
幅回路それぞれに異なる位相の活性化制御信号を供給す
るようにして制御時における動作電流の瞬時ピーク電流
を減少することも可能である。
本発明は」二連したように、動作電流の瞬時ピーク電流
を減少し得る半導体メモリ装置を提供できる。
【図面の簡単な説明】
第１図は従来の半導体メモリ装置の一部を示す回路図、
第２図は第１図のメモリセルの一例を示す回路図、第３
図は第１図のセンス増幅回路の一例を示す回路図、第４
図は第１図の動作を示すタイミング図、第５図は本発明
に係る半９− 導体メモリ装置の一実施例の要部を示す回路図、第６図
は第５図の動作を示すタイミング図である。 Ｍ１〜Ｍ１６・・・メモリセル、Ｂ１〜Ｂｎ’・・ビッ
ト線、Ｗ１〜ｗ４・・・ワード線、１１１〜ｌｌｎ　・
・ビット線ノリチャージ回路、５１１〜５１ｎ・・・遅
延装置。 出願人代理人　　弁理士　鈴　江　武　彦１０− ２？４図 才６図

Claims (2)

    【特許請求の範囲】
  1. （１）　　周期的に配列されている同一回路に対して同
    一の制御を行なう半導体メモリ装置において、前記同一
    回路を複数の系統に分け、この複数の系統の回路に対応
    してそれぞれの位相のみが異なる制御信号を供給する制
    御手段を具備し、制御時に流れる動作電流を時間的に分
    肢させることを特徴とする半導体メモリ装置。
  2. （２）　　前記同一回路はメモリセルに接続されるビッ
    ト線をノリチャージするビット線ノリチャージ回路であ
    り、複数系統のビット線プリチャージ回路にそれぞれ位
    相が異なるプリチャージ制御信号を供給することを特徴
    とする特許請求の範囲第１項記載の半導体メモリ装置。
JP56117442A 1981-07-27 1981-07-27 半導体メモリ装置 Pending JPS5819793A (ja)

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