JP2006301265A - 表示装置 - Google Patents

Abstract

【課題】 ＳＲＡＭを有する表示装置において、電源変動と表示タイミングが非同期となり、液晶表示パネルの表示画面にちらつきが生じるのを防止する。
【解決手段】 複数の画素と、前記複数の画素に走査電圧を印加する走査線とを有する表示パネルと、前記走査線に走査電圧を供給する駆動回路とを備え、前記駆動回路は、基準電圧を昇圧して第１の電圧を生成する第１の昇圧回路と、前記第１の電圧をレギュレートとするレギュレータと、前記レギュレータから出力される電圧を昇圧して第２の電圧を生成する第２の昇圧回路とを有する。第２の昇圧回路は、第２の電圧（選択走査電圧）と第３の電圧（非選択走査電圧）とを生成する。外部から映像データがＲＧＢインターフェースに基づき入力される場合に、前記第２の昇圧回路は、前記外部クロックで動作する。
【選択図】 図６

Description

本発明は、表示装置に係り、特に、携帯型電話などに用いられる液晶表示装置の駆動回路に適用して有効な技術に関する。

サブピクセル数が、カラー表示で２４０×３２０×３程度の小型の液晶パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機などの携帯機器の表示部として広く使用されている。
携帯電話機等の表示部として使用される液晶表示モジュールでは、消費電力を低減するために、半導体メモリ（Static Random Access Memory；以下、ＳＲＡＭという）を備えるものが知られている（下記特許文献１、特許文献２参照）。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００４−６１８９２号公報 特願２００３−４０８３５９号公報

フレームメモリとして、ＳＲＡＭを内蔵した液晶表示モジュールでは、１Ｈ毎に、１表示ラインに対応するデータを、ＳＲＡＭから一括で読み出し、ラッチ回路に転送する。
また、ＭＰＵアクセス用ポートと表示アクセス用ポートの２つのポートを有しており、ＭＰＵアクセス時（データの書込み時）は、２つのポートの切り換え（書込み、読出しの切り換え）が頻発する。
ＳＲＡＭでは、書き込み／読み出し動作を行う場合は、必ずビット線を電源電圧にプリチャージする必要があり、ビット線プリチャージはＳＲＡＭ消費電流の大半を占めている。
近年、液晶表示パネルの解像度が大きく（ＱＣＩＦ→ＱＶＧＡ）なるにつれて、ＳＲＡＭも大容量化（ＱＣＩＦ→ＱＶＧＡ）が進み、映像線およびワード線の負荷が増大傾向にある。
そのため、ＳＲＡＭを有する液晶表示モジュールの更なる低消費電力化を阻害する要因となっている。特に、液晶表示モジュールを備える携帯機器が電池駆動の場合は、使用時間を長くする上で大きな問題となっている。
さらに、前述したビット線プリチャージ電流によって無視できない電圧ドロップが発生し、動作マージンが劣化することが懸念される。

また、携帯電話機などに使用される液晶表示モジュールでは、内部に昇圧回路を内蔵し、液晶表示パネルを駆動するための駆動電圧を生成している。この場合に、昇圧回路で出力される各電圧は、昇圧回路の動作クロックの周期で変動する。
そして、表示タイミング信号が、外部から入力される外部入力信号に同期して動作する時に、昇圧回路を内蔵される発振回路からのクロックで動作させた場合に、電源変動と表示タイミングが非同期となるため、液晶表示パネルの表示画面にちらつきが生じる場合があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、ＳＲＡＭを有する表示装置において、更なる低消費電力化を図るとともに、ビット線プリチャージ電流によって動作マージンが劣化するのを防止することが可能となる技術を提供することにある。
また、本発明の他の目的は、ＳＲＡＭを有する表示装置において、電源変動と表示タイミングが非同期となり、液晶表示パネルの表示画面にちらつきが生じるのを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の課題を達成するための、本発明は、複数の画素と、前記複数の画素に走査電圧を印加する走査線とを有する表示パネルと、前記走査線に走査電圧を供給する駆動回路とを備える表示装置であって、前記駆動回路は、基準電圧を昇圧して第１の電圧を生成する第１の昇圧回路と、前記第１の電圧をレギュレートとするレギュレータと、前記レギュレータから出力される電圧を昇圧して第２の電圧を生成する第２の昇圧回路とを有する。
ここで、前記第２の昇圧回路は、前記走査線を介して前記複数の画素に印加する選択走査電圧と、前記走査線を介して前記複数の画素に印加する非選択走査電圧とを生成する。
また、本発明では、内部クロックを生成するクロック生成回路を有し、前記第１の昇圧回路は、前記内部クロックで動作し、前記第２の昇圧回路は、前記内部クロック、あるいは、外部から入力される制御信号に同期する外部クロックで動作する。
例えば、外部から映像データがＲＧＢインターフェースに基づき入力される場合に、前記第２の昇圧回路は、前記外部クロックで動作する。

また、本発明は、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置であって、前記駆動回路は、前記映像データを格納するＳＲＡＭと、メモリ制御手段とを有し、前記ＳＲＡＭは、複数のマットに分割され、前記メモリ制御手段は、前記ＳＲＡＭから映像データを読み出す際に、各マット毎にビット線に対するプリチャージ開始時期をそれぞれ異ならせる。
または、前記メモリ制御手段は、前記ＳＲＡＭから映像データを読み出す際に、各グループのマット毎にビット線に対するプリチャージ開始時期をそれぞれ異ならせる。
あるいは、前記メモリ制御手段は、前記ＳＲＡＭに映像データを書き込む際に、書き込み対象となるメモリセルを含むマットのビット線に対してプリチャージを行い、それ以外のマットのビット線についてはプリチャージを行わない。
さらに、前記メモリ制御手段は、前記表示装置がパーシャル表示状態の時に、ｎビットの表示データの中の１ビットのデータを格納するセルを有効となし、それ以外の（ｎー１）ビットのデータを格納するセルを無効とする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、ＳＲＡＭを有する表示装置において、更なる低消費電力化を図るとともに、ビット線プリチャージ電流によって動作マージンが劣化するのを防止することが可能となる。
本発明によれば、ＳＲＡＭを有する表示装置において、電源変動と表示タイミングが非同期となり、液晶表示パネルの表示画面にちらつきが生じるのを防止することが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［本発明の前提となる液晶表示モジュール］
図１は、本発明の前提となる液晶表示モジュールの概略構成を示すブロック図である。
液晶パネル（ＰＮＬ）には、複数の走査線（またはゲート線）（Ｇ1〜Ｇ320）と、映像線（またはドレイン線）（Ｓ1〜Ｓ720）とが各々並列して設けられる。
走査線（Ｇ）と映像線（Ｓ）との交差する部分に対応して画素部が設けられる。複数の画素部はマトリックス状に配置され、各画素部には、画素電極（ＩＴＯ１）と薄膜トランジスタ（ＴＦＴ）が設けられる。図１では、液晶パネル（ＰＮＬ）のサブピクセル数は、２４０×３２０×３である。
液晶を挟み、各画素電極（ＩＴＯ１）に対向するように、共通電極（対向電極、または、コモン電極ともいう）（ＩＴＯ２）が設けられる。そのため、各画素電極（ＩＴＯ１）と共通電極（ＩＴＯ２）との間には液晶容量（ＬＣ）が形成される。
液晶パネル（ＰＮＬ）は、画素電極（ＩＴＯ１）、薄膜トランジスタ（ＴＦＴ）等が設けられたガラス基板（ＧＬＡＳＳ）と、カラーフィルタ等が形成されるガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。

図１に示す液晶表示モジュールにおいて、ガラス基板（ＧＬＡＳＳ）上には、駆動回路（ＤＲＶ）が搭載される。
駆動回路（ＤＲＶ）は、コントローラ回路１００と、液晶パネル（ＰＮＬ）の映像線（Ｓ）を駆動するソースドライバ１３０と、液晶パネル（ＰＮＬ）の走査線（Ｇ）を駆動するゲートドライバ１４０と、液晶パネル（ＰＮＬ）に画像を表示するために必要な電源電圧（例えば、液晶パネル（ＰＮＬ）の共通電極（ＩＴＯ２）に供給する共通電圧（Ｖｃｏｍ））などを生成する液晶駆動電源発生回路１２０と、メモリ回路（以下、ＲＡＭという）１５０とを有する。また、図１において、ＦＰＣはフレキシブル配線基板である。
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板（ＧＬＡＳＳ）上に直接形成するようにしてもよい。
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板（ＧＬＡＳＳ）上に直接形成するようにしてもよい。
さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、ガラス基板（ＧＬＡＳＳ）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。

コントローラ回路１００には、本体側のマイコン（Micro controller Unit；以下、ＭＣＵという）から、または、グラフィックコントローラなどから、表示データと表示コントロール信号が入力される。
図１において、ＳＩは、システムインターフェースのことであり、ＭＣＵ等から各種コントロール信号および画像データが入力される系である。
ＤＩは、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。
この表示データインターフェース（ＤＩ）では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
コントローラ回路１００は、システムインターフェース（ＳＩ）、および表示データインターフェース（ＤＩ）から受け取った画像データを、ソースドライバ１３０、ＲＡＭ１５０に送り表示を制御する。

図２は、図１に示すＲＡＭ１５０の内部のＳＲＡＭの１メモリセルを示す回路図である。
同図に示すように、ＳＲＡＭの１メモリセルは、ワード線（Ｗ）、ビット線（ＤＴ，ＤＢ）、転送スイッチ素子を構成するＮ型のＭＯＳトランジスタ（以下、単に、ＮＭＯＳという）（Ｍ１，Ｍ２）およびインバータ（Ｉ１，Ｉ２）とから構成される。なお、図２において、ｎｏｄｅ１およびｎｏｄｅ２は内部ノードを表す。
さらに、各ＮＭＯＳ（Ｍ１，Ｍ２）のサイズは、ＭＯＳ（Ｍ１，Ｍ２）により接続されているビット線ＤＴと内部ノード（ｎｏｄｅ１）、およびビット線ＤＢと内部ノード（ｎｏｄｅ２）のレベル値が、それぞれ異なる場合には、必ずＨｉｇｈレベル（以下、Ｈレベルという）側のノードが、Ｌｏｗレベル（以下、Ｌレベルという）に変化するように各ＭＯＳ（Ｍ１，Ｍ２）のサイズが調整してある。
つまり、Ｌレベルのみ書き込み／読み出しが可能であるため、図２のＳＲＡＭセルの動作は、以下のようになる。

（１）書き込み動作
ワード線ＷをＨレベルとする前に、ビット線（ＤＴ，ＤＢ）を、一度電源電圧Ｖｃｃまでプリチャージを行う。
次に、ワード線ＷをＨレベルとしＮＭＯＳ（Ｍ１，Ｍ２）をオンとする。この時点では、ビット線（ＤＴ，ＤＢ）は共にＨレベルであるため、内部ノードの値は変化せず、ＲＡＭのデータは保持される。
次に、書き込みを行うＳＲＡＭのビット線のみを変化させる。たとえば、「０」を書き込み場合には、ビット線（ＤＴ）をＬレベルとすると、内部ノード（ｎｏｄｅ１）は必ずＬレベルとなり、「０」が書き込まれる。
逆に、「１」を書き込む場合はプリチャージ後、ビット線（ＤＢ）のみをＬレベルにする。すると内部ノード（ｎｏｄｅ２）は必ずＬレベルとなり、インバータ（Ｉ２）により内部ノード（ｎｏｄｅ１）はＨレベルとなる。これにより、ＳＲＡＭには「１」が書き込まれる。
（２）読み出し動作
ワード線ＷをＨレベルとする前に、ビット線（ＤＴ，ＤＢ）を、一度電源電圧Ｖｃｃまでプリチャージを行う。
次に、ワード線ＷをＨレベルとし、ＮＭＯＳ（Ｍ１，Ｍ２）をオンとする。すると、メモリセルに格納されたデータが「０」の場合、内部ノード（ｎｏｄｅ１）がＬレベルであるため、ビット線（ＤＴ）のみがＬレベルに変化する。
逆に、メモリセルに格納されたデータが「１」の場合は、内部ノード（ｎｏｄｅ２）がＬレベルのため、ビット線（ＤＢ）のみがＬレベルに変化する。これによりＳＲＡＭのデータの読み出し動作が行える。
勿論、前述の動作を実現するために、各インバータ内のトランジスタサイズを調整していることは言うまでもない。

図３は、図１に示すコントローラ回路１００、ソースドライバ１３０、およびＲＡＭ１５０の一例の概略構成を示すブロック図である。
図３に示す構成では、コントローラ回路１００は、ＳＲＡＭコントロール回路１と、発振器１０と、表示タイミング発生回路１１とで構成される。
また、ソースドライバ１３０は、演算回路９と、表示データラッチ回路（１）１２と、表示データラッチ回路（２）１３と、レベルシフト回路１４と、ＤＡ変換回路（階調電圧デコード回路）１５と、出力回路（電流増幅アンプ回路）１６と、階調電圧生成回路１７とで構成される。
さらに、ＲＡＭ１５０は、ＳＲＡＭ２と、ＳＲＡＭデータラッチ回路３とで構成される。
図３に示す構成において、ＳＩ（システムインターフェース）からの画像データ、あるいは、ＤＩ（ＲＧＢインターフェース）からの画像データは、ＳＲＡＭコントロール回路１に入力され、ＳＲＡＭ２に送られる。
ＳＲＡＭ２に格納されたデータ（ＳＲＡＭデータ）は、ＳＲＡＭデータラッチ回路３にラッチされた後、液晶パネル（ＰＮＬ）に画像を表示するために使用される。

ＳＲＡＭ２に送られたデータはＲＡＭ容量分まで保存でき、静止画および動画のフレームメモリとして使用される。
ＲＡＭ容量は、液晶パネル（ＰＮＬ）の画素数と表示色数に依存して変化する。全画素数、全階調分を持つ場合や、さらに携帯電話の時計表示などを表示画像に重ね合わせるために、液晶パネル（ＰＮＬ）の画素数を超える分を持つ場合もある。逆に、ＲＡＭ容量は、携帯電話の待ち受け画面のみの情報（時計表示のみなど）だけを持つ場合もある。
例えば、ＱＶＧＡでは、全３２０ライン分のＲＡＭ容量は持たずに、９６ライン分のみを持つ場合や、表示色は８色（ＲＧＢ各１ビット）のみに限定する場合である。ここで、待ち受け画面の画像情報のみを持つのは低消費電力化のためである。
ＳＲＡＭ２を使用することにより、外部バスを駆動することなく、液晶パネル（ＰＮＬ）に静止画を表示することが可能となる。なお、待ち受け時の表示ライン限定、表示色限定した状態をパーシャル表示と呼ぶ。
ＳＲＡＭデータラッチ回路３にラッチされた映像データは、演算回路９を経て、表示データラッチ回路（１）１２、表示データラッチ回路（２）１３で１走査ライン分のデータとして保持される。
なお、表示データラッチ回路（２）１３は、ＤＩ（ＲＧＢインターフェース）から入力される信号のタイミングによっては、特に必要ない場合もある。

ＳＲＡＭデータラッチ回路３、演算回路９、表示データラッチ回路（１）１２、表示データラッチ回路（２）１３は、表示タイミング発生回路１１で生成される表示タイミング用クロック（ＣＬ１）に基づき動作する。
ＤＩ（ＲＧＢインターフェース）から入力される同期信号（ドットクロック）がない場合には、内部発振器１０により、同期用のタイミングクロックを発生させる必要がある。
ＳＩ（システムインターフェース）のみを使用したシステム、または低消費電力表示のパーシャル表示時がそれにあたる。
即ち、表示タイミング用クロック（ＣＬ１）は、ＤＩ（ＲＧＢインターフェース）使用時には、ＤＩ（ＲＧＢインターフェース）に含まる同期用クロック（ＤＯＴＣＬＫ）により生成され、ＤＩ（ＲＧＢインターフェース）不使用時には、発振器１０で生成されたクロックが使用される。
表示データラッチ回路（２）１３にラッチされた映像データは、レベルシフト回路１４により電圧レベルが変換された後、ＤＡ変換回路（階調電圧デコード回路）１５においてアナログの階調電圧に変換される。
この階調電圧は、出力回路（電流増幅アンプ回路）１６により電流増幅され、各映像線（Ｓ1〜Ｓ720）に出力される。
ここで、ＤＡ変換回路（階調電圧デコード回路）１５には、階調電圧生成回路１７で生成された６４階調（Ｖ0〜Ｖ63）の階調電圧が入力される。

［実施例１］
携帯電話機等の小型携帯機器では、電源として電池の利用が一般的である。また、流通量の多さから電池は出力電圧が１．５Ｖ程度から４Ｖ程度のものが利用される。そのため、従来周知のチャージポンプ方式の昇圧回路を用いて液晶表示装置用の電源電圧を作成している。
図４は、薄膜トランジスタ方式の液晶表示モジュールにおいて、駆動に必要な駆動電圧を示す。なお、図４では、画素電極（ＩＴＯ１）と、共通電極（ＩＴＯ２）に印加する電圧を一定周期で反転させる、所謂、コモン電圧反転駆動方式を用いる場合の各駆動電圧を示している。
図４において、ＶＧＨは、画素部の薄膜トランジスタ（ＴＦＴ）をオンさせる電圧（所謂、選択走査電圧）であり、（ＶＧＨ−ＧＮＤ）で、約９．０〜１６．５Ｖ程度が必要となる。また、ＶＧＬは、薄膜トランジスタ（ＴＦＴ）をオフするための電圧（所謂、非選択走査電圧）であり、（ＶＧＬ−ＧＮＤ）で、約−４．０〜−５．５Ｖ程度が必要となる。
ＶＤＨは、階調基準電圧であり、この階調基準電圧ＶＤＨを基準に、ソースドライバ１３０で階調電圧を生成する。（ＶＤＨ−ＧＮＤ）は、液晶材の特性から約４．０〜５．０Ｖ程度が必要である。
ＶｃｏｍＨは、共通電極（ＩＴＯ２）に印加するＨｉｇｈレベル（以下、Ｈレベル）側の電圧、ＶｃｏｍＬは、共通電極（ＩＴＯ２）に印加するＬｏｗレベル（以下、Ｌレベル）側の電圧を示す。

図５は、従来の電源回路の回路構成を説明するためのブロック図である。
この図５に示す電源回路は、図１に示す液晶駆動電源発生回路１２０の中の、ＶＤＨとＶＧＬの電圧を生成する部分を示す。
図５に示す昇圧回路１（５０）は、Ｖｃｉの基準電圧から、ＤＤＶＤＨの電圧を生成する。ＤＤＶＤＨは、ＶＤＨの電圧、ＶｃｏｍＨの電圧、ＶｃｏｍＬの電圧を生成するための電圧である。
図５に示す昇圧回路２（５２）は、ＤＤＶＤＨの電圧から、ＶＧＨ、ＶＧＬの電圧を生成する。なお、（Ｖｃｉ−ＧＮＤ）は、約２．５〜３．５Ｖ、（ＤＤＶＤＨ−ＧＮＤ）は、約４．０〜６．０Ｖである。
一般に、昇圧回路から出力される各電圧は、昇圧回路の動作クロックの周期で電圧が変動をしている。特に、ＶＧＨ、ＶＧＬは、昇圧回路の出力電圧を直接ゲートドライバ１４０から出力している。
ＣＰＵインターフェースなどを使用して画面データを転送し表示を行う場合、昇圧回路の動作クロックと、クロック（ＣＬ１）などの表示タイミング信号は共にソースドライバ１３０に内蔵される発振器１０で生成されるクロックに同期しているため、前述の電圧変動は表示に対して悪影響を及ぼさなかった。
しかしながら、ＲＧＢインターフェースを使用した場合は、クロック（ＣＬ１）などの表示タイミングは、垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、ドットクロック（ＤＯＴＣＬＫ）などの外部入力信号に同期して動作するのに対し、昇圧回路は、内蔵する発振器１０によるクロックで動作するために、前述の電圧変動と表示タイミングが非同期となり、表示画面にちらつきが生じる場合があった。

本実施例は、前述した電圧変動と表示タイミングが非同期となり、表示画面にちらつきが生じるのを防止するための実施例である。
図６は、本発明の実施例１の電源回路の回路構成を説明するためのブロック図である。
この図６に示す電源回路は、図１に示す液晶駆動電源発生回路１２０の中の、ＶＤＨとＶＧＬの電圧を生成する部分を示す。
図６に示す電源回路でも、昇圧回路１（５０）により、Ｖｃｉの基準電圧から、ＤＤＶＤＨの電圧を生成する。
しかしながら、本実施例の電源回路では、昇圧回路１（５０）から出力されるＤＤＶＤＨの電圧を、レギュレータ５１でレギュレートし、昇圧回路２（５２）は、レギュレータ５１から出力されるＶＤＣＤＣ２の電圧から、ＶＧＨ、ＶＧＬの電圧を生成する。
レギュレータ５１は、ＤＤＶＤＨの電圧を電源電圧として、入力されるＶｃｉＲＥＦの電圧からＶＤＣＤＣ２の電圧を生成する。なお、ＶｃｉＲＥＦ＝Ｖｃｉ、（ＶＤＣＤＣ２−ＧＮＤ）は、約４．０〜（ＤＤＶＤＨ−０．５）Ｖである。
図６に示すレギュレータ５１の一例を図７に示す。
図７に示す回路では、ＤＤＶＤＨの電圧を電源電圧とするアンプ回路（ＡＭ１）により、ＶｃｉＲＥＦの電圧を増幅し、当該増幅された電圧を、ＤＤＶＤＨの電圧を電源電圧とするボルテージホロワ回路（ＡＭ２）を介して出力する。

前述のちらつきを発生させているのは、薄膜トランジスタ（ＴＦＴ）のゲートのＯＮ電圧であるＶＧＨの電圧変動である。そこで、本実施例では、昇圧回路２（５２）の基準電源であるＤＤＶＤＨをレギュレートするようにしたものである。
なお、ＶＧＨの電圧の安定化を行うためには、ＶＧＨの電圧をレギュレートすることが望ましいが、高耐圧ＭＯＳトランジスタを使用しなければならない。そこで、本実施例では、前述したように、低耐圧ＭＯＳトランジスタで構成可能なＤＤＶＤＨの電圧をレギュレートするレギュレータ５１を追加するようにしている。
さらに、本実施例では、ＲＧＢインターフェースの場合、ＶＧＨの電圧を生成する昇圧回路２（５２）のみを、クロック信号（ＣＬ１）など表示タイミング信号と同期した信号で動作させる。
但し、ソースドライバ１３０に内蔵される電源回路１２０は、表示を行う以前に動作している必要があるため、表示を行う以前には、従来同様、ソースドライバ１３０に内蔵した発振器１０で生成されるクロックを使用し、ＲＧＢインターフェースなどを使用し表示を行う際に、昇圧回路２（５２）のみ動作クロックを変更させる。これは、インストラクション信号を用いて、ＭＰＵから設定する。
なお、電圧変動を同期させれば良いという観点では、レギュレータ５１を追加する代わりに、ＤＤＶＤＨの電圧を生成する昇圧回路１（５０）の動作クロックもクロック（ＣＬ１）などの表示タイミング信号に同期させれば良いが、ＤＤＶＤＨの電圧は消費される電流が多く、駆動能力を確保するためには、クロック信号（ＣＬ１）では速度が足りない。そのため動作クロックは変更せず、レギュレータ５１を採用している。

［実施例２］
本実施例は、ビット線プリチャージ電流によって動作マージンが劣化するのを防止する実施例である。
図８は、本発明の実施例２のメモリ回路のメモリ配置の一例を示す図である。なお、図８に示すメモリ回路は、図１に示すメモリ回路１５０に相当する。
図８、および後述する図１１において、２００はソースドライバ、２０１は制御回路、２０２はＩＯコントロール回路、２０３はＸデコーダ、２０４はＹデコーダ、２０５はプリチャージ回路、２０６はラッチ回路、２１０はメモリセル部である。なお、ソースドライバ２００は、図１のソースドライバ１３０に相当し、ラッチ回路２０６は、図３に示すＳＲＡＭデータラッチ回路に相当する。
図８に示すように、ＳＲＡＭ２は、画面表示の配置に対応しており、横に映像線（Ｓ）の順に対応したビット線（ＢＬ）、縦に走査線（Ｇ）の順に対応したワード線（ＷＬ）が設けられる。
一般に、ＳＲＡＭは、駆動負荷を軽くするために適宜分割されている。図８では、ワード線（ＷＬ）を８つのメモリマット（ＭＡＴ０〜ＭＡＴ７）に分割している。
図９は、図８に示す１サブピクセル分のメモリの構成を示す図であり、１サブピクセルが６ビットの場合を示している。図９では、６ビットのビット線（Ｂ１〜Ｂ６）が、１つの映像線に対応していることを示している。

前述したように、ＳＲＡＭでは、書き込み／読み出し動作を行う場合は、必ずビット線を電源電圧にプリチャージする必要がある。そして、８つのメモリマット（Ｍａｔ０〜Ｍａｔ７）で一斉に読み出し動作を実行すると、プリチャージ電流によって無視できない電源電圧ドロップが発生し、動作マージンが劣化することが懸念される。
そこで、本実施例では、ＳＲＡＭの読み出し時に、図１０に示すように、マット毎に少しずつプリチャージ信号ＸＰＲＥのタイミングをずらして、ビット線プリチャージ時のプリチャージ電流を分散させ、ピーク電流を少なくしている。
なお、図１０において、ＤＩＳＰＡは同期信号、ＹＭＡＳＫはＹアドレスマスク信号、ＷＬはワード線、ＢＬはビット線である。
また、マット毎に少しずつプリチャージ信号ＸＰＲＥのタイミングをずらす代わりに、複数のマットをグループ分け、例えば、マット０，２，４，６と、マット１，３，５，７の２グループに分け、各グループのマット毎に、ビット線プリチャージ時のプリチャージ電流を分散させるようにしてもよい。
同様に、本実施例では、ＳＲＡＭへの書き込み時に、図１１に示すように、Ｘアドレスがヒットしたマット（ここでは、マットＭａｔ０）のみプリチャージ動作を行い、Ｘアドレスがヒットしていない非活性マット（ここでは、Ｍａｔ１〜Ｍａｔ７）は、依然の状態を保持し、Ｙアドレス遷移にともなうプリチャージは行なわないようにしている。
これにより、本実施例では、ＳＲＡＭを有する液晶表示モジュールにおいて、更なる低消費電力化を図るとともに、ビット線プリチャージによって動作マージンが劣化するのを防止することが可能となる。

［実施例３］
本実施例は、パーシャル表示状態（ローパワーモード）時の、ビット線プリチャージ電流を低減する実施例である。
前述の本発明の前提となる液晶表示モジュールでは、ＳＲＡＭ２を使用することにより、外部バスを駆動することなく、液晶パネル（ＰＮＬ）に静止画を表示することが可能となる。この際、待ち受け時の表示ライン限定、表示色限定した状態をパーシャル表示と呼ぶ。
パーシャル表示とは、Ｒ、Ｇ、Ｂそれぞれ２色の合計８色（＝２×２×２）表示で、時計などのみの表示し、さらに、使用する走査ライン数も減少させる表示方法である。
図１２は、パーシャル表示状態のときに、液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。尚、図１２のａ，ｂの領域は８色表示の箇所を示しており、それ以外の領域は、白又は黒の非表示領域を示している。
例えば、表示データが６ビットで、ＢＬ[6n+5：6n+0]の６本のビット線が、１つの映像線に対応しているとすると、パーシャル表示状態において、ＳＲＡＭへの書き込み時には、ＢＬ[6n+5]のビット線にのみアクセスし、その他のＢＬ[6n+4：6n+0]のビット線にはアクセスすることがないので、ＢＬ[6n+4：6n+0]のビット線を無効（あるいは、スタティック化）することができる。
ＳＲＡＭの消費電流は、プリチャージ電流が大半を占めるので、６本のビット線の中の５本のビット線をプリチャージレスとすれば無駄なプリチャージ電流を抑制することが可能である。

そのため、本実施例では、パーシャル表示状態のときに、図１３に示すように、ＢＬ[6n+4：6n+0]のビット線における、Ｔｒｕｅ側をＧＮＤの電圧に固定するｐ型ＭＯＳトランジスタ（ＰＭ）と、Ｂａｒ側をＶＤＤの電圧に固定するｎ型ＭＯＳトランジスタ（ＮＭ）を追加する。なお、図１３において、１５１はメモリセル、２０５はプリチャージ回路である。
したがって、ビット線の制御は、それぞれ個別の制御が必要となるので、プリチャージ信号はＸＰＲＥ１／２／３／４の４となる。図１４に、ビット線の制御波形を示す。
さらに、本実施例では、このパーシャル表示状態において、ＳＲＡＭへの書き込み時に、ライトイネーブル信号（ＷＥ[6n+4：6n+0]）により、ＢＬ[6n+4：6n+0]のビット線への書き込みを禁止すると同時に、ＢＵＳ[6n+4：6n+0]の値を、「１」に固定する。
このように、パーシャル表示状態の８色モードライト時に、ＢＬ[6n+5]のビット線のみにアクセスし、その他のＢＬ[6n+4：6n+0]のビット線を無効（あるいは、スタティック化）したので、無駄なプリチャージ電流を抑制でき、ＳＲＡＭの消費電流を少なくすることが可能となる。
なお、前述の説明では、本発明をＴＦＴ方式の液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、有機ＥＬ素子を有するＥＬ表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

図１は、本発明の前提となる液晶表示モジュールの概略構成を示すブロック図である。 図１に示すＲＡＭの内部のＳＲＡＭの１メモリセルを示す回路図である。 図１に示すコントローラ回路、ソースドライバ、およびＳＲＡＭの一例の概略構成を示すブロック図である。 薄膜トランジスタ方式の液晶表示モジュールにおいて、駆動に必要な駆動電圧を示す。 従来の電源回路の回路構成を説明するためのブロック図である。 本発明の実施例１の電源回路の回路構成を説明するためのブロック図である。 図６に示すレギュレータの一例を示す回路図である。 本発明の実施例２のメモリ回路のメモリ配置の一例を示す図である。 図８に示す１サブピクセル分のメモリの構成を示す図である。 図８に示すメモリ配置における読み出し時の各制御信号のタイミングチャートを示す図である。 図８に示すメモリ配置における書き込み動作を説明するための図である。 パーシャル表示状態のときに、液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。 本発明の実施例２のＳＲＡＭのプリチャージ回路を示す図である。 図１４に示すＳＲＡＭの書き込み動作を説明するための図である。

符号の説明

１ ＳＲＡＭコントロール回路
２ 半導体メモリ（Static Random Access Memory；ＳＲＡＭ）
３ ＳＲＡＭデータラッチ回路
９ 演算回路
１０ 発振器
１１ 表示タイミング発生回路
１２ 表示データラッチ回路（１）
１３ 表示データラッチ回路（２）
１４ レベルシフト回路
１５ ＤＡ変換回路（階調電圧デコード回路）
１６ 出力回路（電流増幅アンプ回路）
１７ 階調電圧生成回路
５０，５２ 昇圧回路
５１ レギュレータ
１００ コントローラ回路
１２０ 液晶駆動電源発生回路
１３０，２００ ソースドライバ
１４０ ゲートドライバ
１５０ メモリ回路
１５１ メモリセル
２０１ 制御回路
２０２ ＩＯコントロール回路
２０３ Ｘデコーダ
２０４ Ｙデコーダ
２０５ プリチャージ回路
２０６ ラッチ回路
２１０ メモリセル部
ＰＮＬ 液晶パネル
Ｓ 映像線（またはドレイン線）
Ｇ 走査線（またはゲート線）
ＴＦＴ 薄膜トランジスタ
ＩＴＯ１ 画素電極
ＩＴＯ２ 共通電極（対向電極、または、コモン電極）
ＬＣ 液晶容量
ＧＬＡＳＳ ガラス基板
ＤＲＶ 駆動回路
Ｗ，ＷＬ ワード線
ＤＴ，ＤＢ，ＢＬ ビット線
ＮＭ，Ｍ１，Ｍ２ Ｎ型ＭＯＳトランジスタ
ＰＭ Ｐ型ＭＯＳトランジスタ
Ｉ１，Ｉ２ インバータ
ｎｏｄｅ１，ｎｏｄｅ２ 内部ノード
ＡＭ１，ＡＭ２ アンプ回路

Claims (12)

1. 複数の画素と、前記複数の画素に走査電圧を印加する走査線とを有する表示パネルと、
   前記走査線に走査電圧を供給する駆動回路とを備え、
   前記駆動回路は、基準電圧を昇圧して第１の電圧を生成する第１の昇圧回路と、
   前記第１の電圧をレギュレートとするレギュレータと、
   前記レギュレータから出力される電圧を昇圧して第２の電圧を生成する第２の昇圧回路とを有することを特徴とする表示装置。
2. 前記第２の昇圧回路は、第２の電圧と第３の電圧とを生成することを特徴とする請求項１に記載の表示装置。
3. 前記第２の電圧は、前記走査線を介して前記複数の画素に印加する選択走査電圧であり、
   前記第３の電圧は、前記走査線を介して前記複数の画素に印加する非選択走査電圧であることを特徴とする請求項２に記載の表示装置。
4. 内部クロックを生成するクロック生成回路を有し、
   前記第１の昇圧回路は、前記内部クロックで動作し、
   前記第２の昇圧回路は、前記内部クロック、あるいは、外部から入力される制御信号に同期する外部クロックで動作することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
5. 外部から映像データがＲＧＢインターフェースに基づき入力される場合に、前記第２の昇圧回路は、前記外部クロックで動作することを特徴とする請求項４に記載の表示装置。
6. 外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置であって、
   前記駆動回路は、前記映像データを格納するＳＲＡＭと、メモリ制御手段とを有し、
   前記ＳＲＡＭは、複数のマットに分割され、
   前記メモリ制御手段は、前記ＳＲＡＭから映像データを読み出す際に、各マット毎にビット線に対するプリチャージ開始時期をそれぞれ異ならせることを特徴とする表示装置。
7. 外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置であって、
   前記駆動回路は、前記映像データを格納するＳＲＡＭと、メモリ制御手段とを有し、
   前記ＳＲＡＭは、複数のマットに分割され、
   前記複数のマットは、グループ分けされ、
   前記メモリ制御手段は、前記ＳＲＡＭから映像データを読み出す際に、各グループのマット毎にビット線に対するプリチャージ開始時期をそれぞれ異ならせることを特徴とする表示装置。
8. 外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置であって、
   前記駆動回路は、前記映像データを格納するＳＲＡＭと、メモリ制御手段とを有し、
   前記ＳＲＡＭは、複数のマットに分割され、
   前記メモリ制御手段は、前記ＳＲＡＭに映像データを書き込む際に、書き込み対象となるメモリセルを含むマットのビット線に対してプリチャージを行い、それ以外のマットのビット線についてはプリチャージを行わないことを特徴とする表示装置。
9. 外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置であって、
   前記駆動回路は、前記映像データを格納するＳＲＡＭと、メモリ制御手段とを有し、
   前記メモリ制御手段は、前記表示装置がパーシャル表示状態の時に、ｎビットの表示データの中の１ビットのデータを格納するセルを有効となし、それ以外の（ｎ−１）ビットのデータを格納するセルを無効とすることを特徴とする表示装置。
10. 前記ＳＲＡＭは、前記パーシャル表示状態の時に、無効とされたセルが接続されるビット線に第１の基準電圧、あるいは、第２の基準電圧を印加する手段１を有することを特徴とする請求項９に記載の表示装置。
11. 前記ＳＲＡＭは、前記パーシャル表示状態の時に、無効とされたセルに対するデータ書き込みを禁止する手段２を有することを特徴とする請求項９または請求項１０に記載の表示装置。
12. 前記パーシャル表示状態の時に、無効とされたセルに対する書き込みデータは、無効とされたセルに接続されるビット線の電圧が前記手段１により印加された電圧となるデータであることを特徴とする請求項１０または請求項１１に記載の表示装置。

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