JP2003108081A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JP2003108081A JP2003108081A JP2001297039A JP2001297039A JP2003108081A JP 2003108081 A JP2003108081 A JP 2003108081A JP 2001297039 A JP2001297039 A JP 2001297039A JP 2001297039 A JP2001297039 A JP 2001297039A JP 2003108081 A JP2003108081 A JP 2003108081A
- Authority
- JP
- Japan
- Prior art keywords
- display
- signal
- polarity
- pixel
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】
【解決手段】 各表示画素は、走査線及び前記信号線
に接続されたスイッチ素子Ｑｓｉｇと、前記スイッチ素
子Ｑｓｉｇを介して供給される前記表示信号により、コ
モン電圧に対して充放電される容量素子Ｃｌと、該表示
画素に供給された表示信号を保持するメモリ回路ＳＲＡ
Ｍと、前記メモリ回路ＳＲＡＭに保持されている表示信
号を、極性反転信号に応じた極性で前記容量素子Ｃｌに
印加する極性制御回路ＰＣと、メモリ動作時に前記容量
素子に印加される表示信号の極性が、前記走査線Ｙ方向
に隣り合う表示画素間で異なるように、前記極性反転信
号を供給するインバータＩＮＶ３、ＩＮＶ４を具備す
る。
に接続されたスイッチ素子Ｑｓｉｇと、前記スイッチ素
子Ｑｓｉｇを介して供給される前記表示信号により、コ
モン電圧に対して充放電される容量素子Ｃｌと、該表示
画素に供給された表示信号を保持するメモリ回路ＳＲＡ
Ｍと、前記メモリ回路ＳＲＡＭに保持されている表示信
号を、極性反転信号に応じた極性で前記容量素子Ｃｌに
印加する極性制御回路ＰＣと、メモリ動作時に前記容量
素子に印加される表示信号の極性が、前記走査線Ｙ方向
に隣り合う表示画素間で異なるように、前記極性反転信
号を供給するインバータＩＮＶ３、ＩＮＶ４を具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス型の表示装置に関し、特にメモリを各画素に配置した
表示装置に関する。
ス型の表示装置に関し、特にメモリを各画素に配置した
表示装置に関する。
【０００２】
【従来の技術】表示装置は、その薄型、軽量、低消費電
力などの特長を活かして、パーソナルワープロやパーソ
ナルコンピュータ（パーソナルＯＡ機器）、或いはパー
ソナルテレビ用のディスプレイデバイスとして多く利用
されるようになっている。また、ＯＡ機器用ディスプレ
イデバイスに利用される表示装置には、高品位表示など
が、低廉に実現されることが要求されている。
力などの特長を活かして、パーソナルワープロやパーソ
ナルコンピュータ（パーソナルＯＡ機器）、或いはパー
ソナルテレビ用のディスプレイデバイスとして多く利用
されるようになっている。また、ＯＡ機器用ディスプレ
イデバイスに利用される表示装置には、高品位表示など
が、低廉に実現されることが要求されている。
【０００３】現在、アクティブマトリクス型の液晶表示
装置は、各画素のスイッチ素子としてアモルファスシリ
コン（ａ−Ｓｉ）ＴＦＴ素子を用い駆動回路を外部基板
に設けたものと、各画素のスイッチ素子としてポリシリ
コン（ｐ−Ｓｉ）ＴＦＴ素子を用いガラス基板に周辺の
駆動回路の一部を内蔵したものとがある。
装置は、各画素のスイッチ素子としてアモルファスシリ
コン（ａ−Ｓｉ）ＴＦＴ素子を用い駆動回路を外部基板
に設けたものと、各画素のスイッチ素子としてポリシリ
コン（ｐ−Ｓｉ）ＴＦＴ素子を用いガラス基板に周辺の
駆動回路の一部を内蔵したものとがある。
【０００４】ポリシリコン（ｐ−Ｓｉ）ＴＦＴ素子を用
いた液晶表示装置は、昨今の携帯情報端末向け用途に使
われつつある。特に携帯情報端末の待ち受け時の低消費
電力化は必須であるのはもちろんのこと、地球環境問題
の観点からも表示装置の低消費電力化が要求されてい
る。
いた液晶表示装置は、昨今の携帯情報端末向け用途に使
われつつある。特に携帯情報端末の待ち受け時の低消費
電力化は必須であるのはもちろんのこと、地球環境問題
の観点からも表示装置の低消費電力化が要求されてい
る。
【０００５】このような背景の中、低消費電力化の技術
要素でメモリ駆動技術は最も重要な手法の一つである。
要素でメモリ駆動技術は最も重要な手法の一つである。
【０００６】即ち、各画素にＳＲＡＭ（Static Random
Access Memory）等のメモリ素子を設け、このメモリ素
子に保持される表示情報に基づいて表示を維持すると共
に、周辺の回路動作を停止させることで低消費電力化を
図ると言うものである。
Access Memory）等のメモリ素子を設け、このメモリ素
子に保持される表示情報に基づいて表示を維持すると共
に、周辺の回路動作を停止させることで低消費電力化を
図ると言うものである。
【０００７】
【発明が解決しようとする課題】ところで、液晶表示装
置にあっては、液晶に長期間にわたり直流成分が印加さ
れると焼き付き等の表示不良を招くことから、所定周期
で液晶に印加される電圧の極性を反転させる、交流駆動
する必要がある。
置にあっては、液晶に長期間にわたり直流成分が印加さ
れると焼き付き等の表示不良を招くことから、所定周期
で液晶に印加される電圧の極性を反転させる、交流駆動
する必要がある。
【０００８】この交流駆動はフリッカを引き起こす原因
となるため、例えば1又は複数水平走査期間毎に液晶に
印加される電圧の極性を反転するライン反転駆動等が用
いられる。また、駆動電圧の振幅低減のため、対向電極
電圧を液晶駆動電圧に同期して反転させる、Ｈコモン反
転駆動が知られている。 しかしながら、上記の駆動方法は、確かにフリッカは低
減されるものの、逆に周波数の高い駆動であるため消費
電力を低減することとは相反する。 本発明は、上記の事情に鑑みなされたものであって、表
示装置の低消費電力化と同時にメモリ動作時の低周波駆
動による表示のちらつき（フリッカ）による画質低下を
防ぐことを目的としている。
となるため、例えば1又は複数水平走査期間毎に液晶に
印加される電圧の極性を反転するライン反転駆動等が用
いられる。また、駆動電圧の振幅低減のため、対向電極
電圧を液晶駆動電圧に同期して反転させる、Ｈコモン反
転駆動が知られている。 しかしながら、上記の駆動方法は、確かにフリッカは低
減されるものの、逆に周波数の高い駆動であるため消費
電力を低減することとは相反する。 本発明は、上記の事情に鑑みなされたものであって、表
示装置の低消費電力化と同時にメモリ動作時の低周波駆
動による表示のちらつき（フリッカ）による画質低下を
防ぐことを目的としている。
【０００９】
【課題を解決するための手段】各画素はメモリを有し、
メモリ動作時にコモン電圧と画素電圧の電圧差である画
素印加電圧の極性を、走査線又は信号線方向で隣り合う
画素間で変えることにより、フリッカを低減する方式を
用いる。
メモリ動作時にコモン電圧と画素電圧の電圧差である画
素印加電圧の極性を、走査線又は信号線方向で隣り合う
画素間で変えることにより、フリッカを低減する方式を
用いる。
【００１０】すなわち本発明は、行と列のマトリックス
状に配置された表示画素と、前記表示画素の行に沿って
配線され、前記表示画素の行を選択するための複数の走
査線と、前記表示画素の列に沿って配線され、前記走査
線により選択された行の各表示画素に表示信号を供給す
るための複数の信号線と、前記走査線及び信号線を各々
駆動する走査線駆動回路及び信号線駆動回路とを有する
表示装置であって、各表示画素は、走査線及び前記信号
線に接続されたスイッチ素子と、該表示画素に供給され
た表示信号を保持するメモリ回路と、前記メモリ回路に
保持されている表示信号を、極性反転信号に応じた極性
で前記表示画素に印加する極性制御回路と、メモリ動作
時に前記表示画素に印加される表示信号の極性が、前記
走査線又は信号線方向に隣り合う表示画素間で異なるよ
うに前記極性反転信号を供給する反転信号処理手段を具
備する。
状に配置された表示画素と、前記表示画素の行に沿って
配線され、前記表示画素の行を選択するための複数の走
査線と、前記表示画素の列に沿って配線され、前記走査
線により選択された行の各表示画素に表示信号を供給す
るための複数の信号線と、前記走査線及び信号線を各々
駆動する走査線駆動回路及び信号線駆動回路とを有する
表示装置であって、各表示画素は、走査線及び前記信号
線に接続されたスイッチ素子と、該表示画素に供給され
た表示信号を保持するメモリ回路と、前記メモリ回路に
保持されている表示信号を、極性反転信号に応じた極性
で前記表示画素に印加する極性制御回路と、メモリ動作
時に前記表示画素に印加される表示信号の極性が、前記
走査線又は信号線方向に隣り合う表示画素間で異なるよ
うに前記極性反転信号を供給する反転信号処理手段を具
備する。
【００１１】
【発明の実施の形態】以下図面に参照して本発明の実施
形態を詳細に説明する。
形態を詳細に説明する。
【００１２】図１は本発明の一実施形態に係る液晶表示
装置の構成を示し、図２はこの液晶表示装置の画素周辺
回路を示す。
装置の構成を示し、図２はこの液晶表示装置の画素周辺
回路を示す。
【００１３】この液晶表示装置は、液晶表示パネル１、
及び該液晶表示パネル１を制御する液晶コントローラ２
を備える。液晶表示パネル１は液晶層ＬＱがアレイ基板
ＡＲ及び対向基板ＣＴ間に保持される構造を有し、液晶
コントローラ２は液晶表示パネル１から独立した外部駆
動回路基板上に配置される。
及び該液晶表示パネル１を制御する液晶コントローラ２
を備える。液晶表示パネル１は液晶層ＬＱがアレイ基板
ＡＲ及び対向基板ＣＴ間に保持される構造を有し、液晶
コントローラ２は液晶表示パネル１から独立した外部駆
動回路基板上に配置される。
【００１４】アレイ基板ＡＲは、行と列のマトリクス状
に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥ
の行に沿って形成される複数の走査線Ｙ（Ｙ1〜Ｙm）、
複数の画素電極ＰＥの列に沿って形成される複数の信号
線Ｘ（Ｘ1〜Ｘn）、信号線Ｘ1〜Ｘn及び走査線Ｙ1〜Ｙm
の交差位置にそれぞれ隣接して配置され、各々対応走査
線Ｙからの走査信号に応答して対応信号線Ｘからの表示
信号Ｖpixを対応画素電極に供給する複数のＮチャネル
ポリシリコン薄膜トランジスタ(ＴＦＴ)Ｑsig（スイッ
チ素子）、走査線Ｙ1〜Ｙmを駆動する走査線駆動回路
３、並びに信号線Ｘ1〜Ｘnを駆動する信号線駆動回路４
を含む。
に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥ
の行に沿って形成される複数の走査線Ｙ（Ｙ1〜Ｙm）、
複数の画素電極ＰＥの列に沿って形成される複数の信号
線Ｘ（Ｘ1〜Ｘn）、信号線Ｘ1〜Ｘn及び走査線Ｙ1〜Ｙm
の交差位置にそれぞれ隣接して配置され、各々対応走査
線Ｙからの走査信号に応答して対応信号線Ｘからの表示
信号Ｖpixを対応画素電極に供給する複数のＮチャネル
ポリシリコン薄膜トランジスタ(ＴＦＴ)Ｑsig（スイッ
チ素子）、走査線Ｙ1〜Ｙmを駆動する走査線駆動回路
３、並びに信号線Ｘ1〜Ｘnを駆動する信号線駆動回路４
を含む。
【００１５】走査線駆動回路３及び信号線駆動回路４は
薄膜トランジスタＱsigと同様に、アレイ基板ＡＲ上に
形成される複数のポリシリコン薄膜トランジスタにより
構成される。対向基板ＣＴは複数の画素電極ＰＥに対向
して配置されコモン電圧ＣＯＭに設定される単一の対向
電極ＣＥ（図２参照）を含む。
薄膜トランジスタＱsigと同様に、アレイ基板ＡＲ上に
形成される複数のポリシリコン薄膜トランジスタにより
構成される。対向基板ＣＴは複数の画素電極ＰＥに対向
して配置されコモン電圧ＣＯＭに設定される単一の対向
電極ＣＥ（図２参照）を含む。
【００１６】液晶コントローラ２は、例えば外部から供
給される６ビットのデジタル映像信号及び同期信号を受
取り、例えば動画を表示する通常モードで従来と同様に
画素表示信号Ｖpix、垂直走査制御信号ＹＣＴ及び水平
走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣ
Ｔは例えば垂直スタートパルス、垂直クロック信号、出
力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路３
に供給される。水平走査制御信号ＸＣＴは水平スタート
パルス、水平クロック信号等を含み、表示信号Ｖpixと
共に信号線駆動回路４に供給される。
給される６ビットのデジタル映像信号及び同期信号を受
取り、例えば動画を表示する通常モードで従来と同様に
画素表示信号Ｖpix、垂直走査制御信号ＹＣＴ及び水平
走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣ
Ｔは例えば垂直スタートパルス、垂直クロック信号、出
力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路３
に供給される。水平走査制御信号ＸＣＴは水平スタート
パルス、水平クロック信号等を含み、表示信号Ｖpixと
共に信号線駆動回路４に供給される。
【００１７】走査線駆動回路３はシフトレジスタ回路を
含み、垂直走査制御信号ＹＣＴに基づいて、薄膜トラン
ジスタＱsigを導通させる走査信号を１垂直走査（フレ
ーム）期間に走査線Ｙ1〜Ｙmに順次供給する。シフトレ
ジスタ回路は１垂直走査期間毎に供給される垂直スター
トパルスを、垂直クロック信号に同期してシフトさせる
ことにより、複数の走査線Ｙ1〜Ｙmのうちの１本を選択
し、該走査線に走査信号を、出力イネーブル信号ＥＮＡ
Ｂを参照して出力する。出力イネーブル信号ＥＮＡＢは
垂直走査(フレーム）期間のうちの有効走査期間におい
て走査信号の出力を許可するために高レベルに維持さ
れ、この垂直走査期間から有効走査期間を除いた垂直ブ
ランキング期間で走査信号の出力を禁止するために低レ
ベルに維持される。
含み、垂直走査制御信号ＹＣＴに基づいて、薄膜トラン
ジスタＱsigを導通させる走査信号を１垂直走査（フレ
ーム）期間に走査線Ｙ1〜Ｙmに順次供給する。シフトレ
ジスタ回路は１垂直走査期間毎に供給される垂直スター
トパルスを、垂直クロック信号に同期してシフトさせる
ことにより、複数の走査線Ｙ1〜Ｙmのうちの１本を選択
し、該走査線に走査信号を、出力イネーブル信号ＥＮＡ
Ｂを参照して出力する。出力イネーブル信号ＥＮＡＢは
垂直走査(フレーム）期間のうちの有効走査期間におい
て走査信号の出力を許可するために高レベルに維持さ
れ、この垂直走査期間から有効走査期間を除いた垂直ブ
ランキング期間で走査信号の出力を禁止するために低レ
ベルに維持される。
【００１８】信号線駆動回路４はシフトレジスタ回路を
有し、水平走査制御信号ＸＣＴに基づいて、各走査線Ｙ
が走査信号により駆動される１水平走査期間（１Ｈ）に
おいて表示信号Ｖpixを信号線Ｘ1〜Ｘnにそれぞれ供給
する。
有し、水平走査制御信号ＸＣＴに基づいて、各走査線Ｙ
が走査信号により駆動される１水平走査期間（１Ｈ）に
おいて表示信号Ｖpixを信号線Ｘ1〜Ｘnにそれぞれ供給
する。
【００１９】本実施形態の液晶表示装置は、液晶層ＬＱ
が対向電極ＣＥに設定される例えば０Ｖのコモン電圧Ｃ
ＯＭに対して５Ｖの表示信号Ｖpixを画素電極ＰＥに印
加することにより黒表示を行うノーマリホワイトであ
る。対向電極ＣＥには、図２に示すようにコモン電圧Ｃ
ＯＭがＣＯＭ駆動回路６から供給される。後述されるよ
うに一例として、通常モードでは表示信号Ｖpix及びコ
モン電圧ＣＯＭの電位関係が１水平走査期間（Ｈ）毎に
交互に反転されるＨコモン反転駆動が採用され、静止画
を表示し消費電力が少ないメモリ動作時では１フレーム
毎に交互に反転されるフレーム反転駆動が採用されてい
る。 表示画面ＤＳは一対の画素電極ＰＥ及び対向電極ＣＥ、
並びにこれらの間に挟持された液晶層ＬＱの液晶材料を
各々含む複数の表示画素ＰＸにより構成され、ＳＲＡＭ
がこれら表示画素ＰＸの各々に対して設けられる。図２
に示すように、画素電極ＰＥはこの信号線Ｘ上の表示信
号Ｖpixを画素スイッチとして選択的に出力する薄膜ト
ランジスタＱsigに接続される。画素電極ＰＥ及び対向
電極ＣＥは液晶材料を介して液晶容量ＬＣを構成し、画
素電極ＰＥ及び補助容量線Ｃｓは液晶材料を介さず液晶
容量ＬＣに並列的な補助容量Ｃsigを構成する。
が対向電極ＣＥに設定される例えば０Ｖのコモン電圧Ｃ
ＯＭに対して５Ｖの表示信号Ｖpixを画素電極ＰＥに印
加することにより黒表示を行うノーマリホワイトであ
る。対向電極ＣＥには、図２に示すようにコモン電圧Ｃ
ＯＭがＣＯＭ駆動回路６から供給される。後述されるよ
うに一例として、通常モードでは表示信号Ｖpix及びコ
モン電圧ＣＯＭの電位関係が１水平走査期間（Ｈ）毎に
交互に反転されるＨコモン反転駆動が採用され、静止画
を表示し消費電力が少ないメモリ動作時では１フレーム
毎に交互に反転されるフレーム反転駆動が採用されてい
る。 表示画面ＤＳは一対の画素電極ＰＥ及び対向電極ＣＥ、
並びにこれらの間に挟持された液晶層ＬＱの液晶材料を
各々含む複数の表示画素ＰＸにより構成され、ＳＲＡＭ
がこれら表示画素ＰＸの各々に対して設けられる。図２
に示すように、画素電極ＰＥはこの信号線Ｘ上の表示信
号Ｖpixを画素スイッチとして選択的に出力する薄膜ト
ランジスタＱsigに接続される。画素電極ＰＥ及び対向
電極ＣＥは液晶材料を介して液晶容量ＬＣを構成し、画
素電極ＰＥ及び補助容量線Ｃｓは液晶材料を介さず液晶
容量ＬＣに並列的な補助容量Ｃsigを構成する。
【００２０】画素電極ＰＥは画素スイッチとして機能す
る薄膜トランジスタＱsigに接続され、信号線Ｘ上の表
示信号Ｖpixが選択的に供給される。画素電極ＰＥ及び
対向電極ＣＥは液晶材料を介して液晶容量ＬＣを構成す
る。
る薄膜トランジスタＱsigに接続され、信号線Ｘ上の表
示信号Ｖpixが選択的に供給される。画素電極ＰＥ及び
対向電極ＣＥは液晶材料を介して液晶容量ＬＣを構成す
る。
【００２１】薄膜トランジスタＱsigは走査線Ｙからの
走査信号によって駆動されたときに信号線Ｘ上の表示信
号Ｖpixを表示画素ＰＸに印加する。このとき、表示画
素ＰＸは対向電極ＣＥと画素電極ＰＥ間の電位差に対応
する光透過率に設定される。
走査信号によって駆動されたときに信号線Ｘ上の表示信
号Ｖpixを表示画素ＰＸに印加する。このとき、表示画
素ＰＸは対向電極ＣＥと画素電極ＰＥ間の電位差に対応
する光透過率に設定される。
【００２２】表示画素ＰＸは図２に示すように極性制御
回路ＰＣ及びＳＲＡＭを含む。ＳＲＡＭはＰチャネル薄
膜トランジスタＱ１，Ｑ３，Ｑ５及びＮチャネル薄膜ト
ランジスタＱ２，Ｑ４で構成され、極性制御回路ＰＣは
Ｎチャネル薄膜トランジスタＱ６及びＱ７で構成され
る。薄膜トランジスタＱ１，Ｑ２は電源ＶＤＤ（＝５
Ｖ）及びＶＳＳ（＝０Ｖ）間の電源電圧で動作する第１
インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ
３，Ｑ４は同じく電源ＶＤＤ，ＶＳＳ間の電源電圧で動
作する第２インバータＩＮＶ２を構成する。インバータ
回路ＩＮＶ１の出力端は走査信号により制御される薄膜
トランジスタＱ５を介してインバータ回路ＩＮＶ２の入
力端に接続され、インバータ回路ＩＮＶ２の出力端はイ
ンバータ回路ＩＮＶ１の入力端に接続される。
回路ＰＣ及びＳＲＡＭを含む。ＳＲＡＭはＰチャネル薄
膜トランジスタＱ１，Ｑ３，Ｑ５及びＮチャネル薄膜ト
ランジスタＱ２，Ｑ４で構成され、極性制御回路ＰＣは
Ｎチャネル薄膜トランジスタＱ６及びＱ７で構成され
る。薄膜トランジスタＱ１，Ｑ２は電源ＶＤＤ（＝５
Ｖ）及びＶＳＳ（＝０Ｖ）間の電源電圧で動作する第１
インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ
３，Ｑ４は同じく電源ＶＤＤ，ＶＳＳ間の電源電圧で動
作する第２インバータＩＮＶ２を構成する。インバータ
回路ＩＮＶ１の出力端は走査信号により制御される薄膜
トランジスタＱ５を介してインバータ回路ＩＮＶ２の入
力端に接続され、インバータ回路ＩＮＶ２の出力端はイ
ンバータ回路ＩＮＶ１の入力端に接続される。
【００２３】Ｐチャネル薄膜トランジスタＱ５は、Ｎチ
ャネル薄膜トランジスタＱsigが走査線Ｙからの走査信
号の立ち上がりにより導通したときに非導通となり、Ｎ
チャネル薄膜トランジスタＱsigが走査線Ｙからの走査
信号の立ち下がりにより非導通になったときに導通す
る。即ち、メモリ動作時に走査線駆動回路３からの走査
信号が低レベルに維持される状態にあっては、Ｐチャネ
ル薄膜トランジスタＱ５は導通状態を維持する。 極性制御回路ＰＣは少なくとも静止画表示用のメモリ動
作時において、例えば１フレーム毎に交互に高レベルに
設定される極性反転信号ＰＯＬ１及びＰＯＬ２によりそ
れぞれ制御されるＮチャネル薄膜トランジスタＱ６，Ｑ
７で構成される。この極性反転信号ＰＯＬ１及びＰＯＬ
２は液晶コントローラ２の制御の下にＳＲＡＭ極性反転
回路５から供給される。薄膜トランジスタＱ６は画素電
極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜ト
ランジスタＱ５を介してインバータ回路ＩＮＶ１の出力
端との間に接続され、薄膜トランジスタＱ７は画素電極
ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバー
タ回路ＩＮＶ２の出力端との間に接続される。
ャネル薄膜トランジスタＱsigが走査線Ｙからの走査信
号の立ち上がりにより導通したときに非導通となり、Ｎ
チャネル薄膜トランジスタＱsigが走査線Ｙからの走査
信号の立ち下がりにより非導通になったときに導通す
る。即ち、メモリ動作時に走査線駆動回路３からの走査
信号が低レベルに維持される状態にあっては、Ｐチャネ
ル薄膜トランジスタＱ５は導通状態を維持する。 極性制御回路ＰＣは少なくとも静止画表示用のメモリ動
作時において、例えば１フレーム毎に交互に高レベルに
設定される極性反転信号ＰＯＬ１及びＰＯＬ２によりそ
れぞれ制御されるＮチャネル薄膜トランジスタＱ６，Ｑ
７で構成される。この極性反転信号ＰＯＬ１及びＰＯＬ
２は液晶コントローラ２の制御の下にＳＲＡＭ極性反転
回路５から供給される。薄膜トランジスタＱ６は画素電
極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜ト
ランジスタＱ５を介してインバータ回路ＩＮＶ１の出力
端との間に接続され、薄膜トランジスタＱ７は画素電極
ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバー
タ回路ＩＮＶ２の出力端との間に接続される。
【００２４】通常モードで走査線Ｙからの走査信号が立
ち上がると、薄膜トランジスタＱsigが導通し薄膜トラ
ンジスタＱ５が非導通となる。極性反転信号ＰＯＬ１及
びＰＯＬ２は静止画用のメモリ動作を設定しない場合、
薄膜トランジスタＱ６，Ｑ７を共に非導通に維持するた
めに、いずれも低レベルに設定可能である。
ち上がると、薄膜トランジスタＱsigが導通し薄膜トラ
ンジスタＱ５が非導通となる。極性反転信号ＰＯＬ１及
びＰＯＬ２は静止画用のメモリ動作を設定しない場合、
薄膜トランジスタＱ６，Ｑ７を共に非導通に維持するた
めに、いずれも低レベルに設定可能である。
【００２５】静止画を表示するメモリ動作を設定する場
合には、これら極性反転信号ＰＯＬ１及びＰＯＬ２は一
方、この実施形態ではＰＯＬ１が高レベルに設定され、
ＳＲＡＭへの書込みが成され、後続フレーム毎に高レベ
ルが交互に切り替わるように設定される。
合には、これら極性反転信号ＰＯＬ１及びＰＯＬ２は一
方、この実施形態ではＰＯＬ１が高レベルに設定され、
ＳＲＡＭへの書込みが成され、後続フレーム毎に高レベ
ルが交互に切り替わるように設定される。
【００２６】例えば極性反転信号ＰＯＬ１だけが高レベ
ルに設定されると、薄膜トランジスタＱ６が画素電極Ｐ
Ｅに印加される表示信号Ｖpixをインバータ回路ＩＮＶ
２に供給する。この表示信号Ｖpixはインバータ回路Ｉ
ＮＶ２によってレベル反転され表示信号ＶRAM2として出
力され、さらにインバータ回路ＩＮＶ１によりレベル反
転され表示信号ＶRAM1として出力される。走査線Ｙから
の走査信号が立ち下がると、薄膜トランジスタＱsigが
非導通となって画素電極ＰＥを信号線から電気的に切り
離す一方で、薄膜トランジスタＱ５が導通して表示信号
ＶRAM1をインバータ回路ＩＮＶ２に供給する。表示信号
Ｖpixはコモン電圧ＣＯＭに対して表示信号ＶRAM1と同
極性であり、表示信号ＶRAM1はＳＲＡＭによって表示信
号Ｖpixとしてデジタル的に保持されると共に、薄膜ト
ランジスタＱ６を介して画素電極ＰＥに供給される。
ルに設定されると、薄膜トランジスタＱ６が画素電極Ｐ
Ｅに印加される表示信号Ｖpixをインバータ回路ＩＮＶ
２に供給する。この表示信号Ｖpixはインバータ回路Ｉ
ＮＶ２によってレベル反転され表示信号ＶRAM2として出
力され、さらにインバータ回路ＩＮＶ１によりレベル反
転され表示信号ＶRAM1として出力される。走査線Ｙから
の走査信号が立ち下がると、薄膜トランジスタＱsigが
非導通となって画素電極ＰＥを信号線から電気的に切り
離す一方で、薄膜トランジスタＱ５が導通して表示信号
ＶRAM1をインバータ回路ＩＮＶ２に供給する。表示信号
Ｖpixはコモン電圧ＣＯＭに対して表示信号ＶRAM1と同
極性であり、表示信号ＶRAM1はＳＲＡＭによって表示信
号Ｖpixとしてデジタル的に保持されると共に、薄膜ト
ランジスタＱ６を介して画素電極ＰＥに供給される。
【００２７】また、逆に極性反転信号ＰＯＬ２だけが高
レベルに設定されると、インバータ回路ＩＮＶ２によっ
てレベル反転され表示信号ＶRAM2が薄膜トランジスタＱ
７を介して画素電極ＰＥに供給される。
レベルに設定されると、インバータ回路ＩＮＶ２によっ
てレベル反転され表示信号ＶRAM2が薄膜トランジスタＱ
７を介して画素電極ＰＥに供給される。
【００２８】極性反転信号ＰＯＬ１、ＰＯＬ２が１フレ
ーム毎に交互に高レベルに設定されると、互いに逆の電
位関係にある表示信号ＶRAM2，ＶRAM1がＳＲＡＭから交
互に画素電極ＰＥに供給され、液晶材料の偏在化による
焼き付き現象を防止する。
ーム毎に交互に高レベルに設定されると、互いに逆の電
位関係にある表示信号ＶRAM2，ＶRAM1がＳＲＡＭから交
互に画素電極ＰＥに供給され、液晶材料の偏在化による
焼き付き現象を防止する。
【００２９】次に本発明の一実施形態に係る表示画面の
フリッカを防止する回路及び動作について説明する。本
実施形態では、図２に示すように、極性反転信号ＰＯＬ
１及び２を反転するインバータＩＮＶ３及びＩＮＶ４が
各画素について設けられている。各インバータＩＮＶ
３、ＩＮＶ４の構成はＳＲＡＭ内のインバータＩＮＶ
１、ＩＮＶ２と同一であり、ＶＤＤ１及びＶＳＳ１を電
源として動作する。
フリッカを防止する回路及び動作について説明する。本
実施形態では、図２に示すように、極性反転信号ＰＯＬ
１及び２を反転するインバータＩＮＶ３及びＩＮＶ４が
各画素について設けられている。各インバータＩＮＶ
３、ＩＮＶ４の構成はＳＲＡＭ内のインバータＩＮＶ
１、ＩＮＶ２と同一であり、ＶＤＤ１及びＶＳＳ１を電
源として動作する。
【００３０】図３は信号線Ｘ１，Ｘ２と走査線Ｙ１，Ｙ
２の各２本からなる４画素分の画素回路を示しており、
信号線Ｘ１，Ｘ２からＴＦＴを介して画素にデータが書
き込まれる。液晶容量ＬＣと補助容量Ｃsigの合成容量
がＣｌとして示されている。
２の各２本からなる４画素分の画素回路を示しており、
信号線Ｘ１，Ｘ２からＴＦＴを介して画素にデータが書
き込まれる。液晶容量ＬＣと補助容量Ｃsigの合成容量
がＣｌとして示されている。
【００３１】極性反転信号ＰＯＬ１，ＰＯＬ２は隣接画
素間においてインバータＩＮＶ３、ＩＮＶ４を介して接
続され、隣接画素間でＳＲＡＭの出力極性が反転するよ
うに制御される。
素間においてインバータＩＮＶ３、ＩＮＶ４を介して接
続され、隣接画素間でＳＲＡＭの出力極性が反転するよ
うに制御される。
【００３２】図４は図３に示す画素回路の動作を示すタ
イミングチャートである。図４（ａ）は通常モード（動
画表示）におけるＨコモン反転駆動、図４（ｂ）は同様
に通常モードにおけるＶライン反転駆動を示し、ともに
動画表示→静止画書き込み→静止画表示（メモリ動作）
の順に表している。両駆動方式とも静止画書き込み、静
止画表示の動作は同じである。
イミングチャートである。図４（ａ）は通常モード（動
画表示）におけるＨコモン反転駆動、図４（ｂ）は同様
に通常モードにおけるＶライン反転駆動を示し、ともに
動画表示→静止画書き込み→静止画表示（メモリ動作）
の順に表している。両駆動方式とも静止画書き込み、静
止画表示の動作は同じである。
【００３３】例えば図４（ａ）において、動画表示時に
信号線Ｘ１には１〜４Ｖの振幅のアナログ表示信号が、
対向電極ＣＯＭには１又は４Ｖで表示信号と逆位相の対
向電極電圧が、Ｙ１及びＹ２には選択時に１５Ｖで非選
択時に０Ｖの走査信号が、ＰＯＬ１及び２は共に０Ｖ
が、ＶＤＤ及びＶＳＳには共に０Ｖが印加される。これ
により、画素電極には薄膜トランジスタＱsigを介して
アナログ表示信号が印加され、対向電極との電位差に基
づき表示が成される。 静止画書込み時には、Ｘ１には表示信号に基づき１又は
４Ｖの２値の表示信号が、ＣＯＭには１又は４Ｖで表示
信号と逆位相の対向電極電圧が、Ｙ１及びＹ２には選択
時に１５Ｖで非選択時に０Ｖの選択信号が、ＰＯＬ１に
は５Ｖ、ＰＯＬ２には０Ｖが、ＶＤＤには５Ｖが、ＶＳ
Ｓには０Ｖが印加される。また、ＶＤＤ１には５Ｖが印
加される。これにより、ＳＲＡＭには静止画信号が保持
される。 画素Ｘ１，Ｙ１について、例えば１Ｖの表示信号が印加
され、対向電極には４Ｖの対向電極電圧が印加されてい
るとすると、その電位差３Ｖに基づき例えば黒表示が成
される。また、この表示信号は、ＰＯＬ１が５Ｖに設定
されるため、薄膜トランジスタＱ６を介してＳＲＡＭの
インバータＩＮＶ２に入力される。行方向に隣接する画
素Ｘ１，Ｙ２について、例えば同様に１Ｖの表示信号が
印加され、対向電極には４Ｖの対向電極電圧が印加され
ているとすると、その電位差３Ｖに基づき例えば黒表示
が成される。 静止画表示（メモリ動作）時には、周辺回路からＸ１及
びＹ１及びＹ２への出力には停止され、ＶＤＤには１０
Ｖが、ＶＳＳには０Ｖが印加される。また、ＰＯＬ１に
は０Ｖ、ＰＯＬ２には５Ｖがそれぞれ印加される。これ
により、画素電極にはＳＲＡＭから０又は１０Ｖの表示
信号が印加される。また、対向電極ＣＯＭに５Ｖが印加
される。
信号線Ｘ１には１〜４Ｖの振幅のアナログ表示信号が、
対向電極ＣＯＭには１又は４Ｖで表示信号と逆位相の対
向電極電圧が、Ｙ１及びＹ２には選択時に１５Ｖで非選
択時に０Ｖの走査信号が、ＰＯＬ１及び２は共に０Ｖ
が、ＶＤＤ及びＶＳＳには共に０Ｖが印加される。これ
により、画素電極には薄膜トランジスタＱsigを介して
アナログ表示信号が印加され、対向電極との電位差に基
づき表示が成される。 静止画書込み時には、Ｘ１には表示信号に基づき１又は
４Ｖの２値の表示信号が、ＣＯＭには１又は４Ｖで表示
信号と逆位相の対向電極電圧が、Ｙ１及びＹ２には選択
時に１５Ｖで非選択時に０Ｖの選択信号が、ＰＯＬ１に
は５Ｖ、ＰＯＬ２には０Ｖが、ＶＤＤには５Ｖが、ＶＳ
Ｓには０Ｖが印加される。また、ＶＤＤ１には５Ｖが印
加される。これにより、ＳＲＡＭには静止画信号が保持
される。 画素Ｘ１，Ｙ１について、例えば１Ｖの表示信号が印加
され、対向電極には４Ｖの対向電極電圧が印加されてい
るとすると、その電位差３Ｖに基づき例えば黒表示が成
される。また、この表示信号は、ＰＯＬ１が５Ｖに設定
されるため、薄膜トランジスタＱ６を介してＳＲＡＭの
インバータＩＮＶ２に入力される。行方向に隣接する画
素Ｘ１，Ｙ２について、例えば同様に１Ｖの表示信号が
印加され、対向電極には４Ｖの対向電極電圧が印加され
ているとすると、その電位差３Ｖに基づき例えば黒表示
が成される。 静止画表示（メモリ動作）時には、周辺回路からＸ１及
びＹ１及びＹ２への出力には停止され、ＶＤＤには１０
Ｖが、ＶＳＳには０Ｖが印加される。また、ＰＯＬ１に
は０Ｖ、ＰＯＬ２には５Ｖがそれぞれ印加される。これ
により、画素電極にはＳＲＡＭから０又は１０Ｖの表示
信号が印加される。また、対向電極ＣＯＭに５Ｖが印加
される。
【００３４】画素Ｘ１，Ｙ１について、ＳＲＡＭに保持
された黒表示の情報は、インバータＩＮＶ２から薄膜ト
ランジスタＱ７を介して１０Ｖが画素電極に印加され
る。そして、画素電極と対向電極との５Ｖの電位差（静
止画書き込み時と逆極性）に基づいて黒表示が維持され
る。行方向に隣接する画素Ｘ１，Ｙ２では、ＰＯＬ１及
びＰＯＬ２がインバータによって反転されるため、イン
バータＩＮＶ２及びＩＮＶ１から薄膜トランジスタＱ６
を介して０Ｖが画素電極に印加される。そして、画素電
極と対向電極との５Ｖの電位差（静止画書き込み時と同
極性）に基づいて黒表示が維持される。 このように、この実施形態の液晶表示装置によれば、静
止画表示時において、行方向に隣接する画素でＰＯＬ信
号のレベル反転させることで液晶に印加される電圧の極
性を反転させることができ、これにより低消費電力化と
共に、フリッカの低減が達成された。 この実施形態によれば、ＰＯＬ信号は全画素に共通に印
加されるものとしたが、例えば各行毎にインバータを配
置することで、静止画表示時に列方向に隣接する画素間
で液晶に印加される電圧の極性を反転させることができ
る。また、更に上記構成と組み合わせることで行列方向
に隣接する画素間で液晶に印加される電圧の極性を反転
させることができる。
された黒表示の情報は、インバータＩＮＶ２から薄膜ト
ランジスタＱ７を介して１０Ｖが画素電極に印加され
る。そして、画素電極と対向電極との５Ｖの電位差（静
止画書き込み時と逆極性）に基づいて黒表示が維持され
る。行方向に隣接する画素Ｘ１，Ｙ２では、ＰＯＬ１及
びＰＯＬ２がインバータによって反転されるため、イン
バータＩＮＶ２及びＩＮＶ１から薄膜トランジスタＱ６
を介して０Ｖが画素電極に印加される。そして、画素電
極と対向電極との５Ｖの電位差（静止画書き込み時と同
極性）に基づいて黒表示が維持される。 このように、この実施形態の液晶表示装置によれば、静
止画表示時において、行方向に隣接する画素でＰＯＬ信
号のレベル反転させることで液晶に印加される電圧の極
性を反転させることができ、これにより低消費電力化と
共に、フリッカの低減が達成された。 この実施形態によれば、ＰＯＬ信号は全画素に共通に印
加されるものとしたが、例えば各行毎にインバータを配
置することで、静止画表示時に列方向に隣接する画素間
で液晶に印加される電圧の極性を反転させることができ
る。また、更に上記構成と組み合わせることで行列方向
に隣接する画素間で液晶に印加される電圧の極性を反転
させることができる。
【００３５】また、この実施形態ではＰＯＬ信号を反転
させるインバータを各画素に設けたが、２画素毎あるい
は３画素毎であってもかまわない。
させるインバータを各画素に設けたが、２画素毎あるい
は３画素毎であってもかまわない。
【００３６】図５は他の実施形態に係る画素回路であ
り、信号線Ｘ１，Ｘ２と走査線Ｙ１の２画素分を示して
おり、信号線Ｘ１，Ｘ２からＴＦＴを介して画素にデー
タが書き込まれる。メモリ動作時にはメモリ電源ＶＤＤ
＋、ＶＤＤ−、ＶＳＳ＋、ＶＳＳ−が印加され、極性毎
にメモリ回路を分離したのが特徴である。また極性反転
信号ＰＯＬ１，ＰＯＬ２によって液晶印加電圧の極性デ
ータが制御される。さらに、極性反転信号ＰＯＬ１，Ｐ
ＯＬ２は隣接画素間でインバータを介して接続され、こ
のインバータの電源電圧にはＶＧＤＤ，ＶＳＳが印加さ
れ、隣接画素間で極性を反転させるように制御されてい
る。
り、信号線Ｘ１，Ｘ２と走査線Ｙ１の２画素分を示して
おり、信号線Ｘ１，Ｘ２からＴＦＴを介して画素にデー
タが書き込まれる。メモリ動作時にはメモリ電源ＶＤＤ
＋、ＶＤＤ−、ＶＳＳ＋、ＶＳＳ−が印加され、極性毎
にメモリ回路を分離したのが特徴である。また極性反転
信号ＰＯＬ１，ＰＯＬ２によって液晶印加電圧の極性デ
ータが制御される。さらに、極性反転信号ＰＯＬ１，Ｐ
ＯＬ２は隣接画素間でインバータを介して接続され、こ
のインバータの電源電圧にはＶＧＤＤ，ＶＳＳが印加さ
れ、隣接画素間で極性を反転させるように制御されてい
る。
【００３７】図６は図３の画素回路の動作を示すタイミ
ングチャートである。図６（ａ）は通常モード（動画表
示）でＨコモン反転駆動、図６（ｂ）は同様に通常モー
ド（動画表示）でＶライン反転駆動を示しており、各々
動画表示→静止画書き込み→静止画表示（メモリ動作）
を順に表している。図６（ａ）、（ｂ）とも静止画書き
込み、静止画表示の動作は同一である。
ングチャートである。図６（ａ）は通常モード（動画表
示）でＨコモン反転駆動、図６（ｂ）は同様に通常モー
ド（動画表示）でＶライン反転駆動を示しており、各々
動画表示→静止画書き込み→静止画表示（メモリ動作）
を順に表している。図６（ａ）、（ｂ）とも静止画書き
込み、静止画表示の動作は同一である。
【００３８】例えば図６（ａ）において、各配線の電圧
の関係は動画表示→静止画書き込み→静止画表示（メモ
リ動作）の順に、Ｘ１，２は１〜４Ｖの振幅のアナログ
表示信号→１又は４Ｖの表示信号→周辺回路出力停止、
対向電極ＣＯＭには１又は４Ｖで表示信号と逆位相の対
向電極電圧→同左→５Ｖ、Ｙ１及びＹ２には選択時に１
５Ｖで非選択時に０Ｖの走査信号→同左→周辺回路出力
停止、ＰＯＬ１，２は０Ｖ→０−１０Ｖ→０−１０Ｖ、
ＶＧＤＤは０Ｖ→１０Ｖ→１０Ｖ、ＶＤＤ＋は０Ｖ→１
０Ｖ→１０Ｖ、ＶＤＤ−は０Ｖ→５Ｖ→５Ｖ、ＶＳＳ＋
は０Ｖ→５Ｖ→５Ｖ、ＶＳＳ−は０Ｖ→０Ｖ→０Ｖとな
っている。
の関係は動画表示→静止画書き込み→静止画表示（メモ
リ動作）の順に、Ｘ１，２は１〜４Ｖの振幅のアナログ
表示信号→１又は４Ｖの表示信号→周辺回路出力停止、
対向電極ＣＯＭには１又は４Ｖで表示信号と逆位相の対
向電極電圧→同左→５Ｖ、Ｙ１及びＹ２には選択時に１
５Ｖで非選択時に０Ｖの走査信号→同左→周辺回路出力
停止、ＰＯＬ１，２は０Ｖ→０−１０Ｖ→０−１０Ｖ、
ＶＧＤＤは０Ｖ→１０Ｖ→１０Ｖ、ＶＤＤ＋は０Ｖ→１
０Ｖ→１０Ｖ、ＶＤＤ−は０Ｖ→５Ｖ→５Ｖ、ＶＳＳ＋
は０Ｖ→５Ｖ→５Ｖ、ＶＳＳ−は０Ｖ→０Ｖ→０Ｖとな
っている。
【００３９】この実施形態では、各画素が静止画表示時
において正極性用のＳＲＡＭと負極性用のＳＲＡＭとを
それぞれ有し、ＰＯＬ１及び２の制御によりいずれか一
方を選択し出力する点が上記の実施形態と相違する。 このような構成によれば、素子数が若干増大するものの
ＳＲＡＭ駆動電源の電圧をフレーム周期で可変する必要
がない。 以上のように、この実施形態の液晶表示装置によれば、
メモリ駆動を採用することで低消費電力化が達成される
と共に、メモリ駆動時においても例えば隣接画素間で画
素に印加される電圧の極性を反転させることによりフリ
ッカの発生を抑えることができ、高い表示品位を維持す
ることができる。 ここでは液晶表示装置を例にとり説明したが、有機ＥＬ
等の他の表示装置にも好適である。
において正極性用のＳＲＡＭと負極性用のＳＲＡＭとを
それぞれ有し、ＰＯＬ１及び２の制御によりいずれか一
方を選択し出力する点が上記の実施形態と相違する。 このような構成によれば、素子数が若干増大するものの
ＳＲＡＭ駆動電源の電圧をフレーム周期で可変する必要
がない。 以上のように、この実施形態の液晶表示装置によれば、
メモリ駆動を採用することで低消費電力化が達成される
と共に、メモリ駆動時においても例えば隣接画素間で画
素に印加される電圧の極性を反転させることによりフリ
ッカの発生を抑えることができ、高い表示品位を維持す
ることができる。 ここでは液晶表示装置を例にとり説明したが、有機ＥＬ
等の他の表示装置にも好適である。
【００４０】
【発明の効果】本発明の表示装置では、メモリ駆動時に
おいても例えば隣接画素間で表示信号の極性を変えるこ
とによって低消費電力かつ、フリッカが大幅に低減した
表示をすることができる。
おいても例えば隣接画素間で表示信号の極性を変えるこ
とによって低消費電力かつ、フリッカが大幅に低減した
表示をすることができる。
【図１】本発明の一実施形態に係る液晶表示装置の構成
を示す図。
を示す図。
【図２】図１に示す液晶表示装置の画素周辺回路を示す
図。
図。
【図３】本発明による画素回路の一実施形態を示す図。
【図４】図４に示す画素回路の動作を示すタイミングチ
ャート。
ャート。
【図５】本発明による画素回路の他の一実施形態を示す
図。
図。
【図６】図５に示す画素回路の動作を示すタイミングチ
ャート。
ャート。
１…液晶表示パネル、２…液晶コントローラ、３…走査
線駆動回路、４…信号線駆動回路、５…極性反転回路、
６…ＣＯＭ駆動回路、ＡＲ…アレイ基板、ＬＱ…液晶
層、ＣＴ…対向基板、ＰＸ…表示画素、ＰＥ…画素電
極、Ｘ…信号線、Ｙ…走査線、Ｑ１、Ｑ３、Ｑ５、Ｑ１
０、Ｑ１２…Ｐチャネル薄膜トランジスタ、Ｑ２、Ｑ
４、Ｑ６、Ｑ７、Ｑ１１、Ｑ１３、Ｑｓｉｇ…Ｎチャネ
ル薄膜トランジスタ、Ｃｓｉｇ…補助容量、ＬＣ…液晶
容量
線駆動回路、４…信号線駆動回路、５…極性反転回路、
６…ＣＯＭ駆動回路、ＡＲ…アレイ基板、ＬＱ…液晶
層、ＣＴ…対向基板、ＰＸ…表示画素、ＰＥ…画素電
極、Ｘ…信号線、Ｙ…走査線、Ｑ１、Ｑ３、Ｑ５、Ｑ１
０、Ｑ１２…Ｐチャネル薄膜トランジスタ、Ｑ２、Ｑ
４、Ｑ６、Ｑ７、Ｑ１１、Ｑ１３、Ｑｓｉｇ…Ｎチャネ
ル薄膜トランジスタ、Ｃｓｉｇ…補助容量、ＬＣ…液晶
容量
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｇ
６２４ ６２４Ｂ
６２４Ｄ
Claims (5)
- 【請求項１】 行と列のマトリックス状に配置された表
示画素と、 前記表示画素の行に沿って配線され、前記表示画素の行
を選択するための複数の走査線と、 前記表示画素の列に沿って配線され、前記走査線により
選択された行の各表示画素に表示信号を供給するための
複数の信号線と、 前記走査線及び信号線を各々駆動する走査線駆動回路及
び信号線駆動回路とを有する表示装置であって、 各表示画素は、 走査線及び前記信号線に接続されたスイッチ素子と、 該表示画素に供給された表示信号を保持するメモリ回路
と、 前記メモリ回路に保持されている表示信号を、極性反転
信号に応じた極性で前記表示画素に印加する極性制御回
路と、 メモリ動作時に前記表示画素に印加される表示信号の極
性が、前記走査線又は信号線方向に隣り合う表示画素間
で異なるように前記極性反転信号を供給する反転信号処
理手段を具備することを特徴とする表示装置。 - 【請求項２】 前記反転信号処理手段は、前記極性制御
回路に前記極性反転信号を供給する制御線において、隣
合う前記極性制御回路の間に設けられたインバータであ
ることを特徴とする請求項１記載の表示装置。 - 【請求項３】 メモリ動作時の前記コモン電圧が定電圧
であることを特徴とする請求項１記載の表示装置。 - 【請求項４】 前記メモリ回路はメモリ動作時に前記メ
モリ回路から前記容量素子に印加される前記表示信号の
極性を変更するために正極性及び負極性用電源を有する
ことを特徴とする請求項１記載の表示装置。 - 【請求項５】 メモリ動作時に前記容量素子に印加され
る前記表示信号の極性を変更するために正極性及び負極
性用メモリ回路を具備することを特徴とする請求項１記
載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001297039A JP2003108081A (ja) | 2001-09-27 | 2001-09-27 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001297039A JP2003108081A (ja) | 2001-09-27 | 2001-09-27 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003108081A true JP2003108081A (ja) | 2003-04-11 |
Family
ID=19118182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001297039A Pending JP2003108081A (ja) | 2001-09-27 | 2001-09-27 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003108081A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008216363A (ja) * | 2007-02-28 | 2008-09-18 | Optrex Corp | 液晶表示装置の駆動装置 |
| KR20100070299A (ko) * | 2008-12-17 | 2010-06-25 | 소니 주식회사 | 액정 표시 패널 및 전자 기기 |
| WO2023062946A1 (ja) * | 2021-10-15 | 2023-04-20 | ソニーセミコンダクタソリューションズ株式会社 | 電気光学装置および空間光変調器 |
-
2001
- 2001-09-27 JP JP2001297039A patent/JP2003108081A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008216363A (ja) * | 2007-02-28 | 2008-09-18 | Optrex Corp | 液晶表示装置の駆動装置 |
| KR20100070299A (ko) * | 2008-12-17 | 2010-06-25 | 소니 주식회사 | 액정 표시 패널 및 전자 기기 |
| JP2010145663A (ja) * | 2008-12-17 | 2010-07-01 | Sony Corp | 液晶表示パネル及び電子機器 |
| US8866710B2 (en) | 2008-12-17 | 2014-10-21 | Japan Display Inc. | Liquid crystal display panel and electronic device |
| KR101587287B1 (ko) * | 2008-12-17 | 2016-01-20 | 가부시키가이샤 재팬 디스프레이 | 액정 표시 패널 및 전자 기기 |
| US9417495B2 (en) | 2008-12-17 | 2016-08-16 | Japan Display, Inc. | Liquid crystal display panel and electronic device |
| WO2023062946A1 (ja) * | 2021-10-15 | 2023-04-20 | ソニーセミコンダクタソリューションズ株式会社 | 電気光学装置および空間光変調器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4415393B2 (ja) | 駆動回路、液晶装置、電子機器、および液晶装置の駆動方法 | |
| KR100519468B1 (ko) | 평면표시장치 | |
| KR101037554B1 (ko) | 액티브 매트릭스 디스플레이 장치 및 그의 구동 방법 | |
| US7777737B2 (en) | Active matrix type liquid crystal display device | |
| US8378945B2 (en) | Liquid crystal display device | |
| EP2447935A1 (en) | Active matrix liquid crystal display panel with coupling of gate lines and data lines to pixels which reduces crosstalk and power consumption, and method of driving the same | |
| JP4420080B2 (ja) | 走査線駆動回路、電気光学装置及び電子機器 | |
| US20110193852A1 (en) | Liquid crystal display and method of driving the same | |
| US7675498B2 (en) | Dot-inversion display devices and driving method thereof with low power consumption | |
| JP4670834B2 (ja) | 電気光学装置、電気光学装置の駆動回路及び電気機器 | |
| US8144098B2 (en) | Dot-matrix display refresh charging/discharging control method and system | |
| JP2007094262A (ja) | 電気光学装置及び電子機器 | |
| JP4957169B2 (ja) | 電気光学装置、走査線駆動回路および電子機器 | |
| JP2009109705A (ja) | 電気光学装置、電気光学装置の駆動方法、及び電子機器 | |
| JPH09243995A (ja) | アクティブマトリックスアレイと液晶表示装置及びその駆動方法 | |
| US8866711B2 (en) | Driving method including refreshing a pixel memory and liquid crystal display device utilizing the same | |
| JP2006301265A (ja) | 表示装置 | |
| JP5268117B2 (ja) | ディスプレイ装置及びこれを備える電子機器 | |
| JP2008015401A (ja) | 電気光学装置、電気光学装置の駆動方法、および電子機器 | |
| JP2003108081A (ja) | 表示装置 | |
| JP2011013420A (ja) | 電気光学装置、その駆動方法および電子機器 | |
| JP2003084718A (ja) | 液晶表示素子 | |
| JP2010044295A (ja) | 電気光学装置、その駆動方法および電子機器 | |
| JP2003228080A (ja) | 表示画素回路および平面表示装置 | |
| JP2004233386A (ja) | 液晶駆動回路及びアクティブマトリクス型液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070514 |