JP2004233386A - 液晶駆動回路及びアクティブマトリクス型液晶表示装置 - Google Patents
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Abstract
【課題】特別な信号を外部から入力すること無く、供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制する。
【解決手段】スキャンライン、データライン、能動素子、画素電極、垂直走査回路2、水平走査回路5、第1のスイッチ回路、第2のスイッチ回路及び開閉パルス供給回路を備える液晶駆動回路において、液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子にプリチャージ信号供給回路によって共通電位を供給する。
【選択図】 図1
【解決手段】スキャンライン、データライン、能動素子、画素電極、垂直走査回路2、水平走査回路5、第1のスイッチ回路、第2のスイッチ回路及び開閉パルス供給回路を備える液晶駆動回路において、液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子にプリチャージ信号供給回路によって共通電位を供給する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は液晶駆動回路及びアクティブマトリクス型液晶表示装置に関する。詳しくは、液晶駆動回路に供給する電源をオフにした時の画面の乱れを抑制する液晶駆動回路及びアクティブマトリクス型液晶表示装置に係るものである。
【0002】
【従来の技術】
従来、液晶画素に対応して複数の画素駆動素子を配置するとともに、垂直走査方向に配置された各画素駆動素子に接続される複数のデータラインと、水平走査方向に配置された画素駆動素子に接続される複数のスキャンラインとを有し、スキャンラインに順次垂直同期信号を供給するとともに、データラインにビデオ信号を供給することにより、画素駆動素子を駆動して液晶画素を制御する液晶駆動回路が知られている。
【0003】
ところで、上記した様な液晶駆動回路では、液晶に直流電圧を印加すると液晶の比抵抗値等に劣化をもたらすために、各画素に供給するビデオ信号は対向電極に印加される共通電位Vcomを中心とした交流駆動である。ここで、液晶が駆動中の各画素には交流駆動のハイレベル(以下、Hレベルと言う)側の電位を保持している画素と、ローレベル(以下、Lレベルと言う)側の電位を保持している画素とが存在しているために液晶駆動回路に供給する電源をオフにした時に、Vcomは徐々にグランドレベル(Vss)に落ちていくが、この際、Hレベル側の電位を保持していた画素とLレベル側の電位を保持していた画素とで直流電界に差異が生じ、この直流電界のばらつきにより画像の乱れが生じてしまう。更に、画像の乱れは液晶駆動回路に供給する電源をオフにした時の各画素のリーク特性にも依存しており、特性がばらつくと乱れ方がランダムとなってしまい、画面の乱れは一層激しくなってしまう。
【0004】
さて、これらの問題に対して、全てのデータラインに共通信号を供給するとともに、全てのスキャンラインを一括してオンの状態とする一括制御手段を有し、液晶駆動回路に供給する電源をオフにする直前に一括制御手段によって各画素に対応する画素駆動素子の電位を共通に制御する液晶駆動回路が提案されている(例えば、特許文献1参照。)。
【0005】
以下、図面を用いて従来の液晶駆動回路について説明する。
図6は、従来のアクティブマトリクス型液晶表示装置の液晶駆動回路の構成を説明するための図であり、ここで示す液晶駆動回路は、X軸方向に平行に配列された複数のスキャンラインX1,X2,X3…と、Y軸方向に平行に配列された複数のデータラインY1,Y2,Y3…とを備えており、各スキャンラインとデータラインの交点には、例えば薄膜トランジスタ(TFT)等の能動素子T11,T12,T21,T22…が形成され、更に各能動素子に対応した、画素電極及び対面する対向電極によって挟持された液晶から構成された液晶セルL11,L12,L21,L22…が形成されている。なお、各TFTは液晶画素に対応してマトリクス状に配置されており、各TFTのゲート電極はスキャンラインに接続されており、ソース電極はデータラインに接続されており、ドレイン電極は対応する液晶セルの画素電極に接続されている。
【0006】
また、各スキャンラインに第1のNANDゲート101及び第2のNANDゲート102を介して接続された垂直シフトレジスタ103は、各スキャンラインに順次垂直同期信号を供給する様に構成されている。なお、第1のNANDゲートの一方の入力端子には垂直シフトレジスタの各シフト出力が入力され、他方の入力端子には外部入力端子からの外部制御信号(DCG)が入力され、出力端子はインバータを介して第2のNANDゲートに接続されている。更に、第2のNANDゲートの一方の入力端子には第1のNANDゲートの出力が入力され、他方の入力端子には外部入力端子からの駆動制御信号(STB)が入力され、出力端子はスキャンラインに接続されている。
【0007】
更に、各データラインに第3のNANDゲート104、第4のNANDゲート105及び第1のCMOS型FET106を介して接続された水平シフトレジスタ107は、各データラインに順次水平同期信号を供給する様に構成されている。なお、第3のNANDゲートの一方の入力端子には水平シフトレジスタの各シフト出力が入力され、他方の入力端子にはDCGが入力され、出力端子はインバータを介して第4のNANDゲートに接続されている。更に、第4のNANDゲートの一方の入力端子には第3のNANDゲートの出力が入力され、他方の入力端子にはSTBが入力され、出力端子は第1のCMOS型FETの一方のゲート端子(反転端子)に接続されるとともに、インバータを介して他方のゲート端子に接続されている。また、第1のCMOS型FETのソース端子にはビデオ信号が供給されており、ドレイン端子はデータラインに接続されている。
【0008】
また、データラインの他方側には、第2のCMOS型FET108、第3のCMOS型FET109及び第4のCMOS型FET110が形成されており、DCGを制御することによってプリチャージ信号(Psig)若しくはVcomを供給する様に構成されている。なお、外部入力端子からのプリチャージパルス(PCG)を供給するプリチャージパルス供給回路が第2のCMOS型FETの一方のゲート端子に接続されるとともに、インバータを介して他方のゲート端子(反転端子)に接続され、外部入力端子からのPsigを供給するプリチャージ信号供給回路が第2のCMOS型FETのソース端子に接続され、第2のCMOS型FETのドレイン端子は第3のCMOS型FETのソース端子に接続されている。また、DCGを供給する外部制御信号供給回路が第3のCMOS型FETの一方のゲート端子及び第4のCMOS型FETの一方のゲート端子(反転端子)に接続されるとともに、DCGの反転信号を供給する反転外部制御信号供給回路が第3のCMOS型FETの他方のゲート端子(反転端子)及び第4のCMOS型FETの他方のゲート端子に接続され、Vcomを供給する共通電位供給回路が第4のCMOS型FETのソース端子に接続されている。なお、第3のCMOS型FET及び第4のCMOS型FETのドレイン端子はデータラインに接続されている。
【0009】
【特許文献1】
特開2000−347627号公報 (第2−4頁、第1図)
【0010】
【発明が解決しようとする課題】
上記の様に構成された従来の液晶駆動回路では、例えば図7で示す様なSTBをHレベルからLレベルとする直前にDCGをHレベルからLレベルとすることにより、液晶駆動回路に供給される電源をオフにする直前に各画素に対応する画素駆動素子の電位を共通に制御することができ、液晶駆動回路に供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができるものの、外部入力端子からDCGの入力を必要とするという不都合があった。
【0011】
本発明は以上の点に鑑みて創案されたものであって、外部にDCGのための入力端子や内部に特別の配線を設けることなく供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができる液晶駆動回路及びアクティブマトリクス型液晶表示装置を提供することを目的とするものである。
【0012】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る液晶駆動回路では、行方向に沿って配列されたスキャンラインと、列方向に沿って配列されたデータラインと、該スキャンライン及びデータラインの交点に配設された能動素子と、各々の能動素子により駆動される画素電極と、前記スキャンラインを順次選択するパルスを供給する垂直走査回路と、前記データラインを順次選択するパルスを供給する水平走査回路と、前記水平走査回路により供給されたパルスによって前記データラインの一端とビデオ信号を供給するビデオ信号供給回路を接続する第1のスイッチ回路と、前記データラインの他端とプリチャージ信号を供給するプリチャージ信号供給回路を接続する第2のスイッチ回路と、該第2のスイッチ回路に開閉パルスを供給する開閉パルス供給回路とを備える液晶駆動回路において、該液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子に前記プリチャージ信号供給回路によって所定電位を供給する。
【0013】
また、上記の目的を達成するために、本発明に係るアクティブマトリクス型液晶表示装置では、所定の間隙を介して対面配置された第1の基板及び第2の基板と、該第1の基板及び第2の基板の間隙内に保持された液晶層とを有し、前記第1の基板は、行方向に沿って配列されたスキャンラインと、列方向に沿って配列されたデータラインと、前記スキャンライン及びデータラインの交点に配設された能動素子と、各々の能動素子により駆動される画素電極と、前記スキャンラインを順次選択するパルスを供給する垂直走査回路と、前記データラインを順次選択するパルスを供給する水平走査回路と、前記水平走査回路により供給されたパルスによって前記データラインの一端とビデオ信号を供給するビデオ信号供給回路を接続する第1のスイッチ回路と、前記データラインの他端とプリチャージ信号を供給するプリチャージ信号供給回路を接続する第2のスイッチ回路と、該第2のスイッチ回路に開閉パルスを供給する開閉パルス供給回路とを備える液晶駆動回路が形成され、前記第2の基板は、対向電極が形成されたアクティブマトリクス型液晶表示装置において、前記液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子に前記プリチャージ信号供給回路によって所定電位を供給する。
【0014】
ここで、液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子にプリチャージ信号供給回路によって所定電位を供給することによって、液晶駆動回路に供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができる。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明し、本発明の理解に供する。
【0016】
図1は、本発明を適用したアクティブマトリクス型液晶表示装置の一例における液晶駆動回路の構成を説明するための図であり、ここで示す液晶駆動回路は、上記した従来の液晶駆動回路と同様に、X軸方向に平行に配列された複数のスキャンラインX1,X2,X3…と、Y軸方向に平行に配列された複数のデータラインY1,Y2,Y3…とを備えており、各スキャンラインとデータラインの交点には、例えば薄膜トランジスタ(TFT)等の能動素子T11,T12,T21,T22…が形成され、更に各能動素子に対応した、画素電極及び対面する対向電極によって挟持された液晶から構成された液晶セルL11,L12,L21,L22…が形成されている。なお、各TFTは液晶画素に対応してマトリクス状に配置されており、各TFTのゲート電極はスキャンラインに接続されており、ソース電極はデータラインに接続されており、ドレイン電極は対応する液晶セルの画素電極に接続されている。
【0017】
ここで、各スキャンラインに第1のNANDゲート1を介して接続された垂直シフトレジスタ2は、各スキャンラインに順次垂直同期信号を供給する様に構成されている。なお、第1のNANDゲートの一方の入力端子には垂直シフトレジスタの各シフト出力が入力され、他方の入力端子にはSTBが入力され、出力端子はスキャンラインに接続されている。
【0018】
また、各データラインに第2のNANDゲート3及び第1のCMOS型FET4を介して接続された水平シフトレジスタ5は、各データラインに順次水平同期信号を供給する様に構成されている。なお、第2のNANDゲートの一方の入力端子には水平シフトレジスタの各シフト出力が入力され、他方の入力端子にはSTBが入力され、出力端子は第1のCMOS型FETの一方のゲート端子(反転端子)に接続されるとともに、インバータ6を介して他方のゲート端子に接続されている。また、第1のCMOS型FETのソース端子にはビデオ信号が供給されており、ドレイン端子はデータラインに接続されている。
【0019】
更に、データラインの他方側には、第2のCMOS型FET7が形成されており、PCGを供給するプリチャージパルス供給回路が第2のCMOS型FETの一方のゲート端子に接続されるとともに、インバータを介して他方のゲート端子(反転端子)に接続され、Psigを供給するプリチャージ信号供給回路が第2のCMOS型FETのソース端子に接続され、第2のCMOS型FETのドレイン端子はデータラインに接続されている。
【0020】
以下、STB、Psig、Vcom,PCG、水平シフトレジスタの駆動パルス(HST)及び垂直シフトレジスタの駆動パルス(VST)の動作タイミングを示す図2を参照して上記した液晶駆動回路の動作について説明する。
先ず、図2中符号aで示す液晶表示装置の駆動時には、STBをHレベルとし、Psig、PCG及びHSTを通常駆動することにより通常の表示動作が実行される。即ち、図3で示す様に、PCG及びPsigを通常駆動することによって第2のCMOS型FETが順次オンの状態となりPsigが順次データラインに供給された後に、STBをHレベルとしHSTを通常駆動することによって第2のNANDゲートからの出力により第1のCMOS型FETが順次オンの状態となりビデオ信号がデータラインに供給される。また、VSTを通常駆動することによってスキャンラインは1ラインごとに順次オンの状態となる。
【0021】
次に、STBをHレベルからLレベルにする直前よりHレベルからLレベルにするまでの期間である図2中符号bで示す電位制御時には、STBをHレベルとし、PsigにVcomと同電位を与え、PCGをHレベル、HSTをLレベルとすることにより全画素にVcomと同電位の電圧を供給することができる。即ち、図4で示す様に、HSTをLレベルとすることによって第1のCMOS型FETの全てをオフの状態にし、PCGをHレベルとすることによって第2のCMOS型FETの全てをオンの状態にするとともに、PsigにVcomと同電位を与えることによって全てのデータラインにVcomと同電位が供給される。また、VSTを通常駆動することによってスキャンラインは1ラインごとに順次オンの状態となる。
【0022】
ここで、電位制御時には、電源オフの時に各画素の電界のばらつきを抑制でき、画面の乱れを抑制することができれば充分であって、一定電位が全画素に供給されれば電源オフの時に各画素の電界のばらつきを抑制でき、画面の乱れを抑制することができるために、必ずしもVcomと同電位を供給する必要は無いが、より一層電界のばらつきを抑制し、画面の乱れを抑制するために各画素に供給される交流駆動のビデオ信号の中心値であるVcomと同電位を全画素に供給する方が好ましい。
また、電位制御時には、全てのデータラインにVcomと同電位が供給されることによって全画素にVcomと同電位を供給することができれば充分であって、必ずしもスキャンラインを1ラインごとに順次オンの状態とする必要は無く、全てのスキャンラインを一斉にオンの状態としても良い。即ち、電位制御時にVSTをHレベルとすることによって全てのスキャンラインを一斉にオンの状態としても良い。
【0023】
次に、図2中符号cで示す液晶表示装置の非駆動時には、図5で示す様に、VSTをLレベルとすることによって全てのスキャンラインが一斉にオンの状態となり全ての画素にVcomと同電位であるPsigが供給されることとなる。
【0024】
上記した本発明を適用したアクティブマトリクス型液晶表示装置の液晶駆動回路では、液晶表示装置の非駆動時の直前に全画素にVcomと同電位を供給することができるために、液晶駆動回路の電源をオフにした時に各画素の電界のばらつきをなくし、残像、焼き付き等の画面の乱れを抑制することができる。
【0025】
【発明の効果】
以上述べてきた如く、本発明の液晶駆動回路及び液晶表示装置では、特別な信号を外部から入力すること無く、供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができる。
【図面の簡単な説明】
【図1】本発明を適用したアクティブマトリクス型液晶表示装置の一例における液晶駆動回路の構成を説明するための図である。
【図2】STB,Psig、Vcom、PCG、HST及びVSTの動作タイミングを示す図である。
【図3】図1に示す液晶駆動回路の通常駆動時の動作を説明するための模式的な図である。
【図4】図1に示す液晶駆動回路の電位制御時の動作を説明するための模式的な図である。
【図5】図1に示す液晶駆動回路の非駆動時の動作を説明するための模式的な図である。
【図6】従来のアクティブマトリクス型液晶表示装置の液晶駆動回路の構成を説明するための図である。
【図7】従来のアクティブマトリクス型液晶表示装置の液晶駆動回路に印加するパルスの動作タイミングを示す図である。
【符号の説明】
1 第1のNANDゲート
2 垂直シフトレジスタ
3 第2のNANDゲート
4 第1のCMOS型FET
5 水平シフトレジスタ
6 インバータ
7 第2のCMOS型FET
【発明の属する技術分野】
本発明は液晶駆動回路及びアクティブマトリクス型液晶表示装置に関する。詳しくは、液晶駆動回路に供給する電源をオフにした時の画面の乱れを抑制する液晶駆動回路及びアクティブマトリクス型液晶表示装置に係るものである。
【0002】
【従来の技術】
従来、液晶画素に対応して複数の画素駆動素子を配置するとともに、垂直走査方向に配置された各画素駆動素子に接続される複数のデータラインと、水平走査方向に配置された画素駆動素子に接続される複数のスキャンラインとを有し、スキャンラインに順次垂直同期信号を供給するとともに、データラインにビデオ信号を供給することにより、画素駆動素子を駆動して液晶画素を制御する液晶駆動回路が知られている。
【0003】
ところで、上記した様な液晶駆動回路では、液晶に直流電圧を印加すると液晶の比抵抗値等に劣化をもたらすために、各画素に供給するビデオ信号は対向電極に印加される共通電位Vcomを中心とした交流駆動である。ここで、液晶が駆動中の各画素には交流駆動のハイレベル(以下、Hレベルと言う)側の電位を保持している画素と、ローレベル(以下、Lレベルと言う)側の電位を保持している画素とが存在しているために液晶駆動回路に供給する電源をオフにした時に、Vcomは徐々にグランドレベル(Vss)に落ちていくが、この際、Hレベル側の電位を保持していた画素とLレベル側の電位を保持していた画素とで直流電界に差異が生じ、この直流電界のばらつきにより画像の乱れが生じてしまう。更に、画像の乱れは液晶駆動回路に供給する電源をオフにした時の各画素のリーク特性にも依存しており、特性がばらつくと乱れ方がランダムとなってしまい、画面の乱れは一層激しくなってしまう。
【0004】
さて、これらの問題に対して、全てのデータラインに共通信号を供給するとともに、全てのスキャンラインを一括してオンの状態とする一括制御手段を有し、液晶駆動回路に供給する電源をオフにする直前に一括制御手段によって各画素に対応する画素駆動素子の電位を共通に制御する液晶駆動回路が提案されている(例えば、特許文献1参照。)。
【0005】
以下、図面を用いて従来の液晶駆動回路について説明する。
図6は、従来のアクティブマトリクス型液晶表示装置の液晶駆動回路の構成を説明するための図であり、ここで示す液晶駆動回路は、X軸方向に平行に配列された複数のスキャンラインX1,X2,X3…と、Y軸方向に平行に配列された複数のデータラインY1,Y2,Y3…とを備えており、各スキャンラインとデータラインの交点には、例えば薄膜トランジスタ(TFT)等の能動素子T11,T12,T21,T22…が形成され、更に各能動素子に対応した、画素電極及び対面する対向電極によって挟持された液晶から構成された液晶セルL11,L12,L21,L22…が形成されている。なお、各TFTは液晶画素に対応してマトリクス状に配置されており、各TFTのゲート電極はスキャンラインに接続されており、ソース電極はデータラインに接続されており、ドレイン電極は対応する液晶セルの画素電極に接続されている。
【0006】
また、各スキャンラインに第1のNANDゲート101及び第2のNANDゲート102を介して接続された垂直シフトレジスタ103は、各スキャンラインに順次垂直同期信号を供給する様に構成されている。なお、第1のNANDゲートの一方の入力端子には垂直シフトレジスタの各シフト出力が入力され、他方の入力端子には外部入力端子からの外部制御信号(DCG)が入力され、出力端子はインバータを介して第2のNANDゲートに接続されている。更に、第2のNANDゲートの一方の入力端子には第1のNANDゲートの出力が入力され、他方の入力端子には外部入力端子からの駆動制御信号(STB)が入力され、出力端子はスキャンラインに接続されている。
【0007】
更に、各データラインに第3のNANDゲート104、第4のNANDゲート105及び第1のCMOS型FET106を介して接続された水平シフトレジスタ107は、各データラインに順次水平同期信号を供給する様に構成されている。なお、第3のNANDゲートの一方の入力端子には水平シフトレジスタの各シフト出力が入力され、他方の入力端子にはDCGが入力され、出力端子はインバータを介して第4のNANDゲートに接続されている。更に、第4のNANDゲートの一方の入力端子には第3のNANDゲートの出力が入力され、他方の入力端子にはSTBが入力され、出力端子は第1のCMOS型FETの一方のゲート端子(反転端子)に接続されるとともに、インバータを介して他方のゲート端子に接続されている。また、第1のCMOS型FETのソース端子にはビデオ信号が供給されており、ドレイン端子はデータラインに接続されている。
【0008】
また、データラインの他方側には、第2のCMOS型FET108、第3のCMOS型FET109及び第4のCMOS型FET110が形成されており、DCGを制御することによってプリチャージ信号(Psig)若しくはVcomを供給する様に構成されている。なお、外部入力端子からのプリチャージパルス(PCG)を供給するプリチャージパルス供給回路が第2のCMOS型FETの一方のゲート端子に接続されるとともに、インバータを介して他方のゲート端子(反転端子)に接続され、外部入力端子からのPsigを供給するプリチャージ信号供給回路が第2のCMOS型FETのソース端子に接続され、第2のCMOS型FETのドレイン端子は第3のCMOS型FETのソース端子に接続されている。また、DCGを供給する外部制御信号供給回路が第3のCMOS型FETの一方のゲート端子及び第4のCMOS型FETの一方のゲート端子(反転端子)に接続されるとともに、DCGの反転信号を供給する反転外部制御信号供給回路が第3のCMOS型FETの他方のゲート端子(反転端子)及び第4のCMOS型FETの他方のゲート端子に接続され、Vcomを供給する共通電位供給回路が第4のCMOS型FETのソース端子に接続されている。なお、第3のCMOS型FET及び第4のCMOS型FETのドレイン端子はデータラインに接続されている。
【0009】
【特許文献1】
特開2000−347627号公報 (第2−4頁、第1図)
【0010】
【発明が解決しようとする課題】
上記の様に構成された従来の液晶駆動回路では、例えば図7で示す様なSTBをHレベルからLレベルとする直前にDCGをHレベルからLレベルとすることにより、液晶駆動回路に供給される電源をオフにする直前に各画素に対応する画素駆動素子の電位を共通に制御することができ、液晶駆動回路に供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができるものの、外部入力端子からDCGの入力を必要とするという不都合があった。
【0011】
本発明は以上の点に鑑みて創案されたものであって、外部にDCGのための入力端子や内部に特別の配線を設けることなく供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができる液晶駆動回路及びアクティブマトリクス型液晶表示装置を提供することを目的とするものである。
【0012】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る液晶駆動回路では、行方向に沿って配列されたスキャンラインと、列方向に沿って配列されたデータラインと、該スキャンライン及びデータラインの交点に配設された能動素子と、各々の能動素子により駆動される画素電極と、前記スキャンラインを順次選択するパルスを供給する垂直走査回路と、前記データラインを順次選択するパルスを供給する水平走査回路と、前記水平走査回路により供給されたパルスによって前記データラインの一端とビデオ信号を供給するビデオ信号供給回路を接続する第1のスイッチ回路と、前記データラインの他端とプリチャージ信号を供給するプリチャージ信号供給回路を接続する第2のスイッチ回路と、該第2のスイッチ回路に開閉パルスを供給する開閉パルス供給回路とを備える液晶駆動回路において、該液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子に前記プリチャージ信号供給回路によって所定電位を供給する。
【0013】
また、上記の目的を達成するために、本発明に係るアクティブマトリクス型液晶表示装置では、所定の間隙を介して対面配置された第1の基板及び第2の基板と、該第1の基板及び第2の基板の間隙内に保持された液晶層とを有し、前記第1の基板は、行方向に沿って配列されたスキャンラインと、列方向に沿って配列されたデータラインと、前記スキャンライン及びデータラインの交点に配設された能動素子と、各々の能動素子により駆動される画素電極と、前記スキャンラインを順次選択するパルスを供給する垂直走査回路と、前記データラインを順次選択するパルスを供給する水平走査回路と、前記水平走査回路により供給されたパルスによって前記データラインの一端とビデオ信号を供給するビデオ信号供給回路を接続する第1のスイッチ回路と、前記データラインの他端とプリチャージ信号を供給するプリチャージ信号供給回路を接続する第2のスイッチ回路と、該第2のスイッチ回路に開閉パルスを供給する開閉パルス供給回路とを備える液晶駆動回路が形成され、前記第2の基板は、対向電極が形成されたアクティブマトリクス型液晶表示装置において、前記液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子に前記プリチャージ信号供給回路によって所定電位を供給する。
【0014】
ここで、液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子にプリチャージ信号供給回路によって所定電位を供給することによって、液晶駆動回路に供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができる。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明し、本発明の理解に供する。
【0016】
図1は、本発明を適用したアクティブマトリクス型液晶表示装置の一例における液晶駆動回路の構成を説明するための図であり、ここで示す液晶駆動回路は、上記した従来の液晶駆動回路と同様に、X軸方向に平行に配列された複数のスキャンラインX1,X2,X3…と、Y軸方向に平行に配列された複数のデータラインY1,Y2,Y3…とを備えており、各スキャンラインとデータラインの交点には、例えば薄膜トランジスタ(TFT)等の能動素子T11,T12,T21,T22…が形成され、更に各能動素子に対応した、画素電極及び対面する対向電極によって挟持された液晶から構成された液晶セルL11,L12,L21,L22…が形成されている。なお、各TFTは液晶画素に対応してマトリクス状に配置されており、各TFTのゲート電極はスキャンラインに接続されており、ソース電極はデータラインに接続されており、ドレイン電極は対応する液晶セルの画素電極に接続されている。
【0017】
ここで、各スキャンラインに第1のNANDゲート1を介して接続された垂直シフトレジスタ2は、各スキャンラインに順次垂直同期信号を供給する様に構成されている。なお、第1のNANDゲートの一方の入力端子には垂直シフトレジスタの各シフト出力が入力され、他方の入力端子にはSTBが入力され、出力端子はスキャンラインに接続されている。
【0018】
また、各データラインに第2のNANDゲート3及び第1のCMOS型FET4を介して接続された水平シフトレジスタ5は、各データラインに順次水平同期信号を供給する様に構成されている。なお、第2のNANDゲートの一方の入力端子には水平シフトレジスタの各シフト出力が入力され、他方の入力端子にはSTBが入力され、出力端子は第1のCMOS型FETの一方のゲート端子(反転端子)に接続されるとともに、インバータ6を介して他方のゲート端子に接続されている。また、第1のCMOS型FETのソース端子にはビデオ信号が供給されており、ドレイン端子はデータラインに接続されている。
【0019】
更に、データラインの他方側には、第2のCMOS型FET7が形成されており、PCGを供給するプリチャージパルス供給回路が第2のCMOS型FETの一方のゲート端子に接続されるとともに、インバータを介して他方のゲート端子(反転端子)に接続され、Psigを供給するプリチャージ信号供給回路が第2のCMOS型FETのソース端子に接続され、第2のCMOS型FETのドレイン端子はデータラインに接続されている。
【0020】
以下、STB、Psig、Vcom,PCG、水平シフトレジスタの駆動パルス(HST)及び垂直シフトレジスタの駆動パルス(VST)の動作タイミングを示す図2を参照して上記した液晶駆動回路の動作について説明する。
先ず、図2中符号aで示す液晶表示装置の駆動時には、STBをHレベルとし、Psig、PCG及びHSTを通常駆動することにより通常の表示動作が実行される。即ち、図3で示す様に、PCG及びPsigを通常駆動することによって第2のCMOS型FETが順次オンの状態となりPsigが順次データラインに供給された後に、STBをHレベルとしHSTを通常駆動することによって第2のNANDゲートからの出力により第1のCMOS型FETが順次オンの状態となりビデオ信号がデータラインに供給される。また、VSTを通常駆動することによってスキャンラインは1ラインごとに順次オンの状態となる。
【0021】
次に、STBをHレベルからLレベルにする直前よりHレベルからLレベルにするまでの期間である図2中符号bで示す電位制御時には、STBをHレベルとし、PsigにVcomと同電位を与え、PCGをHレベル、HSTをLレベルとすることにより全画素にVcomと同電位の電圧を供給することができる。即ち、図4で示す様に、HSTをLレベルとすることによって第1のCMOS型FETの全てをオフの状態にし、PCGをHレベルとすることによって第2のCMOS型FETの全てをオンの状態にするとともに、PsigにVcomと同電位を与えることによって全てのデータラインにVcomと同電位が供給される。また、VSTを通常駆動することによってスキャンラインは1ラインごとに順次オンの状態となる。
【0022】
ここで、電位制御時には、電源オフの時に各画素の電界のばらつきを抑制でき、画面の乱れを抑制することができれば充分であって、一定電位が全画素に供給されれば電源オフの時に各画素の電界のばらつきを抑制でき、画面の乱れを抑制することができるために、必ずしもVcomと同電位を供給する必要は無いが、より一層電界のばらつきを抑制し、画面の乱れを抑制するために各画素に供給される交流駆動のビデオ信号の中心値であるVcomと同電位を全画素に供給する方が好ましい。
また、電位制御時には、全てのデータラインにVcomと同電位が供給されることによって全画素にVcomと同電位を供給することができれば充分であって、必ずしもスキャンラインを1ラインごとに順次オンの状態とする必要は無く、全てのスキャンラインを一斉にオンの状態としても良い。即ち、電位制御時にVSTをHレベルとすることによって全てのスキャンラインを一斉にオンの状態としても良い。
【0023】
次に、図2中符号cで示す液晶表示装置の非駆動時には、図5で示す様に、VSTをLレベルとすることによって全てのスキャンラインが一斉にオンの状態となり全ての画素にVcomと同電位であるPsigが供給されることとなる。
【0024】
上記した本発明を適用したアクティブマトリクス型液晶表示装置の液晶駆動回路では、液晶表示装置の非駆動時の直前に全画素にVcomと同電位を供給することができるために、液晶駆動回路の電源をオフにした時に各画素の電界のばらつきをなくし、残像、焼き付き等の画面の乱れを抑制することができる。
【0025】
【発明の効果】
以上述べてきた如く、本発明の液晶駆動回路及び液晶表示装置では、特別な信号を外部から入力すること無く、供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができる。
【図面の簡単な説明】
【図1】本発明を適用したアクティブマトリクス型液晶表示装置の一例における液晶駆動回路の構成を説明するための図である。
【図2】STB,Psig、Vcom、PCG、HST及びVSTの動作タイミングを示す図である。
【図3】図1に示す液晶駆動回路の通常駆動時の動作を説明するための模式的な図である。
【図4】図1に示す液晶駆動回路の電位制御時の動作を説明するための模式的な図である。
【図5】図1に示す液晶駆動回路の非駆動時の動作を説明するための模式的な図である。
【図6】従来のアクティブマトリクス型液晶表示装置の液晶駆動回路の構成を説明するための図である。
【図7】従来のアクティブマトリクス型液晶表示装置の液晶駆動回路に印加するパルスの動作タイミングを示す図である。
【符号の説明】
1 第1のNANDゲート
2 垂直シフトレジスタ
3 第2のNANDゲート
4 第1のCMOS型FET
5 水平シフトレジスタ
6 インバータ
7 第2のCMOS型FET
Claims (4)
- 行方向に沿って配列されたスキャンラインと、
列方向に沿って配列されたデータラインと、
該スキャンライン及びデータラインの交点に配設された能動素子と、
各々の能動素子により駆動される画素電極と、
前記スキャンラインを順次選択するパルスを供給する垂直走査回路と、
前記データラインを順次選択するパルスを供給する水平走査回路と、
前記水平走査回路により供給されたパルスによって前記データラインの一端とビデオ信号を供給するビデオ信号供給回路を接続する第1のスイッチ回路と、
前記データラインの他端とプリチャージ信号を供給するプリチャージ信号供給回路を接続する第2のスイッチ回路と、
該第2のスイッチ回路に開閉パルスを供給する開閉パルス供給回路とを備える液晶駆動回路において、
該液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子に前記プリチャージ信号供給回路によって所定電位を供給する
ことを特徴とする液晶駆動回路。 - 液晶駆動回路に供給される電源がオフになる直前にプリチャージ信号供給回路によって共通電位を供給する
ことを特徴とする請求項1に記載の液晶駆動回路。 - 所定の間隙を介して対面配置された第1の基板及び第2の基板と、該第1の基板及び第2の基板の間隙内に保持された液晶層とを有し、
前記第1の基板は、行方向に沿って配列されたスキャンラインと、列方向に沿って配列されたデータラインと、前記スキャンライン及びデータラインの交点に配設された能動素子と、各々の能動素子により駆動される画素電極と、前記スキャンラインを順次選択するパルスを供給する垂直走査回路と、前記データラインを順次選択するパルスを供給する水平走査回路と、前記水平走査回路により供給されたパルスによって前記データラインの一端とビデオ信号を供給するビデオ信号供給回路を接続する第1のスイッチ回路と、前記データラインの他端とプリチャージ信号を供給するプリチャージ信号供給回路を接続する第2のスイッチ回路と、該第2のスイッチ回路に開閉パルスを供給する開閉パルス供給回路とを備える液晶駆動回路が形成され、
前記第2の基板は、対向電極が形成されたアクティブマトリクス型液晶表示装置において、
前記液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子に前記プリチャージ信号供給回路によって所定電位を供給する
ことを特徴とするアクティブマトリクス型液晶表示装置。 - 液晶駆動回路に供給される電源がオフになる直前にプリチャージ信号供給回路によって共通電位を供給する
ことを特徴とする請求項3に記載のアクティブマトリクス型液晶表示装置。
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