JPH01130385A - メモリ装置 - Google Patents

メモリ装置

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JPH01130385A
JPH01130385A JP62290408A JP29040887A JPH01130385A JP H01130385 A JPH01130385 A JP H01130385A JP 62290408 A JP62290408 A JP 62290408A JP 29040887 A JP29040887 A JP 29040887A JP H01130385 A JPH01130385 A JP H01130385A
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JP
Japan
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memory cell
decoder
memory device
cell groups
memory
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JP62290408A
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Shigeo Araki
茂生 荒木
Hitoshi Taniguchi
谷口　均
Hiroyuki Suzuki
裕之 鈴木
Takasato Komatsu
小松　貴聡
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に′従って本発明を説明する。
Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ９背呆技術［第５図］ ０９発明か解決しようとする問題点［第６図］Ｅ３間届
点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃￥第４ＵＡ］ Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明はメモリ装置、特に一括書込機能を備えたメモリ
装置に関する。
（Ｂ、発明の概要） 本発明は、一括書込機能を備えたメモリ装置において。
一括書込時に流れる電流のピーク値を小ざくするため、 メモリセルアレイを複数のメモリセル群に分割し、各メ
モリセル群に対し異なったタイミングで一括書込を行う
ようにしたものである。
（Ｃ，背旦技術）　［第５図］ 一般にランダムアクサセスメモリ装置はフラッシュクリ
ア機能を備えるようにされている。このフラッシュクリ
ア機能は外部から１つの制御信号を与えるとメモリセル
のすべてに「０」を同時に書き込むもので、リセットを
したりテスティングにあたって必要なイニシャライズを
したりすることに用いられる。
第５図は御粘書込付きメモリ装置の一例を示すブロック
図で、ａはメモリセルアレイ、ｂは御粘書込用デコーダ
で、外部からフラッシュクリアを指令する制御信号を受
けるとメモリセルアレイａ内に設けられた図示しないフ
ラッシュクリア用のプルダウントラジスタを駆動して各
ビット線Ｂ、Ｂの一方Ｂを接地レベルにする。この第５
図に示す従来のメモリ装置においては一括書込は一つの
デコーダｂによりメモリセルアレイａ全体に対して一斉
に行わわるのである。
（Ｄ、発明が解決しようとする問題点）［第６図］ ところで、第５図に示すメモリ装置においてはデコーダ
ｂが１つしかなく、このデコーダｂによってメモリセル
アレイａ全体に対して−・斉に行わわるので、フラッシ
ュクリア時にメモリセルアレイに流わる電流のピーク値
が第６図に示すように非常に大きくなるという問題があ
った。
というのは、メモリ装置の記憶容量は近年非常に大きく
なり、メモリセルアレイは大規模化の一途を辿っている
ため、大規模なメモリセルアレイを一度にクリアすると
流れる電流のピークが非常に大きくなる。そして、電流
のピーク値が大きくなると必然的に電源ラインあるいは
アースラインのレヘルが変動してノイズか発生し、また
、チップ内の配線の溶解等によるチップ内の破壊あるい
はメモリ装置を使用した機器の破壊を招く虞れがある。
従って、フラッシュクリア時に過大なピーク電流が流れ
ることは無視できない問題であった。
本発明はこのような問題点を解決すべく為されたもので
あり、一括書込時に流れる電流のピークを小さくするこ
とができるようにすることを目的とする。
（Ｅ、問題点を解決するための手段） 本発明メモリ装置は上記問題点を解決するため、メモリ
セルアレイを複数のメモリセル群に分割し、各メモリセ
ル群に対し異なったタイミングで−・括書込を行うよう
にしたことを特徴とする。
（Ｆ、作用） 本発明メモリ装置によれば、一括書込時にはメモリセル
アレイを分割した複数のメモリセル群を異なるタイミン
グで一括書込するので、−・括書込により流れるピーク
電流の大きさを小さくすることができる。
（Ｇ、実施例）［第１図乃至第４図］ 以下、本発明メモリ装置を図示実施例に従って詳細に説
明する。
第１図乃至第４図は本発明メモリ装置の一つの実施例を
説明するためのもので、第１図はブロック図、第２図は
回路図、第３図はタイミングチャート、第４図は電流波
形図である。
ＭＯ〜Ｍｔ５はメモリセルアレイ全体を分割してなる１
６個のメモリセル群、ＤＥＯ〜ＤＥＩ　５は各メモリセ
ル群Ｍに対応して設けられた御粘書込用デコーダである
。ＤＬ１〜号Ｓｃｌを御粘書込用デコーダＤＥＩへ送出
し、２段月の遅延回路ＤＬ２は出力信号Ｓｃ２を御粘書
込用デコーダＤＬ２へ送出するというように外部制御信
号Ｓｃを順次遅延させて各デコーダＤＥＩ、ＤＥ２、−
Ｄ　Ｅ　１５に写える。尚、デコーダＤＥＯには外部制
御信号Ｓｃが直接印加される。
ＱＬ、ＱＬ、・・・は負荷ＭＯＳトラジスタ、ＱｆａＯ
％Ｑｆａ１、Ｑ、ｆ　ａ　２、・・・及びＱｆｂＯ，Ｑ
ｆｂｌ、Ｑｆｂ２、・・・は一括書込用のプルダウンＭ
Ｏ５）ランジスタである。各デコーダＤＥは制御信号Ｓ
ｃを受けると、「１」の制御信号Ｓａと「０」の制御信
号ｓｂを発生して自己と対応するメモリセル群Ｍのビッ
ト線Ｂを「０」に、ビット線Ｂを「１」にする。−・方
、ワード線ＷＬＯ，ＷＬＩ、軸・はフラッシュクリア時
にはすべてが選択状態になるようにされている。それは
例えば各ワード線に対応してナントゲートＮＡを設け、
ワード信号をそのナンドゲ−１−Ｎ　Ａを介してワード
線に与えるようにすると共に、各ナントゲートＮＡのワ
ード信号を受ける入力端子と別の入力端子に「０」の信
号を印加するようにすることによって実現できる。
従って、１つのデコーダＤＥが制御信号ＳｃＯ乃至５ｃ
１５を受けるとそのデコーダＤＥと対応するメモリセル
群Ｍ内の全てのメモリセルＭＣに「０」を一括書込する
ことができる。
ところで、各一括書込用デコーダＤＥＯ１ＤＥＩ、ＤＥ
２、−ＤＥＩＳに与えられる制御信号Ｓｃ、Ｓｃｌ、Ｓ
ｃ２、・・・は第３図に示すように遅延回路ＤＬＩ、Ｄ
Ｌ２、・−ＤＬ１５の働きにより発生タイミングがずら
されており、従って、フラッシュクリアがメモリセル群
ＭＯ１Ｍ１、Ｍ２、−Ｍ　１５の順でタイミングをずら
して行わわる。従って、フラッシュクリア時に流れる電
流は第４図において実線で示すように変化し、そのピー
ク値は２点鎖線で示すところの第５図に示すメモリ装置
の場合に比較して著しく小さくすることができる。
尚、上記実施例はメモリセルアレイの全カラムを複数の
カラム群に分割することにより複数のメモリセル群に分
割していたが、ロウで分割するようにしても良い。ロウ
で分割する場合には、各ワード線に対応して設ける前述
のナントゲートＮＡのワード信号を受ける入力端子と別
の入力端子に与える信号のタイミングを分割したロウ群
に対して順次ずらして与えるようにすれば良い。また、
カラムで分割すると共にロウでも分割するようにしても
良い。このように本発明には種々の実施態様があり得る
。
（Ｈ，発明の効果） 以Ｅに述べたように、本発明メモリ装置は、一括書込機
能を備えたメモリ装置において、メモリセルアレイが複
数のメモリセル群に分割され、上記各メモリセル群に対
応してメモリセル群を一括書込駆動するデコーダが設け
られ、一括書込時に上記各デコーダが互いに異なるタイ
ミングで動作するようにされてなることを特徴とするも
のである。
従って、本発明メモリ装置によれば、一括書込時にはメ
モリセルアレイを分割した複数のメモリセル群を異なる
タイミングで一括書込するので、一括書込により流れる
ピーク電流の大きさを小さくすることができる。
【図面の簡単な説明】
第１図乃至第４図は本発明メモリ装置の一つの実施例を
説明するためのもので、第１図は回路ブロック図、第２
図は回路図、第３図は制御信号のデコーダへの人力タイ
ミングを示すタイミングチャート、第４図は電流波形図
、第５図は背景技術を示す回路ブロック図、第６図は問
題点を示す電流波形図である。 符号の説明 Ｍ・・・メモリセル群、 ＤＥ・・・デコーダ。 回路ブロック図・ Ω　　　　　　　　　　　　　　−ｍ−や　　　　　　
　　− 弼　　　　　　　　　１ヨー フイミ〉グチヤード 第６図 電流波形図 第４図

Claims (1)

    【特許請求の範囲】
  1. （１）一括書込機能を備えたメモリ装置において、メモ
    リセルアレイが複数のメモリセル群に分割され、上記各
    メモリセル群に対応してメモリセル群を一括書込駆動す
    るデコーダが設けられ、一括書込時に上記各デコーダが
    互いに異なるタイミングで動作するようにされてなるこ
    とを特徴とするメモリ装置
JP62290408A 1987-11-17 1987-11-17 メモリ装置 Pending JPH01130385A (ja)

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US07/271,619 US4949308A (en) 1987-11-17 1988-11-15 Static random access memory having a flash clear function
KR1019880014994A KR890008836A (ko) 1987-11-17 1988-11-15 메모리 장치
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GB8826773A GB2212683B (en) 1987-11-17 1988-11-16 Static random access memories
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