JPS63133391A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63133391A JPS63133391A JP61279465A JP27946586A JPS63133391A JP S63133391 A JPS63133391 A JP S63133391A JP 61279465 A JP61279465 A JP 61279465A JP 27946586 A JP27946586 A JP 27946586A JP S63133391 A JPS63133391 A JP S63133391A
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- JP
- Japan
- Prior art keywords
- decoder
- precharge
- signal
- address
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関し、特に該装置に用いら
れるアドレスデコーダ回路の改良に関するものである。
れるアドレスデコーダ回路の改良に関するものである。
Ｃ従来の技術〕
第２図は、ダイナミック型ＭＯ３ＲＡＭ等において外部
からのアドレス信号に従って多数の行又は列から必要な
行又は列を選択する従来のアドレスデコーダ回路の一例
を示す。図において、Ｘｌ、Ｘｊ、Ｘｋ （ｉ、ｊ、に
はそれぞれ複数のアドレス信号のうちの１つ）は、外部
アドレス信号により発注される内部アドレス信号であり
、ＱｌはデコーダノードＮ１のプリチャージを行うため
のプリチャージトランジスタ、φｐｒはプリチャージ信
号である。第３図は第２図のアドレスデコーダ回路の動
作タイミングを示す図である。該図はダイナミック型Ｍ
Ｏ３ＲＡＭのロウデコーダの場合を示す。
からのアドレス信号に従って多数の行又は列から必要な
行又は列を選択する従来のアドレスデコーダ回路の一例
を示す。図において、Ｘｌ、Ｘｊ、Ｘｋ （ｉ、ｊ、に
はそれぞれ複数のアドレス信号のうちの１つ）は、外部
アドレス信号により発注される内部アドレス信号であり
、ＱｌはデコーダノードＮ１のプリチャージを行うため
のプリチャージトランジスタ、φｐｒはプリチャージ信
号である。第３図は第２図のアドレスデコーダ回路の動
作タイミングを示す図である。該図はダイナミック型Ｍ
Ｏ３ＲＡＭのロウデコーダの場合を示す。
次に動作について説明する。
外部信号／ＲＡＳがＨレベル、即ちスタンドバイ状態で
は、プリチャージ信号φｐｒおよび内部アドレス信号Ｘ
ｉ、Ｘｊ、Ｘｋは全てＬレベルであり、デコーダノード
Ｎ１はプリチャージトランジスタＱ１により、Ｈレベル
にプリチャージされる。従って、デコーダ出カッ−Ｆ’
Ｎ２はＬレベル。
は、プリチャージ信号φｐｒおよび内部アドレス信号Ｘ
ｉ、Ｘｊ、Ｘｋは全てＬレベルであり、デコーダノード
Ｎ１はプリチャージトランジスタＱ１により、Ｈレベル
にプリチャージされる。従って、デコーダ出カッ−Ｆ’
Ｎ２はＬレベル。
即ち非選択状態である。次に、外部信号／ＲＡＳがＬレ
ベルになってアクティブサイクルになると、プリチャー
ジ信号φｐｒはＨレベルになってプリチャージが終了し
、内部アドレス信号Ｘ １． Ｘ Ｊ＋Ｘｋのうち１
つずつがＨレベルになり、これらすべてがＨレベルにな
ったデコーダが選択状態になってデコーダノードＮ１が
Ｌレベルになり、デコーダ出力Ｎ２がＨレベルになる。
ベルになってアクティブサイクルになると、プリチャー
ジ信号φｐｒはＨレベルになってプリチャージが終了し
、内部アドレス信号Ｘ １． Ｘ Ｊ＋Ｘｋのうち１
つずつがＨレベルになり、これらすべてがＨレベルにな
ったデコーダが選択状態になってデコーダノードＮ１が
Ｌレベルになり、デコーダ出力Ｎ２がＨレベルになる。
そして外部信号／ＲＡＳがＨレベルに戻り、スタンバイ
状態になると、φｐｒおよびＸｉ、Ｘｊ、Ｘｋは全てＬ
レベルに戻って、デコーダノードＮ１はプリチャージ状
態になり、デコーダ出力ノードＮ２はＬレベル、即ち非
選択状態に戻る。
状態になると、φｐｒおよびＸｉ、Ｘｊ、Ｘｋは全てＬ
レベルに戻って、デコーダノードＮ１はプリチャージ状
態になり、デコーダ出力ノードＮ２はＬレベル、即ち非
選択状態に戻る。
従来の半導体記憶装置は以上のように、多数のアドレス
線の他にプリチャージ用の信号線を用いて溝底されてい
るので、メモリ装置の高集禎化によるアドレス線数の増
加とともにプリチャージ用信′号線の数も増加し、デコ
ーダ列の占有面積が増加するという問題点があった。
線の他にプリチャージ用の信号線を用いて溝底されてい
るので、メモリ装置の高集禎化によるアドレス線数の増
加とともにプリチャージ用信′号線の数も増加し、デコ
ーダ列の占有面積が増加するという問題点があった。
また、外部信号／ＲＡＳがＨレベルになってデコーダの
プリチャージが始まる時に、プリチャージ信号の立ち下
がりタイミングがアドレス信号Ｘｔ、Ｘｊ、Ｘｋの立ち
下がりタイミングより早いと、デコーダ回路中を電源か
ら接地に到る貫通電流が流れるので、この前後関係を正
しく設定する必要があった。これは、／ＲＡＳがＬにな
って、デコーダが選択され始める時にも同様であった。
プリチャージが始まる時に、プリチャージ信号の立ち下
がりタイミングがアドレス信号Ｘｔ、Ｘｊ、Ｘｋの立ち
下がりタイミングより早いと、デコーダ回路中を電源か
ら接地に到る貫通電流が流れるので、この前後関係を正
しく設定する必要があった。これは、／ＲＡＳがＬにな
って、デコーダが選択され始める時にも同様であった。
この発明は上記のような問題点を解消するためになされ
たもので、プリチャージ動作を含むアドレスデコーダの
場合に、プリチャージ専用の信号線が不必要であり、ま
た、プリチャージ信号のタイミングの設定の必要のない
アドレスデコーダ回路を有する半導体記憶装置を提供す
ることを目的とする。
たもので、プリチャージ動作を含むアドレスデコーダの
場合に、プリチャージ専用の信号線が不必要であり、ま
た、プリチャージ信号のタイミングの設定の必要のない
アドレスデコーダ回路を有する半導体記憶装置を提供す
ることを目的とする。
この発明に係る半導体記憶装置のアドレスデコーダは、
該デコーダに入力されるアドレス信号を利用してプリチ
ャージを行うようにしたものである。
該デコーダに入力されるアドレス信号を利用してプリチ
ャージを行うようにしたものである。
この発明におけるアドレスデコーダは、該デコーダに入
力されるアドレス信号を利用してプリチャージを行うよ
うにしたので、プリチャージ専用の信号をなくすことが
できるとともに、プリチャージ信号とアドレス信号のタ
イミング設定を無くすことができる。
力されるアドレス信号を利用してプリチャージを行うよ
うにしたので、プリチャージ専用の信号をなくすことが
できるとともに、プリチャージ信号とアドレス信号のタ
イミング設定を無くすことができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるアドレスデコーダ回路を示
す。第２図の従来例と比較すると、プリチャージトラン
ジスタＱｌにアドレス信号のうちの１つであるＸｉが入
力されていることが異なっている。その他の部分につい
ては従来例の構成と同じである。
図は本発明の一実施例によるアドレスデコーダ回路を示
す。第２図の従来例と比較すると、プリチャージトラン
ジスタＱｌにアドレス信号のうちの１つであるＸｉが入
力されていることが異なっている。その他の部分につい
ては従来例の構成と同じである。
次に動作について説明する。
前述のように、アドレス信号Ｘｉ、Ｘｊ、Ｘｋは、スタ
ンドバイ時、即ち、外部信号／ＲＡＳがＨレベルの時に
は全てＬレベルになるので、プリチャージトランジスタ
Ｑ１はアドレス信号Ｘｉを受けてＯＮとなり、プリチャ
ージ動作が行われる。
ンドバイ時、即ち、外部信号／ＲＡＳがＨレベルの時に
は全てＬレベルになるので、プリチャージトランジスタ
Ｑ１はアドレス信号Ｘｉを受けてＯＮとなり、プリチャ
ージ動作が行われる。
その結果、デコーダノードＮ１はＨレベルになり、デコ
ーダノードＮ２は非選択状態となる。
ーダノードＮ２は非選択状態となる。
次に、アクティブサイクル時、即ち外部信号／ＲＡＳが
Ｌレベルの時には、内部アドレス信号Ｘｔ＋ Ｘ Ｊ＋
Ｘｋのうち１つずつがＨレベルになり、これらすべて
がＨレベルになったデコーダが選択状態になってデコー
ダノードＮ１がＬレベルになり、デコーダ出力ノードＮ
２がＨレベル、即ち、選択状態になる。
Ｌレベルの時には、内部アドレス信号Ｘｔ＋ Ｘ Ｊ＋
Ｘｋのうち１つずつがＨレベルになり、これらすべて
がＨレベルになったデコーダが選択状態になってデコー
ダノードＮ１がＬレベルになり、デコーダ出力ノードＮ
２がＨレベル、即ち、選択状態になる。
このような本実施例では、プリチャージ専用の信号φｐ
ｒが不要となり、デコーダ上を通る配線数を減少させる
ことができる。その結果、デコーダのレイアウト面積を
減少させ、周辺回路を簡単にすることができる。
ｒが不要となり、デコーダ上を通る配線数を減少させる
ことができる。その結果、デコーダのレイアウト面積を
減少させ、周辺回路を簡単にすることができる。
また上記実施例では、必ずアドレスが非選択になってか
らデコーダのプリチャージが開始され、またプリチャー
ジ状態が終了してからアドレスデコーダが選択状態にな
るため、従来例のように、プリチャージ信号とアドレス
信号のタイミングを設定する必要なく、確実にプリチャ
ージ動作を行うことができる。
らデコーダのプリチャージが開始され、またプリチャー
ジ状態が終了してからアドレスデコーダが選択状態にな
るため、従来例のように、プリチャージ信号とアドレス
信号のタイミングを設定する必要なく、確実にプリチャ
ージ動作を行うことができる。
また、上記実施例では消費電流を低減することができる
。部ち、アドレス信号Ｘｉ、Ｘｊ、Ｘｋは前述のように
各々複数のアドレス信号のうちの１つであり、例えばＸ
ｉはＸｉＯ，Ｘｉｌ、Ｘｉ２、Ｘｉ３の４つのうちのい
ずれかである。例えばＸｉＯがアドレスとして入力され
るデコーダに対しては、ＸｉＯをプリチャージトランジ
スタのゲートに入力すると、ＸｉＯ，Ｘｉｌ、Ｘｉ２゜
Ｘｉ３のうち、選択状態（Ｈレベル）になるのは１つだ
けであり、他の３つに対するデコーダはプリチャージ状
態を保つことになる。こうすると、全てのプリチャージ
トランジスタのうち、あるアクティブサイクル中に、Ｏ
Ｎ（プリチャージ状態）−ＯＦＦ−ＯＮ（プリチャージ
状態）なる変化を行うトランジスタは全体の１／４であ
り、従来例ではプリチャージトランジスタがすべてこの
ような動作をするのに比べて、上記実施例ではこれらプ
リチャージトランジスタのゲート容量の充放電電流は１
／４となり、消費電流を低減することができる。
。部ち、アドレス信号Ｘｉ、Ｘｊ、Ｘｋは前述のように
各々複数のアドレス信号のうちの１つであり、例えばＸ
ｉはＸｉＯ，Ｘｉｌ、Ｘｉ２、Ｘｉ３の４つのうちのい
ずれかである。例えばＸｉＯがアドレスとして入力され
るデコーダに対しては、ＸｉＯをプリチャージトランジ
スタのゲートに入力すると、ＸｉＯ，Ｘｉｌ、Ｘｉ２゜
Ｘｉ３のうち、選択状態（Ｈレベル）になるのは１つだ
けであり、他の３つに対するデコーダはプリチャージ状
態を保つことになる。こうすると、全てのプリチャージ
トランジスタのうち、あるアクティブサイクル中に、Ｏ
Ｎ（プリチャージ状態）−ＯＦＦ−ＯＮ（プリチャージ
状態）なる変化を行うトランジスタは全体の１／４であ
り、従来例ではプリチャージトランジスタがすべてこの
ような動作をするのに比べて、上記実施例ではこれらプ
リチャージトランジスタのゲート容量の充放電電流は１
／４となり、消費電流を低減することができる。
以上のようにこの発明にかかる半導体記憶装置によれば
、デコーダに入力されるアドレス信号を利用してプリチ
ャージを行うようにしたので、プリチャージ専用の信号
線をなくすことができる。
、デコーダに入力されるアドレス信号を利用してプリチ
ャージを行うようにしたので、プリチャージ専用の信号
線をなくすことができる。
また、プリチャージ信号とアドレス信号のタイミングを
設定する必要なくプリチャージ動作を確実に行うことが
でき、かつデコーダの消費電流を低減することができる
効果がある。
設定する必要なくプリチャージ動作を確実に行うことが
でき、かつデコーダの消費電流を低減することができる
効果がある。
第１図は本発明の一実施例による半導体記憶装置のアド
レスデコーダ回路を示す図、第２図は従来のアドレスデ
コーダ回路を示す図、第３図は該回路の動作タイミング
を示す図である。 図において、Ｘｉ、Ｘｊ、Ｘｋは内部アドレス信号、Ｑ
ｌはプリチャージトランジスタ、Ｎｌ。 Ｎ２はデコーダノード、φｐｒはプリチャージ信号、／
ＲＡＳは外部信号である。 なお、図中、同一符号は同−又は相当部分を示す。
レスデコーダ回路を示す図、第２図は従来のアドレスデ
コーダ回路を示す図、第３図は該回路の動作タイミング
を示す図である。 図において、Ｘｉ、Ｘｊ、Ｘｋは内部アドレス信号、Ｑ
ｌはプリチャージトランジスタ、Ｎｌ。 Ｎ２はデコーダノード、φｐｒはプリチャージ信号、／
ＲＡＳは外部信号である。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）複数のワード線及びビット線、及びこれらの交点
に配置されたメモリセル群からなるメモリセルアレイと
、 外部入力アドレス信号に対応した行或いは列を選択する
ためのアドレスデコーダ回路とを備え、上記アドレスデ
コーダ回路は、プリチャージのためのプリチャージトラ
ンジスタを有し、 該プリチャージトランジスタはデコーダに入力されるア
ドレス信号をうけてプリチャージを行うものであること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279465A JPS63133391A (ja) | 1986-11-21 | 1986-11-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279465A JPS63133391A (ja) | 1986-11-21 | 1986-11-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133391A true JPS63133391A (ja) | 1988-06-06 |
Family
ID=17611441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279465A Pending JPS63133391A (ja) | 1986-11-21 | 1986-11-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133391A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07220498A (ja) * | 1995-02-06 | 1995-08-18 | Toshiba Corp | 半導体記憶装置 |
| US6166975A (en) * | 1990-12-26 | 2000-12-26 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| KR100321655B1 (ko) * | 1998-07-30 | 2002-01-24 | 가네꼬 히사시 | 간략한 구조의 디코더를 갖는 메모리 디바이스 |
-
1986
- 1986-11-21 JP JP61279465A patent/JPS63133391A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166975A (en) * | 1990-12-26 | 2000-12-26 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| US6307796B1 (en) | 1990-12-26 | 2001-10-23 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| US6317366B1 (en) | 1990-12-26 | 2001-11-13 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| US6381186B1 (en) | 1990-12-26 | 2002-04-30 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| JPH07220498A (ja) * | 1995-02-06 | 1995-08-18 | Toshiba Corp | 半導体記憶装置 |
| KR100321655B1 (ko) * | 1998-07-30 | 2002-01-24 | 가네꼬 히사시 | 간략한 구조의 디코더를 갖는 메모리 디바이스 |
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