JPH0388195A - Ｍｏｓ型半導体記憶装置 - Google Patents

Ｍｏｓ型半導体記憶装置

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JPH0388195A
JPH0388195A JP1226080A JP22608089A JPH0388195A JP H0388195 A JPH0388195 A JP H0388195A JP 1226080 A JP1226080 A JP 1226080A JP 22608089 A JP22608089 A JP 22608089A JP H0388195 A JPH0388195 A JP H0388195A
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semiconductor memory
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Yoshinori Matsui
義徳 松井
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯ８型半導体記憶装置に関し、特に冗長機能
とワード線リセット用のトランジスタを備えたＭＯ８型
半導体記憶装置に関する。
〔従来の技術〕
従来のこの種のＭＯ８型半導体記憶装置の一例を第４図
に示す。
ｌはＸデコーダであり、アドレス信号Ｘ１〜Ｘ３により
ワード線ＷＬを選択したり、プリチャージ信号Ｐ１によ
りワード線ＷＬの電位を制御する。
ＴＩＯはワード線リセット用のトランジスタである。
Ｘデコーダ１がワード線非選択時には、節点Ｎ１は電源
レベルにプリチャージされている。
トランジスタＴＩＯのドレインはワード線ＷＬに、ゲー
トは節点Ｎｌに、ンースは接地電位点に接続されている
。
選択動作期間中のＸデコーダ１がワード線非選択状態に
ある時及びプリチャージ動作時には、ワード線ＷＬはト
ランジスタＴＩＯにより接地電位にディスチャージされ
ている。トランジスタＴ１０は主に非選択状態のワード
線ＷＬのフローティング防止のために働らく。
ＭＯ８型半導体記憶装置の集積度が上がるにつれ、冗長
回路の使用が一般的になりつつある。冗長方式は、メモ
リセルアレイ内部の欠陥セル。
・ワード線、ディジ、ト線等をワード線、デイジット線
単位で置換するのが一般的である。また、冗長回路の動
作は、ワード線に対してはワード線駆動信号、デイジッ
ト線に対してはＹスイ、チの活性化信号を非動作にする
禁止信号の発生と、置換ワード線駆動信号あるいは置換
デイジット線のＹスイッチ活性化信号によるものが一般
的である。
今、第５図に示すように、ディジ、ト線ＤＩとワード線
ＷＬ（７）短絡（抵抗Ｒで表示）に対してデイジット線
対ＤＩ、１５Ｔを冗長用のデイジット線対ＤＲ，ＤＲに
置換した場合を考える。
前述したように、冗長回路の使用時にはＹスイ、チ活性
化の禁止信号の発生によつＹスイッチＹＳＷＩ　１．Ｙ
ＳＷＩ　２は活性化されず、代わりに冗長用のＹスイ？
／　チＹ　Ｓ　ＷＲ１、Ｙ　Ｓ　ＷＲ２が活性化される
ことにより、冗長用のデイジット線対ＤＲ，Ｔｉの信号
が入出力線Ｉ１０．ｍに送られる。
被置換のデイジット線対（Ｄ　１　、１５７）に対して
は、Ｙスイッチ（ＹＳＷＩ　１．ＹＳＷＩ　２）（７）
みが活性化されないだけで、センス増幅器（ＳＡｌ）は
動作し、デイジット線対（Ｄｌ、ｉ丁）のプリチャージ
は行なわれる。
〔発明が解決しようとする課題〕
上述した従来のＭＯＳ型半導体記憶装置は、ワード線リ
セット用のトランジスタＴＩＯを備え、デイジット線（
ＤＩ、ＤＩ）とワード線ＷＬとが短絡しこのデイジット
線（Ｄ　Ｉ　、　ｎ）を冗長用のデイジット線（ＤＲ，
ＤＲ）に置換した場合、デイジット線（Ｄ　１　、７５
Ｔ’）のプリチャージも行なわれるＷ或となっているの
で、第５図の一点鎖線に示す経路で電流が流れ、プリチ
ャージが行なわれるスタンバイ時の消費電流が増大する
という欠点がある。
本発明の目的は、ワード線とデイジット線等との短絡が
あり、このデイジット線等を冗長用のデイジット線等に
置換したとき、この短絡により消費電流が増大するのを
防止することができるＭＯ８型半導体記憶回路を提供す
ることにある。
〔課題を解決するための手段〕
本発明のＭＯ８型半導体記憶装置は、メモリセルアレイ
の所定の７ドレスを選択するための複数のワード線と、
これら各ワード線と接地電位点との間にそれぞれ設けら
れ、ワード線選択動作時に非選択状態にある前記ワード
線、及びプリチャージ動作期間中の前記各ワード線をそ
れぞれ接地電位とする複数のワード線リセット用のトラ
ンジスタとを有するＭＯＳ型半導体記憶装置において、
前記プリチャージ動作期間中に前記各ワード線と前記接
地電位点との間に流れる電流を、前記ワード線選択動作
時のワード線非選択時に流れる電流より小さくする手段
を設けて構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の第１の実施例の回路図である。
１はＸデコーダ、ＴＩＯはワード線リセット用のトラン
ジスタであり、第４図に示された従来のＭＯ８型半導体
記憶装置と相違する点は、Ｘデコーダ１によるトランジ
スタＴＩＯのゲート電位Ｇの制御を、切換回路２を経由
して行なうようにした点にある。
ゲート電位Ｇは、トランスフアゲ−）ＴＧＩを介して、
Ｘデコーダ１の内部の節点Ｎ１が、さらにトランスフア
ゲ−）ＴＧ２を介して中間電位発生回路からの中間電位
Ｈが接続されている。
信号φ、はワード線選択動作時に高レベル、プリチャー
ジ動作時に低レベルとなる信号である。
トランスフアゲ−）ＴＧＩは信号φ□によりワード線選
択動作時にオン状態、プリチャージ動作時にオフ状態と
ｔ、る。同様にトランスファゲートＴＧ２は、ワード線
選択動作時にオフ状態、プリチャージ動作時にオン状態
となる。
Ｘデコーダ１のワード線選択動作時のワード線非選択状
態時におけるゲート電位Ｇの電位変化を第２図に示す。
ゲート電位Ｇは、ワード線選択動作時（ＴＡ）に電源電
位Ｖ０゜、プリチャージ動作時（ＴＰ）には中間電位Ｈ
のレベルが与えられる。
非選択状態のワード線ＷＬの浮きは、ワード線選択動作
時のデイジット線、あるいは隣接するワード線とのカッ
プリングノイズによるものが大きく、プリチャージ動作
時にはノイズによるワード線ＷＬの浮き等はほとんど生
じない。
従って、ワード線リセット用のトランジスタＴ１０のゲ
ート電位Ｇをプリチャージ動作時に中間電位Ｈに下げ、
トランジスタＴＩＯに流れる電流値を下げる事は問題な
い。
第５図に示したようなワード線ＷＬとデイジット線Ｄ１
との短絡がある場合には、プリチャージ動作時にトラン
ジスタＴＩＯのゲート電位Ｇを下げることにより、プリ
チャージ動作を含むスタンバイ期間の電流が増大するの
を防止することができる。
第３図は本発明の第２の実施例の回路図である。
この実施例が第４図に示された従来のＭＯ８半導体記憶
装置を相違する点は、ワード線ＷＬのワード線リセット
用のトランジスタＴＩＯが接続されている端とは異なる
端に、プリチャージ信号Ｐ２により制御されるトランジ
スタＴｌｌを設けた点にある。
プリチャージ信号Ｐ２はワード線選択動作時鳥レベル、
プリチャージ動作時低レベルとなる。
ワード線選択動作期間中のワード線非選択時には、ワー
ド線ＷＬはトランジスタＴＩＯ，Ｔｌｌによりディスチ
ャージされる。
プリチャージ動作期間中には、トランジスタＴ１１はゲ
ートが低レベルとなるためオフし、ワード線ＷＬはトラ
ンジスタＴＩＯのみでディスチャージされる。
従って、プリチャージ動作期間中のワード線ディスチャ
ージのための電流値は下がり、第１の実施例と同様の効
果を有する。
りＴＩＯの寸法を小さくすることができ、マスク設計上
有利となる利点がある。
〔発明の効果〕
以上説明したように本発明は、プリチャージ動作時にワ
ード線・接地電位点間に流れる電流をワード線選択動作
時のワード線非選択時の電流より小さくする手段を設け
ることにより、ワード線とデイジット線等との短絡箇所
があったときに、スタンバイ時の消費電流が増大するの
を防止することができる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示され実施例の動作を説明するための各部信号
の波形図、第３図は一本発明の第２の実施例を示す回路
図、第４図は従来のＭＯ８型半導体記憶装置の一例を示
す回路図、第５図は第４図に示されたＭＯ８型半導体記
憶装置の課題を説明するための回路図である。 １・・・・・・Ｘデコーダ、２・・・・・・切換回路、
ＤＩ、ＤＩ。 ＤＲ，ＤＲ・・・・・・デイジット線、１１〜工３・・
・・・・インバータ、工１０．ｒ７？：５・・・・・・
入出力線、ＳＡＩ。 ＳＡＲ・・・・・・センス増！器、Ｔｌ〜Ｔｌｌ・旧・
・トランジスタ、ＴＧＩ、ＴＧ２・・・・・・トランス
ファゲート、ＷＬ・・・・・・ワード線、ＹＳＷＩ　１
．ＹＳＷＩ　　２゜ＹＳＷＲｌ、ＹＳＷＲ２・・・・・
・Ｙスイッチ。

Claims (1)

    【特許請求の範囲】
  1. メモリセルアレイの所定のアドレスを選択するための複
    数のワード線と、これら各ワード線と接地電位点との間
    にそれぞれ設けられ、ワード線選択動作時に非選択状態
    にある前記ワード線、及びプリチャージ動作期間中の前
    記各ワード線をそれぞれ接地電位とする複数のワード線
    リセット用のトランジスタとを有するＭＯＳ型半導体記
    憶装置において、前記プリチャージ動作期間中に前記各
    ワード線と前記接地電位点との間に流れる電流を、前記
    ワード線選択動作時のワード線非選択時に流れる電流よ
    り小さくする手段を設けたことを特徴とするＭＯＳ型半
    導体記憶装置。
JP1226080A 1989-08-30 1989-08-30 Ｍｏｓ型半導体記憶装置 Expired - Lifetime JP2737293B2 (ja)

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