JPH07130173A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07130173A JPH07130173A JP5298907A JP29890793A JPH07130173A JP H07130173 A JPH07130173 A JP H07130173A JP 5298907 A JP5298907 A JP 5298907A JP 29890793 A JP29890793 A JP 29890793A JP H07130173 A JPH07130173 A JP H07130173A
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Abstract
(57)【要約】
【目的】 チップ面積を増大させることなく、高歩留り
の期待できる半導体メモリ装置を提供する。 【構成】 分割デコード方式によるワードドライバ回路
を有する半導体メモリ装置において、セルフブート型の
ワードドライバ回路２ａ，２ｃのワード線フローティン
グ抑止用トランジスタＱＮ8 ，ＱＮ8'の駆動を行うフリ
ップフロップ回路を設ける。ワード線ＷＬ，ＷＬ' のリ
セット時にはワード線と垂直方向に配線されたワード線
リセット信号φｒでフリップフロップ回路を制御する。
従来、ワード線と平行に同一配線層で形成されていた相
補信号であるワード線駆動回路選択信号ＷＬＰ0 とワー
ド線リセット信号との並設をなくし、配線ピッチを倍に
広げることで、ワード線選択信号配線形成時の加工性を
向上可能とし、ゴミ等による配線ショート確率を減少さ
せる。
の期待できる半導体メモリ装置を提供する。 【構成】 分割デコード方式によるワードドライバ回路
を有する半導体メモリ装置において、セルフブート型の
ワードドライバ回路２ａ，２ｃのワード線フローティン
グ抑止用トランジスタＱＮ8 ，ＱＮ8'の駆動を行うフリ
ップフロップ回路を設ける。ワード線ＷＬ，ＷＬ' のリ
セット時にはワード線と垂直方向に配線されたワード線
リセット信号φｒでフリップフロップ回路を制御する。
従来、ワード線と平行に同一配線層で形成されていた相
補信号であるワード線駆動回路選択信号ＷＬＰ0 とワー
ド線リセット信号との並設をなくし、配線ピッチを倍に
広げることで、ワード線選択信号配線形成時の加工性を
向上可能とし、ゴミ等による配線ショート確率を減少さ
せる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に分割デコード方式によるワード駆動回路構成の
半導体メモリ装置に関するものである。
し、特に分割デコード方式によるワード駆動回路構成の
半導体メモリ装置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置は微細加工技術の進歩
に伴い集積度が著しく向上している。特に、メモリセル
の構造が簡単なＤＲＡＭ（ダイナミックＲＡＭ）は高集
積化が著しく、現在では１６ＭビットＤＲＡＭが量産さ
れており、６４ＭビットＤＲＡＭもサンプル出荷されつ
つある。
に伴い集積度が著しく向上している。特に、メモリセル
の構造が簡単なＤＲＡＭ（ダイナミックＲＡＭ）は高集
積化が著しく、現在では１６ＭビットＤＲＡＭが量産さ
れており、６４ＭビットＤＲＡＭもサンプル出荷されつ
つある。
【０００３】６４ＭビットＤＲＡＭでは、ワード線駆動
を高速化するために、各ワード線を複数に分割し、分割
されたワード線の各々に電流供給用のドライバを設けた
分割デコード方式の半導体メモリ装置が提案されてい
る。
を高速化するために、各ワード線を複数に分割し、分割
されたワード線の各々に電流供給用のドライバを設けた
分割デコード方式の半導体メモリ装置が提案されてい
る。
【０００４】図７はこの分割デコード方式の半導体メモ
リ装置の要部構成を示すブロック図である。複数のメモ
リセルＭＣmn（ｍ，ｎは０を含む整数）からなるメモリ
セルアレイは、ワード線を分断する方向に複数グループ
（ブロック）に分割されている。メモリセルアレイのワ
ード方向には夫々ワード線ＷＬmnが設けられており、こ
れ等ワード線の各々は分断されている。
リ装置の要部構成を示すブロック図である。複数のメモ
リセルＭＣmn（ｍ，ｎは０を含む整数）からなるメモリ
セルアレイは、ワード線を分断する方向に複数グループ
（ブロック）に分割されている。メモリセルアレイのワ
ード方向には夫々ワード線ＷＬmnが設けられており、こ
れ等ワード線の各々は分断されている。
【０００５】これ等各分断ワード線を駆動するためのワ
ード線駆動回路２ａ〜２ｅ，３ａ〜３ｅ，４ａ〜４ｅ
が、各ブロックの両側に夫々配置されている。そして、
各ワード線は交互にワード線駆動回路２ａ〜２ｅ，３ａ
〜３ｅ，４ａ〜４ｅに夫々接続されている。
ード線駆動回路２ａ〜２ｅ，３ａ〜３ｅ，４ａ〜４ｅ
が、各ブロックの両側に夫々配置されている。そして、
各ワード線は交互にワード線駆動回路２ａ〜２ｅ，３ａ
〜３ｅ，４ａ〜４ｅに夫々接続されている。
【０００６】各ワード線mnとビット線ＢＬi （ｉは０を
含む整数）との交点に各メモリセルが夫々配置されてい
る。ビット線ＢＬ0 とＢＬ1 とのデータを検知増幅する
ためにセンスアンプ６ａが、ビット線ＢＬ2 とＢＬ3 と
のデータを検知増幅するためにセンスアンプ６ｂが夫々
設けられている。他のビット線とセンスアンプとの関係
も同様である。
含む整数）との交点に各メモリセルが夫々配置されてい
る。ビット線ＢＬ0 とＢＬ1 とのデータを検知増幅する
ためにセンスアンプ６ａが、ビット線ＢＬ2 とＢＬ3 と
のデータを検知増幅するためにセンスアンプ６ｂが夫々
設けられている。他のビット線とセンスアンプとの関係
も同様である。
【０００７】行デコーダ１は外部アドレスをデコードし
て複数のワード線駆動回路を選択的に活性制御するもの
で、そのためにこの行デコーダ１からはワード線駆動回
路選択信号ＷＬＰ0 〜ＷＬＰ2 とその相補信号であるワ
ード線リセット信号ＷＬＰ0'〜ＷＬＰ2'とがワード線駆
動回路２ａ〜２ｅ，３ａ〜３ｅ，４ａ〜４ｅの各々に送
出されている。
て複数のワード線駆動回路を選択的に活性制御するもの
で、そのためにこの行デコーダ１からはワード線駆動回
路選択信号ＷＬＰ0 〜ＷＬＰ2 とその相補信号であるワ
ード線リセット信号ＷＬＰ0'〜ＷＬＰ2'とがワード線駆
動回路２ａ〜２ｅ，３ａ〜３ｅ，４ａ〜４ｅの各々に送
出されている。
【０００８】また、ワード線駆動のための駆動電流供給
回路７ａ〜７ｄが設けられており、駆動電流供給回路７
ａ，７ｂはワード線駆動電流供給信号ＲＡ0 ，ＲＡ2 を
夫々生成してワード線駆動回路２ａ，３ａ，４ａ，２
ｃ，３ｃ，４ｃ及び２ｅ，３ｅ，４ｅへ夫々供給する。
回路７ａ〜７ｄが設けられており、駆動電流供給回路７
ａ，７ｂはワード線駆動電流供給信号ＲＡ0 ，ＲＡ2 を
夫々生成してワード線駆動回路２ａ，３ａ，４ａ，２
ｃ，３ｃ，４ｃ及び２ｅ，３ｅ，４ｅへ夫々供給する。
【０００９】駆動電流供給回路７ｃ，７ｄはワード線駆
動電流供給信号ＲＡ1 ，ＲＡ3 を生成してワード線駆動
回路２ｂ，３ｂ，４ｂ及び２ｄ，３ｄ，４ｄへ夫々供給
する。
動電流供給信号ＲＡ1 ，ＲＡ3 を生成してワード線駆動
回路２ｂ，３ｂ，４ｂ及び２ｄ，３ｄ，４ｄへ夫々供給
する。
【００１０】各ワード線は全て平行に配置され、各ビッ
ト線はこのワード線に直交して配置される。またワード
線駆動電流供給信号線はこれまたワード線に直交して配
置され、更にワード線駆動回路選択信号ＷＬＰi とワー
ド線リセット信号ＷＬＰi'とはワード線に平行して配置
されている。
ト線はこのワード線に直交して配置される。またワード
線駆動電流供給信号線はこれまたワード線に直交して配
置され、更にワード線駆動回路選択信号ＷＬＰi とワー
ド線リセット信号ＷＬＰi'とはワード線に平行して配置
されている。
【００１１】ワード線駆動回路は、図８に回路２ａを代
表して示す如く、セルフブート型の駆動回路２台で構成
されている。
表して示す如く、セルフブート型の駆動回路２台で構成
されている。
【００１２】例えば、Ｎ型トランジスタＱＮ8 ，ＱＮ8'
がオフ状態になって、信号ＷＬＰ0によって節点Ｎ1 ，
Ｎ1'が接地電位から電源電位よりＮ型トランジスタＱＮ
4 ，ＱＮ4'のしきい値電圧を引いた値まで上がった後、
図示せぬ昇圧回路によって昇圧された信号ＲＡ0 によっ
て、トランジスタのセルフブートが発生してＮ1 の電位
が昇圧されたＲＡ0 よりもさらに高い電位に上昇し、ワ
ード線ＷＬ00が信号ＲＡ0 と同じ電位まで上昇する。
がオフ状態になって、信号ＷＬＰ0によって節点Ｎ1 ，
Ｎ1'が接地電位から電源電位よりＮ型トランジスタＱＮ
4 ，ＱＮ4'のしきい値電圧を引いた値まで上がった後、
図示せぬ昇圧回路によって昇圧された信号ＲＡ0 によっ
て、トランジスタのセルフブートが発生してＮ1 の電位
が昇圧されたＲＡ0 よりもさらに高い電位に上昇し、ワ
ード線ＷＬ00が信号ＲＡ0 と同じ電位まで上昇する。
【００１３】このとき、他のワード線駆動回路２ａだけ
でなく２ｃ，２ｅでも同様にして信号ＷＬ01，ＷＬ02，
ＷＬ03の電位が上昇しメモリセルＭＣ00，ＭＣ01，ＭＣ
02，ＭＣ03が選択される。
でなく２ｃ，２ｅでも同様にして信号ＷＬ01，ＷＬ02，
ＷＬ03の電位が上昇しメモリセルＭＣ00，ＭＣ01，ＭＣ
02，ＭＣ03が選択される。
【００１４】図９は上述した図７に示した回路のうちワ
ード線に対して電流供給を行うワードドライバ回路の要
部構成を詳細に示す回路図である。
ード線に対して電流供給を行うワードドライバ回路の要
部構成を詳細に示す回路図である。
【００１５】本従来例はアドレス信号によって選択され
るデコーダ部１とワード線をドライブする複数のドライ
バ部より構成されるもので、図にはドライバ２ａ，２ｃ
の各１部が示されている。また、本従来例の構成はメモ
リセルの各ワード線に対してそれぞれ設けられるもので
あるが、ここでは特定のワード線ＷＬ（ＷＬ00）及びＷ
Ｌ’（ＷＬ01，ＷＬ02）についてのみ示している。
るデコーダ部１とワード線をドライブする複数のドライ
バ部より構成されるもので、図にはドライバ２ａ，２ｃ
の各１部が示されている。また、本従来例の構成はメモ
リセルの各ワード線に対してそれぞれ設けられるもので
あるが、ここでは特定のワード線ＷＬ（ＷＬ00）及びＷ
Ｌ’（ＷＬ01，ＷＬ02）についてのみ示している。
【００１６】次に、本従来例の動作について説明する。
図１０は本従来例の動作について示したタイミングチャ
ートである。リセット時にはプリチャージ信号φｐは接
地電位とされ、行アドレス信号も全て接地電位である。
この時ワード線リセット信号ＷＬＰ0'はＰ型トランジス
タＱＰ1 により電源電圧レベルとなっており、選択信号
ＷＬＰ0 はインバータＩＮＶ1 により接地電位となって
いる。信号ＷＬＰ0 が接地電位のためトランジスタＱＮ
7 （ＱＮ7'）はオフ状態、信号ＷＬＰ0'によりトランジ
スタＱＮ8 （ＱＮ8'）はオン状態であるので、ワード線
ＷＬ（ＷＬ' ）は接地電位に抑えられている。
図１０は本従来例の動作について示したタイミングチャ
ートである。リセット時にはプリチャージ信号φｐは接
地電位とされ、行アドレス信号も全て接地電位である。
この時ワード線リセット信号ＷＬＰ0'はＰ型トランジス
タＱＰ1 により電源電圧レベルとなっており、選択信号
ＷＬＰ0 はインバータＩＮＶ1 により接地電位となって
いる。信号ＷＬＰ0 が接地電位のためトランジスタＱＮ
7 （ＱＮ7'）はオフ状態、信号ＷＬＰ0'によりトランジ
スタＱＮ8 （ＱＮ8'）はオン状態であるので、ワード線
ＷＬ（ＷＬ' ）は接地電位に抑えられている。
【００１７】次に、メモリセルの選択時には、プリチャ
ージ信号φｐは電源電位まで遷移し、トランジスタＱＰ
1 が完全にオフ状態になった後、行アドレス信号が活性
化してデコーダ部の選択がなされる。行アドレス信号に
よってデコーダ部１が選択されると、各トランジスタＱ
Ｎ1 〜ＱＮ3 がオン状態となって信号ＷＬＰ0'の電位が
接地電位になり、また、インバータＩＮＶ1 の出力ＷＬ
Ｐ0 によって節点Ｎ2（Ｎ2'）の電位がＶＣＣ−Ｖt の
電位まで充電される。ここで、Ｖt はトランジスタＱＮ
4 （ＱＮ4'）のしきい値電圧である。
ージ信号φｐは電源電位まで遷移し、トランジスタＱＰ
1 が完全にオフ状態になった後、行アドレス信号が活性
化してデコーダ部の選択がなされる。行アドレス信号に
よってデコーダ部１が選択されると、各トランジスタＱ
Ｎ1 〜ＱＮ3 がオン状態となって信号ＷＬＰ0'の電位が
接地電位になり、また、インバータＩＮＶ1 の出力ＷＬ
Ｐ0 によって節点Ｎ2（Ｎ2'）の電位がＶＣＣ−Ｖt の
電位まで充電される。ここで、Ｖt はトランジスタＱＮ
4 （ＱＮ4'）のしきい値電圧である。
【００１８】その後、ワード線ドライブ電流供給信号Ｒ
Ａ0 が活性化すると、節点Ｎ2 （Ｎ2'）の電位は、トラ
ンジスタＱＮ7 （ＱＮ7'）のセルフブートによってＶＣ
Ｃ以上の電圧となり、ワード線選択信号φＷＬ（φＷ
Ｌ’）が活性化される。
Ａ0 が活性化すると、節点Ｎ2 （Ｎ2'）の電位は、トラ
ンジスタＱＮ7 （ＱＮ7'）のセルフブートによってＶＣ
Ｃ以上の電圧となり、ワード線選択信号φＷＬ（φＷ
Ｌ’）が活性化される。
【００１９】このように、複数のドライバ部２ａ，２ｃ
よりそれぞれ活性化されるワード線ＷＬ，ＷＬ’による
電流供給がなされて、分割ワード線ＷＬ00，ＷＬ01，Ｗ
Ｌ02，ＷＬ03が同時に選択され１本のワード線ＷＬが活
性化されその１本のワード線に属する全てのメモリセル
が選択される。
よりそれぞれ活性化されるワード線ＷＬ，ＷＬ’による
電流供給がなされて、分割ワード線ＷＬ00，ＷＬ01，Ｗ
Ｌ02，ＷＬ03が同時に選択され１本のワード線ＷＬが活
性化されその１本のワード線に属する全てのメモリセル
が選択される。
【００２０】
【発明が解決しようとする課題】上述した従来の分割デ
コード方式によるワードドライバ回路を具備する半導体
メモリ装置においては、ワード線ポリシリ等で形成さ
れ、ＷＬＰ0 ，ＷＬＰ0'に代表されるワード線駆動回路
選択信号及びワード線リセット信号は、ワード線と平行
にアルミ等の金属配線で同一の配線層に形成される。
コード方式によるワードドライバ回路を具備する半導体
メモリ装置においては、ワード線ポリシリ等で形成さ
れ、ＷＬＰ0 ，ＷＬＰ0'に代表されるワード線駆動回路
選択信号及びワード線リセット信号は、ワード線と平行
にアルミ等の金属配線で同一の配線層に形成される。
【００２１】この場合、ＷＬＰ0 とＷＬＰ0'は相補信号
であるため、常にハイレベルの信号線とロウレベルの信
号線が交互に並走することになる。本従来例によれば、
ワード線４本に対してＷＬＰ0 とＷＬＰ0'が１本ずつ必
要となるので、ワード線駆動回路選択信号の配線ピッチ
はワード線のたかが２倍である。
であるため、常にハイレベルの信号線とロウレベルの信
号線が交互に並走することになる。本従来例によれば、
ワード線４本に対してＷＬＰ0 とＷＬＰ0'が１本ずつ必
要となるので、ワード線駆動回路選択信号の配線ピッチ
はワード線のたかが２倍である。
【００２２】ＤＲＡＭにおけるワード線の配線ピッチ
は、一般にその製造プロセスで許容される最小の寸法を
とることが多いので、ワード線駆動回路選択信号の配線
ピッチも十分に余裕のあるものとは言えず、製造工程中
のゴミ等により隣りあう配線同士がショートする確率が
かなり高い。
は、一般にその製造プロセスで許容される最小の寸法を
とることが多いので、ワード線駆動回路選択信号の配線
ピッチも十分に余裕のあるものとは言えず、製造工程中
のゴミ等により隣りあう配線同士がショートする確率が
かなり高い。
【００２３】前述したようにワード線駆動回路選択信号
は相補信号であるので、ショートが発生すると、電源電
圧レベルから接地レベルへ直流電流が流れることにな
る。この場合ファクンクション的には、リダンダンシー
メモリセル（冗長メモリセル）による置き換えが可能な
場合もあるが、ワード線駆動回路選択信号とワード線リ
セット信号配線間ショートによる、電源電圧レベルから
接地レベルへの直流電流は止められないので、ほとんど
の場合スタンバイ電流不良となるという問題がある。
は相補信号であるので、ショートが発生すると、電源電
圧レベルから接地レベルへ直流電流が流れることにな
る。この場合ファクンクション的には、リダンダンシー
メモリセル（冗長メモリセル）による置き換えが可能な
場合もあるが、ワード線駆動回路選択信号とワード線リ
セット信号配線間ショートによる、電源電圧レベルから
接地レベルへの直流電流は止められないので、ほとんど
の場合スタンバイ電流不良となるという問題がある。
【００２４】また、ＤＲＡＭにおいては微細化に伴い、
電荷蓄積用キャパシタの容量を確保するためキャパシタ
の構造が積み上げ型セルのように３次元化されている場
合が多く、Ａｌ（アルミ）等の金属配線を形成する工程
におけるメモリセル領域と周辺回路領域の段差が大きく
なる。一方半導体装置の微細化が進むと、微細な寸法を
加工するためにフォトレジスト工程における露光装置の
レンズ開口数が大きくなり、また露光用の光の波長も短
くなるため、一般に露光時の焦点深度が浅くなる。
電荷蓄積用キャパシタの容量を確保するためキャパシタ
の構造が積み上げ型セルのように３次元化されている場
合が多く、Ａｌ（アルミ）等の金属配線を形成する工程
におけるメモリセル領域と周辺回路領域の段差が大きく
なる。一方半導体装置の微細化が進むと、微細な寸法を
加工するためにフォトレジスト工程における露光装置の
レンズ開口数が大きくなり、また露光用の光の波長も短
くなるため、一般に露光時の焦点深度が浅くなる。
【００２５】従って、ＤＲＡＭの微細化が進むと、Ａｌ
等の金属配線は加工が困難になる。すなわちメモリセル
領域と周辺領域とに同時に焦点を合わせることが不可能
であるため、例えば周辺領域に焦点を合わせた場合に
は、メモリセル領域では焦点が合わないので解像度が著
しく悪くなる。従って、本従来例のようにワード線選択
信号の配線ピッチがたかだかワード線の２倍程度だと最
悪の場合、フォトレジスト工程においてパターンが解像
されず配線ショートを引き起こすという問題がある。
等の金属配線は加工が困難になる。すなわちメモリセル
領域と周辺領域とに同時に焦点を合わせることが不可能
であるため、例えば周辺領域に焦点を合わせた場合に
は、メモリセル領域では焦点が合わないので解像度が著
しく悪くなる。従って、本従来例のようにワード線選択
信号の配線ピッチがたかだかワード線の２倍程度だと最
悪の場合、フォトレジスト工程においてパターンが解像
されず配線ショートを引き起こすという問題がある。
【００２６】また、本従来例のような構成において、ワ
ード線駆動回路選択信号の配線ピッチをさらにその２倍
程度にすることも可能であるが、この場合前述したワー
ド線駆動電流供給回路の台数が倍になり、又ワード線駆
動回路領域を走るワード線駆動電流供給信号の配線数も
倍になるので、著しい面積の増大を招くという問題があ
る。
ード線駆動回路選択信号の配線ピッチをさらにその２倍
程度にすることも可能であるが、この場合前述したワー
ド線駆動電流供給回路の台数が倍になり、又ワード線駆
動回路領域を走るワード線駆動電流供給信号の配線数も
倍になるので、著しい面積の増大を招くという問題があ
る。
【００２７】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、著しくチッ
プ面積を増大させることなく、ワード線駆動回路選択信
号及びワード線リセット信号の相補信号並走をなくし、
かつ配線ピッチを緩和することで高歩留りの期待できる
半導体メモリ装置を提供することを目的とする。
する問題点に鑑みてなされたものであって、著しくチッ
プ面積を増大させることなく、ワード線駆動回路選択信
号及びワード線リセット信号の相補信号並走をなくし、
かつ配線ピッチを緩和することで高歩留りの期待できる
半導体メモリ装置を提供することを目的とする。
【００２８】
【問題を解決するための手段】本発明による半導体メモ
リ装置は、複数グループに分割されたメモリセルアレイ
と、これ等メモリセルアレイのワード方向に夫々対応し
て設けられたワード線を夫々駆動すべく前記グループ対
応に設けられた複数のワード線駆動手段と、外部アドレ
スをデコードすることによりワード線選択信号を生成し
て前記複数のワード線駆動手段を選択的に活性制御する
デコード手段とを含む半導体メモリ装置であって、ワー
ド線選択動作時前のリセット時にアクティブとなって前
記ワード線をリセットするためのワード線リセット信号
を生成する手段を含み、前記ワード線駆動手段の各々
は、前記ワード線選択信号により活性制御されて前記ワ
ード線に駆動電流を供給制御する駆動電流供給手段と、
前記ワード線リセット信号を共通に受けてこの信号のア
クティブ時に前記ワード線をリセットし、前記信号の非
アクティブ時でかつ前記ワード線選択信号の非アクティ
ブ時に当該ワード線をリセット状態に維持するワード線
フローティング抑止手段と、を有することを特徴とす
る。
リ装置は、複数グループに分割されたメモリセルアレイ
と、これ等メモリセルアレイのワード方向に夫々対応し
て設けられたワード線を夫々駆動すべく前記グループ対
応に設けられた複数のワード線駆動手段と、外部アドレ
スをデコードすることによりワード線選択信号を生成し
て前記複数のワード線駆動手段を選択的に活性制御する
デコード手段とを含む半導体メモリ装置であって、ワー
ド線選択動作時前のリセット時にアクティブとなって前
記ワード線をリセットするためのワード線リセット信号
を生成する手段を含み、前記ワード線駆動手段の各々
は、前記ワード線選択信号により活性制御されて前記ワ
ード線に駆動電流を供給制御する駆動電流供給手段と、
前記ワード線リセット信号を共通に受けてこの信号のア
クティブ時に前記ワード線をリセットし、前記信号の非
アクティブ時でかつ前記ワード線選択信号の非アクティ
ブ時に当該ワード線をリセット状態に維持するワード線
フローティング抑止手段と、を有することを特徴とす
る。
【００２９】
【実施例】次に、本発明の実施例について図面を参照し
説明する。
説明する。
【００３０】図１は本発明の一実施例の要部構成を示す
回路図であり、図７と同等部分は同一符号にて示してい
る。
回路図であり、図７と同等部分は同一符号にて示してい
る。
【００３１】本実施例においては、ワード線駆動回路選
択信号は相補信号ではなくワード線と平行にＷＬＰ0 〜
ＷＬＰ2 のみが走る。ワード線のリセット信号として、
ワード線リセット信号発生回路５の出力φｒが全ワード
線に対して共通にかつ垂直に各ワード線駆動回路領域を
走る。
択信号は相補信号ではなくワード線と平行にＷＬＰ0 〜
ＷＬＰ2 のみが走る。ワード線のリセット信号として、
ワード線リセット信号発生回路５の出力φｒが全ワード
線に対して共通にかつ垂直に各ワード線駆動回路領域を
走る。
【００３２】ワード線駆動回路２ａ〜２ｅ，３ａ〜３
ｅ，４ａ〜４ｅは図２に示すように、セルフブート型の
駆動回路２台で構成されており、図８と同等部分は同一
符号にて示す。
ｅ，４ａ〜４ｅは図２に示すように、セルフブート型の
駆動回路２台で構成されており、図８と同等部分は同一
符号にて示す。
【００３３】例えば、信号ＷＬＰ0 とＲＡ0 が選択され
たとすると、まずワード線リセット信号φr 信号がロー
レベルとなりトランジスタＱＮ５がオフ状態になる。そ
の後信号ＷＬＰ0 によって節点Ｎ1 ，Ｎ1'が接地電位か
ら電源電位よりＮ型トランジスタＱＮ4 ，ＱＮ4'のしき
い値電圧を引いた値まで上がった後、図示せぬ昇圧回路
によって昇圧された信号ＲＡ0 によってトランジスタの
セルフブートが発生して節点Ｎ1 の電位が、昇圧された
信号ＲＡ0 よりもさらに高い電位に上昇し、ワード線Ｗ
Ｌ00が信号ＲＡ0 と同じ電位まで上昇する。
たとすると、まずワード線リセット信号φr 信号がロー
レベルとなりトランジスタＱＮ５がオフ状態になる。そ
の後信号ＷＬＰ0 によって節点Ｎ1 ，Ｎ1'が接地電位か
ら電源電位よりＮ型トランジスタＱＮ4 ，ＱＮ4'のしき
い値電圧を引いた値まで上がった後、図示せぬ昇圧回路
によって昇圧された信号ＲＡ0 によってトランジスタの
セルフブートが発生して節点Ｎ1 の電位が、昇圧された
信号ＲＡ0 よりもさらに高い電位に上昇し、ワード線Ｗ
Ｌ00が信号ＲＡ0 と同じ電位まで上昇する。
【００３４】さらに、ワード線ＷＬ00の電位の上昇によ
りトランジスタＱＮ6 がオンし、トランジスタＱＮ8 の
ゲート電位を接地レベルとしトランジスタＱＮ8 をオフ
状態にする。このとき図２において、ワード線駆動回路
２ａだけでなく２ｃ，２ｅでも同様にし、分割ワード線
ＷＬ01，ＷＬ02，ＷＬ03の電位が上昇し、これ等分割ワ
ード線ＷＬ00〜ＷＬ03による１本のワード線が選択され
ることになり、このワード線に属するメモリセルＭＣ0
0，ＭＣ01，ＭＣ02，ＭＣ03が選択される。
りトランジスタＱＮ6 がオンし、トランジスタＱＮ8 の
ゲート電位を接地レベルとしトランジスタＱＮ8 をオフ
状態にする。このとき図２において、ワード線駆動回路
２ａだけでなく２ｃ，２ｅでも同様にし、分割ワード線
ＷＬ01，ＷＬ02，ＷＬ03の電位が上昇し、これ等分割ワ
ード線ＷＬ00〜ＷＬ03による１本のワード線が選択され
ることになり、このワード線に属するメモリセルＭＣ0
0，ＭＣ01，ＭＣ02，ＭＣ03が選択される。
【００３５】本実施例においては、各ワード線駆動回路
は２台のセルフブート型駆動回路で構成されているが、
３台以上のセルフブート型駆動回路で構成されていても
良い。この場合、ワード線駆動回路に供給されるワード
線と垂直に走るワード線駆動電流供給信号の本数をそれ
に応じて増やせば良い。
は２台のセルフブート型駆動回路で構成されているが、
３台以上のセルフブート型駆動回路で構成されていても
良い。この場合、ワード線駆動回路に供給されるワード
線と垂直に走るワード線駆動電流供給信号の本数をそれ
に応じて増やせば良い。
【００３６】また、ワード線リセット信号が入力される
トランジスタは、複数のセルフブート型駆動回路に共通
に設けられているが、それぞれ独立に設けても良い。
トランジスタは、複数のセルフブート型駆動回路に共通
に設けられているが、それぞれ独立に設けても良い。
【００３７】図３は上述した図２に示した回路のうちの
ワード線に対して、電流供給を行うワードドライバ回路
の要部構成を詳述に示す回路図であり、図９と同等部分
は同一符号にて示す。
ワード線に対して、電流供給を行うワードドライバ回路
の要部構成を詳述に示す回路図であり、図９と同等部分
は同一符号にて示す。
【００３８】本実施例は、アドレス信号によって選択さ
れるデコーダ部１とワード線をドライブする複数のドラ
イバ部より構成されるもので、図にはドライバ部２ａ，
２ｃの各１部が示されている。また、本実施例の構成は
メモリセルの各ワード線に対してそれぞれ設けられるも
のであるが、ここでは特定のワード線ＷＬ（ＷＬ00）及
びＷＬ´（ＷＬ01，ＷＬ02）についてのみ示している。
れるデコーダ部１とワード線をドライブする複数のドラ
イバ部より構成されるもので、図にはドライバ部２ａ，
２ｃの各１部が示されている。また、本実施例の構成は
メモリセルの各ワード線に対してそれぞれ設けられるも
のであるが、ここでは特定のワード線ＷＬ（ＷＬ00）及
びＷＬ´（ＷＬ01，ＷＬ02）についてのみ示している。
【００３９】次に、本実施例の動作について説明する。
図４は本実施例の動作について示したタイミングチャー
トである。リセット時にはプリチャージ信号φｐは接地
電位とされ、ワード線リセット信号φｒは電源電圧レベ
ルである。また行アドレス信号は全て接地電位である。
従って、この時信号ＷＬＰ0 は接地電位であり、トラン
ジスタＱＮ7 （ＱＮ7'）はオフ状態である。
図４は本実施例の動作について示したタイミングチャー
トである。リセット時にはプリチャージ信号φｐは接地
電位とされ、ワード線リセット信号φｒは電源電圧レベ
ルである。また行アドレス信号は全て接地電位である。
従って、この時信号ＷＬＰ0 は接地電位であり、トラン
ジスタＱＮ7 （ＱＮ7'）はオフ状態である。
【００４０】また、ワード線リセット信号φｒによりト
ランジスタＱＮ5 （ＱＮ5'）はオン状態であり、ワード
線ＷＬ（ＷＬ' ）は接地電位であるので、トランジスタ
ＱＮ6 （ＱＮ6'）がオフ状態であり、トランジスタＱＮ
8 （ＱＮ8'）のゲートレベルがハイレベルとなってトラ
ンジスタＱＮ8 （ＱＮ8'）がオン状態になっている。こ
れによりワード線ＷＬ（ＷＬ' ）がノイズ等により、メ
モリセル選択トランジスタのしきい値電圧を越えて浮き
上がることを防止しており、ワード線のフローティング
を防止している。
ランジスタＱＮ5 （ＱＮ5'）はオン状態であり、ワード
線ＷＬ（ＷＬ' ）は接地電位であるので、トランジスタ
ＱＮ6 （ＱＮ6'）がオフ状態であり、トランジスタＱＮ
8 （ＱＮ8'）のゲートレベルがハイレベルとなってトラ
ンジスタＱＮ8 （ＱＮ8'）がオン状態になっている。こ
れによりワード線ＷＬ（ＷＬ' ）がノイズ等により、メ
モリセル選択トランジスタのしきい値電圧を越えて浮き
上がることを防止しており、ワード線のフローティング
を防止している。
【００４１】メモリセルの選択時には、まずプリチャー
ジ信号φｐが電源電圧レベルまで遷移し、トランジスタ
ＱＰ2 が完全にオフ状態になった後、行アドレス信号が
活性化してデコーダ部の選択がなされる。この時、ワー
ド線リセット信号発生回路５にも行アドレス信号の一部
が入力され、行アドレス信号の活性化により、ワード線
リセット信号φｒが接地電位へと遷移する。
ジ信号φｐが電源電圧レベルまで遷移し、トランジスタ
ＱＰ2 が完全にオフ状態になった後、行アドレス信号が
活性化してデコーダ部の選択がなされる。この時、ワー
ド線リセット信号発生回路５にも行アドレス信号の一部
が入力され、行アドレス信号の活性化により、ワード線
リセット信号φｒが接地電位へと遷移する。
【００４２】行アドレス信号によってデコーダ部１が選
択されると、トランジスタＱＮ1 〜ＱＮ3 がオン状態と
なって、インバータＩＮＶ1 により信号ＷＬＰ0 が電源
電圧レベルに遷移し、節点Ｎ2 （Ｎ2'）の電位が、ＶＣ
Ｃ−Ｖt の電位まで充電される。ここで、Ｖt はトラン
ジスタＱＮ4 （ＱＮ4'）のしきい値電圧である。
択されると、トランジスタＱＮ1 〜ＱＮ3 がオン状態と
なって、インバータＩＮＶ1 により信号ＷＬＰ0 が電源
電圧レベルに遷移し、節点Ｎ2 （Ｎ2'）の電位が、ＶＣ
Ｃ−Ｖt の電位まで充電される。ここで、Ｖt はトラン
ジスタＱＮ4 （ＱＮ4'）のしきい値電圧である。
【００４３】その後、ワード線駆動電流供給信号ＲＡ0
が活性化すると、節点Ｎ2 （Ｎ2'）の電位は、トランジ
スタＱＮ7 （ＱＮ7'）のセルフブートによってＶＣＣ以
上の電位となり、ワード線ＷＬ（ＷＬ' ）が活性化され
る。この時、ワード線ＷＬ（ＷＬ' ）の電位上昇に伴
い、トランジスタＱＮ6 （ＱＮ6'）がオン状態になりト
ランジスタＱＮ8 （ＱＮ8'）のゲートレベルを接地電位
へと遷移させトランジスタＱＮ8 （ＱＮ8'）がオフ状態
になる。
が活性化すると、節点Ｎ2 （Ｎ2'）の電位は、トランジ
スタＱＮ7 （ＱＮ7'）のセルフブートによってＶＣＣ以
上の電位となり、ワード線ＷＬ（ＷＬ' ）が活性化され
る。この時、ワード線ＷＬ（ＷＬ' ）の電位上昇に伴
い、トランジスタＱＮ6 （ＱＮ6'）がオン状態になりト
ランジスタＱＮ8 （ＱＮ8'）のゲートレベルを接地電位
へと遷移させトランジスタＱＮ8 （ＱＮ8'）がオフ状態
になる。
【００４４】このようにして、複数のドライバ部２ａ，
２ｃよりそれぞれ活性化されるワード線ＷＬ，ＷＬ' に
よる電流供給がなされて、分割ワード線ＷＬ00，ＷＬ0
1，ＷＬ02，ＷＬ03が同時に選択され１本のワード線Ｗ
Ｌが活性化され、その１本のワード線に属する全てのメ
モリセルが選択される。
２ｃよりそれぞれ活性化されるワード線ＷＬ，ＷＬ' に
よる電流供給がなされて、分割ワード線ＷＬ00，ＷＬ0
1，ＷＬ02，ＷＬ03が同時に選択され１本のワード線Ｗ
Ｌが活性化され、その１本のワード線に属する全てのメ
モリセルが選択される。
【００４５】図４の選択時で示す期間において、ワード
線が非活性化されたとき（選択されないとき）、図３の
信号ＷＬＰ0 はローレベルのままである。そして、リセ
ット信号φｒがローレベルに遷移すると、トランジスタ
ＱＮ5 はオフになってワード線ＷＬはフローティングに
なろうとするが、トランジスタＱＮ8 とＱＮ6 とのフリ
ップフロップ作用により、リセット期間にリセットされ
ていたローレベルが維持されることになり、ノイズ等の
悪影響を受けないようになっている。
線が非活性化されたとき（選択されないとき）、図３の
信号ＷＬＰ0 はローレベルのままである。そして、リセ
ット信号φｒがローレベルに遷移すると、トランジスタ
ＱＮ5 はオフになってワード線ＷＬはフローティングに
なろうとするが、トランジスタＱＮ8 とＱＮ6 とのフリ
ップフロップ作用により、リセット期間にリセットされ
ていたローレベルが維持されることになり、ノイズ等の
悪影響を受けないようになっている。
【００４６】本実施例によれば、ワード線駆動回路選択
信号は相補信号ではないので、相補信号同士のショート
によるスタンバイ電流不良は起こり得ない。また、ワー
ド線駆動回路選択信号の配線ピッチは従来技術の倍にな
るので、ゴミ等による配線ショートの起こる確率も非常
に小さくなる。さらに、メモリセル容量部の３次元化等
によりメモリセル部と周辺部との段差が大きくなり、フ
ォトレジスト工程においてメモリセル部と周辺部の両方
に焦点を合わせるのが困難な場合でも、メモリセル部は
配線間隔に大きな余裕があるので、メモリセル部におい
て焦点が十分に合わなくても、配線ショートを引き起こ
すことは無い。
信号は相補信号ではないので、相補信号同士のショート
によるスタンバイ電流不良は起こり得ない。また、ワー
ド線駆動回路選択信号の配線ピッチは従来技術の倍にな
るので、ゴミ等による配線ショートの起こる確率も非常
に小さくなる。さらに、メモリセル容量部の３次元化等
によりメモリセル部と周辺部との段差が大きくなり、フ
ォトレジスト工程においてメモリセル部と周辺部の両方
に焦点を合わせるのが困難な場合でも、メモリセル部は
配線間隔に大きな余裕があるので、メモリセル部におい
て焦点が十分に合わなくても、配線ショートを引き起こ
すことは無い。
【００４７】本実施例における従来技術からのチップ面
積増加分は、ワード線駆動回路領域をワード線の垂直方
向に走る信号配線が１本増加し、ワード線駆動回路にお
いてワード線のリセット回路としてトランジスタが追加
されるが、そのトランジスタサイズは電流能力を必要と
しないため必要最小限の小さなサイズで良く、従来技術
において配線ピッチを２倍に広げる場合と比べても面積
の増加は十分に小さく抑えることができる。
積増加分は、ワード線駆動回路領域をワード線の垂直方
向に走る信号配線が１本増加し、ワード線駆動回路にお
いてワード線のリセット回路としてトランジスタが追加
されるが、そのトランジスタサイズは電流能力を必要と
しないため必要最小限の小さなサイズで良く、従来技術
において配線ピッチを２倍に広げる場合と比べても面積
の増加は十分に小さく抑えることができる。
【００４８】図５は図１に示したワード線リセット信号
発生回路５を別途設けずに、ビット線プリチャージ信号
φＢＰをワード線リセット信号φｒに兼用した第２の実
施例の要部構成を示す回路図である。図５において図１
と同等部分は同一符号により示している。
発生回路５を別途設けずに、ビット線プリチャージ信号
φＢＰをワード線リセット信号φｒに兼用した第２の実
施例の要部構成を示す回路図である。図５において図１
と同等部分は同一符号により示している。
【００４９】本実施例においては、スタンバイ時にビッ
ト線電位をバランス、プリチャージするビット線プリチ
ャージ信号発生回路８から出力されるビット線プリチャ
ージ信号φＢＰを図１のワード線リセット信号φｒとし
ても用いているので、図１のワード線リセット信号発生
回路５を別途設ける必要がなく、さにら面積の増加を抑
制することができる。
ト線電位をバランス、プリチャージするビット線プリチ
ャージ信号発生回路８から出力されるビット線プリチャ
ージ信号φＢＰを図１のワード線リセット信号φｒとし
ても用いているので、図１のワード線リセット信号発生
回路５を別途設ける必要がなく、さにら面積の増加を抑
制することができる。
【００５０】本実施例はメモリセルアレイの両側にセン
スアンプを配置したシェアードセンスアンプ方式を採用
した場合に最もその効果を発揮する。
スアンプを配置したシェアードセンスアンプ方式を採用
した場合に最もその効果を発揮する。
【００５１】図６はこのシェアードセンスアンプ方式を
採用したＤＲＡＭに、本発明の第２の実施例を適用した
場合の要部構成を示すレイアウト図である。
採用したＤＲＡＭに、本発明の第２の実施例を適用した
場合の要部構成を示すレイアウト図である。
【００５２】シェアードセンスアンプ方式では、メモリ
セルアレイの両側に配置されたセンスアンプが同時に活
性化されるため、ピット線プリチャージ信号発生回路
８，８’も同時に活性化される。したがって、ワード線
と垂直に形成されワード線駆動回路２ａ〜２ｅ，３ａ〜
３ｅ，４ａ〜４ｅに供給されるビット線プリチャージ信
号（ワード線リセット信号）φＢＰは、メモリセルアレ
イの両側から供給されるため、信号伝達時の時定数を十
分に小さくすることができる。
セルアレイの両側に配置されたセンスアンプが同時に活
性化されるため、ピット線プリチャージ信号発生回路
８，８’も同時に活性化される。したがって、ワード線
と垂直に形成されワード線駆動回路２ａ〜２ｅ，３ａ〜
３ｅ，４ａ〜４ｅに供給されるビット線プリチャージ信
号（ワード線リセット信号）φＢＰは、メモリセルアレ
イの両側から供給されるため、信号伝達時の時定数を十
分に小さくすることができる。
【００５３】この結果、ワード線垂直方向のビット線プ
リチャージ信号配線は、比較的高抵抗であるゲート電極
材料のポリシリあるいはポリシリとタングステンシリサ
イドの２層構造等の材料の単層で形成することが可能で
あり、余分なコンタクトホール等を形成する必要がな
く、面積の増加をさらに抑制することができる。
リチャージ信号配線は、比較的高抵抗であるゲート電極
材料のポリシリあるいはポリシリとタングステンシリサ
イドの２層構造等の材料の単層で形成することが可能で
あり、余分なコンタクトホール等を形成する必要がな
く、面積の増加をさらに抑制することができる。
【００５４】その他本発明はその趣旨を逸脱しない範囲
で種々変形して実施することができることは明らかであ
る。
で種々変形して実施することができることは明らかであ
る。
【００５５】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。すな
わち、ワード線駆動回路選択信号が相補信号ではないの
でワード線駆動回路選択信号同士の配線ショートによる
スタンバイ電流不良を引き起こすことがない。また配線
ピッチが広がるので加工が容易であり、ゴミ等による配
線ショートの起こる確立もきわめて低い。さらに、従来
技術で配線ピッチのみを広げる場合に比べて面積増大分
も小さくすることができる。このように、本発明によれ
ばチップ面積を著しく増加させることなく、高歩留りの
期待できる半導体メモリ装置を実現することが可能であ
る。
ているので、以下に記載するような効果を奏する。すな
わち、ワード線駆動回路選択信号が相補信号ではないの
でワード線駆動回路選択信号同士の配線ショートによる
スタンバイ電流不良を引き起こすことがない。また配線
ピッチが広がるので加工が容易であり、ゴミ等による配
線ショートの起こる確立もきわめて低い。さらに、従来
技術で配線ピッチのみを広げる場合に比べて面積増大分
も小さくすることができる。このように、本発明によれ
ばチップ面積を著しく増加させることなく、高歩留りの
期待できる半導体メモリ装置を実現することが可能であ
る。
【００５６】また、ワード線リセット信号としてビット
線プリチャージ信号を用いるものでは、別にワード線リ
セット信号発生回路を設ける必要がなく、チップ面積の
増加を抑制できる効果がある。さらに、シェアードセン
スアンプ方式を採用したＤＲＡＭに適用すれば、面積の
増加をより抑制することができる。
線プリチャージ信号を用いるものでは、別にワード線リ
セット信号発生回路を設ける必要がなく、チップ面積の
増加を抑制できる効果がある。さらに、シェアードセン
スアンプ方式を採用したＤＲＡＭに適用すれば、面積の
増加をより抑制することができる。
【図１】本発明の第１の実施例の要部構成を示す回路図
である。
である。
【図２】図１中の２ａに代表されるワード線駆動回路の
回路図である。
回路図である。
【図３】図１に示した回路のうちワード線に対して電流
供給を行うワードドライバ回路の要部構成を詳細に示す
回路図である。
供給を行うワードドライバ回路の要部構成を詳細に示す
回路図である。
【図４】本発明の実施例のワード線選択時の動作を示す
タイミング図である。
タイミング図である。
【図５】本発明の第２の実施例の要部構成を示す回路図
である。
である。
【図６】本発明の第２の実施例の要部構成を示すレイア
ウト図である。
ウト図である。
【図７】従来の半導体メモリ装置の要部構成を示す回路
図である。
図である。
【図８】図７中の２ａに代表されるワード線駆動回路の
回路図である。
回路図である。
【図９】図７に示した回路のうちワード線に対して電流
供給を行うワードドライバ回路の要部を詳細に示す回路
図である。
供給を行うワードドライバ回路の要部を詳細に示す回路
図である。
【図１０】従来のワード線選択時の動作を示すタイミン
グチャート図である。
グチャート図である。
１ 行デコーダ ２ａ〜２ｅ，３ａ〜３ｅ，４ａ〜４ｅ ワード線駆動回
路 ５ ワード線リセット信号発生回路 ６ａ〜６ｄ，６ａ’〜６ｄ’ センスアンプ ７ａ〜７ｄ ワード線駆動電流供給回路 ８，８’ ビット線プリチャージ信号発生回路 ＲＡ0 〜ＲＡ3 ワード線駆動電流供給信号 ＢＬ0 〜ＢＬ15 ビット線 ＷＬ00〜ＷＬ73 ワード線 ＷＬＰ0 〜ＷＬＰ2 ワード線駆動回路選択信号 ＭＣ00〜ＭＣ73 メモリセル φｒ ワード線リセット信号 ＱＮ1 〜ＱＮ8 ，ＱＮ1'〜ＱＮ8' Ｎ型トランジスタ ＱＰ1 〜ＱＰ2 ，ＱＰ1'〜ＱＰ2' Ｐ型トランジスタ ＩＮＶ1 インバータ
路 ５ ワード線リセット信号発生回路 ６ａ〜６ｄ，６ａ’〜６ｄ’ センスアンプ ７ａ〜７ｄ ワード線駆動電流供給回路 ８，８’ ビット線プリチャージ信号発生回路 ＲＡ0 〜ＲＡ3 ワード線駆動電流供給信号 ＢＬ0 〜ＢＬ15 ビット線 ＷＬ00〜ＷＬ73 ワード線 ＷＬＰ0 〜ＷＬＰ2 ワード線駆動回路選択信号 ＭＣ00〜ＭＣ73 メモリセル φｒ ワード線リセット信号 ＱＮ1 〜ＱＮ8 ，ＱＮ1'〜ＱＮ8' Ｎ型トランジスタ ＱＰ1 〜ＱＰ2 ，ＱＰ1'〜ＱＰ2' Ｐ型トランジスタ ＩＮＶ1 インバータ
Claims (5)
- 【請求項１】 複数グループに分割されたメモリセルア
レイと、これ等メモリセルアレイのワード方向に夫々対
応して設けられたワード線を夫々駆動すべく前記グルー
プ対応に設けられた複数のワード線駆動手段と、外部ア
ドレスをデコードすることによりワード線選択信号を生
成して前記複数のワード線駆動手段を選択的に活性制御
するデコード手段とを含む半導体メモリ装置であって、 ワード線選択動作時前のリセット時にアクティブとなっ
て前記ワード線をリセットするためのワード線リセット
信号を生成する手段を含み、 前記ワード線駆動手段の各々は、 前記ワード線選択信号により活性制御されて前記ワード
線に駆動電流を供給制御する駆動電流供給手段と、 前記ワード線リセット信号を共通に受けてこの信号のア
クティブ時に前記ワード線をリセットし、前記信号の非
アクティブ時でかつ前記ワード線選択信号の非アクティ
ブ時に当該ワード線をリセット状態に維持するワード線
フローティング抑止手段と、 を有することを特徴とする半導体メモリ装置。 - 【請求項２】 前記ワード線は全て平行に配線されてお
り、前記ワード線駆動手段の各々に共通の前記ワード線
リセット信号は前記ワード線に対して垂直方向に配線さ
れていることを特徴とする請求項１記載の半導体メモリ
装置。 - 【請求項３】 前記ワート線リセット信号は、メモリセ
ルのビット線をプリチャージするためのビット線プリチ
ャージ信号であることを特徴とする請求項１または２記
載の半導体メモリ装置。 - 【請求項４】 前記駆動電流供給手段は、前記ワード線
選択信号のアクティブ化に応答して前記ワード線に駆動
電流を供給するセルフブースト型駆動回路であることを
特徴とする請求項１〜３記載のいずれかの半導体メモリ
装置。 - 【請求項５】 前記ワード線フローティング抑止手段
は、 前記ワード線にドレインが接続されリセット電位にソー
スが接続されたワード線フローティング防止用の第１の
トランジスタと、 前記第１のトランジスタのゲートにソースが接続され、
電源電位にドレインが接続されかつ前記ワード線リセッ
ト信号がゲートに供給された第２のトランジスタと、 前記第１のトランジスタとフリップフロップ接続構成と
された第３のトランジスタと、 からなることを特徴とする請求項１〜４記載のいずれか
の半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298907A JP2842181B2 (ja) | 1993-11-04 | 1993-11-04 | 半導体メモリ装置 |
| DE69429573T DE69429573T2 (de) | 1993-11-04 | 1994-10-26 | Halbleiterspeicheranordnung mit einem Wortleitungstreiber, der ein einzelnes Wortleitungstreibersignal benötigt |
| EP94116915A EP0652565B1 (en) | 1993-11-04 | 1994-10-26 | A semiconductor memory device having word line driver requiring single word line drive signal |
| KR1019940028721A KR0139031B1 (ko) | 1993-11-04 | 1994-11-03 | 단일 워드 라인 구동 신호를 요구하는 워드 라인 구동기를 갖는 반도체 메모리 디바이스 |
| US08/336,192 US5519665A (en) | 1993-11-04 | 1994-11-04 | Semiconductor memory device having word line driver requiring single word line drive signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298907A JP2842181B2 (ja) | 1993-11-04 | 1993-11-04 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130173A true JPH07130173A (ja) | 1995-05-19 |
| JP2842181B2 JP2842181B2 (ja) | 1998-12-24 |
Family
ID=17865715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5298907A Expired - Fee Related JP2842181B2 (ja) | 1993-11-04 | 1993-11-04 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5519665A (ja) |
| EP (1) | EP0652565B1 (ja) |
| JP (1) | JP2842181B2 (ja) |
| KR (1) | KR0139031B1 (ja) |
| DE (1) | DE69429573T2 (ja) |
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| JP2001338490A (ja) * | 2000-05-25 | 2001-12-07 | Nec Corp | 半導体記憶装置 |
| JP2008287882A (ja) * | 2008-08-20 | 2008-11-27 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (12)
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|---|---|---|---|---|
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| KR0170903B1 (ko) * | 1995-12-08 | 1999-03-30 | 김주용 | 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치 |
| US5719818A (en) * | 1996-04-18 | 1998-02-17 | Waferscale Integration Inc. | Row decoder having triple transistor word line drivers |
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