KR19980025099A - 반도체 메모리의 서브 디코더에 사용되는 ｎｏｒ 게이트 - Google Patents

반도체 메모리의 서브 디코더에 사용되는 ｎｏｒ 게이트 Download PDF

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KR19980025099A
KR19980025099A KR1019970049544A KR19970049544A KR19980025099A KR 19980025099 A KR19980025099 A KR 19980025099A KR 1019970049544 A KR1019970049544 A KR 1019970049544A KR 19970049544 A KR19970049544 A KR 19970049544A KR 19980025099 A KR19980025099 A KR 19980025099A
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Abstract

서브 디코더 내의 NOR 게이트의 플로우팅 노드의 순간 방전에 의한 ＋전원의 순시 저하를 제거하여 반도체 메모리의 워드선의 입상을 향상시키기 위하여, 본 발명의 NOR 게이트는 직렬 접속된 두 pMOS 트랜지스터(MP1 및 MP2), 병렬 접속된 두 nMOS 트랜지스터(MN1 및 MN2) 및 두 pMOS 트랜지스터의 접속점의 플로우팅 전하를 바이패스하기 위한 nMOS 트랜지스터(MN3)를 포함한다. 직렬 접속된 pMOS 트랜지스터들 및 병렬 접속된 nMOS 트랜지스터들은 ＋전원(VCC) 및 －전원(VSS) 사이에 접속된다. 메인 디코더 신호(S1)는 ＋전원에 접속되는 pMOS 트랜지스터들 중의 하나, 병렬 접속된 nMOS 트랜지스터들 중의 하나, 및 플로우팅 전하를 바이패스하기 위한 nMOS 트랜지스터를 게이트한다. 프리 디코더 신호(S2)는 다른 MOS 트랜지스터들을 게이트한다. 워드선(WL)은 직렬 접속된 pMOS 트랜지스터들 및 병렬 접속된 nMOS 트랜지스터들 사이의 접속점에 접속된다.

Description

반도체 메모리의 서브 디코더에 사용되는 ＮＯＲ 게이트
본 발명은 반도체 메모리 셀 어레이의 워드선을 구동하는 서브 디코더에 사용되는 NOR 게이트에 관한 것이다.
도 4는 메모리 셀 어레이의 워드선을 구동하기 위한 디코더 회로의 전형적인 구성을 예시한 블록도이다.
도 4를 참조하면, 이러한 디코더 회로는 프리 디코더(401), 메인 디코더(402), 및 반도체 메모리의 각 메모리 셀 어레이(404)에 제공되는 서브 디코더(403)의 계층적 구조로 구성되어 있다.
메모리 셀 어레이(404)가 워드선 어드레스 신호의 10 비트에 대응하는 210개의 워드선을 가질 경우, NOR 게이트 및 인버터로 구성된 프리 디코더(401) 및 메인 디코더(402)는 예를 들면, 10개 비트 중의 두 비트(A10 및 A11)에 대응하는 4개의 프리 디코더 신호(S10 내지 S13)와, 10 비트 중의 나머지 8개 비트(A00 내지 A07) 각각에 대응하는 256개의 메인 디코더 신호(S0-0 내지 S0-255)를 서브 디코더(403)에 공급되도록 출력하기 위한 워드선 어드레스 신호를 디코드한다. 프리 디코더 신호(S10-S13) 중의 하나 및 메인 디코더 신호(S0-0 내지 S0-255) 중의 하나는 워드선이 10 비트 A10, A11 및 A01 내지 A07에 의해 표시되고, 대응 메모리 셀 어레이(404)가 10개 비트와 다른 워드선 어드레스 신호의 비트에 의해 표시될 경우, 논리 로우(LOW) 상태에 있게 되어, 워드선을 활성화시킨다. 따라서, 선택된 메모리 셀 어레이 내에서만 활성화된 워드선의 부하 용량은 도 4의 디코더 회로에서 작은 값으로 설계될 수 있다.
도 5는 4개의 프리 디코더 신호(S10 내지 S13) 및 메인 디코더 신호 중 두 신호(S0-0 및 S0-1)이 공급되어 있는 서브 디코더(403)의 일부를 예시한 회로도이다.
도 5를 참조하면, 서브 디코더(403)는 8개의 NOR 게이트(NOR0 내지 NOR7)을 포함한다. NOR 게이트(NOR0 내지 NOR3)의 각각은 공급되어 있는 메인 디코더 신호(S0-0) 및 프리 디코더 신호(S10 내지 S13)의 각각의 NOR 논리에 따라 대응하는 각각의 워드선(WL0 내지 WL3)을 활성화시키고, NOR 게이트(NOR4 내지 NOR7)의 각각은 메인 디코더 신호(S0-1) 및 프리 디코더 신호(S10 내지 S13)의 각각의 NOR 논리에 따라 대응하는 각각의 워드선(WL4 내지 WL7)을 동일 방식으로 활성화시킨다.
워드선(WL0 내지 WL7) 중에서 어느 것도 선택되지 않을 경우, 두 메인 디코더 신호(S0-0 및 S0-1) 모두 논리 하이 상태(HIGH)에 있거나, 프리 디코더 신호(S10 내지 S13)는 전부 논리 하이 상태에 있게 된다.
도 6은 선택된 워드선이 워드선(WL0)에서 워드선(WL1)으로 변경될 경우 메인 디코더 신호(S0-0 및 S0-1) 및 프리 디코더 신호(S10 내지 S13)의 논리 변화를 예시한 타이밍도이다.
도 6을 참조하면, T00에서 T01까지의 간격에서, 워드선(WL0)은 논리 하이 상태(VCC)에서, 메인 디코더 신호(S0-0) 및 프리 디코더 신호(S10)는 논리 로우 상태(VSS)에서, 및 다른 신호들은 논리 하이 상태에서 활성화된다. T01 및 T02 간의 시간에서, 프리 디코더 신호(S10)는 하이 상태로 변하고, 다른 프리 디코더 신호(S11)는 로우 상태로 변하며, 그 외의 신호들은 변하지 않고 그대로 남아 있어, 워드선(WL0) 대신에 워드선(WL1)을 활성화시키게 된다. 따라서, 예컨대, 210개의 워드선은 모두, 프리 디코더 신호(S10 내지 S13) 중의 하나 및 메인 디코더 신호(S0-0 및 S0-255) 중의 하나를 논리 로우 상태에 있게 함으로써 선택된다. 여기에서, 논리 하이 상태는 ＋전원 전압(VCC)에 대응하며, 논리 로우 상태는 －전원 전압(VSS)에 대응한다.
도 7은 도 5의 NOR 게이트(NOR0 내지 NOR7)에 사용되는 종래의 NOR 게이트를 예시한 회로도이다.
도 7을 참조하면, 종래의 NOR 게이트는 직렬 접속된 두 pMOS 트랜지스터(MP1 및 MP2), 및 병렬 접속된 두 nMOS 트랜지스터(MN1 및 MN2)를 포함한다. pMOS 트랜지스터(MP1)는 ＋전원(VCC)에 접속된 소스와, pMOS 트랜지스터(MP2)의 소스에 접속되어 있는 노드(N1)에 접속된 드레인을 갖는다. pMOS 트랜지스터(MP2)의 드레인은 －전원(VSS)에 접속된 소스를 갖는 병렬 접속의 두 nMOS 트랜지스터(MN1 및 MN2)의 드레인에 접속된다.
pMOS 트랜지스터(MP1) 및 nMOS 트랜지스터(MN1)의 게이트들은 상호 접속되고 메인 디코더 신호(S1)가 공급되어 있으며, pMOS 트랜지스터(MP2) 및 nMOS 트랜지스터(MN2)의 게이트들도 상호 접속되고 프리 디코더 신호(S12)가 공급되어 있다. 워드선(WL)은 pMOS 트랜지스터(MP1) 및 nMOS 트랜지스터(MN1 및 MN2)의 드레인에 접속된다.
메인 디코더 신호(S1) 및 프리 디코더 신호(S2)가 모두 논리 로우 상태에 있을 경우, pMOS 트랜지스터(MP1 및 MP2)는 모두 온(ON)되고, nMOS 트랜지스터(MN1 및 MN2)는 모두 오프(OFF)되어, 워드선(WL)을 ＋전원(VCC)으로 공급하여 활성화시킨다.
메인 디코더 신호(S1) 및 프리 디코더 신호(S2)의 모두 또는 어느 하나가 논리 하이 상태에 있을 때, nMOS 트랜지스터(MN1 및 MN2)의 모두 또는 어느 하나는 온되고, pMOS 트랜지스터(MP1 및 MP2)의 모두 또는 어느 하나는 오프되어, 이는 워드선(WL)을 －전원(VSS)에 접지시켜 비활성시킨다.
하지만, 도 7의 종래의 NOR 게이트에는 종래의 NOR 게이트가 도 5에 예시된 바와 같이 서브 디코더 회로에 사용될 때 약간의 지연이 선택 워드선의 전위 입상(rising up)을 유발하는 문제점이 있다.
상기 문제점의 예에 관하여 도 7 내지 9를 참조로 설명하고자 한다.
도 8은 도 7의 종래의 NOR 게이트의 단면을 예시한 개략도이며, 여기에서, 부호(21)는 반도체 웨이퍼의 기판을 나타내고, 부호(22)는 n웰을 나타내며, 부호(23-1 내지 23-4)는 n+확산층을 나타내고, 부호(24-1 내지 24-3)는 p+확산층을 나타낸다. 부호(1 및 2)는 pMOS 트랜지스터(MP1 및 MP2)에 대응하는 게이트 전극(27 및 28)을 가진 pMOS 트랜지스터를 나타내며, 부호(3 및 4)는 nMOS 트랜지스터(MN1 및 MN2)에 대응하는 게이트 전극(29 및 30)을 가진 nMOS 트랜지스터를 각각 나타내고, pMOS 트랜지스터(2)의 드레인 전극(24-3)은 nMOS 트랜지스터(3 및 4)의 공통 드레인 전극(23-3)을 나타낸다.
도 9는 메인 디코더 신호(S1), 프리 디코더 신호(S2), 노드(N1), ＋전원(VCC) 및 선택 워드선(WLS)의 전위 변화 간의 관계를 예시한 타이밍도이다.
도 9에 예시된 예에서, 메인 디코더 신호(S1) 및 프리 디코더 신호(S2)의 논리는 워드선 어드레스 신호의 변화에 따라, 시간(T0 및 T1) 간의 제1 상태(로우, 로우)에서 시간(T1)에서 제2 상태(로우, 하이)로 변한 다음, 시간(T2)에서 제3 상태(하이, 하이)로, 그 다음, 시간(T3)에서 제4 상태(하이, 로우)로 변한다.
메인 디코더 신호(S1)가 논리 로우에 있는 제1 및 제2 상태에서, 노드(N1)는 ＋전원(VCC)으로 충전되며, pMOS 트랜지스터(MP1)는 온 된다. 제3 상태(하이, 하이)에서, 노드(N1)는 도 9의 파선으로 예시된 ＋전원(VCC)의 전위로 충전되어 플로우팅 상태로 남아 있고, pMOS 트랜지스터(MP1 및 MP2)는 모두 오프되어 있다. 따라서, 메인 디코더 신호(S1) 및 프리 디코더 신호(S2)의 논리가 시간(T3)에서 제3 상태(하이, 하이)로부터 제4 상태(하이, 로우)로 변할 경우, 노드(N1)는 눈깜짝할 사이에 방전되어, 온 상태가 되는 pMOS 트랜지스터(MP2) 및 온 상태로 남아 있는 nMOS 트랜지스터(MN1)를 통하여 －전원(VSS)에 접속된다.
도 8을 참조하면, 게이트 전극(28 및 30)의 전위는 도면에서 H→L로 예시된 바와 같이, 시간(T3)에서 하이 상태에서 로우 상태로 변하고, 나머지 게이트 전극들은 논리 하이 상태로 남아 있다. 따라서, ＋전원(VCC)에 접속된 n웰(22)에 접합 커패시턴스(25)를 가지며 노드(N1)에 대응하는 p+확산층(24-2)의 전하는 경로(26)를 통해 방전되며, 도 9에 예시된 바와 같이, n웰(22)의 전위 및 이에 따른 ＋전원(VCC)의 전위를 순간적으로 떨어뜨린다.
노드(N1)가 순간적으로 방전되는 NOR 게이트의 수는 예로써 도 4의 서브 디코더(403)에서 고려되는데, 여기에서 256 메인 디코더 신호(S0-0 및 S0255) 및 4개의 프리 디코더 신호(S10 내지 S13)가 공급되어 있다.
도 9의 예에서, 메인 디코더 신호(S1) 및 프리 디코더 신호(S2)의 논리는 제1 상태(로우, 로우)로부터 제2 상태(로우, 하이) 및 제3 상태(하이, 하이)를 통하여 제4 상태(하이, 로우)로 변한다. 노드(N1)는 메인 디코더 신호(S1)가 논리 로우 상태에 있는 제1 또는 제2 상태에서 충전되며, 제4 상태(하이, 로우)의 시작부에서 방전된다.
하지만, 노드(N1)는 pMOS 트랜지스터(MP1)의 소스를 통해 드레인으로 흐르는 서브 스레숄드 전류(sub-threshold current)로 제3 상태(하이, 하이)에서도 방전되며, 특히, 임계 전압이 작은 디프-서브미크론(deep-submicron) MOS 트랜지스터들을 갖는 반도체 메모리에서 방전된다.
따라서, 노드(N1)의 순간 방전은 메인 디코더 신호(S1) 및 프리 디코더 신호(S2)의 논리가 제4 상태(하이, 로우)로부터 제3 상태(하이, 하이)를 통하여 재1 또는 제2 상태를 통하지 않고서[즉, pMOS 트랜지스터(MP1)가 온 상태로 되지 않고서) 제4 상태(하이, 로우)로 방전된다. 그래서, 워드선이 워드선 어드레스 신호에 따라 선택될 때, 노드(N1)의 순간 방전은 NOR 게이트에서 발생되며, 메인 디코더 신호(S1) 및 프리 디코더 신호(S2)의 논리는 제1 상태(로우, 로우), 제2 상태(로우, 하이) 및 제3 상태(하이, 하이) 중의 하나로부터 제4 상태(하이, 하이)로 변하게 된다.
메모리 셀 어레이(404)가 선택될 때, 256 메인 디코더 신호(S0-0 내지 S0-255) 중의 하나 및 4개의 프리 디코더 신호(S10 내지 S13) 중의 하나는 논리 로우 상태에 있다. 이 경우, 210=1024 NOR 게이트를 갖는 서브 디코더(403)의 각 상태에서 NOR 게이트의 수는 다음과 같다;
제1 상태(로우, 로우): 1,
제2 상태(로우, 하이): 3,
제3 상태(하이, 하이): 255 × 3, 및
제4 상태(하이, 로우): 255.
따라서, 노드(N1)가 순간적으로 방전되는 NOR 게이트의 평균 수는 다른 메모리 셀 어레이가 존재하는 경우에는 255가 되는 (1＋3＋3×255)/1024192에 달하며, 그 메모리 셀 어레이(404)는 연속적으로 선택되지 않는다.
상술한 바와 같이, 도 7의 종래의 NOR 게이트를 구성하는 서브 디코더 회로에서, 노드(N1)의 순간 방전은 워드선이 선택될 때마다 약 1/5 내지 1/4 NOR 게이트에서 발생되며, 이는 선택된 워드선에 공급될 ＋전원(VCC)의 전위를 저하시켜, 도 9에 예시된 바와 같이 워드선의 지연 입상을 유발한다.
이는 문제점이 되고 있다.
따라서, 본 발명의 목적은 노드(N1)의 방전 즉, n웰(22) 접합 커패시턴스를 갖는 p+확산층(24-2)에 의한 ＋전원(VCC)의 순시 저하를 제거시켜, 워드선의 입상을 가속하여 반도체 메모리의 성능을 향상시키는 것이다.
상기 목적 달성을 위하여, 반도체 메모리의 서브 디코더에 사용되는 본 발명의 실시예에 따른 NOR 게이트는
소스가 ＋전원(VCC)에 접속되어 있고, 드레인이 노드에 접속되어 있으며, 게이트가 메인 디코더 신호로 제어되는 제1 pMOS 트랜지스터;
드레인으로부터 출력 신호를 얻고, 소스가 제1 pMOS 트랜지스터의 드레인에 접속되어 있으며, 게이트가 프리 디코더 신호로 제어되는 제2 pMOS 트랜지스터;
드레인이 제2 pMOS 트랜지스터의 드레인에 접속되어 있으며, 소스가 －전원에 접속되어 있고, 각 게이트가 메인 디코더 신호 및 프리 디코더 신호의 각각으로 제어되는 병렬 접속의 제1 nMOS 트랜지스터 및 제2 nMOS 트랜지스터; 및
드레인이 노드에 접속되어 있으며, 소스가 －전원에 접속되어 있고, 게이트가 메인 디코더 신호로 제어되는 제3 nMOS 트랜지스터
를 포함한다.
따라서, 노드의 순간 방전은 본 발명에서 거의 제거되어, 워드선 전위의 뚜렷한 입상을 가능하게 한다.
도 1은 본 발명의 실시예에 따른 NOR 게이트를 서브 디코더 회로에 사용되도록 예시한 회로도.
도 2는 메인 디코더(main-decoder) 신호(S1), 프리 디코더(pre-decoder) 신호(S2), 노드(N1), ＋전원(VCC) 및 선택된 워드선(WLS)에 대하여 도 6의 실시예에 따른 전위 변화 간의 관계를 예시한 타이밍도.
도 3은 본 발명의 다른 실시예에 따른 3 입력 NOR 게이트의 회로도.
도 4는 메모리 셀 어레이의 워드선을 구동하기 위한 디코더 회로의 전형적인 구성을 예시한 블록도.
도 5는 도 4의 서브 디코더(403)의 일부를 예시한 회로도.
도 6은 선택된 워드선이 워드선(WL0)에서 다른 워드선(WL1)으로 변할 경우 도 5의 메인 디코더 신호(S0-0 및 S0-1) 및 프리 디코더 신호(S10 내지 S13)의 논리 변화를 예시한 타이밍도.
도 7은 도 5의 NOR 게이트(N0R0 내지 N0R7)에 사용되는 종래의 NOR 게이트를 예시한 회로도.
도 8은 도 7의 종래의 NOR 게이트의 단면도를 예시한 개략도.
도 9는 메인 디코더 신호(S1), 프리 디코더 신호(S2), 노드(N1), ＋전원(VCC) 및 선택된 워드선(WLS)에 대하여 도 7의 종래의 NOR 게이트에서의 전위 변화 간의 관계를 예시한 타이밍도.
도면의 주요 부분에 대한 부호의 설명
MN1, MN2, MN3 : nMOS 트랜지스터.
MP1, MP2 : pMOS 트랜지스터.
VCC: ＋전원 전압.
VSS: －전원 전압.
본 발명의 전술한, 추가의 목적, 특성 및 이점들은 다음 명세서 내용, 수반되는 청구의 범위, 및 첨부한 도면(동일 부호는 동일 또는 대응 부분을 나타냄)으로부터 명백해질 것이다.
지금부터, 본 발명의 실시예에 관하여 도면과 관련하여 설명하고자 한다.
도 1은 서브 디코더 회로에 적용될 본 발명의 실시예에 따른 NOR 게이트를 예시하는 회로도이다.
도 1을 참조하면, NOR 게이트는
소스가 ＋전원(VCC)에 접속되어 있고, 드레인이 노드에 접속되어 있으며, 게이트가 메인 디코더 신호(S1)로 제어되는 제1 pMOS 트랜지스터(MP1);
소스가 노드(N1)에 접속되어 있고, 드레인이 워드선(WL)에 접속되어 있으며, 게이트가 프리 디코더 신호(S2)에 의해 제어되는 제2 pMOS 트랜지스터(MP2);
드레인이 제2 pMOS 트랜지스터(MP2)의 드레인에 접속되어 있으며, 소스가 저레벨 전원(VSS)에 접속되어 있고, 게이트가 메인 디코더 신호(S1) 및 프리 디코더 신호(S2)에 의해 각각 제어되는 병렬 접속의 제1 및 제2 nMOS 트랜지스터(MN1 및 MN2); 및
소스가 저 레벨 전원(VSS)에 접속되며, 드레인이 노드(N1)에 접속되고, 게이트가 메인 디코더 신호(S1)에 의해 제어되는 제3 nMOS 트랜지스터(MN3)
를 포함한다.
메인 디코더 신호(S1) 및 프리 디코더 신호(S2)가 모두 논리 로우 상태에 있을 때, 제1 및 제2 pMOS 트랜지스터(MP1 및 MP2)는 모두 온되고, 제1 및 제2 nMOS 트랜지스터(MN1 및 MN2)는 모두 오프되어, 워드선(WL)에 고 레벨 전원(VCC)을 공급하여 활성화시킨다. 메인 디코더 신호(S1) 및 프리 디코더 신호(S2) 중의 하나 또는 모두가 논리 하이 상태에 있을 때, 제1 및 제2 nMOS 트랜지스터(MN1 및 MN2) 중의 하나 또는 모두가 온되고, pMOS 트랜지스터(MP1 및 MP2) 중의 하나 또는 모두가 오프되어, 워드선(WL)을 저 레벨 전원(VSS)에 접지시켜 비활성화한다. 따라서, 도 1의 NOR 게이트는 도 7의 종래의 NOR 게이트와 동일 방식으로, 메인 디코더 신호(S1) 및 프리 디코더 신호(S2)의 논리에 따라 워드선(WL)을 제어한다.
하지만, 본 실시예에서, 메인 디코더 신호(S1)의 논리가 논리 하이 상태에 있을 때, 제3 nMOS 트랜지스터(MN3)는 온되고, 노드(N1)는 저 레벨 전원(VSS)에 접속된다.
도 2는 메인 디코더 신호(S1), 프리 디코더 신호(S2), 노드(N1), ＋전원(VCC) 및 선택된 워드선(WLS)의 (본 발명에 따라) 전위 변화 간의 관계를 예시한 타이밍도이다.
도 2에 예시된 예에서, 메인 디코더 신호(S1) 및 프리 디코더 신호(S2)의 논리는 도 9의 예의 방식과 동일한 방식으로, 워드선 어드레스 신호의 변화에 따라 시간(T0 및 T1) 간의 제1 상태(로우, 로우)에서 시간(T1)에서 제2 상태(로우, 하이)로 변한 다음, 시간(T2)에서 제3 상태(하이, 하이)로, 및 시간(T3)에서 제4 상태(하이, 로우)로 변한다.
메인 디코더 신호(S1)가 논리 로우에 있는 제1 및 제2 상태에서, 노드(N1)는 ＋전원(VCC)으로 충전되며, pMOS 트랜지스터(MP1)는 온된다. 제3 상태(하이, 하이)에서, 노드(N1)는 도 1의 NOR 게이트에서 온되는 제3 nMOS 트랜지스터(MN3)를 통하여 도 2에 예시된 바와 같이 －전원(VSS)으로 방전된다. 따라서, 메인 디코더 신호(S1) 및 프리 디코더 신호(S)의 논리가 시간(T3)에서 제3 상태(하이, 하이)로부터 제4 상태(하이, 로우)로 변하여, 노드(N1)의 순간 방전이 발생되지 않게 된다.
따라서, 시간(T3)에서 선택된 워드선(WLS)에 공급될 ＋전원(VCC)의 전위 강하가 없게 되어, 선택된 워드선(WLS)의 뚜렷한 입상을 가능하게 한다.
한편, 노드(N1)의 방전은 시간(T2)에서 발생되며, 즉, 메인 디코더 신호(S1) 및 프리 디코더 신호(S2)의 논리는 도 2의 예에서, 제2 상태(로우, 하이)에서 제3 상태(하이, 로우)로 변한다.
노드(N1)는 본 실시예에서, 제1 및 제2 상태에서 방전되며, pMOS 트랜지스터(MP2) 및 제2 nMOS 트랜지스터(MN2)를 통하여 제4 상태에서와 제3 nMOS 트랜지스터(MN3)를 통하여 제3 상태에서 －전원(VSS)에 접속된다. 그래서, 노드(N1)의 순간 방전은 메인 디코더 신호(S1) 및 프리 디코더 신호(S2)의 논리가 제1 및 제2 상태 중 어느 한 상태로부터 제3 및 제4 상태 중 어느 한 상태로 변할 경우에 발생한다.
하지만, 210= 1024 NOR 게이트를 갖는 서브 디코더(404)의 각 상태에서 NOR 게이트의 수는 메모리 셀 어레이(403)가 선택될 때의 전술한 대로 다음과 같다.
제1 상태(로우, 로우): 1,
제2 상태(로우, 하이): 3,
제3 상태(하이, 하이): 255 × 3, 및
제4 상태(하이, 로우): 255.
이에 따라, 노드(N1)가 순간적으로 방전되는 NOR 게이트의 평균수는 워드선이 선택될 때에 (1＋3)×(1＋3)×255/10244로 감소되는데, 이는 다른 메모리 셀 어레이가 존재하고 관련 메모리 셀 어레이(404)가 연속적으로 선택되지 않을 경우에 0가 된다.
따라서, pMOS 트랜지스터(MP1)의 서브 스레숄드 전류로 충전하는 것을 포함하여, 제1 트랜지스터(MP1)가 오프될 때 노드(N1)를 방전시키기 위한 제3 nMOS 트랜지스터(MN3)를 제공함으로써, 노드(N1)의 순간 방전은 거의 제거될 수 있어, 본 실시예에서, 도 2에 예시된 바와 같이 선택된 워드선(WLS)의 뚜렷한 입상을 가능하게 한다.
제3 nMOS 트랜지스터(MN3)에 있어서, 플로우팅 전하를 바이패스하기에 충분한 치수를 가지므로, 반도체 웨이퍼 상에서 작은 공간을 필요로 한다.
지금까지, 본 발명은 도 1의 두 입력 NOR 게이트와 관련하여 설명하였으나, 여러 가지 응용 및 변경이 본 발명의 범위 내에서 고려될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 3 입력 NOR 게이트의 회로도로서, 도 1의 회로 구성에 부가하여
소스가 제1 pMOS 트랜지스터(MP1)의 드레인 즉, 노드(N1)에 접속되고, 드레인이 제2 워드선(WL2)에 접속되며, 게이트가 제2 프리 디코더 신호(S21)에 의해 제어되는 제3 pMOS 트랜지스터(MP3), 및
드레인이 제3 pMOS 트랜지스터(MP3)의 드레인에 접속되고, 소스가 저레벨 전원(VSS)에 접속되며, 게이트가 메인 디코더 신호(S1) 및 제2 프리 디코더 신호(S21)에 의해 각각 제어되는 병렬 접속의 제4 및 제5 nMOS 트랜지스터(MN4 및 MN5)
를 더 포함한다.
제1 프리 디코더 신호(S20)는 도 3에서, 제1 워드선(WL1)을 제어하기 위한 제2 pMOS 트랜지스터(MP2)의 게이트에 공급된다.
메인 디코더 신호(S1)의 논리가 하이 상태에 있을 때, 제1 pMOS 트랜지스터(MP1)는 오프되고, 제1 및 제4 nMOS 트랜지스터(MN1 및 MN4)가 온되어, 제1 및 제2 워드선(WL1 및 WL2)을 모두 비활성화한다.
메인 디코더 신호(S1)의 논리가 로우 상태에 있을 때, 제1 및 제2 워드선(WL1 또는 WL2)은 제1 또는 제2 프리 디코더 신호(S20 내지 S21)가 논리 로우에 있을 때 활성화된다.
도 3의 실시예에서, 제3 nMOS 트랜지스터(MN3)가 온되고, 노드(N1)를 －전원(VSS)에 접속하며, 메인 디코더 신호(S1)가 오프로 바뀔 때, 노드(N1)의 플로우팅 전하를 바이패스한다. 따라서, 노드(N1)의 순간 방전은 도 1의 실시예에 비해 nMOS 트랜지스터(MN3)의 바이패스의 절반에 해당하는 수로, 도 1의 실시예에서와 같은 방식으로 억제될 수 있다.

Claims (4)

  1. 반도체 메모리의 서브 디코더(403)에 사용되는 NOR 게이트에 있어서,
    소스가 제1 전원(VCC)에 접속되어 있고, 드레인이 노드(N1)에 접속되어 있으며, 게이트가 제1 입력 신호(S1)에 의해 제어되는 제1 도전형의 제1 MOS 트랜지스터(MP1);
    드레인으로부터 출력 신호를 얻고, 소스가 상기 제1 MOS 트랜지스터(MP1)의 드레인에 접속되어 있으며, 게이트가 제2 입력 신호(S2)에 의해 제어되는 상기 제1 도전형의 제2 MOS 트랜지스터(MP2);
    드레인이 상기 제2 MOS 트랜지스터(MP2)의 드레인에 접속되어 있고, 소스가 제2 전원(VSS)에 접속되어 있으며, 각 게이트가 상기 제1 입력 신호(S1) 및 상기 제2 입력 신호(S2)의 각각에 의해 제어되는 병렬 접속의 제2 도전형의 제3 MOS 트랜지스터(MN1) 및 제2 도전형의 제4 MOS 트랜지스터(MN2); 및
    상기 제1 MOS 트랜지스터(MP1)가 오프되도록 제어될 때 상기 노드(N1)를 방전시키기 위한 방전 회로
    를 포함하는 것을 특징으로 하는 NOR 게이트.
  2. 제1항에 있어서, 상기 방전 회로는 드레인이 상기 노드(N1)에 접속되어 있고, 소스가 상기 제2 전원(VSS)에 접속되어 있으며, 게이트가 상기 제1 입력 신호(S1)에 의해 제어되는 제2 도전형의 제5 MOS 트랜지스터(MN3)를 포함하는 것을 특징으로 하는 NOR 게이트.
  3. 반도체 메모리의 서브 디코더(403)에 사용되는 NOR 게이트에 있어서,
    소스가 제1 전원(VCC)에 접속되어 있고, 드레인이 노드(N1)에 접속되어 있으며, 게이트가 제1 입력 신호(S1)에 의해 제어되는 제1 도전형의 제1 MOS 트랜지스터(MP1);
    상기 제1 MOS 트랜지스터(MP1)가 오프되도록 제어될 때 상기 노드(N1)를 방전시키기 위한 방전 회로; 및
    각각이, 드레인으로부터 각 출력 신호를 얻고, 소스가 상기 제1 MOS 트랜지스터(MP1)의 드레인에 접속되어 있으며, 게이트가 각각의 제2 입력 신호(S20, S21)에 의해 제어되는 제1 도전형의 제2 MOS 트랜지스터(MP2, MP3)와, 드레인이 상기 제2 MOS 트랜지스터(MP2, MP3)의 상기 드레인에 접속되어 있으며, 소스가 제2 전원(VSS)에 접속되어 있고, 각 게이트가 상기 제1 입력 신호(S1) 및 상기 각각의 상기 제2 입력 신호(S20, S21)에 의해 각각 제어되는 병렬 접속의 제2 도전형의 제3 MOS 트랜지스터(MN1, MN4) 및 제2 도전형의 제4 MOS 트랜지스터(MN2 및 MN4)를 포함하는 복수의 게이트 회로
    를 포함하는 것을 특징으로 하는 NOR 게이트.
  4. 제3항에 있어서, 상기 제1 입력 신호는 상기 반도체 메모리의 메인 디코더(402)로부터 공급되고, 상기 제2 입력 신호는 상기 반도체 메모리의 프리 디코더(401)로부터 공급되며, 상기 출력 신호는 상기 반도체 메모리의 메모리 셀 어레이(404)의 워드선에 공급되는 것을 특징으로 하는 NOR 게이트.
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