JPH10106268A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】Ｎウェル電位低下による電源電圧の瞬時低下を
なくし、選択ワード線の立ち上がりを高速化することに
より、ワード線選択時の特性、性能の向上を図る。 【解決手段】直列形態に接続された第１、第２のＰ型Ｍ
ＯＳトランジスタＭＰ１、ＭＰ２と、並列形態に接続さ
れた第１、第２のＮ型ＭＯＳトランジスタＭＮ１、ＭＮ
２とが、第１の電源端子Ｖｃｃと第２の電源端子Ｖｓｓ
間に縦積み配置され、前記トランジスタのゲートに入力
される信号にＮＯＲ演算を施す論理回路において、Ｐ型
ＭＯＳトランジスタＭＰ１が導通状態から非導通状態に
なった時に、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２の
接続点ノードＮ１に蓄積された電荷を、引き抜く手段と
してＮ型ＭＯＳトランジスタＭＮ３を備える。
なくし、選択ワード線の立ち上がりを高速化することに
より、ワード線選択時の特性、性能の向上を図る。 【解決手段】直列形態に接続された第１、第２のＰ型Ｍ
ＯＳトランジスタＭＰ１、ＭＰ２と、並列形態に接続さ
れた第１、第２のＮ型ＭＯＳトランジスタＭＮ１、ＭＮ
２とが、第１の電源端子Ｖｃｃと第２の電源端子Ｖｓｓ
間に縦積み配置され、前記トランジスタのゲートに入力
される信号にＮＯＲ演算を施す論理回路において、Ｐ型
ＭＯＳトランジスタＭＰ１が導通状態から非導通状態に
なった時に、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２の
接続点ノードＮ１に蓄積された電荷を、引き抜く手段と
してＮ型ＭＯＳトランジスタＭＮ３を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、メモリセルのワード線を駆動するＮＯＲ型
のサブデコーダ回路に関する。
関し、特に、メモリセルのワード線を駆動するＮＯＲ型
のサブデコーダ回路に関する。
【０００２】
【従来の技術】図４に、メモリセルのワード線を駆動す
るためのデコーダ回路の典型的な構成の一例を示す。図
４を参照して、デコーダ回路は、プリコーダ４０１と、
メインコーダ４０２と、サブデコーダ４０３と、による
階層的な構造で構成されている。なお、図中、Ａ００、
Ａ０１はメインデコーダ４０２へのアドレス信号入力、
Ａ１０、Ａ１１はプリデコーダ４０１へのアドレス信号
入力を示し、Ｓ１、Ｓ００、Ｓ１１はメインデコーダの
出力信号、Ｓ２、Ｓ１０〜Ｓ１３はプリデコーダの出力
信号を示している。
るためのデコーダ回路の典型的な構成の一例を示す。図
４を参照して、デコーダ回路は、プリコーダ４０１と、
メインコーダ４０２と、サブデコーダ４０３と、による
階層的な構造で構成されている。なお、図中、Ａ００、
Ａ０１はメインデコーダ４０２へのアドレス信号入力、
Ａ１０、Ａ１１はプリデコーダ４０１へのアドレス信号
入力を示し、Ｓ１、Ｓ００、Ｓ１１はメインデコーダの
出力信号、Ｓ２、Ｓ１０〜Ｓ１３はプリデコーダの出力
信号を示している。
【０００３】プリデコーダ４０１とメインデコーダ４０
２は、例えばＮＡＮＤ型回路とインバータで構成されて
いる。これら各デコーダ回路の出力信号が、サブデコー
ダ４０３への入力信号となり、サブデコーダ４０３は、
これらの入力信号の組み合わせから駆動するワード線を
選択している。サブデコーダ４０３は、メモリセルブロ
ック４０４単位に設けられており、ワード線の選択時に
は、特定のメモリセルブロック４０４内のワード線のみ
を活性化するだけですむため、ワード線の付加容量が少
ないといった利点を有している。
２は、例えばＮＡＮＤ型回路とインバータで構成されて
いる。これら各デコーダ回路の出力信号が、サブデコー
ダ４０３への入力信号となり、サブデコーダ４０３は、
これらの入力信号の組み合わせから駆動するワード線を
選択している。サブデコーダ４０３は、メモリセルブロ
ック４０４単位に設けられており、ワード線の選択時に
は、特定のメモリセルブロック４０４内のワード線のみ
を活性化するだけですむため、ワード線の付加容量が少
ないといった利点を有している。
【０００４】図５は、サブデコーダ４０３の回路構成の
一例を示す図である。図５を参照すると、サブデコーダ
４０３は、複数のＮＯＲ型回路で構成されている。メイ
ンデコーダ４０２の出力信号をＳ００、Ｓ０１とし、プ
リデコーダ４０１の出力信号をＳ１０〜Ｓ１３とする。
一例を示す図である。図５を参照すると、サブデコーダ
４０３は、複数のＮＯＲ型回路で構成されている。メイ
ンデコーダ４０２の出力信号をＳ００、Ｓ０１とし、プ
リデコーダ４０１の出力信号をＳ１０〜Ｓ１３とする。
【０００５】図５を参照して、始め、ワード線ＷＬ０〜
ＷＬ７が全て非選択であったとする。この時の信号は、
Ｓ００＝Ｓ０１＝“Ｈ”、又はＳ１０＝Ｓ１１＝Ｓ１２
＝Ｓ１３＝“Ｈ”である。
ＷＬ７が全て非選択であったとする。この時の信号は、
Ｓ００＝Ｓ０１＝“Ｈ”、又はＳ１０＝Ｓ１１＝Ｓ１２
＝Ｓ１３＝“Ｈ”である。
【０００６】ここで、ワード線の選択として、ワード線
ＷＬ０が選択された状態から、ワード線ＷＬ１に切り替
える場合を考える。図６は、この時のタイミングチャー
トをを示したものである。
ＷＬ０が選択された状態から、ワード線ＷＬ１に切り替
える場合を考える。図６は、この時のタイミングチャー
トをを示したものである。
【０００７】図６を参照して、このワード線の選択切替
の動作について説明する。ワード線ＷＬ０が選択された
状態は、図６において、時刻Ｔ０〜Ｔ１の期間に示すよ
うに、信号Ｓ０１＝Ｓ１１＝Ｓ１２＝Ｓ１３＝“Ｈ”、
且つ、信号Ｓ００＝Ｓ１０＝“Ｌ”とされる。
の動作について説明する。ワード線ＷＬ０が選択された
状態は、図６において、時刻Ｔ０〜Ｔ１の期間に示すよ
うに、信号Ｓ０１＝Ｓ１１＝Ｓ１２＝Ｓ１３＝“Ｈ”、
且つ、信号Ｓ００＝Ｓ１０＝“Ｌ”とされる。
【０００８】ここで、ワード線の選択をＷＬ０からＷＬ
１に切り替えるために、時刻Ｔ１〜Ｔ２に示すように、
信号Ｓ０１＝Ｓ１１＝Ｓ１２＝Ｓ１３＝“Ｈ”、且つ、
信号Ｓ００＝Ｓ１０＝“Ｌ”の状態から、信号Ｓ１０、
Ｓ１１のみ、Ｓ１０＝“Ｈ”、Ｓ１１＝“Ｌ”に切り替
える（他の信号はそのままとする）。
１に切り替えるために、時刻Ｔ１〜Ｔ２に示すように、
信号Ｓ０１＝Ｓ１１＝Ｓ１２＝Ｓ１３＝“Ｈ”、且つ、
信号Ｓ００＝Ｓ１０＝“Ｌ”の状態から、信号Ｓ１０、
Ｓ１１のみ、Ｓ１０＝“Ｈ”、Ｓ１１＝“Ｌ”に切り替
える（他の信号はそのままとする）。
【０００９】このように、入力信号の組み合わせ（論理
値の組み合わせ）を変更することで、全てのワード線選
択の切り替えを行う。
値の組み合わせ）を変更することで、全てのワード線選
択の切り替えを行う。
【００１０】ここで、“Ｈ”は高位側電源電圧Ｖｃｃ、
及び“Ｌ”レベルは低位側電源電圧Ｖｓｓのレベルをそ
れぞれ示している。
及び“Ｌ”レベルは低位側電源電圧Ｖｓｓのレベルをそ
れぞれ示している。
【００１１】図７は、図５におけるＮＯＲ型回路ＮＯＲ
１〜ＮＯＲ７の回路のうちの一つのＮＯＲ型回路のトラ
ンジスタレベルでの回路構成を示す図である。
１〜ＮＯＲ７の回路のうちの一つのＮＯＲ型回路のトラ
ンジスタレベルでの回路構成を示す図である。
【００１２】図７を参照すると、ＮＯＲ型回路１１は、
直列接続された２つのＰ型ＭＯＳトランジスタＭＰ１、
ＭＰ２と、並列接続された２つのＮ型ＭＯＳトランジス
タＭＮ１、ＭＮ２から、構成されている。すなわち、Ｐ
型ＭＯＳトランジスタＭＰ１のソースは高位側電源端子
Ｖｃｃに接続され、そのドレインはＰ型ＭＯＳトランジ
スタＭＰ２のソースにノード（節点）Ｎ１で接続され、
またＰ型ＭＯＳトランジスタＭＰ２のドレインは、Ｎ型
ＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続されたド
レインに接続され、Ｎ型ＭＯＳトランジスタＭＮ１、Ｍ
Ｎ２のソースは共通接続されて低位側電源端子Ｖｓｓに
接続されている。
直列接続された２つのＰ型ＭＯＳトランジスタＭＰ１、
ＭＰ２と、並列接続された２つのＮ型ＭＯＳトランジス
タＭＮ１、ＭＮ２から、構成されている。すなわち、Ｐ
型ＭＯＳトランジスタＭＰ１のソースは高位側電源端子
Ｖｃｃに接続され、そのドレインはＰ型ＭＯＳトランジ
スタＭＰ２のソースにノード（節点）Ｎ１で接続され、
またＰ型ＭＯＳトランジスタＭＰ２のドレインは、Ｎ型
ＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続されたド
レインに接続され、Ｎ型ＭＯＳトランジスタＭＮ１、Ｍ
Ｎ２のソースは共通接続されて低位側電源端子Ｖｓｓに
接続されている。
【００１３】そして、Ｐ型ＭＯＳトランジスタＭＰ１の
ゲートとＮ型ＭＯＳトランジスタＭＮ１のゲートは共通
接続され、メインデコーダの出力信号Ｓ１に接続されて
おり、またＰ型ＭＯＳトランジスタＭＰ２のゲートとＮ
型ＭＯＳトランジスタＭＮ２のゲートは共通接続されて
プリデコーダの出力信号Ｓ２に接続されている。さらに
Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続され
たドレインがワード線に接続されている。
ゲートとＮ型ＭＯＳトランジスタＭＮ１のゲートは共通
接続され、メインデコーダの出力信号Ｓ１に接続されて
おり、またＰ型ＭＯＳトランジスタＭＰ２のゲートとＮ
型ＭＯＳトランジスタＭＮ２のゲートは共通接続されて
プリデコーダの出力信号Ｓ２に接続されている。さらに
Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続され
たドレインがワード線に接続されている。
【００１４】次に図７に示したＮＯＲ型回路１１の動作
について説明する。ＮＯＲ型回路は、メインデコーダの
出力信号Ｓ１及びプリデコーダの出力信号Ｓ２を受け
て、その論理演算の結果、得られた信号をワード線に出
力する。例えば、Ｓ１＝Ｓ２＝“Ｌ”の時、Ｐ型ＭＯＳ
トランジスタＭＰ１、ＭＰ２は共にオン状態、Ｎ型ＭＯ
ＳトランジスタＭＮ１、ＭＮ２は共にオフ状態となり、
ワード線は高位側電源電圧Ｖｃｃすなわち“Ｈ”レベル
となり、これによりワード線に接続したメモリセルを選
択状態とする。
について説明する。ＮＯＲ型回路は、メインデコーダの
出力信号Ｓ１及びプリデコーダの出力信号Ｓ２を受け
て、その論理演算の結果、得られた信号をワード線に出
力する。例えば、Ｓ１＝Ｓ２＝“Ｌ”の時、Ｐ型ＭＯＳ
トランジスタＭＰ１、ＭＰ２は共にオン状態、Ｎ型ＭＯ
ＳトランジスタＭＮ１、ＭＮ２は共にオフ状態となり、
ワード線は高位側電源電圧Ｖｃｃすなわち“Ｈ”レベル
となり、これによりワード線に接続したメモリセルを選
択状態とする。
【００１５】また、信号Ｓ１＝“Ｈ”、又は、Ｓ２＝
“Ｈ”等、信号Ｓ１、Ｓ２のうち少なくともいずれか一
方が“Ｈ”の時、Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ
２の少なくとも一方がオン状態となり、ワード線は低位
側電源電圧Ｖｓｓすなわち“Ｌ”レベルとなり、メモリ
セルは非選択状態となる。
“Ｈ”等、信号Ｓ１、Ｓ２のうち少なくともいずれか一
方が“Ｈ”の時、Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ
２の少なくとも一方がオン状態となり、ワード線は低位
側電源電圧Ｖｓｓすなわち“Ｌ”レベルとなり、メモリ
セルは非選択状態となる。
【００１６】
【発明が解決しようとする課題】図７に示したＮＯＲ型
回路１１において、始め、メインデコーダの出力信号Ｓ
１とプリデコーダの出力信号Ｓ２とが共に“Ｌ”（Ｓ１
＝Ｓ２＝“Ｌ”）であったとする。その後、ワード線選
択の切り替えのために、信号Ｓ１、Ｓ２の切り替えによ
り、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”の状態から、Ｓ１＝Ｓ
２＝“Ｈ”を経て、Ｓ１＝“Ｈ”、Ｓ２＝“Ｌ”となっ
た場合を考える。
回路１１において、始め、メインデコーダの出力信号Ｓ
１とプリデコーダの出力信号Ｓ２とが共に“Ｌ”（Ｓ１
＝Ｓ２＝“Ｌ”）であったとする。その後、ワード線選
択の切り替えのために、信号Ｓ１、Ｓ２の切り替えによ
り、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”の状態から、Ｓ１＝Ｓ
２＝“Ｈ”を経て、Ｓ１＝“Ｈ”、Ｓ２＝“Ｌ”となっ
た場合を考える。
【００１７】この時の動作を、図７、図８、及び図９を
参照して説明する。図８は、ＮＯＲ型回路１１の構造
（半導体回路）の断面を模式的に示す図であり、図９
は、ＮＯＲ型回路１１の動作を説明するためのタイミン
グチャート図である。
参照して説明する。図８は、ＮＯＲ型回路１１の構造
（半導体回路）の断面を模式的に示す図であり、図９
は、ＮＯＲ型回路１１の動作を説明するためのタイミン
グチャート図である。
【００１８】図９を参照して、信号Ｓ１＝Ｓ２＝“Ｌ”
である時刻Ｔ０〜Ｔ１の期間の後、時刻Ｔ１〜Ｔ２の期
間で、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”となる。
である時刻Ｔ０〜Ｔ１の期間の後、時刻Ｔ１〜Ｔ２の期
間で、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”となる。
【００１９】その後、Ｓ１＝Ｓ２＝“Ｈ”と、信号の切
り替えが行われた時刻Ｔ２〜Ｔ３の期間、ノードＮ１
は、ある程度の電位を持ったフローティング状態となっ
ている（図９においてノードＮ１の波形において破線で
示した部分参照）。
り替えが行われた時刻Ｔ２〜Ｔ３の期間、ノードＮ１
は、ある程度の電位を持ったフローティング状態となっ
ている（図９においてノードＮ１の波形において破線で
示した部分参照）。
【００２０】ここで、信号Ｓ１＝“Ｈ”の状態で、信号
Ｓ２が“Ｈ”から“Ｌ”に切り替わる時刻Ｔ３以後、一
瞬の間、ノードＮ１と低位側電源端子Ｖｓｓとは導通状
態になり、図８にも示すように、ノードＮ１（Ｐ型ＭＯ
ＳトランジスタＭＰ１のドレインノード）からＰ型ＭＯ
ＳトランジスタＭＰ２、Ｎ型ＭＯＳトランジスタＭＮ１
を経て、低位側電源端子Ｖｓｓに電流が流れる。
Ｓ２が“Ｈ”から“Ｌ”に切り替わる時刻Ｔ３以後、一
瞬の間、ノードＮ１と低位側電源端子Ｖｓｓとは導通状
態になり、図８にも示すように、ノードＮ１（Ｐ型ＭＯ
ＳトランジスタＭＰ１のドレインノード）からＰ型ＭＯ
ＳトランジスタＭＰ２、Ｎ型ＭＯＳトランジスタＭＮ１
を経て、低位側電源端子Ｖｓｓに電流が流れる。
【００２１】なお、図８において、２１はＰ型半導体基
板、２２はＮウェル、２３はＮ+拡散層、２４はＰ+拡散
層、１、２はＰ型ＭＯＳトランジスタＭＰ１、ＭＰ２、
及び、３、４はＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２
を示しており、Ｐ型ＭＯＳトランジスタ２のドレイン
（Ｐ+拡散層２４）は、Ｎ型ＭＯＳトランジスタ３、４
のドレイン（Ｎ+拡散層２３）に配線接続されている。
また２７〜３０はＭＯＳトランジスタＭＰ１、ＭＰ２、
ＭＮ１、ＭＮ２のゲート電極を示しており、ゲート電極
上に示された、“Ｈ”はゲート電極の電位、“Ｈ”→
“Ｌ”は該ゲート電極が“Ｈ”→“Ｌ”に遷移すること
を表している。
板、２２はＮウェル、２３はＮ+拡散層、２４はＰ+拡散
層、１、２はＰ型ＭＯＳトランジスタＭＰ１、ＭＰ２、
及び、３、４はＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２
を示しており、Ｐ型ＭＯＳトランジスタ２のドレイン
（Ｐ+拡散層２４）は、Ｎ型ＭＯＳトランジスタ３、４
のドレイン（Ｎ+拡散層２３）に配線接続されている。
また２７〜３０はＭＯＳトランジスタＭＰ１、ＭＰ２、
ＭＮ１、ＭＮ２のゲート電極を示しており、ゲート電極
上に示された、“Ｈ”はゲート電極の電位、“Ｈ”→
“Ｌ”は該ゲート電極が“Ｈ”→“Ｌ”に遷移すること
を表している。
【００２２】図８を参照すると、ノードＮ１からＰ型Ｍ
ＯＳトランジスタＭＰ２、Ｎ型ＭＯＳトランジスタＭＮ
１を経て低位側電源端子Ｖｓｓに流れる電流（図中リー
ク電流経路２６参照）により、Ｐ型ＭＯＳトランジスタ
ＭＰ１（１）のドレインとＮウェル２２間のジャンクシ
ョン容量及びＰ型ＭＯＳトランジスタＭＰ２（２）のソ
ースとＮウェル２２間のジャンクション容量２５上の電
荷が引き抜かれ、Ｎウェル電位の低下が起こり、Ｎウェ
ル２５に繋がっている高位側電源電位Ｖｃｃが、瞬時、
低下する。
ＯＳトランジスタＭＰ２、Ｎ型ＭＯＳトランジスタＭＮ
１を経て低位側電源端子Ｖｓｓに流れる電流（図中リー
ク電流経路２６参照）により、Ｐ型ＭＯＳトランジスタ
ＭＰ１（１）のドレインとＮウェル２２間のジャンクシ
ョン容量及びＰ型ＭＯＳトランジスタＭＰ２（２）のソ
ースとＮウェル２２間のジャンクション容量２５上の電
荷が引き抜かれ、Ｎウェル電位の低下が起こり、Ｎウェ
ル２５に繋がっている高位側電源電位Ｖｃｃが、瞬時、
低下する。
【００２３】ここで、高位側電源電位Ｖｃｃが、瞬時低
下する入力信号の組み合わせとなるＮＯＲ型回路の数に
ついて考える。
下する入力信号の組み合わせとなるＮＯＲ型回路の数に
ついて考える。
【００２４】例えば、図５に示したように、４つのＮＯ
Ｒ型回路に対して、メインデコーダの出力信号１つがそ
れぞれの入力信号として共通に接続され、この４つのＮ
ＯＲ型回路に対してプリデコーダの出力信号４つがそれ
ぞれの入力信号として接続されているものとする。すな
わち、メインデコーダの出力信号Ｓ０１は４つのＮＯＲ
型回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２、ＮＯＲ３の一の
入力端に共通接続され、ＮＯＲ型回路ＮＯＲ０、ＮＯＲ
１、ＮＯＲ２、ＮＯＲ３の他の入力端にはそれぞれプリ
デコーダからの出力信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１
３が接続されている。
Ｒ型回路に対して、メインデコーダの出力信号１つがそ
れぞれの入力信号として共通に接続され、この４つのＮ
ＯＲ型回路に対してプリデコーダの出力信号４つがそれ
ぞれの入力信号として接続されているものとする。すな
わち、メインデコーダの出力信号Ｓ０１は４つのＮＯＲ
型回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２、ＮＯＲ３の一の
入力端に共通接続され、ＮＯＲ型回路ＮＯＲ０、ＮＯＲ
１、ＮＯＲ２、ＮＯＲ３の他の入力端にはそれぞれプリ
デコーダからの出力信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１
３が接続されている。
【００２５】この時、ワード線が全部で１０２４本あっ
たとすると、高位側電源電位Ｖｃｃが、瞬時低下する入
力信号の組み合わせとなるＮＯＲ型回路の数は、 （１０２４／４）−１＝２５５ となる。
たとすると、高位側電源電位Ｖｃｃが、瞬時低下する入
力信号の組み合わせとなるＮＯＲ型回路の数は、 （１０２４／４）−１＝２５５ となる。
【００２６】この数の分だけ、上記した容量カップリン
グが起こるため、選択ワード線への高位側電源電圧Ｖｃ
ｃの供給が遅れ、このため、図９に示すように、選択ワ
ード線電位の立ち上がりが遅くなるといった問題があっ
た。
グが起こるため、選択ワード線への高位側電源電圧Ｖｃ
ｃの供給が遅れ、このため、図９に示すように、選択ワ
ード線電位の立ち上がりが遅くなるといった問題があっ
た。
【００２７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、Ｎウェル電位低
下による電源電圧の瞬時低下をなくし、選択ワード線の
立ち上がりを高速化することにより、ワード線選択時の
特性、性能の向上を図ることを可能とした半導体記憶装
置を提供することにある。
てなされたものであって、その目的は、Ｎウェル電位低
下による電源電圧の瞬時低下をなくし、選択ワード線の
立ち上がりを高速化することにより、ワード線選択時の
特性、性能の向上を図ることを可能とした半導体記憶装
置を提供することにある。
【００２８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１の電源電圧をソースとする第１導電
型半導体基板と逆導電型ウェル内に形成された第１導電
型半導体基板と同一導電型の第１のトランジスタと、第
１のトランジスタのドレインに接続されたソースを持つ
第１のトランジスタと同じ特性を持った第２のトランジ
スタと、第２のトランジスタのドレインに接続されたド
レインを持つ第１導電型半導体基板に形成された第１導
電型半導体基板と逆導電型の第３のトランジスタと、第
２のトランジスタのドレインに接続されたドレインを持
ち第３のトランジスタと同じ特性を持った第４のトラン
ジスタで構成され、第３と第４トランジスタのソースは
第２の電源電圧に接続され、第１のトランジスタと第３
のトランジスタのゲートが接続され、第２のトランジス
タと第４のトランジスタのゲートが接続されたＮＯＲ型
回路に、ドレインが第１のトランジスタのドレイン及び
第２のトランジスタのソースに接続され、ソースが第２
の電源電圧に接続され、ゲートが第１のトランジスタ及
び第３のトランジスタのゲートに接続された、第３のト
ランジスタ及び第４のトランジスタと同じ特性を持った
第５のトランジスタを設ける。
め、本発明は、第１の電源電圧をソースとする第１導電
型半導体基板と逆導電型ウェル内に形成された第１導電
型半導体基板と同一導電型の第１のトランジスタと、第
１のトランジスタのドレインに接続されたソースを持つ
第１のトランジスタと同じ特性を持った第２のトランジ
スタと、第２のトランジスタのドレインに接続されたド
レインを持つ第１導電型半導体基板に形成された第１導
電型半導体基板と逆導電型の第３のトランジスタと、第
２のトランジスタのドレインに接続されたドレインを持
ち第３のトランジスタと同じ特性を持った第４のトラン
ジスタで構成され、第３と第４トランジスタのソースは
第２の電源電圧に接続され、第１のトランジスタと第３
のトランジスタのゲートが接続され、第２のトランジス
タと第４のトランジスタのゲートが接続されたＮＯＲ型
回路に、ドレインが第１のトランジスタのドレイン及び
第２のトランジスタのソースに接続され、ソースが第２
の電源電圧に接続され、ゲートが第１のトランジスタ及
び第３のトランジスタのゲートに接続された、第３のト
ランジスタ及び第４のトランジスタと同じ特性を持った
第５のトランジスタを設ける。
【００２９】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、サブデコーダ回路を構成するＮＯＲ型回路は、ソー
スが第１の電源端子（図１のＶｃｃ）に接続され、ゲー
トがメインデコーダの出力信号（図１のＳ１）に接続さ
れた第１のＰ型ＭＯＳトランジスタ（図１のＭＰ１）
と、ソースが第１のＰ型ＭＯＳトランジスタのドレイン
に接続され、ゲートがプリデコーダの出力信号（図１の
Ｓ２）に接続された第２のＰ型ＭＯＳトランジスタ（図
１のＭＰ２）と、ドレインが共通接続されて第２のＰ型
ＭＯＳトランジスタのドレインに接続され、ソースが共
通接続されて第２の電源端子（図１のＶｓｓ）に接続さ
れ、ゲートがそれぞれメインデコーダ及びプリデコーダ
の出力信号（図１のＳ１、Ｓ２）に接続された第１、第
２のＮ型ＭＯＳトランジスタ（図１のＭＮ１、ＭＮ２）
を備え、第１のＰ型ＭＯＳトランジスタが非導通状態に
なった時に、第１のＰ型トランジスタと第２のＰ型ＭＯ
Ｓトランジスタ間に蓄積された電荷を引き抜く手段とし
て、ソースを第２の電源端子（図１のＶｓｓ）に接続
し、ドレインを第１のＰ型ＭＯＳトランジスタ（図１の
ＭＰ１）のドレインに接続し、ゲートを第１のＰ型ＭＯ
Ｓトランジスタのゲートと共通接続してなる第３のＮ型
ＭＯＳトランジスタ（図１のＭＮ３）を備えて構成され
ている。そして、第２のＰ型トランジスタと第１、第２
のＮ型ＭＯＳトランジスタの接続点がワード線に接続さ
れる。
に説明する。本発明は、その好ましい実施の形態におい
て、サブデコーダ回路を構成するＮＯＲ型回路は、ソー
スが第１の電源端子（図１のＶｃｃ）に接続され、ゲー
トがメインデコーダの出力信号（図１のＳ１）に接続さ
れた第１のＰ型ＭＯＳトランジスタ（図１のＭＰ１）
と、ソースが第１のＰ型ＭＯＳトランジスタのドレイン
に接続され、ゲートがプリデコーダの出力信号（図１の
Ｓ２）に接続された第２のＰ型ＭＯＳトランジスタ（図
１のＭＰ２）と、ドレインが共通接続されて第２のＰ型
ＭＯＳトランジスタのドレインに接続され、ソースが共
通接続されて第２の電源端子（図１のＶｓｓ）に接続さ
れ、ゲートがそれぞれメインデコーダ及びプリデコーダ
の出力信号（図１のＳ１、Ｓ２）に接続された第１、第
２のＮ型ＭＯＳトランジスタ（図１のＭＮ１、ＭＮ２）
を備え、第１のＰ型ＭＯＳトランジスタが非導通状態に
なった時に、第１のＰ型トランジスタと第２のＰ型ＭＯ
Ｓトランジスタ間に蓄積された電荷を引き抜く手段とし
て、ソースを第２の電源端子（図１のＶｓｓ）に接続
し、ドレインを第１のＰ型ＭＯＳトランジスタ（図１の
ＭＰ１）のドレインに接続し、ゲートを第１のＰ型ＭＯ
Ｓトランジスタのゲートと共通接続してなる第３のＮ型
ＭＯＳトランジスタ（図１のＭＮ３）を備えて構成され
ている。そして、第２のＰ型トランジスタと第１、第２
のＮ型ＭＯＳトランジスタの接続点がワード線に接続さ
れる。
【００３０】本発明の実施の形態においては、メインデ
コーダの出力信号Ｓ１とプリデコーダの出力信号Ｓ２が
共に“Ｌ”から、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”を経てＳ
１＝Ｓ２＝“Ｈ”に信号が切り替わると、第１のＰ型Ｍ
ＯＳトランジスタと第２のＰ型ＭＯＳトランジスタの接
続点のノードＮ１の電荷は、第３のＮ型ＭＯＳトランジ
スタにより第２の電源端子（Ｖｓｓ）側に引き抜かれ
る。
コーダの出力信号Ｓ１とプリデコーダの出力信号Ｓ２が
共に“Ｌ”から、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”を経てＳ
１＝Ｓ２＝“Ｈ”に信号が切り替わると、第１のＰ型Ｍ
ＯＳトランジスタと第２のＰ型ＭＯＳトランジスタの接
続点のノードＮ１の電荷は、第３のＮ型ＭＯＳトランジ
スタにより第２の電源端子（Ｖｓｓ）側に引き抜かれ
る。
【００３１】このため、この後、Ｓ１＝“Ｈ”の状態
で、Ｓ２が“Ｈ”から“Ｌ”に切り替わるときは、既
に、ノードＮ１は第２の電源電圧（Ｖｓｓ）となってお
り、容量カップリングによる、第１の電源電圧（Ｖｃ
ｃ）の瞬時低下は起きない。このため、選択ワード線へ
の電源電圧の供給は遅れることなく、選択ワード線電位
の立ち上がりは速くなる。
で、Ｓ２が“Ｈ”から“Ｌ”に切り替わるときは、既
に、ノードＮ１は第２の電源電圧（Ｖｓｓ）となってお
り、容量カップリングによる、第１の電源電圧（Ｖｃ
ｃ）の瞬時低下は起きない。このため、選択ワード線へ
の電源電圧の供給は遅れることなく、選択ワード線電位
の立ち上がりは速くなる。
【００３２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００３３】図１は、本発明の第１の実施例の構成を示
す図であり、サブデコーダ回路を構成するＮＯＲ型回路
の構成を示したものである。
す図であり、サブデコーダ回路を構成するＮＯＲ型回路
の構成を示したものである。
【００３４】図１を参照すると、ＮＯＲ型回路１０は、
直列接続された２つのＰ型ＭＯＳトランジスタＭＰ１、
ＭＰ２と、並列接続された２つのＮ型ＭＯＳトランジス
タＭＮ１、ＭＮ２と、を備え、Ｐ型ＭＯＳトランジスタ
ＭＰ１のソースは高位側電源端子Ｖｃｃに接続され、ド
レインはＰ型ＭＯＳトランジスタＭＰ２のソースにノー
ドＮ１にて接続され、Ｐ型ＭＯＳトランジスタＭＰ２の
ドレインは、Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２の
共通接続されたドレインに接続され、Ｎ型ＭＯＳトラン
ジスタＭＮ１、ＭＮ２のソースは共通接続されて低位側
電源端子Ｖｓｓに接続されている。
直列接続された２つのＰ型ＭＯＳトランジスタＭＰ１、
ＭＰ２と、並列接続された２つのＮ型ＭＯＳトランジス
タＭＮ１、ＭＮ２と、を備え、Ｐ型ＭＯＳトランジスタ
ＭＰ１のソースは高位側電源端子Ｖｃｃに接続され、ド
レインはＰ型ＭＯＳトランジスタＭＰ２のソースにノー
ドＮ１にて接続され、Ｐ型ＭＯＳトランジスタＭＰ２の
ドレインは、Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２の
共通接続されたドレインに接続され、Ｎ型ＭＯＳトラン
ジスタＭＮ１、ＭＮ２のソースは共通接続されて低位側
電源端子Ｖｓｓに接続されている。
【００３５】Ｐ型ＭＯＳトランジスタＭＰ１のゲートと
Ｎ型ＭＯＳトランジスタＭＮ１のゲートは共通接続さ
れ、メインデコーダの出力信号Ｓ１に接続されており、
またＰ型ＭＯＳトランジスタＭＰ２のゲートとＮ型ＭＯ
ＳトランジスタＭＮ２のゲートは共通接続されてプリデ
コーダの出力信号Ｓ２に接続されている。そして、Ｎ型
ＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続されたド
レインがワード線に接続されている。以上の回路構成
は、上記した従来のサブデコーダ回路１１におけるＮＯ
Ｒ型回路１１と同一とされている。
Ｎ型ＭＯＳトランジスタＭＮ１のゲートは共通接続さ
れ、メインデコーダの出力信号Ｓ１に接続されており、
またＰ型ＭＯＳトランジスタＭＰ２のゲートとＮ型ＭＯ
ＳトランジスタＭＮ２のゲートは共通接続されてプリデ
コーダの出力信号Ｓ２に接続されている。そして、Ｎ型
ＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続されたド
レインがワード線に接続されている。以上の回路構成
は、上記した従来のサブデコーダ回路１１におけるＮＯ
Ｒ型回路１１と同一とされている。
【００３６】本実施例では、更に、ドレインをノードＮ
１に、ソースを低位側電源端子Ｖｓｓに、ゲートをＰ型
ＭＯＳトランジスタＭＰ１のゲート及びＮ型ＭＯＳトラ
ンジスタＭＮ１のゲートに接続したＮ型ＭＯＳトランジ
スタＭＮ３を備えている。
１に、ソースを低位側電源端子Ｖｓｓに、ゲートをＰ型
ＭＯＳトランジスタＭＰ１のゲート及びＮ型ＭＯＳトラ
ンジスタＭＮ１のゲートに接続したＮ型ＭＯＳトランジ
スタＭＮ３を備えている。
【００３７】次に、図１に示したＮＯＲ型回路１０の動
作について説明する。
作について説明する。
【００３８】ＮＯＲ型回路１０は、メインデコーダの出
力信号Ｓ１及びプリデコーダの出力信号Ｓ２を受け、そ
の結果得られた信号をワード線に出力する。例えば、信
号Ｓ１＝Ｓ２＝“Ｌ”の時に、Ｐ型ＭＯＳトランジスタ
ＭＰ１、ＭＰ２は共にオン状態となり、ワード線は
“Ｈ”となり、このワード線に接続されるメモリセルは
選択状態となる。一方、信号Ｓ１＝“Ｈ”、又は、信号
Ｓ２＝“Ｈ”の時、Ｎ型ＭＯＳトランジスタＭＮ１、又
はＭＮ２がオン状態となって、ワード線は“Ｌ”とな
り、メモリセルは非選択状態となる。ここで、“Ｈ”は
高位側電源電圧Ｖｃｃ、“Ｌ”は低位側電源電圧Ｖｓｓ
をいう。
力信号Ｓ１及びプリデコーダの出力信号Ｓ２を受け、そ
の結果得られた信号をワード線に出力する。例えば、信
号Ｓ１＝Ｓ２＝“Ｌ”の時に、Ｐ型ＭＯＳトランジスタ
ＭＰ１、ＭＰ２は共にオン状態となり、ワード線は
“Ｈ”となり、このワード線に接続されるメモリセルは
選択状態となる。一方、信号Ｓ１＝“Ｈ”、又は、信号
Ｓ２＝“Ｈ”の時、Ｎ型ＭＯＳトランジスタＭＮ１、又
はＭＮ２がオン状態となって、ワード線は“Ｌ”とな
り、メモリセルは非選択状態となる。ここで、“Ｈ”は
高位側電源電圧Ｖｃｃ、“Ｌ”は低位側電源電圧Ｖｓｓ
をいう。
【００３９】本実施例においては、図５に示したサブデ
コーダ回路のＮＯＲ０〜ＮＯＲ７は、図１に示したＮＯ
Ｒ型回路１０と同一の回路構成とされる。なお、ワード
線の選択方法は、上記した従来技術と変わらない。
コーダ回路のＮＯＲ０〜ＮＯＲ７は、図１に示したＮＯ
Ｒ型回路１０と同一の回路構成とされる。なお、ワード
線の選択方法は、上記した従来技術と変わらない。
【００４０】図１に示したＮＯＲ型回路１０において、
始め、信号Ｓ１＝Ｓ２＝“Ｌ”であったとする。その後
ワード線選択切り替えのための信号切り替えにより、Ｓ
１＝“Ｌ”、Ｓ２＝“Ｈ”からＳ１＝Ｓ２“Ｈ”を経て
Ｓ１＝“Ｈ”、Ｓ２＝“Ｌ”となった場合を考える。
始め、信号Ｓ１＝Ｓ２＝“Ｌ”であったとする。その後
ワード線選択切り替えのための信号切り替えにより、Ｓ
１＝“Ｌ”、Ｓ２＝“Ｈ”からＳ１＝Ｓ２“Ｈ”を経て
Ｓ１＝“Ｈ”、Ｓ２＝“Ｌ”となった場合を考える。
【００４１】この時の動作を、図１、及び図２を参照し
て説明する。図２は、本実施例に係るＮＯＲ型回路１０
のタイミングチャートを示す図である。
て説明する。図２は、本実施例に係るＮＯＲ型回路１０
のタイミングチャートを示す図である。
【００４２】図２を参照すると、Ｓ１＝Ｓ２＝“Ｌ”で
ある時刻Ｔ０〜Ｔ１の期間の後、時刻Ｔ１〜Ｔ２の期間
で、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”となる。
ある時刻Ｔ０〜Ｔ１の期間の後、時刻Ｔ１〜Ｔ２の期間
で、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”となる。
【００４３】その後、Ｓ１＝Ｓ２＝“Ｈ”と信号切り替
えが行われた、時刻Ｔ２〜Ｔ３の期間においては、Ｎ型
ＭＯＳトランジスタＭＮ３のゲートにも信号Ｓ１が加わ
るため、Ｎ型ＭＯＳトランジスタＭＮ３は導通状態にな
る。これにより、フローティング状態にあったノードＮ
１（Ｎ型ＭＯＳトランジスタＭＮ３のドレイン）の電位
は、低位側電源電圧Ｖｓｓの電位と同電位になる。
えが行われた、時刻Ｔ２〜Ｔ３の期間においては、Ｎ型
ＭＯＳトランジスタＭＮ３のゲートにも信号Ｓ１が加わ
るため、Ｎ型ＭＯＳトランジスタＭＮ３は導通状態にな
る。これにより、フローティング状態にあったノードＮ
１（Ｎ型ＭＯＳトランジスタＭＮ３のドレイン）の電位
は、低位側電源電圧Ｖｓｓの電位と同電位になる。
【００４４】その後、Ｓ１＝“Ｈ”の状態で、Ｓ２が
“Ｈ”から“Ｌ”に切り替わると、ノードＮ１は既に低
位側電源電圧Ｖｓｓと同電位になっているため、ノード
Ｎ１からＰ型ＭＯＳトランジスタＭＰ２、Ｎ型ＭＯＳト
ランジスタＭＮ１を経て低位側電源端子Ｖｓｓに流れる
リーク電流は存在しない。
“Ｈ”から“Ｌ”に切り替わると、ノードＮ１は既に低
位側電源電圧Ｖｓｓと同電位になっているため、ノード
Ｎ１からＰ型ＭＯＳトランジスタＭＰ２、Ｎ型ＭＯＳト
ランジスタＭＮ１を経て低位側電源端子Ｖｓｓに流れる
リーク電流は存在しない。
【００４５】このため、本実施例においては、図８の半
導体断面模式図を参照して説明したような、Ｐ型ＭＯＳ
トランジスタＭＰ１（１）のドレイン２４と、Ｎウェル
２２間のジャンクション容量、及びＰ型ＭＯＳトランジ
スタＭＰ２（２）のソース２４とＮウェル２２間のジャ
ンクション容量による、Ｎウェル電位の低下は起こらな
い。
導体断面模式図を参照して説明したような、Ｐ型ＭＯＳ
トランジスタＭＰ１（１）のドレイン２４と、Ｎウェル
２２間のジャンクション容量、及びＰ型ＭＯＳトランジ
スタＭＰ２（２）のソース２４とＮウェル２２間のジャ
ンクション容量による、Ｎウェル電位の低下は起こらな
い。
【００４６】これにより、本実施例においては、Ｎウェ
ルに繋がっている電源電位Ｖｃｃの瞬時低下もなく、そ
の結果、図２に示すように、選択ワード線の立ち上がり
時間は速くなる。この動作は、どのワード線を選択した
場合にも、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”であった後にＳ
１＝Ｓ２“Ｈ”に信号が切り替わった後、Ｓ１＝“Ｈ”
の状態でＳ２が“Ｈ”から“Ｌ”に切り替わるサブデコ
ーダ回路と同じ信号の組み合わせの回路全てに当てはま
る。
ルに繋がっている電源電位Ｖｃｃの瞬時低下もなく、そ
の結果、図２に示すように、選択ワード線の立ち上がり
時間は速くなる。この動作は、どのワード線を選択した
場合にも、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”であった後にＳ
１＝Ｓ２“Ｈ”に信号が切り替わった後、Ｓ１＝“Ｈ”
の状態でＳ２が“Ｈ”から“Ｌ”に切り替わるサブデコ
ーダ回路と同じ信号の組み合わせの回路全てに当てはま
る。
【００４７】本実施例においては、このＮ型ＭＯＳトラ
ンジスタＭＮ３を加えることにより、プリデコーダの出
力信号Ｓ２が“Ｌ”の状態で、メインデコーダの出力信
号Ｓ１が“Ｌ”から“Ｈ”に変わった場合、この信号の
組み合わせの対象となるサブデコーダ回路では、上記従
来技術ではなかった、フローティング状態にある電荷を
引き抜くという動作が起こり、消費電流が増えるといっ
たことも考えられる。ここで、この信号の組み合わせの
対象となるサブデコーダ回路数を考える。例えば、図５
に示すように、４つのＮＯＲ型回路に対してメインデコ
ーダの出力信号１つがそれぞれの入力信号として共通に
接続され、この４つのＮＯＲ型回路に対してプリデコー
ダの出力信号４つがそれぞれの入力信号として接続され
ているものとする。
ンジスタＭＮ３を加えることにより、プリデコーダの出
力信号Ｓ２が“Ｌ”の状態で、メインデコーダの出力信
号Ｓ１が“Ｌ”から“Ｈ”に変わった場合、この信号の
組み合わせの対象となるサブデコーダ回路では、上記従
来技術ではなかった、フローティング状態にある電荷を
引き抜くという動作が起こり、消費電流が増えるといっ
たことも考えられる。ここで、この信号の組み合わせの
対象となるサブデコーダ回路数を考える。例えば、図５
に示すように、４つのＮＯＲ型回路に対してメインデコ
ーダの出力信号１つがそれぞれの入力信号として共通に
接続され、この４つのＮＯＲ型回路に対してプリデコー
ダの出力信号４つがそれぞれの入力信号として接続され
ているものとする。
【００４８】この時、ワード線が全部で１０２４本あっ
たとすると、上記従来技術では存在しなかった、フロー
ティング状態にあるノードの電荷を引き抜くといった動
作が起こる入力信号の組み合わせとなる、ＮＯＲ型回路
の数は、「１」であり、上記［発明が解決しようとする
課題］の欄において問題として説明した、信号の組み合
わせによるサブデコーダ回路の数と比べて、数段少な
い。
たとすると、上記従来技術では存在しなかった、フロー
ティング状態にあるノードの電荷を引き抜くといった動
作が起こる入力信号の組み合わせとなる、ＮＯＲ型回路
の数は、「１」であり、上記［発明が解決しようとする
課題］の欄において問題として説明した、信号の組み合
わせによるサブデコーダ回路の数と比べて、数段少な
い。
【００４９】また、Ｎ型ＭＯＳトランジスタも、その目
的がフローティング状態にある電荷を引き抜くことのみ
であるため、そのディメンジョンは小さくてすみ、面積
の増加はほとんどない。
的がフローティング状態にある電荷を引き抜くことのみ
であるため、そのディメンジョンは小さくてすみ、面積
の増加はほとんどない。
【００５０】上記実施例では、２入力ＮＯＲ型回路のサ
ブデータコード回路についてのみ説明したが、本発明の
精神を逸脱せずに、構成及び回路要素における多くの変
更及び多種多様な形態・変形、及び用途が浮かぶのは明
らかである。
ブデータコード回路についてのみ説明したが、本発明の
精神を逸脱せずに、構成及び回路要素における多くの変
更及び多種多様な形態・変形、及び用途が浮かぶのは明
らかである。
【００５１】図３に、本発明の第２の実施例の構成を示
す。
す。
【００５２】図３を参照すると、これはメインデコーダ
の出力信号Ｓ１を受けるＰ型ＭＯＳトランジスタＭＰ１
のドレインに複数のＰ型ＭＯＳトランジスタＭＰ２、Ｍ
Ｐ３のソースの共通接続点を接続し、また、Ｐ型ＭＯＳ
トランジスタＭＰ２、及びＭＰ３のそれぞれのドレイン
に、Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２のドレイン
の共通接続点、及びＮ型ＭＯＳトランジスタＭＮ４、Ｍ
Ｎ５のドレインの共通接続点を接続している。
の出力信号Ｓ１を受けるＰ型ＭＯＳトランジスタＭＰ１
のドレインに複数のＰ型ＭＯＳトランジスタＭＰ２、Ｍ
Ｐ３のソースの共通接続点を接続し、また、Ｐ型ＭＯＳ
トランジスタＭＰ２、及びＭＰ３のそれぞれのドレイン
に、Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２のドレイン
の共通接続点、及びＮ型ＭＯＳトランジスタＭＮ４、Ｍ
Ｎ５のドレインの共通接続点を接続している。
【００５３】Ｐ型ＭＯＳトランジスタＭＰ１のゲートと
Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ４のゲートは共通
接続され、Ｐ型ＭＯＳトランジスタＭＰ２のゲートとＮ
型ＭＯＳトランジスタＭＮ２のゲートが共通接続され、
Ｐ型ＭＯＳトランジスタＭＰ３のゲートとＮ型ＭＯＳト
ランジスタＭＮ５のゲートが共通接続されている。
Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ４のゲートは共通
接続され、Ｐ型ＭＯＳトランジスタＭＰ２のゲートとＮ
型ＭＯＳトランジスタＭＮ２のゲートが共通接続され、
Ｐ型ＭＯＳトランジスタＭＰ３のゲートとＮ型ＭＯＳト
ランジスタＭＮ５のゲートが共通接続されている。
【００５４】更に、ドレインをノードＮ１０１に、ソー
スを低位側電源端子Ｖｓｓに、ゲートをＰ型ＭＯＳトラ
ンジスタＭＰ１のゲート、及びＮ型ＭＯＳトランジスタ
ＭＮ１、ＭＮ４のゲートに接続したＮ型ＭＯＳトランジ
スタＭＮ３を設ける。
スを低位側電源端子Ｖｓｓに、ゲートをＰ型ＭＯＳトラ
ンジスタＭＰ１のゲート、及びＮ型ＭＯＳトランジスタ
ＭＮ１、ＭＮ４のゲートに接続したＮ型ＭＯＳトランジ
スタＭＮ３を設ける。
【００５５】この場合も、Ｓ＝１“Ｌ”、Ｓ２０＝Ｓ２
１＝“Ｈ”であった後にＳ１＝Ｓ２０＝Ｓ２１＝“Ｈ”
に信号が切り替わる時、Ｎ型ＭＯＳトランジスタＭＮ３
のゲートにも、信号Ｓ１が加わるため、Ｎ型ＭＯＳトラ
ンジスタＭＮ３は、導通状態になり、フローティング状
態にあったノードＮ１０１の電位は、低電位側電源電圧
Ｖｓｓの電位と同電位になる。
１＝“Ｈ”であった後にＳ１＝Ｓ２０＝Ｓ２１＝“Ｈ”
に信号が切り替わる時、Ｎ型ＭＯＳトランジスタＭＮ３
のゲートにも、信号Ｓ１が加わるため、Ｎ型ＭＯＳトラ
ンジスタＭＮ３は、導通状態になり、フローティング状
態にあったノードＮ１０１の電位は、低電位側電源電圧
Ｖｓｓの電位と同電位になる。
【００５６】このため、この後Ｓ１＝“Ｈ”の状態で、
Ｓ２０又はＳ２１が“Ｈ”から“Ｌ”に変化してもＮ型
ＭＯＳトランジスタＭＮ１や、Ｎ型ＭＯＳトランジスタ
ＭＮ４を経て低位側電源端子Ｖｓｓ側に流れるリーク電
流はない。
Ｓ２０又はＳ２１が“Ｈ”から“Ｌ”に変化してもＮ型
ＭＯＳトランジスタＭＮ１や、Ｎ型ＭＯＳトランジスタ
ＭＮ４を経て低位側電源端子Ｖｓｓ側に流れるリーク電
流はない。
【００５７】このため、本実施例においても、前記実施
例と同様にして、Ｎウェルに繋がっている電源電位の瞬
時低下もなく、その結果、選択ワード線の立ち上がりは
速くなる。また、Ｎ型ＭＯＳトランジスタの数も前記第
１の実施の形態よりも少なくなるため、面積の増加は更
に少なくなる。
例と同様にして、Ｎウェルに繋がっている電源電位の瞬
時低下もなく、その結果、選択ワード線の立ち上がりは
速くなる。また、Ｎ型ＭＯＳトランジスタの数も前記第
１の実施の形態よりも少なくなるため、面積の増加は更
に少なくなる。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
ＮＯＲ型のサブデコーダ回路に、フローティング状態と
なるノードの電荷を放電を制御するためのＮ型ＭＯＳト
ランジスタを備え、フローティング状態にあった電圧レ
ベルを事前に低位側電源電位Ｖｓｓまで下げることによ
り、ゲート入力信号切り替え時のリーク電流がなくなる
ため、高位側電源電圧Ｖｃｃの瞬時低下を防ぐことがで
き、その結果、選択ワード線の立ち上がりを速くする、
という効果を奏する。
ＮＯＲ型のサブデコーダ回路に、フローティング状態と
なるノードの電荷を放電を制御するためのＮ型ＭＯＳト
ランジスタを備え、フローティング状態にあった電圧レ
ベルを事前に低位側電源電位Ｖｓｓまで下げることによ
り、ゲート入力信号切り替え時のリーク電流がなくなる
ため、高位側電源電圧Ｖｃｃの瞬時低下を防ぐことがで
き、その結果、選択ワード線の立ち上がりを速くする、
という効果を奏する。
【００５９】なお本発明の半導体記憶装置によれば、例
えばメインデコーダの出力信号Ｓ１＝“Ｌ”、プリデコ
ーダの出力信号Ｓ２＝“Ｌ”の状態から、プリデコーダ
の出力信号Ｓ２＝“Ｌ”のままの状態で、メインデコー
ダの出力信号Ｓ１が“Ｌ”から“Ｈ”に変わった場合、
この信号の組み合わせの対象となるサブデコーダ回路で
は、上記従来技術ではなかった、フローティング状態に
ある電荷を引き抜くといった動作が起こり、このため消
費電流が増えるとも考えられるが、本発明に係る半導体
記憶装置においては、上記実施例で説明したように、こ
の信号の組み合わせの対象となるサブデコーダ回路数は
少ないため、消費電流は全く問題とはならない。また、
本発明によれば、電荷引き抜きを制御するＮ型ＭＯＳト
ランジスタはそのディメンジョンは小さくてすみ、この
ため、面積の増大もほとんどない。
えばメインデコーダの出力信号Ｓ１＝“Ｌ”、プリデコ
ーダの出力信号Ｓ２＝“Ｌ”の状態から、プリデコーダ
の出力信号Ｓ２＝“Ｌ”のままの状態で、メインデコー
ダの出力信号Ｓ１が“Ｌ”から“Ｈ”に変わった場合、
この信号の組み合わせの対象となるサブデコーダ回路で
は、上記従来技術ではなかった、フローティング状態に
ある電荷を引き抜くといった動作が起こり、このため消
費電流が増えるとも考えられるが、本発明に係る半導体
記憶装置においては、上記実施例で説明したように、こ
の信号の組み合わせの対象となるサブデコーダ回路数は
少ないため、消費電流は全く問題とはならない。また、
本発明によれば、電荷引き抜きを制御するＮ型ＭＯＳト
ランジスタはそのディメンジョンは小さくてすみ、この
ため、面積の増大もほとんどない。
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
る。
【図２】本発明の第１の実施例のＮＯＲ型回路への信号
切り替えの際の動作を説明するためのタイムチャートで
ある。
切り替えの際の動作を説明するためのタイムチャートで
ある。
【図３】本発明の第２の実施の例回路構成を示す図であ
る。
る。
【図４】メモリセルワード線選択用デコーダ回路の構成
の一例を示す図である。
の一例を示す図である。
【図５】サブデコーダ回路の構成例を示す図である。
【図６】選択ワード線信号を切り替える場合のタイムチ
ャートである。
ャートである。
【図７】従来のＮＯＲ型回路の回路構成を示す図であ
る。
る。
【図８】従来のＮＯＲ型回路の構造を示す断面図及びフ
ローティング状態からのリークパス電流回路を示す図で
ある。
ローティング状態からのリークパス電流回路を示す図で
ある。
【図９】従来のＮＯＲ型回路への信号切り替えタイムチ
ャートである。
ャートである。
【符号の説明】 ＭＰ１、ＭＰ２ Ｐ型ＭＯＳトランジスタ ＭＮ１、ＭＮ２、ＭＮ３ Ｎ型ＭＯＳトランジスタ ＮＯＲ０〜ＮＯＲ７ ＮＯＲ回路１０またはＮＯＲ回路
１１ Ｓ１、Ｓ００、Ｓ０１ メインデコーダの出力信号 Ｓ２、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ２０、Ｓ２
１ プリデコーダの出力信号 Ｖｃｃ 第１の電源電圧 Ｖｓｓ 第２の電源電圧１ 、２ Ｐ型ＭＯＳトランジスタ３ 、４ Ｎ型ＭＯＳトランジスタ ２１ Ｐ型半導体基板 ２２ Ｎウェル ２３ Ｎ+拡散層 ２４ Ｐ+拡散層 ２５ ジャンクション容量 ２６ リーク電流経路
１１ Ｓ１、Ｓ００、Ｓ０１ メインデコーダの出力信号 Ｓ２、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ２０、Ｓ２
１ プリデコーダの出力信号 Ｖｃｃ 第１の電源電圧 Ｖｓｓ 第２の電源電圧１ 、２ Ｐ型ＭＯＳトランジスタ３ 、４ Ｎ型ＭＯＳトランジスタ ２１ Ｐ型半導体基板 ２２ Ｎウェル ２３ Ｎ+拡散層 ２４ Ｐ+拡散層 ２５ ジャンクション容量 ２６ リーク電流経路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/20
Claims (5)
- 【請求項１】第１の電源電圧をソースとする第１導電型
半導体基板と逆導電型ウェル内に形成された前記第１導
電型半導体基板と同一導電型の第１のトランジスタと、 前記第１のトランジスタのドレインに接続されたソース
を持つ前記第１のトランジスタと同一導電型の第２のト
ランジスタと、 前記第２のトランジスタのドレインに接続されたドレイ
ンを持つ前記第１導電型半導体基板に形成された第１導
電型半導体基板と逆導電型の第３のトランジスタと、 前記第２のトランジスタのドレインに接続されたドレイ
ンを持ち前記第３のトランジスタと同一導電型の第４の
トランジスタと、 を備え、 前記第３及び第４トランジスタのソースは第２の電源電
圧に接続され、 前記第１のトランジスタと第３のトランジスタのゲート
が接続され、 前記第２のトランジスタと第４のトランジスタのゲート
が接続されてなるたＮＯＲ型回路に、 前記第１のトランジスタが非導通状態になった時に、前
記第１のトランジスタと前記第２のトランジスタ間に蓄
積された電荷を引き抜く手段を設けたことを特徴とする
半導体記憶装置。 - 【請求項２】前記電荷を引き抜く手段が、ドレインが前
記第１のトランジスタのドレイン及び前記第２のトラン
ジスタのソースに接続され、ソースが前記第２の電源電
圧に接続され、ゲートが前記第１のトランジスタ及び第
３のトランジスタのゲートに共通接続され、前記第３の
トランジスタ及び第４のトランジスタと同一導電型の第
５のトランジスタからなることを特徴とする特許請求項
１記載の半導体記憶装置。 - 【請求項３】直列形態に接続された複数のＰ型ＭＯＳト
ランジスタと、並列形態に接続された複数のＮ型ＭＯＳ
トランジスタとが、第１及び第２の電源端子間に縦積み
配置され、前記トランジスタのゲートに入力される信号
に所定の論理演算を施す論理回路を含む半導体集積回路
において、 前記複数のＰ型ＭＯＳトランジスタのうちの一のＰ型Ｍ
ＯＳトランジスタに対して前記第１の電源端子側に接続
される他のＰ型ＭＯＳトランジスタが導通状態から非導
通状態になった時に、前記非導通状態となる他の第Ｐ型
ＭＯＳトランジスタとこれよりも前から非導通状態とさ
れた前記一のＰ型ＭＯＳトランジスタとの間のフローテ
ィング状態のノードに蓄積された電荷を引き抜く手段、
を備えたことを特徴とする半導体集積回路装置。 - 【請求項４】前記所定の論理演算がＮＯＲ演算からなる
ことを特徴とする請求項３記載の半導体集積回路装置。 - 【請求項５】請求項４記載の半導体集積回路をサブデコ
ーダ回路として含み、前記Ｐ型及びＮ型ＭＯＳトランジ
スタのゲートに、メインデコーダ及びプリデコーダから
の出力信号を入力し、前記ＮＯＲ演算の結果をワード線
として出力する、ことを特徴とする半導体記憶装置。
Priority Applications (3)
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|---|---|---|---|
| JP8278934A JP2865080B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体記憶装置 |
| KR1019970049544A KR100300830B1 (ko) | 1996-09-30 | 1997-09-29 | 반도체메모리의서브디코더에사용되는nor게이트 |
| EP97116881A EP0833343A3 (en) | 1996-09-30 | 1997-09-29 | A NOR gate applied to a sub-decoder of a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278934A JP2865080B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH10106268A true JPH10106268A (ja) | 1998-04-24 |
| JP2865080B2 JP2865080B2 (ja) | 1999-03-08 |
Family
ID=17604117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8278934A Expired - Fee Related JP2865080B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体記憶装置 |
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| JP (1) | JP2865080B2 (ja) |
| KR (1) | KR100300830B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118176A (ja) * | 2000-10-05 | 2002-04-19 | Nec Corp | 半導体装置 |
| JP2006085786A (ja) * | 2004-09-15 | 2006-03-30 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2021010076A (ja) * | 2019-06-28 | 2021-01-28 | キヤノン株式会社 | デジタルアナログ変換回路、表示装置、電子機器 |
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|---|---|---|---|---|
| US7380092B2 (en) | 2002-06-28 | 2008-05-27 | Rambus Inc. | Memory device and system having a variable depth write buffer and preload method |
| US7187572B2 (en) | 2002-06-28 | 2007-03-06 | Rambus Inc. | Early read after write operation memory device, system and method |
| EP1532632B1 (en) * | 2002-06-28 | 2008-10-08 | Rambus Inc. | An early read after write operation memory device, system and method |
| US7583559B2 (en) * | 2007-05-31 | 2009-09-01 | Intel Corporation | Two transistor wordline decoder output driver |
| RU2468510C1 (ru) * | 2011-09-16 | 2012-11-27 | Виктор Николаевич Мурашёв | Троичный к-моп-с логический элемент "или-не" |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618784A (en) * | 1985-01-28 | 1986-10-21 | International Business Machines Corporation | High-performance, high-density CMOS decoder/driver circuit |
| JPS62202399A (ja) * | 1985-10-04 | 1987-09-07 | Mitsubishi Electric Corp | 半導体メモリ |
| JPH02218096A (ja) * | 1989-02-17 | 1990-08-30 | Sharp Corp | 半導体メモリの行選択回路 |
| JPH0395797A (ja) * | 1989-09-08 | 1991-04-22 | Hitachi Ltd | 半導体集積回路装置 |
-
1996
- 1996-09-30 JP JP8278934A patent/JP2865080B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-29 KR KR1019970049544A patent/KR100300830B1/ko not_active IP Right Cessation
- 1997-09-29 EP EP97116881A patent/EP0833343A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118176A (ja) * | 2000-10-05 | 2002-04-19 | Nec Corp | 半導体装置 |
| JP2006085786A (ja) * | 2004-09-15 | 2006-03-30 | Renesas Technology Corp | 半導体集積回路装置 |
| JP4553185B2 (ja) * | 2004-09-15 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US8072799B2 (en) | 2004-09-15 | 2011-12-06 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| KR101168340B1 (ko) | 2004-09-15 | 2012-07-25 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 집적회로장치 |
| US8441843B2 (en) | 2004-09-15 | 2013-05-14 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US9123435B2 (en) | 2004-09-15 | 2015-09-01 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2021010076A (ja) * | 2019-06-28 | 2021-01-28 | キヤノン株式会社 | デジタルアナログ変換回路、表示装置、電子機器 |
Also Published As
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|---|---|
| KR19980025099A (ko) | 1998-07-06 |
| EP0833343A2 (en) | 1998-04-01 |
| KR100300830B1 (ko) | 2001-09-03 |
| EP0833343A3 (en) | 2005-08-17 |
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