JP2002118176A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】 （修正有）
【課題】 ゲート幅の縮小に伴って顕在化するリーク電
流に起因する消費電流を有効に抑制することが可能な半
導体装置を提供する。 【解決手段】 否定的論理積ゲート回路Ｇ１〜Ｇ４は、
信号が現れるべきノードＱとグランドＶＳＳとの間に電
流経路が接続されたｎ型ＭＯＳ電界効果トランジスタＮ
２を共有する。このｎ型ＭＯＳ電界効果トランジスタＮ
２は、同一のアドレス信号Ａに基づき導通制御され、且
つノードＱとグランドＶＳＳとの間に電位差が生じた状
態でオフとされる。このｎ型ＭＯＳ電界効果トランジス
タＮ２により、リーク電流の経路が制限され、消費電流
が抑制される。さらに、このトランジスタＮ２は、ゲー
ト領域のレイアウトの工夫あるいは高閾値電圧化によ
り、ゲート閾値電圧の低下が抑制されている。
流に起因する消費電流を有効に抑制することが可能な半
導体装置を提供する。 【解決手段】 否定的論理積ゲート回路Ｇ１〜Ｇ４は、
信号が現れるべきノードＱとグランドＶＳＳとの間に電
流経路が接続されたｎ型ＭＯＳ電界効果トランジスタＮ
２を共有する。このｎ型ＭＯＳ電界効果トランジスタＮ
２は、同一のアドレス信号Ａに基づき導通制御され、且
つノードＱとグランドＶＳＳとの間に電位差が生じた状
態でオフとされる。このｎ型ＭＯＳ電界効果トランジス
タＮ２により、リーク電流の経路が制限され、消費電流
が抑制される。さらに、このトランジスタＮ２は、ゲー
ト領域のレイアウトの工夫あるいは高閾値電圧化によ
り、ゲート閾値電圧の低下が抑制されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ電界効果ト
ランジスタを用いて回路構成された半導体装置に関し、
さらに詳しくは、ゲート幅の縮小に伴ってアクティブ領
域とフィールド領域との境界付近で顕在化するリーク電
流に起因した消費電流を抑制するための技術に関する。
ランジスタを用いて回路構成された半導体装置に関し、
さらに詳しくは、ゲート幅の縮小に伴ってアクティブ領
域とフィールド領域との境界付近で顕在化するリーク電
流に起因した消費電流を抑制するための技術に関する。
【０００２】
【従来の技術】近年、デバイス上の素子分離技術とし
て、従来からのＬＯＣＯＳ(Local oxidation of silico
n)法に代えて、微細化に有利なＳＴＩ(Shallow trench
isolation)法が用いられている。図８に、ＳＴＩ構造を
模式的に示す。同図（ａ）は、ＭＯＳ電界効果トランジ
スタのレイアウト図を概略的に示す。同図（ａ）におい
て、アクティブ領域ＡＣＴは、ＭＯＳ電界効果トランジ
スタが形成されるべき半導体基板上の領域であり、この
アクティブ領域を横断するようにゲートとなるポリシリ
コン配線ＰＯＬが形成されている。このゲートを挟んで
隔てられたアクティブ内の２つの領域にはドナーまたは
アクセプタとしての不純物が拡散され、それぞれソース
Ｓ及びドレインＤとなる。同図では、特に示していない
が、アクティブ領域ＡＣＴの周囲のフィールド領域には
ＳＴＩが形成され、これにより素子分離が行われる。
て、従来からのＬＯＣＯＳ(Local oxidation of silico
n)法に代えて、微細化に有利なＳＴＩ(Shallow trench
isolation)法が用いられている。図８に、ＳＴＩ構造を
模式的に示す。同図（ａ）は、ＭＯＳ電界効果トランジ
スタのレイアウト図を概略的に示す。同図（ａ）におい
て、アクティブ領域ＡＣＴは、ＭＯＳ電界効果トランジ
スタが形成されるべき半導体基板上の領域であり、この
アクティブ領域を横断するようにゲートとなるポリシリ
コン配線ＰＯＬが形成されている。このゲートを挟んで
隔てられたアクティブ内の２つの領域にはドナーまたは
アクセプタとしての不純物が拡散され、それぞれソース
Ｓ及びドレインＤとなる。同図では、特に示していない
が、アクティブ領域ＡＣＴの周囲のフィールド領域には
ＳＴＩが形成され、これにより素子分離が行われる。
【０００３】同図（ｂ）は、同図（ａ）のＡ−Ａ線での
断面構造を示す。同図（ｂ）に示すように、アクティブ
領域ＡＣＴ内の半導体基板ＳＵＢ上には絶縁膜であるゲ
ート酸化膜ＧＯＸが形成され、このゲート酸化膜を挟む
ようにしてゲートをなすポリシリコン配線ＰＯＬが積層
される。同図では示されていないが、紙面の前方及び後
方にはドレイン及びソースがそれぞれ形成される。ま
た、このアクティブ領域ＡＣＴの周囲には、溝（トレン
チ）が掘られ、この溝には絶縁物であるシリコン酸化物
ＳＯＸが埋め込まれてＳＴＩ構造が形成される。
断面構造を示す。同図（ｂ）に示すように、アクティブ
領域ＡＣＴ内の半導体基板ＳＵＢ上には絶縁膜であるゲ
ート酸化膜ＧＯＸが形成され、このゲート酸化膜を挟む
ようにしてゲートをなすポリシリコン配線ＰＯＬが積層
される。同図では示されていないが、紙面の前方及び後
方にはドレイン及びソースがそれぞれ形成される。ま
た、このアクティブ領域ＡＣＴの周囲には、溝（トレン
チ）が掘られ、この溝には絶縁物であるシリコン酸化物
ＳＯＸが埋め込まれてＳＴＩ構造が形成される。
【０００４】ところで、近年のデバイス構造の微細化に
より、ゲート酸化膜やゲート長の縮小と共に、ゲート幅
の縮小が行われている。一般に、上述のＬＯＣＯＳを用
いて素子分離がなされているＭＯＳ電界効果トランジス
タの場合、ゲート幅が縮小されると、狭チャネル効果に
よりゲート閾値電圧が上昇する傾向を示す。これと逆
に、ＳＴＩ構造を採るＭＯＳ電界効果トランジスタの場
合、アクティブ領域ＡＣＴとフィールド領域（ＳＴＩを
なす酸化物）との境界付近でゲート閾値電圧が低下する
傾向を示す。
より、ゲート酸化膜やゲート長の縮小と共に、ゲート幅
の縮小が行われている。一般に、上述のＬＯＣＯＳを用
いて素子分離がなされているＭＯＳ電界効果トランジス
タの場合、ゲート幅が縮小されると、狭チャネル効果に
よりゲート閾値電圧が上昇する傾向を示す。これと逆
に、ＳＴＩ構造を採るＭＯＳ電界効果トランジスタの場
合、アクティブ領域ＡＣＴとフィールド領域（ＳＴＩを
なす酸化物）との境界付近でゲート閾値電圧が低下する
傾向を示す。
【０００５】この理由を、図９を参照して説明する。図
９は、図８において符号Ｋで示す部分、すなわちアクテ
ィブ領域ＡＣＴとフィールド領域（ＳＴＩをなす酸化
物）との境界付近の拡大図でありｎ型ＭＯＳ電界効果ト
ランジスタを例としている。ＳＴＩ構造の場合、フィー
ルド領域をなすシリコン酸化物ＳＯＸの壁面が垂直状に
形成されるため、これに接するアクティブ領域内の基板
内の不純物（ボロン：元素記号Ｂ）が外方拡散して、シ
リコン酸化物ＳＯＸに取り込まれる。この結果、アクテ
ィブ領域ＡＣＴとフィールド領域との境界付近で不純物
濃度が低下し、この領域付近でゲート閾値電圧が低下す
る。
９は、図８において符号Ｋで示す部分、すなわちアクテ
ィブ領域ＡＣＴとフィールド領域（ＳＴＩをなす酸化
物）との境界付近の拡大図でありｎ型ＭＯＳ電界効果ト
ランジスタを例としている。ＳＴＩ構造の場合、フィー
ルド領域をなすシリコン酸化物ＳＯＸの壁面が垂直状に
形成されるため、これに接するアクティブ領域内の基板
内の不純物（ボロン：元素記号Ｂ）が外方拡散して、シ
リコン酸化物ＳＯＸに取り込まれる。この結果、アクテ
ィブ領域ＡＣＴとフィールド領域との境界付近で不純物
濃度が低下し、この領域付近でゲート閾値電圧が低下す
る。
【０００６】また、この不純物濃度の低下に加えて、プ
ロセス処理上の都合により、ゲート酸化膜ＧＯＸとシリ
コン酸化物ＳＯＸとの接続部分に段差Ｔが形成されるた
め、アクティブ領域ＡＣＴとフィールド領域との境界付
近での電界が高まる。このように、ＳＴＩ構造の場合、
アクティブ領域ＡＣＴとフィールド領域との境界付近に
おいて、ゲート閾値電圧が低下すると共に電界が高まる
傾向を示すため、この境界付近の領域においてサブスレ
ッショルド電流が増加し、リーク電流として顕在化する
という問題を含んでいる。
ロセス処理上の都合により、ゲート酸化膜ＧＯＸとシリ
コン酸化物ＳＯＸとの接続部分に段差Ｔが形成されるた
め、アクティブ領域ＡＣＴとフィールド領域との境界付
近での電界が高まる。このように、ＳＴＩ構造の場合、
アクティブ領域ＡＣＴとフィールド領域との境界付近に
おいて、ゲート閾値電圧が低下すると共に電界が高まる
傾向を示すため、この境界付近の領域においてサブスレ
ッショルド電流が増加し、リーク電流として顕在化する
という問題を含んでいる。
【０００７】対するＬＯＣＯＳ構造の場合には、フィー
ルド領域の壁面が弧を描くように形成されるため、チャ
ンネル領域からフィールド領域への不純物の外方拡散が
少なく、ＳＴＩ構造ほどリーク電流が顕著ではない。し
かしながら、例えば特開平９−３２１２７７号公報に開
示されているように、ＬＯＣＯＳ構造の場合もＳＴＩ構
造と同様にゲート閾値電圧が低下する傾向を示す場合が
あることが指摘されている。
ルド領域の壁面が弧を描くように形成されるため、チャ
ンネル領域からフィールド領域への不純物の外方拡散が
少なく、ＳＴＩ構造ほどリーク電流が顕著ではない。し
かしながら、例えば特開平９−３２１２７７号公報に開
示されているように、ＬＯＣＯＳ構造の場合もＳＴＩ構
造と同様にゲート閾値電圧が低下する傾向を示す場合が
あることが指摘されている。
【０００８】このように、従来、ゲート幅の縮小に伴っ
てＭＯＳ電界効果トランジスタのアクティブ領域ＡＣＴ
とフィールド領域との境界付近でリーク電流が顕在化す
ることが知られており、このリーク電流を抑制するため
の技術として、上述の特開平９−３２１２７７号公報
や、特開２０００−８２８０８号公報などに開示された
技術が知られている。ここで、特開平９−３２１２７７
号公報に開示された技術は、閾値電圧制御層の深さ方向
のプロファイルを均一としたものであり、特開２０００
−８２８０８号公報に開示された技術は、不純物の外方
拡散を抑制するためのバリア層を形成したものである。
てＭＯＳ電界効果トランジスタのアクティブ領域ＡＣＴ
とフィールド領域との境界付近でリーク電流が顕在化す
ることが知られており、このリーク電流を抑制するため
の技術として、上述の特開平９−３２１２７７号公報
や、特開２０００−８２８０８号公報などに開示された
技術が知られている。ここで、特開平９−３２１２７７
号公報に開示された技術は、閾値電圧制御層の深さ方向
のプロファイルを均一としたものであり、特開２０００
−８２８０８号公報に開示された技術は、不純物の外方
拡散を抑制するためのバリア層を形成したものである。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
従来技術は、デバイス構造の観点から、ゲート幅の縮小
に伴って顕在化するリーク電流を抑制するための技術を
提案するものである。このため、デバイス上の対策が完
全でない場合、回路が大規模化すると、消費電流が増加
し、特にスタンバイモードにおける消費電流を有効に抑
制することが困難となる場合がある。また、上述のデバ
イス構造上の対策の他、ゲート閾値電圧自体を一律に高
くする方法が考えられるが、この方法によれば、トラン
ジスタの電流駆動能力が低下するため、回路の動作速度
が阻害される。
従来技術は、デバイス構造の観点から、ゲート幅の縮小
に伴って顕在化するリーク電流を抑制するための技術を
提案するものである。このため、デバイス上の対策が完
全でない場合、回路が大規模化すると、消費電流が増加
し、特にスタンバイモードにおける消費電流を有効に抑
制することが困難となる場合がある。また、上述のデバ
イス構造上の対策の他、ゲート閾値電圧自体を一律に高
くする方法が考えられるが、この方法によれば、トラン
ジスタの電流駆動能力が低下するため、回路の動作速度
が阻害される。
【００１０】図１０に、この種のリーク電流が顕在化す
る回路の一例として、メモリセルアレイ上に形成された
ワード線を駆動するためのプリデコーダを構成する回路
ブロックを示す。この回路ブロックは、否定的論理積ゲ
ート回路ＧＪ１〜ＧＪ４から構成され、これらの否定的
論理積ゲート回路には、アドレス信号Ａが共通に入力さ
れると共に、択一的に活性化されるアドレス信号Ｂ１〜
Ｂ４が入力される。ここで、アドレス信号Ａは、これら
否定的論理積ゲート回路ＧＪ１〜ＧＪ４を一括して選択
するためのものであり、アドレス信号Ｂ１〜Ｂ４は、こ
れら否定的論理積ゲート回路ＧＪ１〜ＧＪ４の何れかを
択一的に選択するためのものである。
る回路の一例として、メモリセルアレイ上に形成された
ワード線を駆動するためのプリデコーダを構成する回路
ブロックを示す。この回路ブロックは、否定的論理積ゲ
ート回路ＧＪ１〜ＧＪ４から構成され、これらの否定的
論理積ゲート回路には、アドレス信号Ａが共通に入力さ
れると共に、択一的に活性化されるアドレス信号Ｂ１〜
Ｂ４が入力される。ここで、アドレス信号Ａは、これら
否定的論理積ゲート回路ＧＪ１〜ＧＪ４を一括して選択
するためのものであり、アドレス信号Ｂ１〜Ｂ４は、こ
れら否定的論理積ゲート回路ＧＪ１〜ＧＪ４の何れかを
択一的に選択するためのものである。
【００１１】否定的論理ゲート回路ＧＪ１〜ＧＪ４のう
ち、アドレス信号Ａ及びアドレスＢ（Ｂ１〜Ｂ４）の双
方により選択された唯一のものが活性化され、出力信号
Ｄ１〜Ｄ４の一つが選択的にロウレベルとされる。な
お、この回路ブロックは複数設けられており、各回路ブ
ロックに供給されるアドレス信号Ａにより、何れかの回
路ブロックが択一的に選択され、さらにアドレス信号Ｂ
１〜Ｂ４により、各回路ブロック内の否定的論理積ゲー
トＧＪ１〜ＧＪ４の何れかが選択される。
ち、アドレス信号Ａ及びアドレスＢ（Ｂ１〜Ｂ４）の双
方により選択された唯一のものが活性化され、出力信号
Ｄ１〜Ｄ４の一つが選択的にロウレベルとされる。な
お、この回路ブロックは複数設けられており、各回路ブ
ロックに供給されるアドレス信号Ａにより、何れかの回
路ブロックが択一的に選択され、さらにアドレス信号Ｂ
１〜Ｂ４により、各回路ブロック内の否定的論理積ゲー
トＧＪ１〜ＧＪ４の何れかが選択される。
【００１２】ここで、スタンバイモードでは、アドレス
信号Ａがロウレベルに固定され、これにより否定的論理
積ゲート回路ＧＪ１〜ＧＪ４の全てが非選択状態とさ
れ、各回路ブロックから出力される信号Ｄ１〜Ｄ４の全
てがハイレベルに固定される。このとき、アドレス信号
Ｂ１〜Ｂ４は、これらの信号を生成するための回路の構
成に応じてロウレベルまたはハイレベルの何れかに固定
される。ここでは、説明を簡単にするため、アドレス信
号Ｂ１〜Ｂ４の全てがハイレベルに固定されるものとす
る。
信号Ａがロウレベルに固定され、これにより否定的論理
積ゲート回路ＧＪ１〜ＧＪ４の全てが非選択状態とさ
れ、各回路ブロックから出力される信号Ｄ１〜Ｄ４の全
てがハイレベルに固定される。このとき、アドレス信号
Ｂ１〜Ｂ４は、これらの信号を生成するための回路の構
成に応じてロウレベルまたはハイレベルの何れかに固定
される。ここでは、説明を簡単にするため、アドレス信
号Ｂ１〜Ｂ４の全てがハイレベルに固定されるものとす
る。
【００１３】この場合、図１０に示す構成において、否
定的論理積ゲート回路ＧＪ１〜ＧＪ４のそれぞれにおい
て、ｎ型ＭＯＳ電界効果トランジスタＮＪ１がオフ状態
とされ、ｎ型ＭＯＳ電界効果トランジスタＮＪ２がオン
状態とされる。この結果、ｎ型ＭＯＳ電界効果トランジ
スタＮＪ１は、ドレインとソースとの間に電源電圧に相
当する電位差が生じた状態でオフ状態とされ、このトラ
ンジスタのフィールド領域とアクティブ領域との境界付
近で上述のリーク電流が顕在化する。この従来技術に係
るプリデコーダの構成によれば、否定的論理積ゲート回
路ＧＪ１〜ＧＪ４のそれぞれについて、上述のリーク電
流が存在するので、回路規模に比例してこの種のリーク
電流に起因した消費電流が増加することとなる。
定的論理積ゲート回路ＧＪ１〜ＧＪ４のそれぞれにおい
て、ｎ型ＭＯＳ電界効果トランジスタＮＪ１がオフ状態
とされ、ｎ型ＭＯＳ電界効果トランジスタＮＪ２がオン
状態とされる。この結果、ｎ型ＭＯＳ電界効果トランジ
スタＮＪ１は、ドレインとソースとの間に電源電圧に相
当する電位差が生じた状態でオフ状態とされ、このトラ
ンジスタのフィールド領域とアクティブ領域との境界付
近で上述のリーク電流が顕在化する。この従来技術に係
るプリデコーダの構成によれば、否定的論理積ゲート回
路ＧＪ１〜ＧＪ４のそれぞれについて、上述のリーク電
流が存在するので、回路規模に比例してこの種のリーク
電流に起因した消費電流が増加することとなる。
【００１４】この発明は、上記事情に鑑みてなされたも
ので、回路の動作速度を阻害することなく、ゲート幅の
縮小に伴って顕在化するリーク電流に起因した消費電流
を有効に抑制することが可能な半導体装置を提供するこ
とを目的とする。
ので、回路の動作速度を阻害することなく、ゲート幅の
縮小に伴って顕在化するリーク電流に起因した消費電流
を有効に抑制することが可能な半導体装置を提供するこ
とを目的とする。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、この発
明に係る半導体装置は、信号が現れるべき第１のノード
と所定の電位に固定された第２のノードとの間に電流経
路が接続され、且つ前記第１のノードと前記第２のノー
ドとの間に電位差が生じた状態でオフとされるＭＯＳ電
界効果トランジスタ（例えば後述するｎ型ＭＯＳ電界効
果トランジスタＮ２，Ｎ２１，Ｎ３０，Ｎ４０、ｐ型Ｍ
ＯＳ電界効果トランジスタＰ３０に相当する構成要素）
に対し、ゲート幅の縮小に伴って顕在化するリーク電流
を抑制するための対策を施したことを特徴とする。
め、この発明は以下の構成を有する。すなわち、この発
明に係る半導体装置は、信号が現れるべき第１のノード
と所定の電位に固定された第２のノードとの間に電流経
路が接続され、且つ前記第１のノードと前記第２のノー
ドとの間に電位差が生じた状態でオフとされるＭＯＳ電
界効果トランジスタ（例えば後述するｎ型ＭＯＳ電界効
果トランジスタＮ２，Ｎ２１，Ｎ３０，Ｎ４０、ｐ型Ｍ
ＯＳ電界効果トランジスタＰ３０に相当する構成要素）
に対し、ゲート幅の縮小に伴って顕在化するリーク電流
を抑制するための対策を施したことを特徴とする。
【００１６】また、この発明に係る半導体装置は、複数
の論理回路（例えば後述する否定的論理積ゲート回路Ｇ
１〜Ｇ４に相当する構成要素）を備えた半導体装置にお
いて、前記複数の論理回路は、信号が現れるべき第１の
ノード（例えば後述する出力ノードＱに相当する要素）
と所定の電位に固定された第２のノード（例えば後述す
るグランドＶＳＳに相当する要素）との間に電流経路が
接続されたＭＯＳ電界効果トランジスタであって、同一
の信号（例えば後述するアドレス信号Ａに相当する要
素）に基づき導通制御され且つ前記第１のノードと前記
第２のノードとの間に電位差が生じた状態でオフとされ
るＭＯＳ電界効果トランジスタ（例えば後述するｎ型Ｍ
ＯＳ電界効果トランジスタＮ２に相当する構成要素）を
共有して備えたことを特徴とする。
の論理回路（例えば後述する否定的論理積ゲート回路Ｇ
１〜Ｇ４に相当する構成要素）を備えた半導体装置にお
いて、前記複数の論理回路は、信号が現れるべき第１の
ノード（例えば後述する出力ノードＱに相当する要素）
と所定の電位に固定された第２のノード（例えば後述す
るグランドＶＳＳに相当する要素）との間に電流経路が
接続されたＭＯＳ電界効果トランジスタであって、同一
の信号（例えば後述するアドレス信号Ａに相当する要
素）に基づき導通制御され且つ前記第１のノードと前記
第２のノードとの間に電位差が生じた状態でオフとされ
るＭＯＳ電界効果トランジスタ（例えば後述するｎ型Ｍ
ＯＳ電界効果トランジスタＮ２に相当する構成要素）を
共有して備えたことを特徴とする。
【００１７】前記半導体装置において、前記複数の論理
回路のそれぞれは、高電位電源（例えば後述する電源Ｖ
ＤＤに相当する要素）と前記第１のノードとの間に並列
接続された複数のｐ型ＭＯＳ電界効果トランジスタと、
前記第１のノードと前記第２のノードとしての低電位電
源（例えば後述するグランドＶＳＳに相当する要素）と
の間に直列接続された複数のｎ型電界効果トランジスタ
とからなるＣＭＯＳ構成の否定的論理積ゲート回路であ
り、前記オフとされるＭＯＳ電界効果トランジスタは、
前記複数のｎ型ＭＯＳ電界効果トランジスタのうち、ソ
ースが前記低電位電源に接続されたものであることを特
徴とする。
回路のそれぞれは、高電位電源（例えば後述する電源Ｖ
ＤＤに相当する要素）と前記第１のノードとの間に並列
接続された複数のｐ型ＭＯＳ電界効果トランジスタと、
前記第１のノードと前記第２のノードとしての低電位電
源（例えば後述するグランドＶＳＳに相当する要素）と
の間に直列接続された複数のｎ型電界効果トランジスタ
とからなるＣＭＯＳ構成の否定的論理積ゲート回路であ
り、前記オフとされるＭＯＳ電界効果トランジスタは、
前記複数のｎ型ＭＯＳ電界効果トランジスタのうち、ソ
ースが前記低電位電源に接続されたものであることを特
徴とする。
【００１８】また、この発明は、信号が現れるべき第１
のノードと所定の電位に固定された第２のノードとの間
に電流経路が接続されたＭＯＳ電界効果トランジスタの
うち、前記第１のノードと前記第２のノードとの間に電
位差が生じた状態でオフとされるＭＯＳ電界効果トラン
ジスタは、レイアウト上の分割数が抑制されたことを特
徴とする。前記半導体装置において、前記オフとされる
ＭＯＳ電界効果トランジスタは、デコーダとして配列さ
れたＣＭＯＳ構成の否定的論理積ゲート回路（例えば後
述する図２に示す否定的論理積ゲート回路に相当する構
成要素）を構成するｎ型ＭＯＳ電界効果トランジスタで
あることを特徴とする。
のノードと所定の電位に固定された第２のノードとの間
に電流経路が接続されたＭＯＳ電界効果トランジスタの
うち、前記第１のノードと前記第２のノードとの間に電
位差が生じた状態でオフとされるＭＯＳ電界効果トラン
ジスタは、レイアウト上の分割数が抑制されたことを特
徴とする。前記半導体装置において、前記オフとされる
ＭＯＳ電界効果トランジスタは、デコーダとして配列さ
れたＣＭＯＳ構成の否定的論理積ゲート回路（例えば後
述する図２に示す否定的論理積ゲート回路に相当する構
成要素）を構成するｎ型ＭＯＳ電界効果トランジスタで
あることを特徴とする。
【００１９】また、この発明に係る半導体装置は、信号
が現れるべき第１のノードと所定の電位が与えられるべ
き第２のノードとの間に接続され且つ前記第１のノード
と前記第２のノードとの間に電位差が生じた状態でオフ
とされる複数の第１のＭＯＳ電界効果トランジスタ（例
えば後述するｎ型ＭＯＳ電界効果トランジスタＮ３１，
Ｎ３３に相当する構成要素）に対し、ゲート幅の縮小に
伴って顕在化するリーク電流に対する対策が施された第
２のＭＯＳ電界効果トランジスタ（例えば後述するｎ型
ＭＯＳ電界効果トランジスタＮ３０に相当する構成要
素）を共通に直列接続して備えたことを特徴とする。
が現れるべき第１のノードと所定の電位が与えられるべ
き第２のノードとの間に接続され且つ前記第１のノード
と前記第２のノードとの間に電位差が生じた状態でオフ
とされる複数の第１のＭＯＳ電界効果トランジスタ（例
えば後述するｎ型ＭＯＳ電界効果トランジスタＮ３１，
Ｎ３３に相当する構成要素）に対し、ゲート幅の縮小に
伴って顕在化するリーク電流に対する対策が施された第
２のＭＯＳ電界効果トランジスタ（例えば後述するｎ型
ＭＯＳ電界効果トランジスタＮ３０に相当する構成要
素）を共通に直列接続して備えたことを特徴とする。
【００２０】前記半導体装置において、前記複数の第１
のＭＯＳ電界効果トランジスタは、インバータチェーン
として配列されたＣＭＯＳ構成の複数のインバータ（例
えば後述するインバータＩＮＶ１〜ＩＮＶ４に相当する
構成要素）のうち、奇数番目または偶数番目の何れかの
インバータをなすｎ型ＭＯＳ電界効果トランジスタ（後
述する例えばｎ型ＭＯＳ電界効果トランジスタＮ３１，
Ｎ３３に相当する構成要素）であることを特徴とする。
のＭＯＳ電界効果トランジスタは、インバータチェーン
として配列されたＣＭＯＳ構成の複数のインバータ（例
えば後述するインバータＩＮＶ１〜ＩＮＶ４に相当する
構成要素）のうち、奇数番目または偶数番目の何れかの
インバータをなすｎ型ＭＯＳ電界効果トランジスタ（後
述する例えばｎ型ＭＯＳ電界効果トランジスタＮ３１，
Ｎ３３に相当する構成要素）であることを特徴とする。
【００２１】ここで、前記半導体装置において、例え
ば、前記スタンバイ時にオフとされるＭＯＳ電界効果ト
ランジスタは、以下のような特徴を有する。すなわち、
前記オフとされるＭＯＳ電界効果トランジスタは、レイ
アウト上、単一のソース領域と単一のドレイン領域と単
一のゲート領域とから構成されたことを特徴とする（例
えば後述する図３（ｂ）に示すレイアウト構成による対
策に相当する要素）。また、前記オフとされるＭＯＳ電
界効果トランジスタは、レイアウト上、ゲート領域がリ
ング状に形成されたことを特徴とする（例えば後述する
図４（ａ）に示すレイアウト構成による対策に相当する
要素）。
ば、前記スタンバイ時にオフとされるＭＯＳ電界効果ト
ランジスタは、以下のような特徴を有する。すなわち、
前記オフとされるＭＯＳ電界効果トランジスタは、レイ
アウト上、単一のソース領域と単一のドレイン領域と単
一のゲート領域とから構成されたことを特徴とする（例
えば後述する図３（ｂ）に示すレイアウト構成による対
策に相当する要素）。また、前記オフとされるＭＯＳ電
界効果トランジスタは、レイアウト上、ゲート領域がリ
ング状に形成されたことを特徴とする（例えば後述する
図４（ａ）に示すレイアウト構成による対策に相当する
要素）。
【００２２】さらに、前記オフとされるＭＯＳ電界効果
トランジスタは、ゲート幅の縮小に伴ってゲート閾値電
圧の低下が顕在化するチャネル領域上のゲート長が拡張
されたことを特徴とする（例えば後述する図４（ｂ），
（ｃ）に示すレイアウト構成による対策に相当する要
素）。さらにまた、前記オフとされるＭＯＳ電界効果ト
ランジスタは、ゲート幅の縮小に伴って顕在化するゲー
ト閾値電圧の低下を抑制するための対策が施されたこと
を特徴とする（例えば後述する図４（ｄ）に示すレイア
ウト構成による対策に相当する要素）。さらにまた、前
記オフとされるＭＯＳ電界効果トランジスタは、ゲート
閾値電圧が高く設定されたことを特徴とする。さらにま
た、前記オフとされるＭＯＳ電界効果トランジスタは、
スタンバイモードにおいてオフ状態とされるものである
ことを特徴とする。
トランジスタは、ゲート幅の縮小に伴ってゲート閾値電
圧の低下が顕在化するチャネル領域上のゲート長が拡張
されたことを特徴とする（例えば後述する図４（ｂ），
（ｃ）に示すレイアウト構成による対策に相当する要
素）。さらにまた、前記オフとされるＭＯＳ電界効果ト
ランジスタは、ゲート幅の縮小に伴って顕在化するゲー
ト閾値電圧の低下を抑制するための対策が施されたこと
を特徴とする（例えば後述する図４（ｄ）に示すレイア
ウト構成による対策に相当する要素）。さらにまた、前
記オフとされるＭＯＳ電界効果トランジスタは、ゲート
閾値電圧が高く設定されたことを特徴とする。さらにま
た、前記オフとされるＭＯＳ電界効果トランジスタは、
スタンバイモードにおいてオフ状態とされるものである
ことを特徴とする。
【００２３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ＜実施の形態１＞この実施の形態１に係る半導体装置
は、ＤＲＡＭ(Dynamic Random Access Memory)に代表さ
れる半導体メモリであって、ソース・ドレイン間に電位
差が生じた状態でオフとされるＭＯＳ電界効果トランジ
スタに対し、ゲート幅の縮小に伴って顕在化するリーク
電流を抑制するための対策を施したものである。なお、
以下の説明において、「リーク電流」は、前述したよう
にＳＴＩ構造における不純物の外方拡散や電界の集中な
どによりゲート領域下のアクティブ領域とフィールド領
域との境界付近で顕在化するリーク電流成分を意味する
ものとし、特に断りのない限り、これ以外のサブスレッ
ショルド領域でのリーク電流や接合リーク電流などの他
のリーク電流を含まないものとする。
の実施の形態を説明する。 ＜実施の形態１＞この実施の形態１に係る半導体装置
は、ＤＲＡＭ(Dynamic Random Access Memory)に代表さ
れる半導体メモリであって、ソース・ドレイン間に電位
差が生じた状態でオフとされるＭＯＳ電界効果トランジ
スタに対し、ゲート幅の縮小に伴って顕在化するリーク
電流を抑制するための対策を施したものである。なお、
以下の説明において、「リーク電流」は、前述したよう
にＳＴＩ構造における不純物の外方拡散や電界の集中な
どによりゲート領域下のアクティブ領域とフィールド領
域との境界付近で顕在化するリーク電流成分を意味する
ものとし、特に断りのない限り、これ以外のサブスレッ
ショルド領域でのリーク電流や接合リーク電流などの他
のリーク電流を含まないものとする。
【００２４】以下に詳細に説明するように、この半導体
装置は、ＭＯＳ電界効果トランジスタを用いて構成され
た複数の論理回路を備え、この複数の論理回路は、信号
が現れるべきノード（第１のノード）とグランド（第２
のノード）との間に電流経路が接続されたＭＯＳ電界効
果トランジスタを備える。そして、このＭＯＳ電界効果
トランジスタは、同一の信号に基づき導通制御され、且
つ前記ノードとグランドとの間に電位差が生じた状態で
オフとされるものであって、上述の複数の論理回路に共
有される。この実施の形態１では、この複数の論理回路
はプリデコーダを構成するものとし、この論理回路とし
て否定的論理積ゲート回路（ＮＡＮＤ）を備えるものと
する。
装置は、ＭＯＳ電界効果トランジスタを用いて構成され
た複数の論理回路を備え、この複数の論理回路は、信号
が現れるべきノード（第１のノード）とグランド（第２
のノード）との間に電流経路が接続されたＭＯＳ電界効
果トランジスタを備える。そして、このＭＯＳ電界効果
トランジスタは、同一の信号に基づき導通制御され、且
つ前記ノードとグランドとの間に電位差が生じた状態で
オフとされるものであって、上述の複数の論理回路に共
有される。この実施の形態１では、この複数の論理回路
はプリデコーダを構成するものとし、この論理回路とし
て否定的論理積ゲート回路（ＮＡＮＤ）を備えるものと
する。
【００２５】図１は、この実施の形態１に係るプリデコ
ーダの要部を示す。同図に示すように、このプリデコー
ダは、複数の否定的論理積ゲート回路Ｇ１〜Ｇ４からな
る回路ブロックを複数配列して構成される。各回路ブロ
ックを構成する否定的論理積ゲート回路Ｇ１〜Ｇ４のそ
れぞれは、電源ＶＤＤ（高電位電源）と出力ノードＱと
の間に並列接続されたｐ型ＭＯＳ電界効果トランジスタ
Ｐ１，Ｐ２と、出力ノードＱとグランドＶＳＳ（低電位
電源）との間に直列接続されたｎ型ＭＯＳ電界効果トラ
ンジスタＮ１及びｎ型ＭＯＳ電界効果トランジスタＮ２
とから構成され、複数の否定的論理積ゲート回路Ｇ１〜
Ｇ４は、このｎ型ＭＯＳ電界効果トランジスタＮ２を共
有する。
ーダの要部を示す。同図に示すように、このプリデコー
ダは、複数の否定的論理積ゲート回路Ｇ１〜Ｇ４からな
る回路ブロックを複数配列して構成される。各回路ブロ
ックを構成する否定的論理積ゲート回路Ｇ１〜Ｇ４のそ
れぞれは、電源ＶＤＤ（高電位電源）と出力ノードＱと
の間に並列接続されたｐ型ＭＯＳ電界効果トランジスタ
Ｐ１，Ｐ２と、出力ノードＱとグランドＶＳＳ（低電位
電源）との間に直列接続されたｎ型ＭＯＳ電界効果トラ
ンジスタＮ１及びｎ型ＭＯＳ電界効果トランジスタＮ２
とから構成され、複数の否定的論理積ゲート回路Ｇ１〜
Ｇ４は、このｎ型ＭＯＳ電界効果トランジスタＮ２を共
有する。
【００２６】さらに具体的に構成を説明する。否定的論
理積ゲート回路Ｇ１において、ｐ型ＭＯＳ電界効果トラ
ンジスタＰ１及びＰ２のソースは電源ＶＤＤに接続さ
れ、これらのドレインは出力ノードＱに共通に接続され
る。また、ｐ型ＭＯＳ電界効果トランジスタＰ１，Ｐ２
のゲートには、アドレス信号ＡおよびＢ１がそれそれ与
えられる。一方、ｎ型ＭＯＳ電界効果トランジスタＮ１
のドレインは出力ノードＱに接続され、そのゲートには
アドレス信号Ｂ１が与えられる。他の否定的論理積ゲー
トＧ２〜Ｇ４についても同様に構成される。ただし、ｐ
型ＭＯＳ電界効果トランジスタＰに相当するトランジス
タのゲートには、同一のアドレス信号Ａが共通に与えら
れ、ｐ型ＭＯＳ電界効果トランジスタＰ２及びｎ型ＭＯ
Ｓ電界効果トランジスタＮ１に対応するトランジスタの
ゲートには、アドレス信号Ｂ２〜Ｂ４が与えられる。
理積ゲート回路Ｇ１において、ｐ型ＭＯＳ電界効果トラ
ンジスタＰ１及びＰ２のソースは電源ＶＤＤに接続さ
れ、これらのドレインは出力ノードＱに共通に接続され
る。また、ｐ型ＭＯＳ電界効果トランジスタＰ１，Ｐ２
のゲートには、アドレス信号ＡおよびＢ１がそれそれ与
えられる。一方、ｎ型ＭＯＳ電界効果トランジスタＮ１
のドレインは出力ノードＱに接続され、そのゲートには
アドレス信号Ｂ１が与えられる。他の否定的論理積ゲー
トＧ２〜Ｇ４についても同様に構成される。ただし、ｐ
型ＭＯＳ電界効果トランジスタＰに相当するトランジス
タのゲートには、同一のアドレス信号Ａが共通に与えら
れ、ｐ型ＭＯＳ電界効果トランジスタＰ２及びｎ型ＭＯ
Ｓ電界効果トランジスタＮ１に対応するトランジスタの
ゲートには、アドレス信号Ｂ２〜Ｂ４が与えられる。
【００２７】ｎ型ＭＯＳ電界効果トランジスタＮ１に対
応する各否定的論理積ゲート回路内のトランジスタのソ
ースは、ｎ型ＭＯＳ電界効果トランジスタＮ２のドレイ
ンに共通に接続され、このｎ型ＭＯＳ電界効果トランジ
スタＮ２のソースはグランドＶＳＳに接続される。否定
的論理積ゲート回路Ｇ１〜Ｇ４に共有されたｎ型ＭＯＳ
電界効果トランジスタＮ２は、各否定的論理積ゲート回
路の出力ノードＱとグランドＶＳＳとの間に電流経路が
接続されたものであって、アドレス信号Ａに基づき導通
制御され、このアドレス信号ＡがＬレベルの場合に出力
ノードＱとグランドＶＳＳとの間に電位差が生じた状態
でオフとされる。
応する各否定的論理積ゲート回路内のトランジスタのソ
ースは、ｎ型ＭＯＳ電界効果トランジスタＮ２のドレイ
ンに共通に接続され、このｎ型ＭＯＳ電界効果トランジ
スタＮ２のソースはグランドＶＳＳに接続される。否定
的論理積ゲート回路Ｇ１〜Ｇ４に共有されたｎ型ＭＯＳ
電界効果トランジスタＮ２は、各否定的論理積ゲート回
路の出力ノードＱとグランドＶＳＳとの間に電流経路が
接続されたものであって、アドレス信号Ａに基づき導通
制御され、このアドレス信号ＡがＬレベルの場合に出力
ノードＱとグランドＶＳＳとの間に電位差が生じた状態
でオフとされる。
【００２８】以下、この実施の形態１に係るプリデコー
ダの動作を説明する。スタンバイモード以外の動作モー
ド（例えばライトモードやリードモード）では、アドレ
ス信号ＡがＨレベルの場合、否定的論理積ゲート回路Ｇ
１〜Ｇ４からなる回路ブロックが選択され、アドレス信
号Ｂ１〜Ｂ４によりこれら否定的論理積ゲートＧ１〜Ｇ
４のうちの１つが最終的に選択される。この結果、信号
Ｄ１〜Ｄ４の何れか１つが選択的にＬレベルとされる。
ダの動作を説明する。スタンバイモード以外の動作モー
ド（例えばライトモードやリードモード）では、アドレ
ス信号ＡがＨレベルの場合、否定的論理積ゲート回路Ｇ
１〜Ｇ４からなる回路ブロックが選択され、アドレス信
号Ｂ１〜Ｂ４によりこれら否定的論理積ゲートＧ１〜Ｇ
４のうちの１つが最終的に選択される。この結果、信号
Ｄ１〜Ｄ４の何れか１つが選択的にＬレベルとされる。
【００２９】具体的には、アドレス信号ＡがＨレベルで
あって、アドレス信号Ｂ１〜Ｂ４のうちのアドレス信号
Ｂ１のみがＨレベルの場合、否定的論理積ゲート回路Ｇ
１において、ｐ型ＭＯＳ電界効果トランジスタＰ１，Ｐ
２がオフ状態とされ、ｎ型ＭＯＳ電界効果トランジスタ
Ｎ１，Ｎ２がオン状態とされる。従って、出力ノードＱ
とグランドＶＳＳとの間の経路が形成され、出力ノード
Ｑと電源ＶＤＤとの間の経路が遮断される。この結果、
ｎ型ＭＯＳ電界効果トランジスタＮ１，Ｎ２を介して出
力ノードＱがグランドＶＳＳの電位にドライブされ、信
号Ｄ１としてＬレベルが出力される。
あって、アドレス信号Ｂ１〜Ｂ４のうちのアドレス信号
Ｂ１のみがＨレベルの場合、否定的論理積ゲート回路Ｇ
１において、ｐ型ＭＯＳ電界効果トランジスタＰ１，Ｐ
２がオフ状態とされ、ｎ型ＭＯＳ電界効果トランジスタ
Ｎ１，Ｎ２がオン状態とされる。従って、出力ノードＱ
とグランドＶＳＳとの間の経路が形成され、出力ノード
Ｑと電源ＶＤＤとの間の経路が遮断される。この結果、
ｎ型ＭＯＳ電界効果トランジスタＮ１，Ｎ２を介して出
力ノードＱがグランドＶＳＳの電位にドライブされ、信
号Ｄ１としてＬレベルが出力される。
【００３０】このとき、アドレス信号Ｂ２〜Ｂ４はＬレ
ベルであるから、否定的論理積ゲート回路Ｇ２〜Ｇ４に
おいて、ｎ型ＭＯＳ電界効果トランジスタＮ１に対応す
るトランジスタはオフ状態とされると共に、ｐ型ＭＯＳ
電界効果トランジスタＰ２に対応するトランジスタがオ
ン状態とされる。従って、出力ノードＱは、グランドＶ
ＳＳとの間の経路が遮断され、電源ＶＤＤとの間の経路
が形成される。この結果、信号Ｄ２〜Ｄ４は、Ｈレベル
とされる。
ベルであるから、否定的論理積ゲート回路Ｇ２〜Ｇ４に
おいて、ｎ型ＭＯＳ電界効果トランジスタＮ１に対応す
るトランジスタはオフ状態とされると共に、ｐ型ＭＯＳ
電界効果トランジスタＰ２に対応するトランジスタがオ
ン状態とされる。従って、出力ノードＱは、グランドＶ
ＳＳとの間の経路が遮断され、電源ＶＤＤとの間の経路
が形成される。この結果、信号Ｄ２〜Ｄ４は、Ｈレベル
とされる。
【００３１】ここで、ｎ型電界効果トランジスタのみに
着目すれば、否定的論理積ゲート回路Ｇ２〜Ｇ４におい
て、否定的論理積ゲート回路Ｇ１のｎ型ＭＯＳ電界効果
トランジスタＮ１に相当するトランジスタがオフとさ
れ、これらのトランジスタでリーク電流が発生し得る。
この場合、これらのトランジスタのソースはｎ型ＭＯＳ
電界効果トランジスタＮ２によりグランドに駆動されて
いるから、これらのトランジスタのリーク電流は、その
まま消費電流として寄与する。したがって、この場合の
消費電流は特に軽減されない。なお、アドレス信号Ａが
Ｌレベルの場合の動作については、以下に説明するスタ
ンバイモードにおける動作と同様であり、消費電流が有
効に軽減される。
着目すれば、否定的論理積ゲート回路Ｇ２〜Ｇ４におい
て、否定的論理積ゲート回路Ｇ１のｎ型ＭＯＳ電界効果
トランジスタＮ１に相当するトランジスタがオフとさ
れ、これらのトランジスタでリーク電流が発生し得る。
この場合、これらのトランジスタのソースはｎ型ＭＯＳ
電界効果トランジスタＮ２によりグランドに駆動されて
いるから、これらのトランジスタのリーク電流は、その
まま消費電流として寄与する。したがって、この場合の
消費電流は特に軽減されない。なお、アドレス信号Ａが
Ｌレベルの場合の動作については、以下に説明するスタ
ンバイモードにおける動作と同様であり、消費電流が有
効に軽減される。
【００３２】以下、スタンバイモードにおける動作を説
明する。スタンバイモードでは、アドレス信号Ａは、こ
の信号を生成する図示しないアドレス信号生成回路での
動作によりＬレベルに固定される。この場合、否定的論
理積ゲート回路Ｇ１のｐ型ＭＯＳ電界効果トランジスタ
Ｐ１がオン状態とされると共に、ｎ型ＭＯＳ電界効果ト
ランジスタＮ２がオフ状態とされる。他の否定的論理積
ゲート回路Ｇ２〜Ｇ４についても同様である。従ってこ
の場合、アドレス信号Ｂ１〜Ｂ４の信号レベルによら
ず、否定的論理積ゲート回路Ｇ１〜Ｇ４の各出力ノード
とグランドＶＳＳとの間の経路が遮断され、電源ＶＤＤ
との間の経路が形成される。この結果、信号Ｄ１〜Ｄ４
は、全てＨレベルに固定される。
明する。スタンバイモードでは、アドレス信号Ａは、こ
の信号を生成する図示しないアドレス信号生成回路での
動作によりＬレベルに固定される。この場合、否定的論
理積ゲート回路Ｇ１のｐ型ＭＯＳ電界効果トランジスタ
Ｐ１がオン状態とされると共に、ｎ型ＭＯＳ電界効果ト
ランジスタＮ２がオフ状態とされる。他の否定的論理積
ゲート回路Ｇ２〜Ｇ４についても同様である。従ってこ
の場合、アドレス信号Ｂ１〜Ｂ４の信号レベルによら
ず、否定的論理積ゲート回路Ｇ１〜Ｇ４の各出力ノード
とグランドＶＳＳとの間の経路が遮断され、電源ＶＤＤ
との間の経路が形成される。この結果、信号Ｄ１〜Ｄ４
は、全てＨレベルに固定される。
【００３３】このとき、各否定的論理積ゲート回路の出
力ノードＱとグランドＶＳＳとの間に電源電圧に相当す
る電位差が生じた状態でｎ型ＭＯＳ電界効果トランジス
タＮ２がオフ状態とされ、各出力ノードＱとグランドＶ
ＳＳとの間のリーク電流の経路上には、ｎ型ＭＯＳ電界
効果トランジスタＮ２が共通に存在する。したがって、
複数の否定的論理積ゲート回路Ｇ１〜Ｇ４の各出力ノー
ドとグランドＶＳＳとの間のリーク経路は、ｎ型ＭＯＳ
電界効果トランジスタＮ２の経路に集約される。すなわ
ち、各否定的論理積ゲート回路Ｇ１〜Ｇ４においてリー
ク経路を形成するｎ型ＭＯＳ電界効果トランジスタＮ１
に対応する４つのトランジスタの電流経路は、ｎ型ＭＯ
Ｓ電界効果トランジスタＮ２にまとめられる。
力ノードＱとグランドＶＳＳとの間に電源電圧に相当す
る電位差が生じた状態でｎ型ＭＯＳ電界効果トランジス
タＮ２がオフ状態とされ、各出力ノードＱとグランドＶ
ＳＳとの間のリーク電流の経路上には、ｎ型ＭＯＳ電界
効果トランジスタＮ２が共通に存在する。したがって、
複数の否定的論理積ゲート回路Ｇ１〜Ｇ４の各出力ノー
ドとグランドＶＳＳとの間のリーク経路は、ｎ型ＭＯＳ
電界効果トランジスタＮ２の経路に集約される。すなわ
ち、各否定的論理積ゲート回路Ｇ１〜Ｇ４においてリー
ク経路を形成するｎ型ＭＯＳ電界効果トランジスタＮ１
に対応する４つのトランジスタの電流経路は、ｎ型ＭＯ
Ｓ電界効果トランジスタＮ２にまとめられる。
【００３４】ここで、ｎ型ＭＯＳ電界効果トランジスタ
Ｎ２に着目すると、仮に否定的論理積ゲート回路Ｇ１〜
Ｇ４において、ｎ型ＭＯＳ電界効果トランジスタＮ１に
対応する４つのトランジスタのすべてがオン状態にあっ
たとしても、また１つのみがオン状態にあったとして
も、ｎ型ＭＯＳ電界効果トランジスタＮ２のドレインに
印加される電圧は同一である。従って、ｎ型ＭＯＳ電界
効果トランジスタＮ２のソース・ドレイン間の電位差が
一定となり、このｎ型ＭＯＳ電界効果トランジスタＮ２
でのリーク電流も一定となる。結局、複数の否定的論理
積ゲート回路Ｇ１〜Ｇ４の各出力ノードとグランドＶＳ
Ｓとの間のリーク電流は、ｎ型ＭＯＳ電界効果トランジ
スタＮ２でのリーク電流のみとなり、これによりスタン
バイモードにおける消費電流が抑制される。以上説明し
たように、この実施の形態１によれば、動作モードによ
らず、ｎ型ＭＯＳ電界効果トランジスタＮ２がオフ状態
とされる動作状態において、否定的論理積ゲート回路Ｇ
１〜Ｇ４のリーク電流がｎ型ＭＯＳ電界効果トランジス
タＮ２で制限され、したがって消費電流が抑制される。
Ｎ２に着目すると、仮に否定的論理積ゲート回路Ｇ１〜
Ｇ４において、ｎ型ＭＯＳ電界効果トランジスタＮ１に
対応する４つのトランジスタのすべてがオン状態にあっ
たとしても、また１つのみがオン状態にあったとして
も、ｎ型ＭＯＳ電界効果トランジスタＮ２のドレインに
印加される電圧は同一である。従って、ｎ型ＭＯＳ電界
効果トランジスタＮ２のソース・ドレイン間の電位差が
一定となり、このｎ型ＭＯＳ電界効果トランジスタＮ２
でのリーク電流も一定となる。結局、複数の否定的論理
積ゲート回路Ｇ１〜Ｇ４の各出力ノードとグランドＶＳ
Ｓとの間のリーク電流は、ｎ型ＭＯＳ電界効果トランジ
スタＮ２でのリーク電流のみとなり、これによりスタン
バイモードにおける消費電流が抑制される。以上説明し
たように、この実施の形態１によれば、動作モードによ
らず、ｎ型ＭＯＳ電界効果トランジスタＮ２がオフ状態
とされる動作状態において、否定的論理積ゲート回路Ｇ
１〜Ｇ４のリーク電流がｎ型ＭＯＳ電界効果トランジス
タＮ２で制限され、したがって消費電流が抑制される。
【００３５】＜実施の形態２＞以下、この発明の実施の
形態２を説明する。上述の実施の形態１では、複数の論
理回路が、ｎ型ＭＯＳ電界効果トランジスタＮ２を共有
するものとしたが、この実施の形態２では、ソース・ド
レイン間に電位差が生じた状態でオフ状態とされるトラ
ンジスタに対してレイアウト上の対策をとることによ
り、ゲート幅の縮小に伴ってゲート領域下のアクティブ
領域とフィールド領域との境界付近で顕在化するリーク
電流を抑制し、消費電流を削減する。
形態２を説明する。上述の実施の形態１では、複数の論
理回路が、ｎ型ＭＯＳ電界効果トランジスタＮ２を共有
するものとしたが、この実施の形態２では、ソース・ド
レイン間に電位差が生じた状態でオフ状態とされるトラ
ンジスタに対してレイアウト上の対策をとることによ
り、ゲート幅の縮小に伴ってゲート領域下のアクティブ
領域とフィールド領域との境界付近で顕在化するリーク
電流を抑制し、消費電流を削減する。
【００３６】即ち、この実施の形態２は、任意の論理回
路において、信号が現れるべきノードとグランドＶＳＳ
との間に電流経路が接続されたＭＯＳ電界効果トランジ
スタのうち、前記ノードとグランドＶＳＳとの間に電位
差が生じた状態でオフとされるＭＯＳ電界効果トランジ
スタについて、レイアウト上の分割数を抑制することに
より、同様の目的を達成する。
路において、信号が現れるべきノードとグランドＶＳＳ
との間に電流経路が接続されたＭＯＳ電界効果トランジ
スタのうち、前記ノードとグランドＶＳＳとの間に電位
差が生じた状態でオフとされるＭＯＳ電界効果トランジ
スタについて、レイアウト上の分割数を抑制することに
より、同様の目的を達成する。
【００３７】図２に、この実施の形態２に係る否定的論
理積ゲート回路の構成を示す。このゲート回路は、例え
ばデコーダを構成するように配列されるものであって、
ＣＭＯＳ構成されたものである。同図に示すように、電
源ＶＤＤと出力ノードＱ２との間には、ｐ型ＭＯＳ電界
効果トランジスタＰ２１，Ｐ２２が並列に接続され、ま
た、この出力ノードＱ２とグランドＶＳＳとの間には、
ｎ型ＭＯＳ電界効果トランジスタＮ２２と、本発明の特
徴部に係るｎ型ＭＯＳ電界効果トランジスタＮ２１とが
直列に接続されている。
理積ゲート回路の構成を示す。このゲート回路は、例え
ばデコーダを構成するように配列されるものであって、
ＣＭＯＳ構成されたものである。同図に示すように、電
源ＶＤＤと出力ノードＱ２との間には、ｐ型ＭＯＳ電界
効果トランジスタＰ２１，Ｐ２２が並列に接続され、ま
た、この出力ノードＱ２とグランドＶＳＳとの間には、
ｎ型ＭＯＳ電界効果トランジスタＮ２２と、本発明の特
徴部に係るｎ型ＭＯＳ電界効果トランジスタＮ２１とが
直列に接続されている。
【００３８】ｐ型ＭＯＳ電界効果トランジスタＰ２１と
ｎ型ＭＯＳ電界効果トランジスタＮ２１のゲートには信
号Ａが共通に与えられ、ｐ型ＭＯＳ電界効果トランジス
タＰ２２とｎ型ＭＯＳ電界効果トランジスタｎ２２のゲ
ートには信号Ｂが共通に与えられている。ここで、ｎ型
ＭＯＳ電界効果トランジスタＮ２２は、レイアウト上の
制約により、ｎ型ＭＯＳ電界効果トランジスタＮ２２１
〜Ｎ２２４に分割されている。
ｎ型ＭＯＳ電界効果トランジスタＮ２１のゲートには信
号Ａが共通に与えられ、ｐ型ＭＯＳ電界効果トランジス
タＰ２２とｎ型ＭＯＳ電界効果トランジスタｎ２２のゲ
ートには信号Ｂが共通に与えられている。ここで、ｎ型
ＭＯＳ電界効果トランジスタＮ２２は、レイアウト上の
制約により、ｎ型ＭＯＳ電界効果トランジスタＮ２２１
〜Ｎ２２４に分割されている。
【００３９】なお、複数のトランジスタに分割されたｎ
型ＭＯＳ電界効果トランジスタＮ２２は、本発明の特徴
部に係るものではない。すなわち、このｎ型ＭＯＳ電界
効果トランジスタＮ２２は、レイアウト上の都合などに
より複数のトランジスタに分割されたものであって、本
発明の特徴部に係るｎ型ＭＯＳ電界効果トランジスタＮ
２１と対比させて本発明の原理を理解しやすくするため
に、リーク電流の経路が多く存在するように表現したも
のである。
型ＭＯＳ電界効果トランジスタＮ２２は、本発明の特徴
部に係るものではない。すなわち、このｎ型ＭＯＳ電界
効果トランジスタＮ２２は、レイアウト上の都合などに
より複数のトランジスタに分割されたものであって、本
発明の特徴部に係るｎ型ＭＯＳ電界効果トランジスタＮ
２１と対比させて本発明の原理を理解しやすくするため
に、リーク電流の経路が多く存在するように表現したも
のである。
【００４０】図３（ａ）に、ｎ型ＭＯＳ電界効果トラン
ジスタＮ２２のレイアウトの概略を示す。同図に示すよ
うに、このｎ型ＭＯＳ電界効果トランジスタＮ２２は、
単一の矩形状のアクティブ領域ＡＣＴ上に、図示しない
ゲート酸化膜を介して櫛状のポリシリコンＰＯＬがゲー
トＧＧとして形成されている。この例では、ゲート幅が
「Ｗ」の４個のＭＯＳ電界効果トランジスタが形成され
ている。また、各ゲートを隔てて形成される複数のソー
スＳＳ及び複数のドレインＤＤが配線材料により共通に
接続され、これにより、見かけ上、ゲート幅が「４Ｗ」
のＭＯＳ電界効果トランジスタが得られる。このような
トランジスタの分割は、レイアウトパターンが制約され
た場合の設計手法として一般に用いられている。
ジスタＮ２２のレイアウトの概略を示す。同図に示すよ
うに、このｎ型ＭＯＳ電界効果トランジスタＮ２２は、
単一の矩形状のアクティブ領域ＡＣＴ上に、図示しない
ゲート酸化膜を介して櫛状のポリシリコンＰＯＬがゲー
トＧＧとして形成されている。この例では、ゲート幅が
「Ｗ」の４個のＭＯＳ電界効果トランジスタが形成され
ている。また、各ゲートを隔てて形成される複数のソー
スＳＳ及び複数のドレインＤＤが配線材料により共通に
接続され、これにより、見かけ上、ゲート幅が「４Ｗ」
のＭＯＳ電界効果トランジスタが得られる。このような
トランジスタの分割は、レイアウトパターンが制約され
た場合の設計手法として一般に用いられている。
【００４１】このｎ型ＭＯＳ電界効果トランジスタＮ２
２に対し、本発明の特徴部に係るｎ型ＭＯＳ電界効果ト
ランジスタＮ２１は、上述のような分割はなされず、図
３（ｂ）に示すように、矩形状のアクティブ領域ＡＣＴ
と、ゲートとしての「Ｉ」字状のポリシリコンを備えて
構成される。すなわち、このｎ型ＭＯＳ電界効果トラン
ジスタＮ２１は、単一のゲートＧＧと単一のドレインＤ
Ｄと単一のソースＳＳとを有し、ゲート領域下のアクテ
ィブ領域とフィールド領域との境界が、ゲートの両端部
Ｂ１，Ｂ２の２ヶ所に限定されるようにレイアウトされ
ている。なお、ゲートの形状は、この例に限定されず、
ゲート領域下のアクティブ領域とフィールド領域との境
界の数が有効に抑制されるものであれば、どのようであ
ってもよい。
２に対し、本発明の特徴部に係るｎ型ＭＯＳ電界効果ト
ランジスタＮ２１は、上述のような分割はなされず、図
３（ｂ）に示すように、矩形状のアクティブ領域ＡＣＴ
と、ゲートとしての「Ｉ」字状のポリシリコンを備えて
構成される。すなわち、このｎ型ＭＯＳ電界効果トラン
ジスタＮ２１は、単一のゲートＧＧと単一のドレインＤ
Ｄと単一のソースＳＳとを有し、ゲート領域下のアクテ
ィブ領域とフィールド領域との境界が、ゲートの両端部
Ｂ１，Ｂ２の２ヶ所に限定されるようにレイアウトされ
ている。なお、ゲートの形状は、この例に限定されず、
ゲート領域下のアクティブ領域とフィールド領域との境
界の数が有効に抑制されるものであれば、どのようであ
ってもよい。
【００４２】次に、スタンバイモードを例として、この
実施の形態２の動作を説明する。スタンバイモードで
は、信号ＡがＬレベルに固定される。信号ＢはＨレベル
又はＬレベルの何れかとなる。この実施の形態２では、
信号ＢはＨレベルにあるものとする。この場合、ｎ型Ｍ
ＯＳ電界効果トランジスタＮ２１は、オフ状態とされ、
ｐ型ＭＯＳ電界効果トランジスタＰ２１がオン状態とさ
れる結果、出力ノードＱ２には、Ｈレベルとして電源Ｖ
ＤＤの電位が現れる。このとき、信号ＢはＨレベルであ
るから、ｎ型ＭＯＳ電界効果トランジスタＮ２１のドレ
インには、電源電圧からｎ型ＭＯＳ電界効果トランジス
タＮ２２のゲート閾値電圧だけ降下した電圧が印加され
る。すなわち、ｎ型ＭＯＳ電界効果トランジスタＮ２１
は、ドレイン・ソース間に電位差が生じた状態でオフ状
態に固定される。
実施の形態２の動作を説明する。スタンバイモードで
は、信号ＡがＬレベルに固定される。信号ＢはＨレベル
又はＬレベルの何れかとなる。この実施の形態２では、
信号ＢはＨレベルにあるものとする。この場合、ｎ型Ｍ
ＯＳ電界効果トランジスタＮ２１は、オフ状態とされ、
ｐ型ＭＯＳ電界効果トランジスタＰ２１がオン状態とさ
れる結果、出力ノードＱ２には、Ｈレベルとして電源Ｖ
ＤＤの電位が現れる。このとき、信号ＢはＨレベルであ
るから、ｎ型ＭＯＳ電界効果トランジスタＮ２１のドレ
インには、電源電圧からｎ型ＭＯＳ電界効果トランジス
タＮ２２のゲート閾値電圧だけ降下した電圧が印加され
る。すなわち、ｎ型ＭＯＳ電界効果トランジスタＮ２１
は、ドレイン・ソース間に電位差が生じた状態でオフ状
態に固定される。
【００４３】ここで、ｎ型ＭＯＳ電界効果トランジスタ
Ｎ２１において、リーク電流の経路は、ゲート領域下の
アクティブ領域とフィールド領域との境界付近に形成さ
れ、このリーク経路は、図３（ｂ）に示すゲートの両端
部Ｂ１，Ｂ２の２ヶ所に限定される。また、出力ノード
Ｑ２とグランドＶＳＳとの間のリーク電流は、このｎ型
ＭＯＳ電界効果トランジスタＮ２１のリーク電流量に制
限される。したがって、ｎ型ＭＯＳ電界効果トランジス
タＮ２２の電流駆動能力やリーク経路の規模によらず、
ｎ型ＭＯＳ電界効果トランジスタＮ２１でリーク電流が
有効に抑制され、スタンバイモードにおける消費電流が
削減される。なお、この例では、スタンバイモードでの
動作を説明したが、ライトモードやリードモードなどの
他の任意の動作モードであっても、同様にリーク電流が
抑制され、消費電流を削減することができる。
Ｎ２１において、リーク電流の経路は、ゲート領域下の
アクティブ領域とフィールド領域との境界付近に形成さ
れ、このリーク経路は、図３（ｂ）に示すゲートの両端
部Ｂ１，Ｂ２の２ヶ所に限定される。また、出力ノード
Ｑ２とグランドＶＳＳとの間のリーク電流は、このｎ型
ＭＯＳ電界効果トランジスタＮ２１のリーク電流量に制
限される。したがって、ｎ型ＭＯＳ電界効果トランジス
タＮ２２の電流駆動能力やリーク経路の規模によらず、
ｎ型ＭＯＳ電界効果トランジスタＮ２１でリーク電流が
有効に抑制され、スタンバイモードにおける消費電流が
削減される。なお、この例では、スタンバイモードでの
動作を説明したが、ライトモードやリードモードなどの
他の任意の動作モードであっても、同様にリーク電流が
抑制され、消費電流を削減することができる。
【００４４】このように、この実施の形態２によれば、
リーク電流は、ｎ型ＭＯＳ電界効果トランジスタＮ２１
で制限されるので、電源ＶＤＤとグランドＶＳＳとの間
に電流経路として存在するｎ型ＭＯＳ電界効果トランジ
スタＮ２２やｐ型ＭＯＳ電界効果トランジスタＰ２１，
Ｐ２２での電流経路に依存しない。したがって、ゲート
領域下のアクティブ領域とフィールド領域との境界付近
で顕在化するリーク電流を抑制する上で、ｐ型ＭＯＳ電
界効果トランジスタＰ２１，Ｐ２２およびｎ型ＭＯＳ電
界効果トランジスタＮ２２のレイアウトが制約を受ける
ことがない。
リーク電流は、ｎ型ＭＯＳ電界効果トランジスタＮ２１
で制限されるので、電源ＶＤＤとグランドＶＳＳとの間
に電流経路として存在するｎ型ＭＯＳ電界効果トランジ
スタＮ２２やｐ型ＭＯＳ電界効果トランジスタＰ２１，
Ｐ２２での電流経路に依存しない。したがって、ゲート
領域下のアクティブ領域とフィールド領域との境界付近
で顕在化するリーク電流を抑制する上で、ｐ型ＭＯＳ電
界効果トランジスタＰ２１，Ｐ２２およびｎ型ＭＯＳ電
界効果トランジスタＮ２２のレイアウトが制約を受ける
ことがない。
【００４５】次に、図４に、本発明の特徴部に係るｎ型
ＭＯＳ電界効果トランジスタＮ２１の他のレイアウト例
を示す。図４（ａ）に示す例は、ゲートＧＧとしてのポ
リシリコンＰＯＬをリング状に形成したものであって、
このゲートの一部がアクティブ領域外に引き出されて、
ゲート駆動用の信号配線に接続される。この例では、リ
ング状のゲートで囲まれた内部領域がドレインＤＤとさ
れ、外部領域がソースＳＳとされる。このレイアウト例
によれば、ゲート領域下のアクティブ領域とフィールド
領域との境界付近を１ヶ所に抑えることでき、リーク経
路の数を最小とすることが可能となり、一層有効に消費
電流を削減できる。
ＭＯＳ電界効果トランジスタＮ２１の他のレイアウト例
を示す。図４（ａ）に示す例は、ゲートＧＧとしてのポ
リシリコンＰＯＬをリング状に形成したものであって、
このゲートの一部がアクティブ領域外に引き出されて、
ゲート駆動用の信号配線に接続される。この例では、リ
ング状のゲートで囲まれた内部領域がドレインＤＤとさ
れ、外部領域がソースＳＳとされる。このレイアウト例
によれば、ゲート領域下のアクティブ領域とフィールド
領域との境界付近を１ヶ所に抑えることでき、リーク経
路の数を最小とすることが可能となり、一層有効に消費
電流を削減できる。
【００４６】図４（ｂ）に示す例は、ゲートＧＧとして
のリング状のポリシリコンの一部を、アクティブ領域と
フィールド領域との境界付近に延在させ、この境界付近
でのリーク経路長を長くしたものである。換言すれば、
ゲート幅の縮小に伴ってゲート閾値電圧の低下が顕在化
するチャネル領域上のゲート長を部分的に拡張したもの
である。これにより、アクティブ領域とフィールド領域
との境界付近での短チャネル効果によるリーク成分を有
効に抑制する。このレイアウト例によれば、リーク電流
を抑制しながら、実効的にゲート幅の大きなＭＯＳ電界
効果トランジスタを形成することが可能となる。
のリング状のポリシリコンの一部を、アクティブ領域と
フィールド領域との境界付近に延在させ、この境界付近
でのリーク経路長を長くしたものである。換言すれば、
ゲート幅の縮小に伴ってゲート閾値電圧の低下が顕在化
するチャネル領域上のゲート長を部分的に拡張したもの
である。これにより、アクティブ領域とフィールド領域
との境界付近での短チャネル効果によるリーク成分を有
効に抑制する。このレイアウト例によれば、リーク電流
を抑制しながら、実効的にゲート幅の大きなＭＯＳ電界
効果トランジスタを形成することが可能となる。
【００４７】図４（ｃ）に示す例は、ゲート幅の縮小に
伴ってゲート閾値電圧の低下が顕在化するチャネル領域
上のゲート長を部分的に拡張したものであって、ゲート
ＧＧとしての「Ｉ」字状のポリシリコンＰＯＬの一部を
チャネル長方向に拡張してリーク経路長を長くしたもの
である。このレイアウト例によれば、前述の図３（ｂ）
に示すレイアウト例に比較して、ゲート領域下のアクテ
ィブ領域とフィールド領域との境界付近での短チャネル
効果によるリーク成分を有効に抑制することが可能とな
る。
伴ってゲート閾値電圧の低下が顕在化するチャネル領域
上のゲート長を部分的に拡張したものであって、ゲート
ＧＧとしての「Ｉ」字状のポリシリコンＰＯＬの一部を
チャネル長方向に拡張してリーク経路長を長くしたもの
である。このレイアウト例によれば、前述の図３（ｂ）
に示すレイアウト例に比較して、ゲート領域下のアクテ
ィブ領域とフィールド領域との境界付近での短チャネル
効果によるリーク成分を有効に抑制することが可能とな
る。
【００４８】図４（ｄ）に示す例は、ゲート領域下のア
クティブ領域とフィールド領域との境界付近（点線で囲
った領域）の不純物濃度を制御することにより、この境
界付近でのゲート閾値電圧の低下を抑えたものである。
この例によれば、ゲート領域下のアクティブ領域とフィ
ールド領域との境界付近でのリーク電流そのものが抑制
される。なお、図４（ａ）〜（ｃ）に示すレイアウト例
に対し同図（ｄ）に示す例を適用し、ゲートの形状と不
純物濃度の双方の観点からリーク対策を講じるものとし
てもよい。
クティブ領域とフィールド領域との境界付近（点線で囲
った領域）の不純物濃度を制御することにより、この境
界付近でのゲート閾値電圧の低下を抑えたものである。
この例によれば、ゲート領域下のアクティブ領域とフィ
ールド領域との境界付近でのリーク電流そのものが抑制
される。なお、図４（ａ）〜（ｃ）に示すレイアウト例
に対し同図（ｄ）に示す例を適用し、ゲートの形状と不
純物濃度の双方の観点からリーク対策を講じるものとし
てもよい。
【００４９】ここで、参考までに、図５に、本発明の特
徴部に係るｎ型ＭＯＳ電界効果トランジスタＮ２１と対
立するレイアウトパターンの例（好ましくない例）を示
す。同図に示す例は、アクティブ領域が分割されたもの
で、アクティブ領域ＡＣＴ１とアクティブ領域ＡＣＴ２
にわたってゲートをなすポリシリコンＰＯＬが形成され
ている。この例によれば、ゲート領域下のアクティブ領
域とフィールド領域との４ヶ所の境界付近にリーク経路
が形成されるため、前述の図３（ｂ）に示す例に比較す
れば、リーク電流が４倍に増加する。ただし、本発明
は、図５に示す例を排除するものではなく、リーク電流
が抑制される限度において、アクティブ領域の分割に伴
うリーク経路数の増加は許容される。以上、この実施の
形態２によれば、個々の論理回路でのリーク電流を有効
に抑制することが可能となる。
徴部に係るｎ型ＭＯＳ電界効果トランジスタＮ２１と対
立するレイアウトパターンの例（好ましくない例）を示
す。同図に示す例は、アクティブ領域が分割されたもの
で、アクティブ領域ＡＣＴ１とアクティブ領域ＡＣＴ２
にわたってゲートをなすポリシリコンＰＯＬが形成され
ている。この例によれば、ゲート領域下のアクティブ領
域とフィールド領域との４ヶ所の境界付近にリーク経路
が形成されるため、前述の図３（ｂ）に示す例に比較す
れば、リーク電流が４倍に増加する。ただし、本発明
は、図５に示す例を排除するものではなく、リーク電流
が抑制される限度において、アクティブ領域の分割に伴
うリーク経路数の増加は許容される。以上、この実施の
形態２によれば、個々の論理回路でのリーク電流を有効
に抑制することが可能となる。
【００５０】＜実施の形態３＞以下、この発明の実施の
形態３を説明する。前述の実施の形態１では、ＭＯＳ電
界効果トランジスタＮ２を複数の論理回路で共有するよ
うにしたが、この実施の形態３では、信号が現れるべき
ノードとグランドとの間に接続され且つ前記ノードとグ
ランドとの間に電位差が生じた状態でオフとされる複数
のＭＯＳ電界効果トランジスタに対し、リーク電流対策
が施されたＭＯＳ電界効果トランジスタを直列に共通接
続したものである。
形態３を説明する。前述の実施の形態１では、ＭＯＳ電
界効果トランジスタＮ２を複数の論理回路で共有するよ
うにしたが、この実施の形態３では、信号が現れるべき
ノードとグランドとの間に接続され且つ前記ノードとグ
ランドとの間に電位差が生じた状態でオフとされる複数
のＭＯＳ電界効果トランジスタに対し、リーク電流対策
が施されたＭＯＳ電界効果トランジスタを直列に共通接
続したものである。
【００５１】図６に、この実施の形態３に係るインバー
タチェーンの構成を示す。ＣＭＯＳ構成のインバータＩ
ＮＶ１〜ＩＮＶ４は従属接続されて信号伝達経路を形成
する。ここで、奇数番目のインバータＩＮＶ１，ＩＮＶ
３を構成するｎ型電界効果トランジスタＮ３１，Ｎ３３
の各ソースは、ｎ型ＭＯＳ電界効果トランジスタＮ３０
のドレインに共通接続され、このトランジスタＮ３０を
介してグランドに接続される。
タチェーンの構成を示す。ＣＭＯＳ構成のインバータＩ
ＮＶ１〜ＩＮＶ４は従属接続されて信号伝達経路を形成
する。ここで、奇数番目のインバータＩＮＶ１，ＩＮＶ
３を構成するｎ型電界効果トランジスタＮ３１，Ｎ３３
の各ソースは、ｎ型ＭＯＳ電界効果トランジスタＮ３０
のドレインに共通接続され、このトランジスタＮ３０を
介してグランドに接続される。
【００５２】一方、偶数番目のインバータＩＮＶ２，Ｉ
ＮＶ４を構成するｐ型ＭＯＳ電界効果トランジスタＰ３
２，Ｐ３４の各ソースは、ｐ型ＭＯＳ電界効果トランジ
スタＰ３０のドレインに共通接続され、このトランジス
タＰ３０を介して電源に接続される。なお、スタンバイ
モードでは、ｐ型ＭＯＳ電界効果トランジスタＰ３０お
よびｎ型ＭＯＳ電界効果トランジスタＮ３０のゲートに
はそれぞれＨレベルおよびＬレベルが与えられ、これら
のトランジスタはオフ状態とされる。この実施の形態３
では、スタンバイモードにおいて初段のインバータＩＮ
Ｖ１の入力信号がＬレベルに固定されるものとする。
ＮＶ４を構成するｐ型ＭＯＳ電界効果トランジスタＰ３
２，Ｐ３４の各ソースは、ｐ型ＭＯＳ電界効果トランジ
スタＰ３０のドレインに共通接続され、このトランジス
タＰ３０を介して電源に接続される。なお、スタンバイ
モードでは、ｐ型ＭＯＳ電界効果トランジスタＰ３０お
よびｎ型ＭＯＳ電界効果トランジスタＮ３０のゲートに
はそれぞれＨレベルおよびＬレベルが与えられ、これら
のトランジスタはオフ状態とされる。この実施の形態３
では、スタンバイモードにおいて初段のインバータＩＮ
Ｖ１の入力信号がＬレベルに固定されるものとする。
【００５３】以下、スタンバイモードを例として、この
実施の形態３の動作を説明する。スタンバイモードにお
いて、インバータＩＮＶ１に入力される信号がＬレベル
に固定されると、インバータＩＮＶ１のｎ型ＭＯＳ電界
効果トランジスタＮ３１がオフ状態となり、ｐ型ＭＯＳ
電界効果トランジスタＰ３１がオン状態となる。この結
果、ノードＱ３１にはＨレベルが現れる。このＨレベル
を受けて、インバータＩＮＶ２のｎ型ＭＯＳ電界効果ト
ランジスタＮ３１がオン状態となり、ｐ型ＭＯＳ電界効
果トランジスタＰ３２がオフ状態となる結果、ノードＱ
３２にはＬレベルが現れる。
実施の形態３の動作を説明する。スタンバイモードにお
いて、インバータＩＮＶ１に入力される信号がＬレベル
に固定されると、インバータＩＮＶ１のｎ型ＭＯＳ電界
効果トランジスタＮ３１がオフ状態となり、ｐ型ＭＯＳ
電界効果トランジスタＰ３１がオン状態となる。この結
果、ノードＱ３１にはＨレベルが現れる。このＨレベル
を受けて、インバータＩＮＶ２のｎ型ＭＯＳ電界効果ト
ランジスタＮ３１がオン状態となり、ｐ型ＭＯＳ電界効
果トランジスタＰ３２がオフ状態となる結果、ノードＱ
３２にはＬレベルが現れる。
【００５４】また、ノードＱ３２に現れたＬレベルを受
けて、インバータＩＮＶ３のｎ型ＭＯＳ電界効果トラン
ジスタＮ３３がオフ状態となり、ｐ型ＭＯＳ電界効果ト
ランジスタＰ３３がオン状態となる。この結果、ノード
Ｑ３３にはＨレベルが現れる。さらに、このＨレベルを
受けて、インバータＩＮＶ４のｎ型ＭＯＳ電界効果トラ
ンジスタＮ３４がオン状態となり、ｐ型ＭＯＳ電界効果
トランジスタＰ３４がオフ状態となる。この結果、ノー
ドＱ３４にはＬレベルが現れる。
けて、インバータＩＮＶ３のｎ型ＭＯＳ電界効果トラン
ジスタＮ３３がオフ状態となり、ｐ型ＭＯＳ電界効果ト
ランジスタＰ３３がオン状態となる。この結果、ノード
Ｑ３３にはＨレベルが現れる。さらに、このＨレベルを
受けて、インバータＩＮＶ４のｎ型ＭＯＳ電界効果トラ
ンジスタＮ３４がオン状態となり、ｐ型ＭＯＳ電界効果
トランジスタＰ３４がオフ状態となる。この結果、ノー
ドＱ３４にはＬレベルが現れる。
【００５５】このとき、ｎ型ＭＯＳ電界効果トランジス
タＮ３１，Ｎ３３は、ノードＱ１，Ｑ３とグランドが与
えられるべきノード（ｎ型ＭＯＳ電界効果トランジスタ
Ｎ３０のドレイン）との間に接続され、且つスタンバイ
モードにおいて前記ノード間に電位差が生じた状態でオ
フとされる。また、ｐ型ＭＯＳ電界効果トランジスタＰ
３２．Ｐ３４は、ノードＱ２，Ｑ４と電源が与えられる
べきノード（ｐ型ＭＯＳ電界効果トランジスタＰ３０の
ドレイン）との間に接続され、且つスタンバイモードに
おいて前記ノード間に電位差が生じた状態でオフとされ
る。
タＮ３１，Ｎ３３は、ノードＱ１，Ｑ３とグランドが与
えられるべきノード（ｎ型ＭＯＳ電界効果トランジスタ
Ｎ３０のドレイン）との間に接続され、且つスタンバイ
モードにおいて前記ノード間に電位差が生じた状態でオ
フとされる。また、ｐ型ＭＯＳ電界効果トランジスタＰ
３２．Ｐ３４は、ノードＱ２，Ｑ４と電源が与えられる
べきノード（ｐ型ＭＯＳ電界効果トランジスタＰ３０の
ドレイン）との間に接続され、且つスタンバイモードに
おいて前記ノード間に電位差が生じた状態でオフとされ
る。
【００５６】ここで、オフ状態のｎ型ＭＯＳ電界効果ト
ランジスタＮ３１，Ｎ３３と直列に接続されたｎ型ＭＯ
Ｓ電界効果トランジスタＮ３０がオフ状態とされ、同じ
くオフ状態のｐ型ＭＯＳ電界効果トランジスタＰ３２，
Ｐ３４と直列に接続されたｐ型ＭＯＳ電界効果トランジ
スタＰ３０がオフ状態とされる。したがって、前述の実
施の形態１と同様の原理により、ノードＱ３１，Ｑ３３
とグランドとの間のリーク電流は、ｎ型ＭＯＳ電界効果
トランジスタＮ３０により制限され、同じくノードＱ３
２，Ｑ３４と電源との間のリーク電流は、ｐ型ＭＯＳ電
界効果トランジスタＰ３０により制限され、消費電流が
抑制される。なお、この例では、スタンバイモードでの
動作を説明したが、ライトモードやリードモードなどの
他の任意の動作モードであっても、同様にリーク電流が
抑制され、消費電流を削減することができる。
ランジスタＮ３１，Ｎ３３と直列に接続されたｎ型ＭＯ
Ｓ電界効果トランジスタＮ３０がオフ状態とされ、同じ
くオフ状態のｐ型ＭＯＳ電界効果トランジスタＰ３２，
Ｐ３４と直列に接続されたｐ型ＭＯＳ電界効果トランジ
スタＰ３０がオフ状態とされる。したがって、前述の実
施の形態１と同様の原理により、ノードＱ３１，Ｑ３３
とグランドとの間のリーク電流は、ｎ型ＭＯＳ電界効果
トランジスタＮ３０により制限され、同じくノードＱ３
２，Ｑ３４と電源との間のリーク電流は、ｐ型ＭＯＳ電
界効果トランジスタＰ３０により制限され、消費電流が
抑制される。なお、この例では、スタンバイモードでの
動作を説明したが、ライトモードやリードモードなどの
他の任意の動作モードであっても、同様にリーク電流が
抑制され、消費電流を削減することができる。
【００５７】このように、この実施の形態３では、複数
のｎ型ＭＯＳ電界効果トランジスタＮ３１，Ｎ３３に対
し、リーク電流対策が施されたＭＯＳ電界効果トランジ
スタＮ３０を共通に直列接続し、また、複数のｐ型ＭＯ
Ｓ電界効果トランジスタＰ３２，Ｐ３４に対し、リーク
電流対策が施されたｐ型ＭＯＳ電界効果トランジスタＰ
３０を共通に直列接続して備えた。したがって、この実
施の形態３によれば、インバータチェーンの段数に依存
することなく、ゲート幅の縮小に伴って顕在化するリー
ク電流が有効に抑制され、従って消費電流を削減でき
る。
のｎ型ＭＯＳ電界効果トランジスタＮ３１，Ｎ３３に対
し、リーク電流対策が施されたＭＯＳ電界効果トランジ
スタＮ３０を共通に直列接続し、また、複数のｐ型ＭＯ
Ｓ電界効果トランジスタＰ３２，Ｐ３４に対し、リーク
電流対策が施されたｐ型ＭＯＳ電界効果トランジスタＰ
３０を共通に直列接続して備えた。したがって、この実
施の形態３によれば、インバータチェーンの段数に依存
することなく、ゲート幅の縮小に伴って顕在化するリー
ク電流が有効に抑制され、従って消費電流を削減でき
る。
【００５８】なお、この実施の形態３では、奇数番目の
インバータにｎ型ＭＯＳ電界効果トランジスタＮ３０を
接続し、偶数番目のインバータにｐ型ＭＯＳ電界効果ト
ランジスタＰ３０を接続したが、リーク電流を抑制すべ
き状態において与えられる入力信号のレベルに応じて、
ｎ型ＭＯＳ電界効果トランジスタＮ３０およびｐ型ＭＯ
Ｓ電界効果トランジスタＰ３０を、奇数番目または偶数
番目のいずれかのインバータに適宜接続すればよい。ま
た、ｎ型ＭＯＳ電界効果トランジスタＮ３０およびｐ型
ＭＯＳ電界効果トランジスタＰ３０の双方を設けるもの
としたが、これに限定されることなく、リーク電流を支
配するリーク経路に応じて何れかのみを設けるものとし
てもよい。
インバータにｎ型ＭＯＳ電界効果トランジスタＮ３０を
接続し、偶数番目のインバータにｐ型ＭＯＳ電界効果ト
ランジスタＰ３０を接続したが、リーク電流を抑制すべ
き状態において与えられる入力信号のレベルに応じて、
ｎ型ＭＯＳ電界効果トランジスタＮ３０およびｐ型ＭＯ
Ｓ電界効果トランジスタＰ３０を、奇数番目または偶数
番目のいずれかのインバータに適宜接続すればよい。ま
た、ｎ型ＭＯＳ電界効果トランジスタＮ３０およびｐ型
ＭＯＳ電界効果トランジスタＰ３０の双方を設けるもの
としたが、これに限定されることなく、リーク電流を支
配するリーク経路に応じて何れかのみを設けるものとし
てもよい。
【００５９】＜実施の形態４＞以下、この発明の実施の
形態４を説明する。図７は、この実施の形態４に係るプ
リデコーダの要部を示す。このプリデコーダは、前述の
図１に示す実施の形態１に係る構成において、ｎ型ＭＯ
Ｓ電界効果トランジスタＮ２に代えて、ゲート閾値電圧
が高く設定されたｎ型ＭＯＳ電界効果トランジスタＮ４
０を備える。このプリデコーダの動作は、実施の形態１
と同様である。
形態４を説明する。図７は、この実施の形態４に係るプ
リデコーダの要部を示す。このプリデコーダは、前述の
図１に示す実施の形態１に係る構成において、ｎ型ＭＯ
Ｓ電界効果トランジスタＮ２に代えて、ゲート閾値電圧
が高く設定されたｎ型ＭＯＳ電界効果トランジスタＮ４
０を備える。このプリデコーダの動作は、実施の形態１
と同様である。
【００６０】この実施の形態４によれば、実施の形態１
に係るｎ型ＭＯＳ電界効果トランジスタＮ２に比較し
て、ｎ型ＭＯＳ電界効果トランジスタＮ４０のゲート閾
値電圧が高いので、このｎ型ＭＯＳ電界効果トランジス
タＮ４０でのサブスレッショルド電流が抑制される。し
かも、ｎ型ＭＯＳ電界効果トランジスタＮ４０のゲート
閾値電圧が高く設定されることにより、ゲート領域下の
アクティブ領域とフィールド領域との境界付近での不純
物濃度が高くなるので、この境界付近での外方拡散によ
る不純物濃度の低下が抑制され、この境界付近でのリー
ク電流が抑制される。したがって、実施の形態１に比較
してリーク電流を一層有効に抑制することができる。
に係るｎ型ＭＯＳ電界効果トランジスタＮ２に比較し
て、ｎ型ＭＯＳ電界効果トランジスタＮ４０のゲート閾
値電圧が高いので、このｎ型ＭＯＳ電界効果トランジス
タＮ４０でのサブスレッショルド電流が抑制される。し
かも、ｎ型ＭＯＳ電界効果トランジスタＮ４０のゲート
閾値電圧が高く設定されることにより、ゲート領域下の
アクティブ領域とフィールド領域との境界付近での不純
物濃度が高くなるので、この境界付近での外方拡散によ
る不純物濃度の低下が抑制され、この境界付近でのリー
ク電流が抑制される。したがって、実施の形態１に比較
してリーク電流を一層有効に抑制することができる。
【００６１】なお、この実施の形態４では、ゲート閾値
電圧が高く設定されたｎ型ＭＯＳ電界効果トランジスタ
Ｎ４０を備えるものとしたが、これに限定されることな
く、上述の実施の形態２のように、レイアウト上の対策
をとるものとしてもよく、また外方拡散による不純物濃
度の低下分を補償するように、ゲート領域下のアクティ
ブ領域とフィールド領域との境界付近に対して選択的に
不純物の注入を行うものとしてもよい。
電圧が高く設定されたｎ型ＭＯＳ電界効果トランジスタ
Ｎ４０を備えるものとしたが、これに限定されることな
く、上述の実施の形態２のように、レイアウト上の対策
をとるものとしてもよく、また外方拡散による不純物濃
度の低下分を補償するように、ゲート領域下のアクティ
ブ領域とフィールド領域との境界付近に対して選択的に
不純物の注入を行うものとしてもよい。
【００６２】以上、この発明の実施の形態および実施例
を説明したが、この発明は、これらの実施の形態および
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計変更等があっても本発明に含まれる。
例えば、上述の実施の形態２では、例えば、単一のソー
ス領域と単一のドレイン領域と単一のゲート領域とから
構成されるＭＯＳ電界効果トランジスタを用いてリーク
電流を抑制するものとしたが、上述の実施の形態１およ
び３に対してついてこの技術思想を適用してもよい。
を説明したが、この発明は、これらの実施の形態および
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計変更等があっても本発明に含まれる。
例えば、上述の実施の形態２では、例えば、単一のソー
ス領域と単一のドレイン領域と単一のゲート領域とから
構成されるＭＯＳ電界効果トランジスタを用いてリーク
電流を抑制するものとしたが、上述の実施の形態１およ
び３に対してついてこの技術思想を適用してもよい。
【００６３】また、上述の実施の形態２では、例えば、
ゲート領域がリング状に形成されたＭＯＳ電界効果トラ
ンジスタを用いてリーク電流を抑制するものとしたが、
上述の実施の形態１および３についてこの技術思想を適
用してもよい。さらに、上述の実施の形態２では、例え
ば、ゲート長がアクティブ領域とフィールド領域との境
界付近において拡張されたＭＯＳ電界効果トランジスタ
を用いてリーク電流を抑制するものとしたが、上述の実
施の形態１および３についてこの技術思想を適用しても
よい。
ゲート領域がリング状に形成されたＭＯＳ電界効果トラ
ンジスタを用いてリーク電流を抑制するものとしたが、
上述の実施の形態１および３についてこの技術思想を適
用してもよい。さらに、上述の実施の形態２では、例え
ば、ゲート長がアクティブ領域とフィールド領域との境
界付近において拡張されたＭＯＳ電界効果トランジスタ
を用いてリーク電流を抑制するものとしたが、上述の実
施の形態１および３についてこの技術思想を適用しても
よい。
【００６４】さらにまた、上述の実施の形態２では、例
えば、アクティブ領域とフィールド領域との境界付近で
のゲート閾値電圧の低下を抑制するための対策が施され
たＭＯＳ電界効果トランジスタを用いてリーク電流を抑
制するものとしたが、上述の実施の形態１および３につ
いてこの技術思想を適用してもよい。さらにまた、上述
の実施の形態２では、例えば、ゲート閾値電圧が高く設
定さたＭＯＳ電界効果トランジスタを用いてリーク電流
を抑制するるものとしたが、上述の実施の形態１および
３についてこの技術思想を適用してもよい。さらにま
た、上述の実施の形態では、半導体メモリを例として説
明したが、本発明は、これに限定されることなく、任意
の半導体装置に適用することが可能である。
えば、アクティブ領域とフィールド領域との境界付近で
のゲート閾値電圧の低下を抑制するための対策が施され
たＭＯＳ電界効果トランジスタを用いてリーク電流を抑
制するものとしたが、上述の実施の形態１および３につ
いてこの技術思想を適用してもよい。さらにまた、上述
の実施の形態２では、例えば、ゲート閾値電圧が高く設
定さたＭＯＳ電界効果トランジスタを用いてリーク電流
を抑制するるものとしたが、上述の実施の形態１および
３についてこの技術思想を適用してもよい。さらにま
た、上述の実施の形態では、半導体メモリを例として説
明したが、本発明は、これに限定されることなく、任意
の半導体装置に適用することが可能である。
【００６５】
【発明の効果】この発明によれば、以下の効果を得るこ
とができる。即ち、信号が現れるべき第１のノードと所
定の電位に固定された第２のノードとの間に電流経路が
接続され、且つ前記第１のノードと前記第２のノードと
の間に電位差が生じた状態でオフとされるＭＯＳ電界効
果トランジスタに対し、ゲート幅の縮小に伴って顕在化
するリーク電流を抑制するための対策を施したので、こ
のリーク電流に起因した消費電流を有効に抑制すること
が可能となる。
とができる。即ち、信号が現れるべき第１のノードと所
定の電位に固定された第２のノードとの間に電流経路が
接続され、且つ前記第１のノードと前記第２のノードと
の間に電位差が生じた状態でオフとされるＭＯＳ電界効
果トランジスタに対し、ゲート幅の縮小に伴って顕在化
するリーク電流を抑制するための対策を施したので、こ
のリーク電流に起因した消費電流を有効に抑制すること
が可能となる。
【図１】 この発明の実施の形態１にかかるプリデコー
ダの構成を示す回路図である。
ダの構成を示す回路図である。
【図２】 この発明の実施の形態２にかかる否定的論理
積ゲート回路の構成を示す回路図である。
積ゲート回路の構成を示す回路図である。
【図３】 この発明の実施の形態２にかかる否定的論理
積ゲート回路を構成するＭＯＳ電界効果トランジスタの
レイアウト例を示す回路図である。
積ゲート回路を構成するＭＯＳ電界効果トランジスタの
レイアウト例を示す回路図である。
【図４】 この発明の実施の形態２にかかる否定的論理
積ゲート回路を構成するＭＯＳ電界効果トランジスタの
他のレイアウト例を示す回路図である。
積ゲート回路を構成するＭＯＳ電界効果トランジスタの
他のレイアウト例を示す回路図である。
【図５】 この発明の実施の形態２にかかるＭＯＳ電界
効果トランジスタの好ましくないレイアウト例を示す回
路図である。
効果トランジスタの好ましくないレイアウト例を示す回
路図である。
【図６】 この発明の実施の形態３にかかるインバータ
チェーンの構成を示す回路図である。
チェーンの構成を示す回路図である。
【図７】 この発明の実施の形態４にかかるプリデコー
ダの構成を示す回路図である。
ダの構成を示す回路図である。
【図８】 リーク電流のメカニズムを説明するための図
である。
である。
【図９】 リーク電流のメカニズムを説明するための詳
細図である。
細図である。
【図１０】 従来技術にかかるプリデコーダの構成を示
す回路図である。
す回路図である。
Ｇ１〜Ｇ４：否定的論理積ゲート回路 Ｐ１，Ｐ２，Ｐ２１，Ｐ２２：ｐ型ＭＯＳ電界効果トラ
ンジスタ Ｎ１，Ｎ２，Ｎ２１，Ｎ２２：ｎ型ＭＯＳ電界効果トラ
ンジスタ Ｐ３０，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４：ｐ型ＭＯＳ
電界効果トランジスタ Ｎ３０，Ｎ３１，Ｎ３２，Ｎ３３，Ｎ３４：ｎ型ＭＯＳ
電界効果トランジスタ ＩＮＶ１〜ＩＮＶ４：インバータ
ンジスタ Ｎ１，Ｎ２，Ｎ２１，Ｎ２２：ｎ型ＭＯＳ電界効果トラ
ンジスタ Ｐ３０，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４：ｐ型ＭＯＳ
電界効果トランジスタ Ｎ３０，Ｎ３１，Ｎ３２，Ｎ３３，Ｎ３４：ｎ型ＭＯＳ
電界効果トランジスタ ＩＮＶ１〜ＩＮＶ４：インバータ
Claims (13)
- 【請求項１】 信号が現れるべき第１のノードと所定の
電位に固定された第２のノードとの間に電流経路が接続
され、且つ前記第１のノードと前記第２のノードとの間
に電位差が生じた状態でオフとされるＭＯＳ電界効果ト
ランジスタに対し、ゲート幅の縮小に伴って顕在化する
リーク電流を抑制するための対策を施したことを特徴と
する半導体装置。 - 【請求項２】 複数の論理回路を備えた半導体装置にお
いて、 前記複数の論理回路は、信号が現れるべき第１のノード
と所定の電位に固定された第２のノードとの間に電流経
路が接続されたＭＯＳ電界効果トランジスタであって、
同一の信号に基づき導通制御され且つ前記第１のノード
と前記第２のノードとの間に電位差が生じた状態でオフ
とされるＭＯＳ電界効果トランジスタを共有して備えた
ことを特徴とする半導体装置。 - 【請求項３】 前記複数の論理回路のそれぞれは、高電
位電源と前記第１のノードとの間に並列接続された複数
のｐ型ＭＯＳ電界効果トランジスタと、前記第１のノー
ドと前記第２のノードとしての低電位電源との間に直列
接続された複数のｎ型電界効果トランジスタとからなる
ＣＭＯＳ構成の否定的論理積ゲート回路であり、前記オ
フとされるＭＯＳ電界効果トランジスタは、前記複数の
ｎ型ＭＯＳ電界効果トランジスタのうち、ソースが前記
低電位電源に接続されたものであることを特徴とする請
求項２に記載された半導体装置。 - 【請求項４】 信号が現れるべき第１のノードと所定の
電位に固定された第２のノードとの間に電流経路が接続
されたＭＯＳ電界効果トランジスタのうち、前記第１の
ノードと前記第２のノードとの間に電位差が生じた状態
でオフとされるＭＯＳ電界効果トランジスタは、レイア
ウト上の分割数が抑制されたことを特徴とする半導体装
置。 - 【請求項５】 前記オフとされるＭＯＳ電界効果トラン
ジスタは、デコーダとして配列されたＣＭＯＳ構成の否
定的論理積ゲート回路を構成するｎ型ＭＯＳ電界効果ト
ランジスタであることを特徴とする請求項４記載された
半導体装置。 - 【請求項６】 信号が現れるべき第１のノードと所定の
電位が与えられるべき第２のノードとの間に接続され且
つ前記第１のノードと前記第２のノードとの間に電位差
が生じた状態でオフとされる複数の第１のＭＯＳ電界効
果トランジスタに対し、ゲート幅の縮小に伴って顕在化
するリーク電流に対する対策が施された第２のＭＯＳ電
界効果トランジスタを共通に直列接続して備えたことを
特徴とする半導体装置。 - 【請求項７】 前記複数の第１のＭＯＳ電界効果トラン
ジスタは、インバータチェーンとして配列されたＣＭＯ
Ｓ構成の複数のインバータのうち、奇数番目または偶数
番目の何れかのインバータをなすｎ型ＭＯＳ電界効果ト
ランジスタであることを特徴とする請求項６に記載され
た半導体装置。 - 【請求項８】 前記オフとされるＭＯＳ電界効果トラン
ジスタは、レイアウト上、単一のソース領域と単一のド
レイン領域と単一のゲート領域とから構成されたことを
特徴とする請求項１ないし７の何れかに記載された半導
体装置。 - 【請求項９】 前記オフとされるＭＯＳ電界効果トラン
ジスタは、レイアウト上、ゲート領域がリング状に形成
されたことを特徴とする請求項１ないし７の何れかに記
載された半導体装置。 - 【請求項１０】 前記オフとされるＭＯＳ電界効果トラ
ンジスタは、ゲート幅の縮小に伴ってゲート閾値電圧の
低下が顕在化するチャネル領域上のゲート長が拡張され
たことを特徴とする請求項１ないし７の何れかに記載さ
れた半導体装置。 - 【請求項１１】 前記オフとされるＭＯＳ電界効果トラ
ンジスタは、ゲート幅の縮小に伴って顕在化するゲート
閾値電圧の低下を抑制するための対策が施されたことを
特徴とする請求項１ないし７の何れかに記載された半導
体装置。 - 【請求項１２】 前記オフとされるＭＯＳ電界効果トラ
ンジスタは、ゲート閾値電圧が高く設定されたことを特
徴とする請求項１ないし７の何れかに記載された半導体
装置。 - 【請求項１３】 前記オフとされるＭＯＳ電界効果トラ
ンジスタは、スタンバイモードにおいてオフ状態とされ
るものであることを特徴とする請求項１ないし１２に何
れかに記載された半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306710A JP2002118176A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置 |
| TW090124270A TW567487B (en) | 2000-10-05 | 2001-10-02 | Semiconductor device |
| US09/971,158 US6636078B2 (en) | 2000-10-05 | 2001-10-04 | Semiconductor device having a reduced leakage current |
| KR1020010061527A KR20020027281A (ko) | 2000-10-05 | 2001-10-05 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306710A JP2002118176A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118176A true JP2002118176A (ja) | 2002-04-19 |
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ID=18787354
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000306710A Pending JP2002118176A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6636078B2 (ja) |
| JP (1) | JP2002118176A (ja) |
| KR (1) | KR20020027281A (ja) |
| TW (1) | TW567487B (ja) |
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| KR100807950B1 (ko) | 2005-12-29 | 2008-02-28 | 강구창 | 저전력 소모 씨모스 반도체 회로 |
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| JPH11176928A (ja) * | 1997-12-09 | 1999-07-02 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000113670A (ja) * | 1998-10-05 | 2000-04-21 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
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-
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-
2001
- 2001-10-02 TW TW090124270A patent/TW567487B/zh not_active IP Right Cessation
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